JP2004272553A - データキャリア - Google Patents
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Abstract
【課題】充分な電圧供給状態すなわち近距離動作時でも常に一定速度のメモリアクセスのため、これ以上の高速化ができないという課題があった。
【解決手段】アンテナコイル5への誘起電圧を整流して必要電力を賄う整流回路6と、リーダライタ1から受信した制御信号に従ってメモリ10にアクセスするメモリ制御回路9とを備えたデータキャリア4において、整流後の電圧のレベルを検知する電圧検知回路8と、電圧検知回路8による検知レベルに従ってメモリ10へのアクセス方法を可変するメモリ制御回路9を備える。リーダライタより充分な電力供給状態では、電力を無駄にすることなく高速なメモリ制御動作が可能となり、起電力に応じて効率の良い高速通信が可能な優れたデータキャリアを実現できる。電力供給レベルの異なる複数のシステムにおいても、ハード変更を行うことなく実現可能、または制御プロトコルのソフト変更のみで実現可能。
【選択図】 図1
【解決手段】アンテナコイル5への誘起電圧を整流して必要電力を賄う整流回路6と、リーダライタ1から受信した制御信号に従ってメモリ10にアクセスするメモリ制御回路9とを備えたデータキャリア4において、整流後の電圧のレベルを検知する電圧検知回路8と、電圧検知回路8による検知レベルに従ってメモリ10へのアクセス方法を可変するメモリ制御回路9を備える。リーダライタより充分な電力供給状態では、電力を無駄にすることなく高速なメモリ制御動作が可能となり、起電力に応じて効率の良い高速通信が可能な優れたデータキャリアを実現できる。電力供給レベルの異なる複数のシステムにおいても、ハード変更を行うことなく実現可能、または制御プロトコルのソフト変更のみで実現可能。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明はデータキャリアにかかわり、供給される電力レベルの変動にかかわらず、常に効率の良い高速通信を図るための技術に関するものである。
【0002】
【従来の技術】
以下、従来のデータキャリアとリーダライタ(R/W)との送受信について説明する。
【0003】
図17は従来のデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。リーダライタ101は、データキャリア104を制御する制御回路102と、電磁誘導で電圧を誘起しデータキャリア104との間で送受信を行うアンテナコイル103とで構成されている。一方、リーダライタ101により制御されるデータキャリア104は、リーダライタ101側のアンテナコイル103と電磁誘導で電圧を誘起し、リーダライタ101との間で送受信を行うアンテナコイル105と、アンテナコイル105に発生した電圧を直流に変換する整流回路106と、整流回路106で整流後の信号を内部動作可能な信号レベルに復調し、また返信時に負荷変調を行う変復調回路107と、リーダライタ101からの送信指示信号S1に応じてデータの書き込みおよび読み出しが可能なメモリ109と、変復調回路107からの制御信号を処理し、メモリ109への動作を制御するメモリ制御回路108とから構成されている。
【0004】
一般にホスト側のリーダライタ101は、データキャリア104に対する書き込みおよび読み出しのアクセスを行う場合、送信指示信号S1の中に対象ブロックナンバー情報を付与して送信する。メモリ109内ではあらかじめブロックごとのアドレスが定義されており、ブロックを対象としてデータの書き込みおよび読み出しを行う。
【0005】
まず、リーダライタ101の制御回路102から送出された搬送波がアンテナコイル103を介してデータキャリア104内のアンテナコイル105に送信され、電磁誘導によりアンテナコイル105の端子間に電圧が誘起され、この誘起電圧が整流回路106により直流に変換され、平滑後、データキャリア104内の起電力として用いられる。
【0006】
上記構成の従来のデータキャリアの動作を図18のタイミングチャートによって説明する。リーダライタ101からデータキャリア104へ送信を行う場合、搬送波に送信指示信号S1のデータを重畳して送信する。データはアンテナコイル105、整流回路106を経て、変復調回路107にて内部ロジック信号レベルに復調される。メモリ制御回路108は復調後の送信指示信号S1の内容に従って、メモリ109への書き込みまたは読み出しの処理を行う。
【0007】
リーダライタ101より電圧供給を受けるデータキャリア104において、図18(a)に示すように、リーダライタ101との距離が比較的小さい近距離動作時には、起電力Eのレベルはデータキャリア104内の内部動作を行うのに充分に高いレベルである。この場合、一般にシャント回路を用いて余分な電力を消費している。
【0008】
一方、図18(b)に示す長距離動作時には、起電力Eのレベルは低くなるため、長距離通信実現のためにはデータキャリア104はより低電力で動作することが要求される。このため、メモリ109に書き込みおよび読み出しを行う場合、対象ブロックの全ビットを同時アクセスすると大きなピーク電流が発生してしまう。そこで、W1,W2…Wnのように複数回に分割してメモリ動作を行い、ピーク電流Ipを低減する制御方法が一般にとられる。
【0009】
上記とは別に、非接触で通信する方式のデータキャリアにおいて、電圧レベルを検知し特定の処理を行う方法が知られているが、いずれもメモリ動作アクセス方法を変化させるものではない(例えば、特許文献1参照)。
【0010】
【特許文献1】
特表2000−512054号公報(第17−18頁、第6図)
【0011】
【発明が解決しようとする課題】
上記従来のデータキャリアにおいては、メモリ動作の態様が近距離動作時でも長距離動作時でも、時間的に分割された複数の書き込み動作W1,W2…Wnの組み合わせで行われており、このような一定の時間分割アクセス方式のために、近距離動作時に充分な電圧供給を受けているにもかかわらず、これ以上の高速化ができないという課題があった。近距離動作時にはシャント回路で余分な電力を消費する無駄が生じている。
【0012】
本発明は、上記従来の問題点を改善するもので、リーダライタからの電力供給レベルに応じて、常に効率の良い高速通信が行えるデータキャリアを提供することを目的とする。
【0013】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【0014】
第1の解決手段として、本発明によるデータキャリアは、アンテナに誘起される電圧を整流して必要な電力を賄う手段と、データを記憶するメモリと、リーダライタから前記アンテナを介して受信した制御信号に従って前記メモリにアクセスする手段とを備えたデータキャリアにおいて、前記整流後の電圧のレベルを検知する電圧検知手段と、前記電圧検知手段による検知レベルに従って前記メモリへのアクセス方法を可変するメモリ制御手段とを備えた構成とされている。
【0015】
この構成による作用は次のとおりである。リーダライタとの間が遠距離で電圧検知手段による電圧検知レベルが相対的に低いときにはメモリアクセス方法として低速アクセスモードを設定し、逆に、リーダライタとの間が近距離で電圧検知レベルが相対的に高いときにはメモリアクセス方法として高速アクセスモードを設定する。電圧検知レベルが低い低速アクセスモードの場合は、起電力が相対的に低いことに対応して、そのメモリアクセス速度は、ピーク電流が正常動作範囲内となるようなアクセス速度とされる。一方、電圧検知レベルが高い高速アクセスモードの場合は、メモリアクセス速度が速いために大きなピーク電流が発生するが、リーダライタとの間が近距離で、得られる起電力が充分に高いことから、ピーク電流が大きくても正常動作を補償する。このように、データキャリアのメモリアクセス方法を、リーダライタから供給される電力レベルの変動に応じて適応的に可変することができる。したがって、特に、リーダライタから充分な電力を受けている状態では、より高速なメモリ制御動作可能となるため、データキャリア内の電力を無駄にすることなく効率の良い高速化通信を実現することができる。
【0016】
上記において、前記メモリへのアクセス方法については、いくつかの好ましい態様がある。
【0017】
1つは、メモリアクセス方法として、アクセス1回のデータビット幅を可変することである。電圧検知レベルが相対的に低いときにはデータビット幅を小さくして低速アクセスモードにし、逆に、電圧検知レベルが相対的に高いときにはデータビット幅を大きくして高速アクセスモードにすればよい。
【0018】
もう1つは、メモリアクセス方法として、アクセス回数を可変することである。電圧検知レベルが相対的に低いときにはアクセス回数を多くして低速アクセスモードにし、逆に、電圧検知レベルが相対的に高いときにはアクセス回数を少なくして高速アクセスモードにすればよい。
【0019】
別のメモリアクセス方法として、1回のメモリアクセス時間を可変することである。電圧検知レベルが相対的に低いときには1回のメモリアクセス時間を長くして低速アクセスモードにし、逆に、電圧検知レベルが相対的に高いときには1回のメモリアクセス時間を短くして高速アクセスモードにすればよい。
【0020】
さらに別のメモリアクセス方法として、アクセスのインターバル期間を可変することである。電圧検知レベルが相対的に低いときにはインターバル期間を長くして低速アクセスモードにし、逆に、電圧検知レベルが相対的に高いときにはインターバル期間を短くして高速アクセスモードにすればよい。
【0021】
第2の解決手段として、本発明によるデータキャリアは、アンテナに誘起される電圧を整流して必要な電力を賄う手段と、データを記憶するメモリと、リーダライタから前記アンテナを介して受信した制御信号に従って前記メモリにアクセスする手段とを備えたデータキャリアにおいて、前記リーダライタからの送信指示信号に含まれるアクセス指示方法を判別するアクセス方法判別手段と、前記アクセス方法判別手段が判別したアクセス指示方法に従って前記メモリへのアクセス方法を可変するメモリ制御手段とを備えた構成とされている。これは、リーダライタ側からの調整で通信環境の変化に対応するものである。
【0022】
この構成による作用は次のとおりである。リーダライタからデータキャリアに対して充分な起電力を与えにくいとあらかじめ分かっている場合には、リーダライタからの送信指示信号に乗せるアクセス指示方法として低速アクセスモードを設定し、逆に、リーダライタからデータキャリアに対して充分な起電力を与えられるとあらかじめ分かっている場合には、リーダライタからの送信指示信号に乗せるアクセス指示方法として高速アクセスモードを設定する。低速アクセスモードの場合は、起電力が相対的に低いことに対応して、そのメモリアクセス速度は、ピーク電流が正常動作範囲内となるようなアクセス速度とされる。一方、高速アクセスモードの場合は、メモリアクセス速度が速いために大きなピーク電流が発生するが、得られる起電力が充分に高いことから、ピーク電流が大きくても正常動作を補償する。このように、データキャリアのメモリアクセス方法を、リーダライタからの送信指示信号によって適応的に可変することができる。したがって、特に、リーダライタから充分な電力を受けている状態では、より高速なメモリ制御動作可能となるため、データキャリア内の電力を無駄にすることなく効率の良い高速化通信を実現することができる。そして、このことを送信プロトコル内のフラグ等の変更のみで、ハード変更を行うことなく簡単に実現できる。
【0023】
上記において、前記メモリへのアクセス方法については、いくつかの好ましい態様がある。
【0024】
1つは、メモリアクセス方法として、アクセス1回のデータビット幅を可変することである。通信環境が悪いときにはデータビット幅を小さくして低速アクセスモードにし、逆に、通信環境が良いときにはデータビット幅を大きくして高速アクセスモードにすればよい。
【0025】
もう1つは、メモリアクセス方法として、アクセス回数を可変することである。通信環境が悪いときにはアクセス回数を多くして低速アクセスモードにし、逆に、通信環境が良いときにはアクセス回数を少なくして高速アクセスモードにすればよい。
【0026】
別のメモリアクセス方法として、1回のメモリアクセス時間を可変することである。通信環境が悪いときには1回のメモリアクセス時間を長くして低速アクセスモードにし、逆に、通信環境が良いときには1回のメモリアクセス時間を短くして高速アクセスモードにすればよい。
【0027】
さらに別のメモリアクセス方法として、アクセスのインターバル期間を可変することである。通信環境が悪いときにはインターバル期間を長くして低速アクセスモードにし、逆に、通信環境が良いときインターバル期間を短くして高速アクセスモードにすればよい。
【0028】
第3の解決手段として、本発明によるデータキャリアは、アンテナに誘起される電圧を整流して必要な電力を賄う手段と、アクセス指示方法を記憶する不揮発性メモリと、リーダライタから前記アンテナを介して受信した制御信号に従って前記不揮発性メモリにアクセスする手段とを備えたデータキャリアにおいて、前記不揮発性メモリにあらかじめ記憶させたアクセス指示方法に従って前記揮発性メモリへのアクセス方法を可変するメモリ制御手段とを備えた構成とされている。これは、データキャリア側からの調整で通信環境の変化に対応するものである。
【0029】
この構成による作用は次のとおりである。リーダライタからデータキャリアに対して充分な起電力を与えにくいとあらかじめ分かっている場合には、不揮発性メモリに記憶させるアクセス指示方法として低速アクセスモードを設定し、逆に、リーダライタからデータキャリアに対して充分な起電力を与えられるとあらかじめ分かっている場合には、不揮発性メモリに記憶させるアクセス指示方法として高速アクセスモードを設定する。低速アクセスモードの場合は、起電力が相対的に低いことに対応して、そのメモリアクセス速度は、ピーク電流が正常動作範囲内となるようなアクセス速度とされる。一方、高速アクセスモードの場合は、メモリアクセス速度が速いために大きなピーク電流が発生するが、得られる起電力が充分に高いことから、ピーク電流が大きくても正常動作を補償する。このように、データキャリアのメモリアクセス方法を、不揮発性メモリに記憶させるアクセス指示方法によって適応的に可変することができる。したがって、特に、リーダライタから充分な電力を受けている状態では、より高速なメモリ制御動作可能となるため、データキャリア内の電力を無駄にすることなく効率の良い高速化通信を実現することができる。そして、このことを不揮発性メモリにアクセス指示方法を記憶させるだけで、ハード変更を行うことなく簡単に実現できる。
【0030】
上記において、前記メモリへのアクセス方法については、いくつかの好ましい態様がある。
【0031】
1つは、メモリアクセス方法として、アクセス1回のデータビット幅を可変することである。通信環境が悪いときにはデータビット幅を小さくして低速アクセスモードにし、逆に、通信環境が良いときにはデータビット幅を大きくして高速アクセスモードにすればよい。
【0032】
もう1つは、メモリアクセス方法として、アクセス回数を可変することである。通信環境が悪いときにはアクセス回数を多くして低速アクセスモードにし、逆に、通信環境が良いときにはアクセス回数を少なくして高速アクセスモードにすればよい。
【0033】
別のメモリアクセス方法として、1回のメモリアクセス時間を可変することである。通信環境が悪いときには1回のメモリアクセス時間を長くして低速アクセスモードにし、逆に、通信環境が良いときには1回のメモリアクセス時間を短くして高速アクセスモードにすればよい。
【0034】
さらに別のメモリアクセス方法として、アクセスのインターバル期間を可変することである。通信環境が悪いときにはインターバル期間を長くして低速アクセスモードにし、逆に、通信環境が良いときインターバル期間を短くして高速アクセスモードにすればよい。
【0035】
【発明の実施の形態】
以下、本発明にかかわるデータキャリアの実施の形態を図面に基づいて詳細に説明する。
【0036】
(実施の形態1)
図1は本発明の実施の形態1におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。図1に示すように、リーダライタ1は、データキャリア4を制御する制御回路2と、電磁誘導で電圧を誘起しデータキャリア4との送受信を行うアンテナコイル3とで構成されている。リーダライタ1により制御されるデータキャリア4は、リーダライタ1側のアンテナコイル3からの送信搬送波による電磁誘導で電圧を誘起し、リーダライタ1との間で送受信を行うアンテナコイル5と、アンテナコイル5に発生した電圧を直流に変換する整流回路6と、整流回路6で整流後の信号を内部動作可能な信号レベルに復調し、また返信時に負荷変調を行う変復調回路7と、整流後の平滑化された電圧レベルを検知し、あらかじめ指定したしきい値より電圧レベルが高い場合は“H”論理を出力し、低い場合は“L”論理を出力する電圧検知回路8と、リーダライタ1の送信指示信号S1に応じてデータの書き込みおよび読み出し動作が可能なメモリ10と、電圧検知回路8の出力結果と変復調回路7からの制御信号を処理し、メモリ10への動作を制御するメモリ制御回路9とから構成されている。
【0037】
図2は本発明の実施の形態1におけるデータキャリア4のメモリ制御回路9とメモリ10の詳細な構成を示すブロック図である。図2において、91は変復調回路7からの出力信号よりメモリ10の対象ブロック選択と、書き込みおよび読み出し動作と、書き込み時のデータを処理するメモリ制御信号発生回路、92は電圧検知回路8の出力が“H”論理の場合は、第1ないし第4のビット制御回路13〜16を全て同時に活性化し、また、電圧検知回路8の出力が“L”論理の場合は、第1ないし第4のビット制御回路13〜16を順番に活性化する機能を有するビット選択制御回路、11はメモリ制御信号発生回路91より出力された制御信号からメモリに書き込むデータを格納するデータ格納回路、12はメモリ制御信号発生回路91より出力された制御信号からメモリブロックを選択するブロック選択回路、13〜16はデータ格納回路11のデータをメモリセルアレイ17に書き込む際のデータビット幅制御を行う第1ないし第4のビット制御回路である。
【0038】
次に、以上のように構成された本実施の形態のデータキャリアの動作を図3のタイミングチャートに基づいて説明する。図3はデータキャリア・リーダライタ間の通信信号とデータキャリア内部の状態を示す。
【0039】
ここでは簡略化するため、データキャリア4への送信指示命令のコマンドは書き込みとし、またメモリ構成は1ブロック=1ワード×16ビット幅、計4ブロックとする。また、ビット選択制御回路92は“H”論理入力で第1ないし第4のビット制御回路13〜16を全て同時に活性化し、“L”論理入力でビット制御回路13,14,15,16を順番に選択、活性化する信号出力機能を有するものとする。データキャリア4内の電力供給方法は従来例と同様である。
【0040】
リーダライタ1からデータキャリア4への送信を行う場合、搬送波に送信指示信号S1のデータを重畳して送信する。データはアンテナコイル5、整流回路6を経て、変復調回路7にて内部動作可能な信号レベルに復調される。復調後の信号はメモリ制御回路9内のメモリ制御信号発生回路91にて、書き込み動作制御と、ブロック選択、書き込みデータの処理を行い、ブロック選択回路12とデータ格納回路11に渡される。
【0041】
ここでまず、リーダライタ1とデータキャリア4との間が相対的に近距離となっている近距離動作時の動作を図3(a)によって説明する。近距離動作時には、電圧検知回路8において起電力Eが高レベルであることを検知して“H”論理を出力し、この信号をビット選択制御回路92が受ける。この結果、第1ないし第4のビット制御回路13〜16を同時に活性化し、ブロック選択回路12で選択されたブロックのメモリセルアレイ17に対して、データ格納回路11のデータが全データビット幅(16ビット幅)で書き込まれる。このときの一括書き込みメモリ動作WA0では、全データビット幅(16ビット幅)を同時アクセスするため、大きなピーク電流Ipが発生するが、リーダライタ1との間が近距離であって、得られる起電力Eが充分に高いことから、正常動作が可能である。一括書き込みメモリ動作WA0の終了後、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0042】
次に、リーダライタ1とデータキャリア4との間が相対的に長距離となっている長距離動作時の動作を図3(b)によって説明する。長距離動作時には、電圧検知回路8において起電力Eが低レベルであることを検知して“L”論理を出力し、この信号をビット選択制御回路92が受ける。この結果、メモリ10に対してデータビット幅を分割して書き込む分割書き込みメモリ動作W1,W2…Wnが行れる。すなわち、最初に第1のビット制御回路13のみが活性化され、ブロック選択回路12で選択されたブロックのメモリセルアレイ17に対して、データ格納回路11内のビット制御回路13への対象データが分割ビット幅(4ビット幅)で書き込まれる。このときのメモリ書き込み動作W1では、4ビット幅のアクセスのためピーク電流Ipが緩和されるので、リーダライタ1との距離が長距離で起電力Eが低くても正常動作が可能である。
【0043】
書き込み動作W1の終了後、ビット選択制御回路92が次の第2のビット制御回路14のみを活性化し、次の対象データを4ビット幅で書き込み動作W2を行う。順次、Wnまで対象データを4ビットずつ書き込む動作が行われ、書き込み動作Wnの終了後、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0044】
上記において、近距離動作時の送信指示信号S1から返信信号S2までの送返信期間T1nは、従来技術の場合の一律の送返信期間T8よりも短くでき、また、遠距離動作時の送返信期間T1fよりも短くできる。すなわち、得られる起電力が高いときにメモリ動作を高速化でき、効率の良い高速通信を実現することができる。
【0045】
なお、上記の説明では、電圧検知回路の出力を2値、メモリアクセスのデータビット幅を4ビットもしくは16ビット、アクセス回数を4回もしくは1回としているが、特にこれに限らず、電圧検知レベルを数種類とし、これに応じてメモリアクセスを任意のデータビット幅と任意のアクセス回数に可変することも可能である。
【0046】
(実施の形態2)
図4は本発明の実施の形態2におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。
【0047】
本実施の形態のシステムは、図1に示す実施の形態1において、さらに、クロック発生回路21とクロック分周回路22とクロック選択回路23を付加したものに相当する。クロック発生回路21は、基準のクロックCLK0を発生し、クロック分周回路22とクロック選択回路23とに供給する。クロック分周回路22は、クロック発生回路21からのクロックCLK0を分周して分周クロックCLK1を生成し、クロック選択回路23に供給するように構成されている。クロック選択回路23は、電圧検知回路8の出力結果を入力し、電圧検知レベルが“H”論理の場合は、クロック発生回路21からのクロックCLK0を選択し、電圧検知レベルが“L”論理の場合は、クロック分周回路22からの分周クロックCLK1を選択する機能を有している。メモリ制御回路9は、クロック選択回路23が選択したクロックを基準動作クロックとして、変復調回路7からの制御信号に応じてメモリ10への動作制御を行うように構成されている。その他の構成については実施の形態1の場合の図1と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【0048】
次に、以上のように構成された本実施の形態のデータキャリアの動作を図5のタイミングチャートに基づいて説明する。
【0049】
クロック発生回路21が生成したクロックCLK0がクロック分周回路22とクロック選択回路23に供給される。クロック分周回路22は、入力したクロックCLK0を2分周して分周クロックCLK1を生成し、クロック選択回路23に出力する。クロック選択回路23は、電圧検知回路8による検知結果に基づいてクロックCLK0と分周クロックCLK1のいずれか一方を選択し、メモリ制御回路9に与える。メモリ制御回路9は、変復調回路7による復調後の信号を入力し、クロック選択回路23からの動作クロックに従ってメモリ10への書き込み動作を行う。
【0050】
ここでまず、リーダライタ1とデータキャリア4との間が相対的に近距離となっている近距離動作時の動作を図5(a)によって説明する。近距離動作時には、電圧検知回路8において起電力Eが高レベルであることを検知して“H”論理を出力し、この信号をクロック選択回路23が受ける。この結果、クロック発生回路21で生成されたクロックCLK0が選択される。このクロックCLK0を基準動作クロックとし、変復調回路7の制御命令に従ってメモリ制御回路9はメモリ10への書き込み動作を行う。このときのメモリ書き込み動作がメモリ動作W1であり、クロックCLK0を基準動作クロックとして制御しているため、1回の書き込み動作W1の期間tnも短くなる。一般に基準クロックの周波数を高く、すなわち書き込み動作W1を速くした場合、消費電力は多くなるが、リーダライタ1との間が近距離であって、得られる起電力Eが充分に高いことから、正常動作が可能である。
【0051】
メモリ10への書き込み動作を分割しており、書き込み動作をW1からWnまで繰り返し、書き込み動作Wnに達すると、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0052】
次に、リーダライタ1とデータキャリア4との間が相対的に長距離となっている長距離動作時の動作を図5(b)によって説明する。長距離動作時には、電圧検知回路8において起電力Eが低レベルであることを検知して“L”論理を出力し、この信号をクロック選択回路23が受ける。この結果、クロック分周回路22からの分周クロックCLK1が選択される。この分周クロックCLK1を基準動作クロックとし、変復調回路7の制御命令に従ってメモリ制御回路9はメモリ10への書き込み動作を行う。このときのメモリ書き込み動作がメモリ動作WA1であり、クロックCLK0よりも低速の分周クロックCLK1を基準動作クロックとして制御しているため、1回の書き込み動作WA1の期間tfは長くなる。一般に基準クロックの周波数を低く、すなわち書き込み動作WA1を遅くした場合、消費電力を抑えることができるため、リーダライタ1との距離が長距離で得られる起電力Eが低いときでも正常動作が可能である。
【0053】
書き込み動作をWA1からWAnまで繰り返し、書き込み動作WAnに達すると、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0054】
以上のように、近距離動作時で得られる起電力Eが充分に高いときには、高速のクロックCLK0で動作させるため、送信指示信号S1から返信信号S2までのトータル送返信期間T2nは短くでき、また、長距離動作時で得られる起電力Eが低いときには、低速の分周クロックCLK1で動作させることで、送返信期間T2fは長くなるが、低消費電力となるため長距離通信を実現することが可能である。
【0055】
このように本実施の形態の近距離動作時の送信指示信号S1から返信信号S2までの送返信期間T2nは、従来技術の場合の一律の送返信期間T8よりも短くでき、また、遠距離動作時の送返信期間T2fよりも短くできる。すなわち、得られる起電力が高いときにメモリ動作を高速化でき、効率の良い高速通信を実現することができる。
【0056】
なお、上記の説明では、データキャリアへの送信指示命令のコマンドを書き込みとし、電圧検知回路の出力を2値、内部クロックを2種類、また1サイクルの立ち上がりエッジでメモリ動作を制御しているが、特にこれに限らない。
【0057】
(実施の形態3)
図6は本発明の実施の形態3におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。
【0058】
本実施の形態のシステムは、図4に示す実施の形態2を基礎にして、メモリ制御回路9を実施の形態2とは異なる機能の構成としている。本実施の形態においては、クロック分周回路22とメモリ制御回路9とが直接に接続されている。メモリ制御回路9は、クロック分周回路22からの分周クロックCLK1をメモリ動作時の基本動作クロックとするもので、変復調回路7からの制御信号に応じてメモリ10への動作制御を行う機能を有するとともに、クロック選択回路23の選択クロックを、あるメモリ動作と次のメモリ動作との間の期間すなわちメモリ動作のインターバル期間を制御するクロックとして用いる機能を有するものである。その他の構成については実施の形態2の場合の図4と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【0059】
次に、以上のように構成された本実施の形態のデータキャリアの動作を図7のタイミングチャートに基づいて説明する。
【0060】
変復調回路7による復調後の信号を入力したメモリ制御回路9は、次のような動作を行う。すなわち、メモリ動作時には、クロック分周回路22からの分周クロックCLK1を基準動作クロックとして制御が行われ、また、メモリ動作インターバル期間では、クロック選択回路23で選択された基準動作クロック(クロックCLK0または分周クロックCLK1)に従ってメモリ10への制御が行われる。
【0061】
ここでまず、リーダライタ1とデータキャリア4との間が相対的に近距離となっている近距離動作時の動作を図7(a)によって説明する。メモリ制御回路9は、クロック分周回路22からの分周クロックCLK1を基準動作クロックとして、変復調回路7の制御命令により、あらかじめn回行うように設定されているメモリ動作の初回メモリ動作W1を行う。近距離動作時には、電圧検知回路8において起電力Eが高レベルであることを検知して“H”論理を出力し、この信号をクロック選択回路23が受ける。この結果、クロック発生回路21で生成されたクロックCLK0が選択される。
【0062】
メモリ制御回路9は、メモリ動作W1と次のメモリ動作W2の間のメモリ動作インターバル期間(tin)において、クロックCLK0を基準動作クロックとしての時間管理を行う。このようなインターバル期間の時間管理を伴う書き込み動作をW1〜Wnまで繰り返し、書き込み動作Wnに達した後、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0063】
この場合に、メモリ動作インターバル期間はクロックCLK0を基準動作クロックとして制御しているため、分周クロックCLK1を用いる場合よりトータルの送返信期間T3nが短縮されている。一般にデータキャリア4はリーダライタ1から供給される起電力Eが充分に高いときは、上記のようにメモリ動作インターバル期間を短く、すなわち電力消費間隔を短くしても正常動作が可能である。
【0064】
次に、リーダライタ1とデータキャリア4との間が相対的に長距離となっている長距離動作時の動作を図7(b)によって説明する。長距離動作時には、電圧検知回路8において起電力Eが低レベルであることを検知して“L”論理を出力し、この信号をクロック選択回路23が受ける。この結果、クロック分周回路22からの分周クロックCLK1が選択される。この分周クロックCLK1をメモリ動作インターバル期間(tif)の基準動作クロックとし、メモリ動作W1と次のメモリ動作W2との間の時間管理を行う。このようなインターバル期間の時間管理を伴う書き込み動作をW1〜Wnまで繰り返し、書き込み動作Wnに達した後、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0065】
この場合に、メモリ動作インターバル期間は分周クロックCLK1を基準動作クロックとして制御しているため、クロックCLK0を用いた場合よりトータルの送返信期間T3fが長くなる。一般にデータキャリア4はリーダライタ1から供給される起電力Eが少ないとき、上記のようにメモリ動作インターバル期間を長くすなわち電力消費間隔を長くすることで低消費動作が可能となり、長距離通信時でも正常動作が可能である。
【0066】
以上のように近距離動作時で得られる起電力Eが高いときには、高速のクロックCLK0でメモリ動作インターバル期間を制御するため、送信指示信号S1から返信信号S2までのトータル送返信期間T3nは短くでき、また、長距離動作時で得られる起電力Eが低いときには、低速の分周クロックCLK1で動作させることで、送返信期間T3fは長くなるが、低消費動作が可能となるため長距離通信を実現することが可能である。
【0067】
このようにリーダライタ1とデータキャリア4の距離によって得られる起電圧のレベルの変化に応じた効率の良い通信動作を実現することができる。
【0068】
なお、上記の説明では、データキャリアへの送信指示命令のコマンドを書き込みとし、内部クロックを2種類、また1サイクルの立ち上がりエッジでメモリ動作を制御しているが、特にこれに限らない。
【0069】
(実施の形態4)
図8は本発明の実施の形態4におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。
【0070】
本実施の形態のデータキャリアは、図1に示す実施の形態1において、電圧検知回路8をアクセス方法判別部9aに置き換えたものに相当する。
【0071】
アクセス方法判別部9aは、メモリ制御回路9に含まれており、変復調回路7が復調した送信指示信号S1に含まれるアクセス指示方法を示すメモリ動作制御フラグA2が“H”論理か“L”論理かを判別し、その判別結果をメモリ制御回路9に与えるようになっている。そして、メモリ制御回路9は、アクセス方法判別部9aによる判別結果でメモリ動作制御フラグA2が“H”論理であるときは、メモリ10に対するアクセス指示方法として全データビット幅で一度に書き込みを行う一括書き込みメモリ動作WA0を行い、逆に、アクセス方法判別部9aによる判別結果でメモリ動作制御フラグA2が“L”論理であるときは、メモリ10に対するアクセス指示方法としてデータビット幅を分割して書き込む分割書き込みメモリ動作W1,W2…Wnを行うように構成されている。
【0072】
その他の構成については実施の形態1の場合の図1と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【0073】
図9に示すように、リーダライタ1からデータキャリア4へ指示内容を送信する送信指示信号S1は、A1の送信指示信号先頭部(SOF)からA4の送信指示信号終了部(EOF)までの期間で構成されており、この間にはメモリ動作の制御を行う情報を持ったメモリ動作制御フラグA2、データキャリアに対して制御命令情報を持った送信指示内容A3が含まれる。データキャリア4は送信指示信号S1を受信後、メモリ動作制御フラグA2と送信指示内容A3に従って待ち時間Twの間に処理動作を行い、リーダライタに返信信号S2を送信する。
【0074】
このように本実施の形態は、送信指示信号内のメモリ動作制御フラグよってメモリアクセス時のデータビット幅を制御する機能を備えている。
【0075】
次に、以上のように構成された本実施の形態のデータキャリアの動作を図10に示すタイミングチャートに従って説明する。ここでは簡略化するため、データキャリアへの送信指示信号S1内の送信指示内容A3は書き込みとし、またメモリ構成は1ワード×16ビット幅とする。
【0076】
まず、送信指示信号S1に含まれたメモリ動作制御フラグA2が“H”論理となっているときの動作を図10(a)によって説明する。リーダライタ1がデータキャリア4に対して、メモリ動作制御フラグA2が“H”論理で、送信指示内容A3が“書き込み”となっている送信指示信号S1を送信したとする。データキャリア4において、変復調回路7が送信指示信号S1を復調し、メモリ制御回路9におけるアクセス方法判別部9aでメモリ動作制御フラグA2が“H”論理であることを判別し、メモリ制御回路9はメモリ10に対して全データビット幅(16ビット幅)にて一度に書き込みを行う一括書き込みメモリ動作WA0を行う。この際、全データビット幅(16ビット幅)で同時アクセスするため大きなピーク電流Ipが発生する。この場合に、データキャリア4がリーダライタ1から充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっておれば、正常動作が可能であり、問題はない。一括書き込みメモリ動作WA0の終了後、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0077】
次に、送信指示信号S1に含まれたメモリ動作制御フラグA2が“L”論理となっているときの動作を図10(b)によって説明する。リーダライタ1がデータキャリア4に対して、メモリ動作制御フラグA2が“L”論理で、送信指示内容A3が“書き込み”となっている送信指示信号S1を送信したとする。データキャリア4において、変復調回路7が送信指示信号S1を復調し、メモリ制御回路9におけるアクセス方法判別部9aでメモリ動作制御フラグA2が“L”論理であることを判別し、メモリ制御回路9はメモリ10に対してデータを4ビット幅にて4回に分割して書き込む初回のメモリ動作W1を行う。この際、4ビット幅でアクセスするためピーク電流Ipは緩和され、データキャリア4がリーダライタ1より起電力を得られにくい環境のシステムで構築されているとあらかじめ分かっておれば、正常動作が可能であり、問題はない。初回のメモリ動作W1の終了後、次の4ビット幅のデータを書き込むメモリ動作W2を行い、順次、Wnまで対象データを4ビット幅ずつ書き込む動作が行われ、メモリ動作Wnの終了後、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0078】
以上のように、メモリアクセス時のデータビット幅を可変させたメモリ動作を行う本実施の形態によれば、メモリ動作制御フラグA2が“H”論理時の送信指示信号S1から返信信号S2までの送返信期間T4nは、従来例の送返信期間T8や、メモリ動作制御フラグA2が“L”論理時の送返信期間T4fよりも短縮でき、特にデータキャリアがリーダライタから充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっている場合には、ハード変更を行うことなく、送信プロトコル内のフラグを変化させるだけで、効率の良い高速通信が可能となる。
【0079】
なお、上記の説明では、メモリ動作制御フラグを2値、メモリアクセス時のデータビット幅とメモリ動作を、“×16ビット”1回と、“×4ビット”4回と2種類の制御に分けて行っているが、特にこれに限らず複数ビットのフラグに応じて、データビット幅とメモリ動作回数をそれぞれ任意に可変することも可能である。
【0080】
(実施の形態5)
図11は本発明の実施の形態5におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。通信信号構成は実施の形態4と同様である。
【0081】
本実施の形態のデータキャリアは、図4に示す実施の形態2において、電圧検知回路8をアクセス方法判別部9aに置き換えたものに相当する。
【0082】
アクセス方法判別部9aは、メモリ制御回路9に含まれており、変復調回路7が復調した送信指示信号S1に含まれるアクセス指示方法を示すメモリ動作制御フラグA2が“H”論理か“L”論理かを判別し、その判別結果をクロック選択回路23に与えるようになっている。そして、クロック選択回路23は、アクセス方法判別部9aによる判別結果でメモリ動作制御フラグA2が“H”論理であるときは、メモリ動作のためにクロック発生回路21からのクロックCLK0を選択してメモリ制御回路9に供給し、逆に、アクセス方法判別部9aによる判別結果でメモリ動作制御フラグA2が“L”論理であるときは、メモリ動作のためにクロック分周回路22からの分周クロックCLK1を選択してメモリ制御回路9に供給するように構成されている。その他の構成については実施の形態2の場合の図4と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【0083】
このように本実施の形態は、メモリ動作制御フラグよってメモリ動作時の基本動作クロックの制御機能を備えている。
【0084】
次に、以上のように構成された本実施の形態のデータキャリアの動作を図12のタイミングチャートに基づいて説明する。ここでは簡略化するため、データキャリアへの送信指示信号S1内の送信指示内容A3のコマンドは書き込みとする。
【0085】
まず、送信指示信号S1に含まれたメモリ動作制御フラグA2が“H”論理時となっているときの動作を図12(a)によって説明する。リーダライタ1がデータキャリア4に対して、メモリ動作制御フラグA2が“H”論理で、送信指示内容A3が“書き込み”となっている送信指示信号S1を送信したとする。データキャリア4において、変復調回路7が送信指示信号S1を復調し、メモリ制御回路9におけるアクセス方法判別部9aでメモリ動作制御フラグA2が“H”論理であることを判別し、クロック選択回路23に伝える。この結果、クロック発生回路21で生成されたクロックCLK0が選択される。このクロックCLK0を基準動作クロックとし、変復調回路7の制御命令に従ってメモリ制御回路9はメモリ10への書き込み動作を行う。このときのメモリ書き込み動作がメモリ動作W1であり、クロックCLK0を基準動作クロックとして制御しているため、1回の書き込み動作W1の期間tnも短くなる。メモリ10への書き込み動作を分割しており、書き込み動作をW1からWnまで繰り返し、書き込み動作Wnに達すると、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0086】
クロックCLK0をメモリの基準動作クロックとしているため1回の書き込み動作W1の期間は分周クロックCLK1を用いた場合より短くなる。一般に基準クロックの周波数を高くすなわち書き込み動作W1を速くした場合、消費電力は多くなるが、データキャリア4がリーダライタ1から充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっている場合、正常動作が可能である。
【0087】
次に、送信指示信号S1に含まれたメモリ動作制御フラグA2が“L”論理となっているときの動作を図12(b)によって説明する。リーダライタ1がデータキャリア4に対して、メモリ動作制御フラグA2が“L”論理で、送信指示内容A3が“書き込み”となっている送信指示信号S1を送信したとする。データキャリア4において、変復調回路7が送信指示信号S1を復調し、メモリ制御回路9におけるアクセス方法判別部9aでメモリ動作制御フラグA2が“L”論理であることを判別し、クロック選択回路23に伝える。この結果、クロック分周回路22からの分周クロックCLK1が選択される。この分周クロックCLK1を基準動作クロックとし、変復調回路7の制御命令に従ってメモリ制御回路9はメモリ10への書き込み動作を行う。このときのメモリ書き込み動作がメモリ動作WA1であり、クロックCLK0よりも低速の分周クロックCLK1を基準動作クロックとして制御しているため、1回の書き込み動作WA1の期間tfはクロックCLK0を用いた1回の書き込み動作W1の期間tnより長くなる。書き込み動作をWA1からWAnまで繰り返し、書き込み動作WAnに達すると、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0088】
一般に基準クロックの周波数を低くすなわち書き込み動作WA1を遅くした場合、消費電力を抑えることができるため、データキャリア4がリーダライタ1より起電力を得られにくい環境のシステムで構築されているとあらかじめ分かっている場合、正常動作が可能である。
【0089】
以上のように、データキャリアがリーダライタから充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっている場合には、メモリ動作制御フラグA2を“H”にすることで、送返信期間T5nは、メモリ動作制御フラグA2が“L”論理時の送返信期間T5fより短くできる。
【0090】
また、データキャリアがリーダライタより得られる起電力が、動作は可能であるが余分な起電力を得られる環境にない、たとえば長距離通信を実現する目的のシステムで構築されているとあらかじめ分かっている場合には、メモリ動作制御フラグA2を“L”にすることで、メモリ動作のスピードを遅くし低消費電力を実現し、長距離動作が可能となる。
【0091】
このようなリーダライタとデータキャリアからなるシステム環境において、データキャリアが得ることができる起電力があらかじめ分かっている場合、従来のようにハード変更を行うことなく、送信プロトコル内のフラグを変化させるだけで、効率の良い通信が可能となるように改善される。
【0092】
なお、上記の説明では、データキャリアへの送信指示命令のコマンドを書き込みとし、メモリ動作制御フラグを2値、内部クロックを2種類、また1サイクルの立ち上がりエッジでメモリ動作を制御しているが、特にこれに限らず複数ビットのフラグに応じて、内部複数のCLKを任意に選択することも可能である。
【0093】
(実施の形態6)
図13は本発明の実施の形態6におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。通信信号構成は実施の形態4と同様であり省略する。
【0094】
本実施の形態のデータキャリアは、図6に示す実施の形態3において、電圧検知回路8をアクセス方法判別部9aに置き換えたものに相当する。アクセス方法判別部9aはメモリ制御回路9に含まれている。
【0095】
本実施の形態においては、クロック分周回路22とメモリ制御回路9とが直接に接続されている。メモリ制御回路9は、クロック分周回路22からの分周クロックCLK1をメモリ動作時の基本動作クロックとするもので、変復調回路7からの制御信号に応じてメモリ10への動作制御を行う機能を有するとともに、クロック選択回路23の選択クロックを、あるメモリ動作と次のメモリ動作との間の期間すなわちメモリ動作のインターバル期間を制御するクロックとして用いる機能を有するものである。
【0096】
メモリ制御回路9に内蔵のアクセス方法判別部9aは、変復調回路7が復調した送信指示信号S1に含まれるアクセス指示方法を示すメモリ動作制御フラグA2が“H”論理か“L”論理かを判別し、その判別結果をクロック選択回路23に与えるようになっている。そして、クロック選択回路23は、アクセス方法判別部9aによる判別結果でメモリ動作制御フラグA2が“H”論理であるときは、メモリ動作インターバル期間のためにクロック発生回路21からのクロックCLK0を選択してメモリ制御回路9に供給し、逆に、アクセス方法判別部9aによる判別結果でメモリ動作制御フラグA2が“L”論理であるときは、メモリ動作インターバル期間のためにクロック分周回路22からの分周クロックCLK1を選択してメモリ制御回路9に供給するように構成されている。その他の構成については実施の形態3の場合の図6と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【0097】
このように本実施の形態においては、メモリ動作制御フラグによってメモリ動作インターバル期間の基本動作クロックを制御する機能を備えている。
【0098】
次に、以上のように構成された本実施の形態のデータキャリアの動作を図14に示すタイミングチャートに従って説明する。ここでは簡略化するため、データキャリアへの送信指示信号S1内の送信指示内容A3のコマンドは書き込みとする。
【0099】
まず、送信指示信号S1に含まれたメモリ動作制御フラグA2が“H”論理時となっているときの動作を図14(a)によって説明する。リーダライタ1がデータキャリア4に対して、メモリ動作制御フラグA2が“H”論理で、送信指示内容A3が“書き込み”となっている送信指示信号S1を送信したとする。データキャリア4において、変復調回路7が送信指示信号S1を復調し、メモリ制御回路9におけるアクセス方法判別部9aでメモリ動作制御フラグA2が“H”論理であることを判別し、クロック選択回路23に伝える。クロック選択回路23がメモリ動作インターバル期間のためにクロック発生回路21からのクロックCLK0を選択し、メモリ制御回路9に供給する。メモリ制御回路9は、メモリ動作W1と次のメモリ動作W2の間のメモリ動作インターバル期間において、クロックCLK0を基準動作クロックとしての時間管理を行う。このようなインターバル期間の時間管理を伴う書き込み動作をW1〜Wnまで繰り返し、書き込み動作Wnに達した後、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0100】
この場合に、メモリ動作インターバル期間はクロックCLK0を基準動作クロックとして制御しているため、分周クロックCLK1を用いる場合よりトータルの送返信期間T6nが短縮されている。データキャリアがリーダライタから充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっている場合、上記のようにメモリ動作インターバル期間を短く、すなわち電力消費間隔を短くしても正常動作が可能である。
【0101】
次に、送信指示信号S1に含まれたメモリ動作制御フラグA2が“L”論理となっているときの動作を図14(b)によって説明する。リーダライタ1がデータキャリア4に対して、メモリ動作制御フラグA2が“L”論理で、送信指示内容A3が“書き込み”となっている送信指示信号S1を送信したとする。データキャリア4において、変復調回路7が送信指示信号S1を復調し、メモリ制御回路9におけるアクセス方法判別部9aでメモリ動作制御フラグA2が“L”論理であることを判別し、クロック選択回路23に伝える。クロック選択回路23がメモリ動作インターバル期間のためにクロック分周回路22からの分周クロックCLK1を選択し、メモリ制御回路9に供給する。メモリ制御回路9は、メモリ動作W1と次のメモリ動作W2の間のメモリ動作インターバル期間において、分周クロックCLK1を基準動作クロックとしての時間管理を行う。このようなインターバル期間の時間管理を伴う書き込み動作をW1〜Wnまで繰り返し、書き込み動作Wnに達した後、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0102】
この場合に、メモリ動作インターバル期間は分周クロックCLK1を基準動作クロックとして制御しているため、クロックCLK0を用いる場合よりトータルの送返信期間T6fが長くなっている。データキャリアがリーダライタより起電力を得られにくい環境のシステムで構築されているとあらかじめ分かっている場合、上記のようにメモリ動作から次のメモリ動作間を長くすなわち電力を消費する間隔を長くすることで消費電力を抑えた正常動作が可能である。
【0103】
以上のように、データキャリアがリーダライタから充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっている場合には、メモリ動作制御フラグA2を“H”にすることで、送返信期間T6nは、メモリ動作制御フラグA2が“L”論理時の送返信期間T6fより短くできる。また、データキャリアがリーダライタより、動作は可能であるが余分な起電力を得られる環境にない、たとえば長距離通信を実現する目的のシステムで構築されているとあらかじめ分かっている場合には、メモリ動作制御フラグA2を“L”にすることで、電力を消費する間隔を長くし低消費を実現、長距離動作が可能となる。このようなリーダライタとデータキャリアからなるシステム環境において、データキャリアが得ることができる起電力があらかじめ分かっている場合、従来のようにハード変更を行うことなく、送信プロトコル内のフラグを変化させるだけで、効率の良い通信が可能となるように改善される。
【0104】
なお、上記の説明では、データキャリアへの送信指示命令のコマンドを書き込みとし、メモリ動作制御フラグを2値、内部クロックを2種類、また1サイクルの立ち上がりエッジでメモリ動作を制御しているが、特にこれに限らず複数ビットのフラグに応じて、内部複数のCLKを任意に選択することも可能である。
【0105】
(実施の形態7)
図15は本発明の実施の形態7におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。
【0106】
本実施の形態のシステムは、図1に示す実施の形態1を基礎にして、メモリ10に代えて、不揮発性メモリ10aを用いたものに相当する。この不揮発性メモリ10aは、メモリ制御回路9からの読出し信号S3に対応してアクセス指示方法を示すメモリデータD1をあらかじめ格納している。メモリ制御回路9は、不揮発性メモリ10aに対して読出し信号S3を出力し、不揮発性メモリ10aからアクセス指示方法を示すメモリデータD1を読み出す機能と、読出したメモリデータD1に応じて不揮発性メモリ10aへのアクセス方法を変化させる機能を有している。メモリ制御回路9からの読出し信号S3によって不揮発性メモリ10aからメモリデータD1を読み出す場合、メモリデータD1が“H”論理時には、メモリアクセス時のデータビット幅を全て同時に行い、“L”論理時にはメモリアクセス時のデータビット幅を分割してn回に分けてアクセスを行う機能を有する。その他の構成については実施の形態1の場合の図1と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【0107】
次に、以上のように構成された本実施の形態のデータキャリアの動作を図16に示すタイミングチャートに従って説明する。ここでは簡略化するため、データキャリアへの送信指示信号の指示内容は書き込みとし、またメモリ構成は1ワード×16ビット幅とする。さらにメモリアクセス時の制御方法例として、書き込み時のデータビット幅を可変するものとする。
【0108】
まず、メモリデータD1が“H”論理となっているシステムAの場合の動作を図16(a)によって説明する。データキャリア4は、リーダライタ1からの送信指示信号S1を受信すると、メモリ制御回路9は読出し信号S3により不揮発性メモリ10aにアクセスし、メモリデータD1の“H”論理を読み出す。これにより、メモリ制御回路9は不揮発性メモリ10aに対してデータを全データビット幅(16ビット幅)にて一度に書き込みを行う一括書き込みメモリ動作WA0を行う。この際、全データビット幅で同時アクセスするため大きなピーク電流Ipが発生する。この場合に、データキャリア4がリーダライタ1から充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっておれば、正常動作が可能であり、問題はない。一括書き込みメモリ動作WA0の終了後、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0109】
次に、メモリデータD1が“L”論理となっているシステムBの場合の動作を図16(b)によって説明する。データキャリア4は、リーダライタ1からの送信指示信号S1を受信すると、メモリ制御回路9は読出し信号S3により不揮発性メモリ10aにアクセスし、メモリデータD1の“L”論理を読み出す。これにより、メモリ制御回路9は不揮発性メモリ10aに対してデータを4ビット幅にて4回に分割して書き込む初回のメモリ動作W1を行う。この際、4ビット幅でアクセスするためピーク電流Ipは緩和され、データキャリア4がリーダライタ1より起電力を得られにくい環境のシステムで構築されているとあらかじめ分かっておれば、正常動作が可能であり、問題はない。初回のメモリ動作W1の終了後、次の4ビット幅のデータを書き込むメモリ動作W2を行い、順次、Wnまで対象データを4ビット幅ずつ書き込む動作が行われ、メモリ動作Wnの終了後、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0110】
メモリデータD1が“H”論理時の送信指示信号S1から返信信号S2までの送返信期間T7nは、従来例の送返信期間T8や、メモリデータD1が“L”論理時の送信指示信号S1から返信信号S2までの送返信期間T7fより短縮でき、特にデータキャリアがリーダライタから充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっている場合には、ハード変更を行うことなく、あらかじめ不揮発性メモリ内にデータを記憶させておくだけで、効率の良い高速通信が可能なように改善される。
【0111】
なお、上記の説明では、メモリデータを2値、メモリアクセス時のデータビット幅とメモリ動作を、“×16ビット”1回と、“×4ビット”4回と2種類の制御に分けて行っているが、特にこれに限らず複数ビットのメモリデータに応じて、データビット幅とメモリ動作回数をそれぞれ任意に可変することも可能である。
【0112】
なお、本実施の形態のアクセス指示方法を示すメモリデータD1をあらかじめ格納しておく不揮発性メモリ10aを用いる方式は、一括書き込みメモリ動作と分割書き込みメモリ動作との切り換え態様のほか、実施の形態5のようなメモリ動作の基準動作クロック切り換え態様や、実施の形態6のようなメモリ動作インターバル期間の切り換え態様で実施するのでもよい。
【0113】
【発明の効果】
以上のように本発明によれば、データキャリアでの起電力の検出により、リーダライタより充分な電力供給を受けている状態では、データキャリア内の電力を無駄にすることなく高速なメモリ制御動作が可能となり、起電力に応じて効率の良い高速通信が可能な優れたデータキャリアを実現することができる。
【0114】
また、通信環境の変化に対応してリーダライタ側からの送信プロトコル内のフラグ等の変更のみで、ハード変更を行うことなく、通信環境に適応した良好な通信を実現できる。
【0115】
また、通信環境の変化に対応してデータキャリア側でのアクセス指示方法の変更のみで、ハード変更を行うことなく、通信環境に適応した良好な通信を実現できる。
【図面の簡単な説明】
【図1】本発明の実施の形態1におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図2】発明の実施の形態1におけるデータキャリアのメモリ制御回路とメモリの詳細な構成を示すブロック図
【図3】本発明の実施の形態1におけるデータキャリアの動作を示すタイミングチャート
【図4】本発明の実施の形態2におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図5】本発明の実施の形態2におけるデータキャリアの動作を示すタイミングチャート
【図6】本発明の実施の形態3におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図7】本発明の実施の形態3におけるデータキャリアの動作を示すタイミングチャート
【図8】本発明の実施の形態4におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図9】本発明の実施の形態4におけるデータキャリアとリーダライタとの間の通信信号の構成図
【図10】本発明の実施の形態4におけるデータキャリアの動作を示すタイミングチャート
【図11】本発明の実施の形態5におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図12】本発明の実施の形態5におけるデータキャリアの動作を示すタイミングチャート
【図13】本発明の実施の形態6におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図14】本発明の実施の形態6におけるデータキャリアの動作を示すタイミングチャート
【図15】本発明の実施の形態7におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図16】本発明の実施の形態7におけるデータキャリアの動作を示すタイミングチャート
【図17】従来のデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図18】従来のデータキャリアの動作を示すタイミングチャート
【符号の説明】
1:リーダライタ(R/W)
2:制御回路
3:アンテナコイル(リーダライタ側)
4:データキャリア
5:アンテナコイル(データキャリア側)
6:整流回路
7:変復調回路
8:電圧検知回路
9:メモリ制御回路
9a:アクセス方法判別部
10:メモリ
10a:不揮発性メモリ
11:データ格納回路
12:ブロック選択回路
13〜16:第1ないし第4のビット制御回路
17:メモリセルアレイ
21:クロック発生回路
22:クロック分周回路
23:クロック選択回路
91:メモリ制御信号発生回路
92:ビット選択制御回路
A1:送信指示信号先頭部(SOF)
A2:メモリ動作制御フラグ
A3:送信指示内容
A4:送信指示信号終了部(EOF)
CLK0:基準のクロック
CLK1:分周クロック
E:起電力
Ip:ピーク電流
S1:送信指示信号
S2:返信信号
S3:読出し信号
WA0:一括書き込みメモリ動作
W1,W2…Wn:分割書き込みメモリ動作
【発明の属する技術分野】
本発明はデータキャリアにかかわり、供給される電力レベルの変動にかかわらず、常に効率の良い高速通信を図るための技術に関するものである。
【0002】
【従来の技術】
以下、従来のデータキャリアとリーダライタ(R/W)との送受信について説明する。
【0003】
図17は従来のデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。リーダライタ101は、データキャリア104を制御する制御回路102と、電磁誘導で電圧を誘起しデータキャリア104との間で送受信を行うアンテナコイル103とで構成されている。一方、リーダライタ101により制御されるデータキャリア104は、リーダライタ101側のアンテナコイル103と電磁誘導で電圧を誘起し、リーダライタ101との間で送受信を行うアンテナコイル105と、アンテナコイル105に発生した電圧を直流に変換する整流回路106と、整流回路106で整流後の信号を内部動作可能な信号レベルに復調し、また返信時に負荷変調を行う変復調回路107と、リーダライタ101からの送信指示信号S1に応じてデータの書き込みおよび読み出しが可能なメモリ109と、変復調回路107からの制御信号を処理し、メモリ109への動作を制御するメモリ制御回路108とから構成されている。
【0004】
一般にホスト側のリーダライタ101は、データキャリア104に対する書き込みおよび読み出しのアクセスを行う場合、送信指示信号S1の中に対象ブロックナンバー情報を付与して送信する。メモリ109内ではあらかじめブロックごとのアドレスが定義されており、ブロックを対象としてデータの書き込みおよび読み出しを行う。
【0005】
まず、リーダライタ101の制御回路102から送出された搬送波がアンテナコイル103を介してデータキャリア104内のアンテナコイル105に送信され、電磁誘導によりアンテナコイル105の端子間に電圧が誘起され、この誘起電圧が整流回路106により直流に変換され、平滑後、データキャリア104内の起電力として用いられる。
【0006】
上記構成の従来のデータキャリアの動作を図18のタイミングチャートによって説明する。リーダライタ101からデータキャリア104へ送信を行う場合、搬送波に送信指示信号S1のデータを重畳して送信する。データはアンテナコイル105、整流回路106を経て、変復調回路107にて内部ロジック信号レベルに復調される。メモリ制御回路108は復調後の送信指示信号S1の内容に従って、メモリ109への書き込みまたは読み出しの処理を行う。
【0007】
リーダライタ101より電圧供給を受けるデータキャリア104において、図18(a)に示すように、リーダライタ101との距離が比較的小さい近距離動作時には、起電力Eのレベルはデータキャリア104内の内部動作を行うのに充分に高いレベルである。この場合、一般にシャント回路を用いて余分な電力を消費している。
【0008】
一方、図18(b)に示す長距離動作時には、起電力Eのレベルは低くなるため、長距離通信実現のためにはデータキャリア104はより低電力で動作することが要求される。このため、メモリ109に書き込みおよび読み出しを行う場合、対象ブロックの全ビットを同時アクセスすると大きなピーク電流が発生してしまう。そこで、W1,W2…Wnのように複数回に分割してメモリ動作を行い、ピーク電流Ipを低減する制御方法が一般にとられる。
【0009】
上記とは別に、非接触で通信する方式のデータキャリアにおいて、電圧レベルを検知し特定の処理を行う方法が知られているが、いずれもメモリ動作アクセス方法を変化させるものではない(例えば、特許文献1参照)。
【0010】
【特許文献1】
特表2000−512054号公報(第17−18頁、第6図)
【0011】
【発明が解決しようとする課題】
上記従来のデータキャリアにおいては、メモリ動作の態様が近距離動作時でも長距離動作時でも、時間的に分割された複数の書き込み動作W1,W2…Wnの組み合わせで行われており、このような一定の時間分割アクセス方式のために、近距離動作時に充分な電圧供給を受けているにもかかわらず、これ以上の高速化ができないという課題があった。近距離動作時にはシャント回路で余分な電力を消費する無駄が生じている。
【0012】
本発明は、上記従来の問題点を改善するもので、リーダライタからの電力供給レベルに応じて、常に効率の良い高速通信が行えるデータキャリアを提供することを目的とする。
【0013】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【0014】
第1の解決手段として、本発明によるデータキャリアは、アンテナに誘起される電圧を整流して必要な電力を賄う手段と、データを記憶するメモリと、リーダライタから前記アンテナを介して受信した制御信号に従って前記メモリにアクセスする手段とを備えたデータキャリアにおいて、前記整流後の電圧のレベルを検知する電圧検知手段と、前記電圧検知手段による検知レベルに従って前記メモリへのアクセス方法を可変するメモリ制御手段とを備えた構成とされている。
【0015】
この構成による作用は次のとおりである。リーダライタとの間が遠距離で電圧検知手段による電圧検知レベルが相対的に低いときにはメモリアクセス方法として低速アクセスモードを設定し、逆に、リーダライタとの間が近距離で電圧検知レベルが相対的に高いときにはメモリアクセス方法として高速アクセスモードを設定する。電圧検知レベルが低い低速アクセスモードの場合は、起電力が相対的に低いことに対応して、そのメモリアクセス速度は、ピーク電流が正常動作範囲内となるようなアクセス速度とされる。一方、電圧検知レベルが高い高速アクセスモードの場合は、メモリアクセス速度が速いために大きなピーク電流が発生するが、リーダライタとの間が近距離で、得られる起電力が充分に高いことから、ピーク電流が大きくても正常動作を補償する。このように、データキャリアのメモリアクセス方法を、リーダライタから供給される電力レベルの変動に応じて適応的に可変することができる。したがって、特に、リーダライタから充分な電力を受けている状態では、より高速なメモリ制御動作可能となるため、データキャリア内の電力を無駄にすることなく効率の良い高速化通信を実現することができる。
【0016】
上記において、前記メモリへのアクセス方法については、いくつかの好ましい態様がある。
【0017】
1つは、メモリアクセス方法として、アクセス1回のデータビット幅を可変することである。電圧検知レベルが相対的に低いときにはデータビット幅を小さくして低速アクセスモードにし、逆に、電圧検知レベルが相対的に高いときにはデータビット幅を大きくして高速アクセスモードにすればよい。
【0018】
もう1つは、メモリアクセス方法として、アクセス回数を可変することである。電圧検知レベルが相対的に低いときにはアクセス回数を多くして低速アクセスモードにし、逆に、電圧検知レベルが相対的に高いときにはアクセス回数を少なくして高速アクセスモードにすればよい。
【0019】
別のメモリアクセス方法として、1回のメモリアクセス時間を可変することである。電圧検知レベルが相対的に低いときには1回のメモリアクセス時間を長くして低速アクセスモードにし、逆に、電圧検知レベルが相対的に高いときには1回のメモリアクセス時間を短くして高速アクセスモードにすればよい。
【0020】
さらに別のメモリアクセス方法として、アクセスのインターバル期間を可変することである。電圧検知レベルが相対的に低いときにはインターバル期間を長くして低速アクセスモードにし、逆に、電圧検知レベルが相対的に高いときにはインターバル期間を短くして高速アクセスモードにすればよい。
【0021】
第2の解決手段として、本発明によるデータキャリアは、アンテナに誘起される電圧を整流して必要な電力を賄う手段と、データを記憶するメモリと、リーダライタから前記アンテナを介して受信した制御信号に従って前記メモリにアクセスする手段とを備えたデータキャリアにおいて、前記リーダライタからの送信指示信号に含まれるアクセス指示方法を判別するアクセス方法判別手段と、前記アクセス方法判別手段が判別したアクセス指示方法に従って前記メモリへのアクセス方法を可変するメモリ制御手段とを備えた構成とされている。これは、リーダライタ側からの調整で通信環境の変化に対応するものである。
【0022】
この構成による作用は次のとおりである。リーダライタからデータキャリアに対して充分な起電力を与えにくいとあらかじめ分かっている場合には、リーダライタからの送信指示信号に乗せるアクセス指示方法として低速アクセスモードを設定し、逆に、リーダライタからデータキャリアに対して充分な起電力を与えられるとあらかじめ分かっている場合には、リーダライタからの送信指示信号に乗せるアクセス指示方法として高速アクセスモードを設定する。低速アクセスモードの場合は、起電力が相対的に低いことに対応して、そのメモリアクセス速度は、ピーク電流が正常動作範囲内となるようなアクセス速度とされる。一方、高速アクセスモードの場合は、メモリアクセス速度が速いために大きなピーク電流が発生するが、得られる起電力が充分に高いことから、ピーク電流が大きくても正常動作を補償する。このように、データキャリアのメモリアクセス方法を、リーダライタからの送信指示信号によって適応的に可変することができる。したがって、特に、リーダライタから充分な電力を受けている状態では、より高速なメモリ制御動作可能となるため、データキャリア内の電力を無駄にすることなく効率の良い高速化通信を実現することができる。そして、このことを送信プロトコル内のフラグ等の変更のみで、ハード変更を行うことなく簡単に実現できる。
【0023】
上記において、前記メモリへのアクセス方法については、いくつかの好ましい態様がある。
【0024】
1つは、メモリアクセス方法として、アクセス1回のデータビット幅を可変することである。通信環境が悪いときにはデータビット幅を小さくして低速アクセスモードにし、逆に、通信環境が良いときにはデータビット幅を大きくして高速アクセスモードにすればよい。
【0025】
もう1つは、メモリアクセス方法として、アクセス回数を可変することである。通信環境が悪いときにはアクセス回数を多くして低速アクセスモードにし、逆に、通信環境が良いときにはアクセス回数を少なくして高速アクセスモードにすればよい。
【0026】
別のメモリアクセス方法として、1回のメモリアクセス時間を可変することである。通信環境が悪いときには1回のメモリアクセス時間を長くして低速アクセスモードにし、逆に、通信環境が良いときには1回のメモリアクセス時間を短くして高速アクセスモードにすればよい。
【0027】
さらに別のメモリアクセス方法として、アクセスのインターバル期間を可変することである。通信環境が悪いときにはインターバル期間を長くして低速アクセスモードにし、逆に、通信環境が良いときインターバル期間を短くして高速アクセスモードにすればよい。
【0028】
第3の解決手段として、本発明によるデータキャリアは、アンテナに誘起される電圧を整流して必要な電力を賄う手段と、アクセス指示方法を記憶する不揮発性メモリと、リーダライタから前記アンテナを介して受信した制御信号に従って前記不揮発性メモリにアクセスする手段とを備えたデータキャリアにおいて、前記不揮発性メモリにあらかじめ記憶させたアクセス指示方法に従って前記揮発性メモリへのアクセス方法を可変するメモリ制御手段とを備えた構成とされている。これは、データキャリア側からの調整で通信環境の変化に対応するものである。
【0029】
この構成による作用は次のとおりである。リーダライタからデータキャリアに対して充分な起電力を与えにくいとあらかじめ分かっている場合には、不揮発性メモリに記憶させるアクセス指示方法として低速アクセスモードを設定し、逆に、リーダライタからデータキャリアに対して充分な起電力を与えられるとあらかじめ分かっている場合には、不揮発性メモリに記憶させるアクセス指示方法として高速アクセスモードを設定する。低速アクセスモードの場合は、起電力が相対的に低いことに対応して、そのメモリアクセス速度は、ピーク電流が正常動作範囲内となるようなアクセス速度とされる。一方、高速アクセスモードの場合は、メモリアクセス速度が速いために大きなピーク電流が発生するが、得られる起電力が充分に高いことから、ピーク電流が大きくても正常動作を補償する。このように、データキャリアのメモリアクセス方法を、不揮発性メモリに記憶させるアクセス指示方法によって適応的に可変することができる。したがって、特に、リーダライタから充分な電力を受けている状態では、より高速なメモリ制御動作可能となるため、データキャリア内の電力を無駄にすることなく効率の良い高速化通信を実現することができる。そして、このことを不揮発性メモリにアクセス指示方法を記憶させるだけで、ハード変更を行うことなく簡単に実現できる。
【0030】
上記において、前記メモリへのアクセス方法については、いくつかの好ましい態様がある。
【0031】
1つは、メモリアクセス方法として、アクセス1回のデータビット幅を可変することである。通信環境が悪いときにはデータビット幅を小さくして低速アクセスモードにし、逆に、通信環境が良いときにはデータビット幅を大きくして高速アクセスモードにすればよい。
【0032】
もう1つは、メモリアクセス方法として、アクセス回数を可変することである。通信環境が悪いときにはアクセス回数を多くして低速アクセスモードにし、逆に、通信環境が良いときにはアクセス回数を少なくして高速アクセスモードにすればよい。
【0033】
別のメモリアクセス方法として、1回のメモリアクセス時間を可変することである。通信環境が悪いときには1回のメモリアクセス時間を長くして低速アクセスモードにし、逆に、通信環境が良いときには1回のメモリアクセス時間を短くして高速アクセスモードにすればよい。
【0034】
さらに別のメモリアクセス方法として、アクセスのインターバル期間を可変することである。通信環境が悪いときにはインターバル期間を長くして低速アクセスモードにし、逆に、通信環境が良いときインターバル期間を短くして高速アクセスモードにすればよい。
【0035】
【発明の実施の形態】
以下、本発明にかかわるデータキャリアの実施の形態を図面に基づいて詳細に説明する。
【0036】
(実施の形態1)
図1は本発明の実施の形態1におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。図1に示すように、リーダライタ1は、データキャリア4を制御する制御回路2と、電磁誘導で電圧を誘起しデータキャリア4との送受信を行うアンテナコイル3とで構成されている。リーダライタ1により制御されるデータキャリア4は、リーダライタ1側のアンテナコイル3からの送信搬送波による電磁誘導で電圧を誘起し、リーダライタ1との間で送受信を行うアンテナコイル5と、アンテナコイル5に発生した電圧を直流に変換する整流回路6と、整流回路6で整流後の信号を内部動作可能な信号レベルに復調し、また返信時に負荷変調を行う変復調回路7と、整流後の平滑化された電圧レベルを検知し、あらかじめ指定したしきい値より電圧レベルが高い場合は“H”論理を出力し、低い場合は“L”論理を出力する電圧検知回路8と、リーダライタ1の送信指示信号S1に応じてデータの書き込みおよび読み出し動作が可能なメモリ10と、電圧検知回路8の出力結果と変復調回路7からの制御信号を処理し、メモリ10への動作を制御するメモリ制御回路9とから構成されている。
【0037】
図2は本発明の実施の形態1におけるデータキャリア4のメモリ制御回路9とメモリ10の詳細な構成を示すブロック図である。図2において、91は変復調回路7からの出力信号よりメモリ10の対象ブロック選択と、書き込みおよび読み出し動作と、書き込み時のデータを処理するメモリ制御信号発生回路、92は電圧検知回路8の出力が“H”論理の場合は、第1ないし第4のビット制御回路13〜16を全て同時に活性化し、また、電圧検知回路8の出力が“L”論理の場合は、第1ないし第4のビット制御回路13〜16を順番に活性化する機能を有するビット選択制御回路、11はメモリ制御信号発生回路91より出力された制御信号からメモリに書き込むデータを格納するデータ格納回路、12はメモリ制御信号発生回路91より出力された制御信号からメモリブロックを選択するブロック選択回路、13〜16はデータ格納回路11のデータをメモリセルアレイ17に書き込む際のデータビット幅制御を行う第1ないし第4のビット制御回路である。
【0038】
次に、以上のように構成された本実施の形態のデータキャリアの動作を図3のタイミングチャートに基づいて説明する。図3はデータキャリア・リーダライタ間の通信信号とデータキャリア内部の状態を示す。
【0039】
ここでは簡略化するため、データキャリア4への送信指示命令のコマンドは書き込みとし、またメモリ構成は1ブロック=1ワード×16ビット幅、計4ブロックとする。また、ビット選択制御回路92は“H”論理入力で第1ないし第4のビット制御回路13〜16を全て同時に活性化し、“L”論理入力でビット制御回路13,14,15,16を順番に選択、活性化する信号出力機能を有するものとする。データキャリア4内の電力供給方法は従来例と同様である。
【0040】
リーダライタ1からデータキャリア4への送信を行う場合、搬送波に送信指示信号S1のデータを重畳して送信する。データはアンテナコイル5、整流回路6を経て、変復調回路7にて内部動作可能な信号レベルに復調される。復調後の信号はメモリ制御回路9内のメモリ制御信号発生回路91にて、書き込み動作制御と、ブロック選択、書き込みデータの処理を行い、ブロック選択回路12とデータ格納回路11に渡される。
【0041】
ここでまず、リーダライタ1とデータキャリア4との間が相対的に近距離となっている近距離動作時の動作を図3(a)によって説明する。近距離動作時には、電圧検知回路8において起電力Eが高レベルであることを検知して“H”論理を出力し、この信号をビット選択制御回路92が受ける。この結果、第1ないし第4のビット制御回路13〜16を同時に活性化し、ブロック選択回路12で選択されたブロックのメモリセルアレイ17に対して、データ格納回路11のデータが全データビット幅(16ビット幅)で書き込まれる。このときの一括書き込みメモリ動作WA0では、全データビット幅(16ビット幅)を同時アクセスするため、大きなピーク電流Ipが発生するが、リーダライタ1との間が近距離であって、得られる起電力Eが充分に高いことから、正常動作が可能である。一括書き込みメモリ動作WA0の終了後、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0042】
次に、リーダライタ1とデータキャリア4との間が相対的に長距離となっている長距離動作時の動作を図3(b)によって説明する。長距離動作時には、電圧検知回路8において起電力Eが低レベルであることを検知して“L”論理を出力し、この信号をビット選択制御回路92が受ける。この結果、メモリ10に対してデータビット幅を分割して書き込む分割書き込みメモリ動作W1,W2…Wnが行れる。すなわち、最初に第1のビット制御回路13のみが活性化され、ブロック選択回路12で選択されたブロックのメモリセルアレイ17に対して、データ格納回路11内のビット制御回路13への対象データが分割ビット幅(4ビット幅)で書き込まれる。このときのメモリ書き込み動作W1では、4ビット幅のアクセスのためピーク電流Ipが緩和されるので、リーダライタ1との距離が長距離で起電力Eが低くても正常動作が可能である。
【0043】
書き込み動作W1の終了後、ビット選択制御回路92が次の第2のビット制御回路14のみを活性化し、次の対象データを4ビット幅で書き込み動作W2を行う。順次、Wnまで対象データを4ビットずつ書き込む動作が行われ、書き込み動作Wnの終了後、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0044】
上記において、近距離動作時の送信指示信号S1から返信信号S2までの送返信期間T1nは、従来技術の場合の一律の送返信期間T8よりも短くでき、また、遠距離動作時の送返信期間T1fよりも短くできる。すなわち、得られる起電力が高いときにメモリ動作を高速化でき、効率の良い高速通信を実現することができる。
【0045】
なお、上記の説明では、電圧検知回路の出力を2値、メモリアクセスのデータビット幅を4ビットもしくは16ビット、アクセス回数を4回もしくは1回としているが、特にこれに限らず、電圧検知レベルを数種類とし、これに応じてメモリアクセスを任意のデータビット幅と任意のアクセス回数に可変することも可能である。
【0046】
(実施の形態2)
図4は本発明の実施の形態2におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。
【0047】
本実施の形態のシステムは、図1に示す実施の形態1において、さらに、クロック発生回路21とクロック分周回路22とクロック選択回路23を付加したものに相当する。クロック発生回路21は、基準のクロックCLK0を発生し、クロック分周回路22とクロック選択回路23とに供給する。クロック分周回路22は、クロック発生回路21からのクロックCLK0を分周して分周クロックCLK1を生成し、クロック選択回路23に供給するように構成されている。クロック選択回路23は、電圧検知回路8の出力結果を入力し、電圧検知レベルが“H”論理の場合は、クロック発生回路21からのクロックCLK0を選択し、電圧検知レベルが“L”論理の場合は、クロック分周回路22からの分周クロックCLK1を選択する機能を有している。メモリ制御回路9は、クロック選択回路23が選択したクロックを基準動作クロックとして、変復調回路7からの制御信号に応じてメモリ10への動作制御を行うように構成されている。その他の構成については実施の形態1の場合の図1と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【0048】
次に、以上のように構成された本実施の形態のデータキャリアの動作を図5のタイミングチャートに基づいて説明する。
【0049】
クロック発生回路21が生成したクロックCLK0がクロック分周回路22とクロック選択回路23に供給される。クロック分周回路22は、入力したクロックCLK0を2分周して分周クロックCLK1を生成し、クロック選択回路23に出力する。クロック選択回路23は、電圧検知回路8による検知結果に基づいてクロックCLK0と分周クロックCLK1のいずれか一方を選択し、メモリ制御回路9に与える。メモリ制御回路9は、変復調回路7による復調後の信号を入力し、クロック選択回路23からの動作クロックに従ってメモリ10への書き込み動作を行う。
【0050】
ここでまず、リーダライタ1とデータキャリア4との間が相対的に近距離となっている近距離動作時の動作を図5(a)によって説明する。近距離動作時には、電圧検知回路8において起電力Eが高レベルであることを検知して“H”論理を出力し、この信号をクロック選択回路23が受ける。この結果、クロック発生回路21で生成されたクロックCLK0が選択される。このクロックCLK0を基準動作クロックとし、変復調回路7の制御命令に従ってメモリ制御回路9はメモリ10への書き込み動作を行う。このときのメモリ書き込み動作がメモリ動作W1であり、クロックCLK0を基準動作クロックとして制御しているため、1回の書き込み動作W1の期間tnも短くなる。一般に基準クロックの周波数を高く、すなわち書き込み動作W1を速くした場合、消費電力は多くなるが、リーダライタ1との間が近距離であって、得られる起電力Eが充分に高いことから、正常動作が可能である。
【0051】
メモリ10への書き込み動作を分割しており、書き込み動作をW1からWnまで繰り返し、書き込み動作Wnに達すると、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0052】
次に、リーダライタ1とデータキャリア4との間が相対的に長距離となっている長距離動作時の動作を図5(b)によって説明する。長距離動作時には、電圧検知回路8において起電力Eが低レベルであることを検知して“L”論理を出力し、この信号をクロック選択回路23が受ける。この結果、クロック分周回路22からの分周クロックCLK1が選択される。この分周クロックCLK1を基準動作クロックとし、変復調回路7の制御命令に従ってメモリ制御回路9はメモリ10への書き込み動作を行う。このときのメモリ書き込み動作がメモリ動作WA1であり、クロックCLK0よりも低速の分周クロックCLK1を基準動作クロックとして制御しているため、1回の書き込み動作WA1の期間tfは長くなる。一般に基準クロックの周波数を低く、すなわち書き込み動作WA1を遅くした場合、消費電力を抑えることができるため、リーダライタ1との距離が長距離で得られる起電力Eが低いときでも正常動作が可能である。
【0053】
書き込み動作をWA1からWAnまで繰り返し、書き込み動作WAnに達すると、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0054】
以上のように、近距離動作時で得られる起電力Eが充分に高いときには、高速のクロックCLK0で動作させるため、送信指示信号S1から返信信号S2までのトータル送返信期間T2nは短くでき、また、長距離動作時で得られる起電力Eが低いときには、低速の分周クロックCLK1で動作させることで、送返信期間T2fは長くなるが、低消費電力となるため長距離通信を実現することが可能である。
【0055】
このように本実施の形態の近距離動作時の送信指示信号S1から返信信号S2までの送返信期間T2nは、従来技術の場合の一律の送返信期間T8よりも短くでき、また、遠距離動作時の送返信期間T2fよりも短くできる。すなわち、得られる起電力が高いときにメモリ動作を高速化でき、効率の良い高速通信を実現することができる。
【0056】
なお、上記の説明では、データキャリアへの送信指示命令のコマンドを書き込みとし、電圧検知回路の出力を2値、内部クロックを2種類、また1サイクルの立ち上がりエッジでメモリ動作を制御しているが、特にこれに限らない。
【0057】
(実施の形態3)
図6は本発明の実施の形態3におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。
【0058】
本実施の形態のシステムは、図4に示す実施の形態2を基礎にして、メモリ制御回路9を実施の形態2とは異なる機能の構成としている。本実施の形態においては、クロック分周回路22とメモリ制御回路9とが直接に接続されている。メモリ制御回路9は、クロック分周回路22からの分周クロックCLK1をメモリ動作時の基本動作クロックとするもので、変復調回路7からの制御信号に応じてメモリ10への動作制御を行う機能を有するとともに、クロック選択回路23の選択クロックを、あるメモリ動作と次のメモリ動作との間の期間すなわちメモリ動作のインターバル期間を制御するクロックとして用いる機能を有するものである。その他の構成については実施の形態2の場合の図4と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【0059】
次に、以上のように構成された本実施の形態のデータキャリアの動作を図7のタイミングチャートに基づいて説明する。
【0060】
変復調回路7による復調後の信号を入力したメモリ制御回路9は、次のような動作を行う。すなわち、メモリ動作時には、クロック分周回路22からの分周クロックCLK1を基準動作クロックとして制御が行われ、また、メモリ動作インターバル期間では、クロック選択回路23で選択された基準動作クロック(クロックCLK0または分周クロックCLK1)に従ってメモリ10への制御が行われる。
【0061】
ここでまず、リーダライタ1とデータキャリア4との間が相対的に近距離となっている近距離動作時の動作を図7(a)によって説明する。メモリ制御回路9は、クロック分周回路22からの分周クロックCLK1を基準動作クロックとして、変復調回路7の制御命令により、あらかじめn回行うように設定されているメモリ動作の初回メモリ動作W1を行う。近距離動作時には、電圧検知回路8において起電力Eが高レベルであることを検知して“H”論理を出力し、この信号をクロック選択回路23が受ける。この結果、クロック発生回路21で生成されたクロックCLK0が選択される。
【0062】
メモリ制御回路9は、メモリ動作W1と次のメモリ動作W2の間のメモリ動作インターバル期間(tin)において、クロックCLK0を基準動作クロックとしての時間管理を行う。このようなインターバル期間の時間管理を伴う書き込み動作をW1〜Wnまで繰り返し、書き込み動作Wnに達した後、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0063】
この場合に、メモリ動作インターバル期間はクロックCLK0を基準動作クロックとして制御しているため、分周クロックCLK1を用いる場合よりトータルの送返信期間T3nが短縮されている。一般にデータキャリア4はリーダライタ1から供給される起電力Eが充分に高いときは、上記のようにメモリ動作インターバル期間を短く、すなわち電力消費間隔を短くしても正常動作が可能である。
【0064】
次に、リーダライタ1とデータキャリア4との間が相対的に長距離となっている長距離動作時の動作を図7(b)によって説明する。長距離動作時には、電圧検知回路8において起電力Eが低レベルであることを検知して“L”論理を出力し、この信号をクロック選択回路23が受ける。この結果、クロック分周回路22からの分周クロックCLK1が選択される。この分周クロックCLK1をメモリ動作インターバル期間(tif)の基準動作クロックとし、メモリ動作W1と次のメモリ動作W2との間の時間管理を行う。このようなインターバル期間の時間管理を伴う書き込み動作をW1〜Wnまで繰り返し、書き込み動作Wnに達した後、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0065】
この場合に、メモリ動作インターバル期間は分周クロックCLK1を基準動作クロックとして制御しているため、クロックCLK0を用いた場合よりトータルの送返信期間T3fが長くなる。一般にデータキャリア4はリーダライタ1から供給される起電力Eが少ないとき、上記のようにメモリ動作インターバル期間を長くすなわち電力消費間隔を長くすることで低消費動作が可能となり、長距離通信時でも正常動作が可能である。
【0066】
以上のように近距離動作時で得られる起電力Eが高いときには、高速のクロックCLK0でメモリ動作インターバル期間を制御するため、送信指示信号S1から返信信号S2までのトータル送返信期間T3nは短くでき、また、長距離動作時で得られる起電力Eが低いときには、低速の分周クロックCLK1で動作させることで、送返信期間T3fは長くなるが、低消費動作が可能となるため長距離通信を実現することが可能である。
【0067】
このようにリーダライタ1とデータキャリア4の距離によって得られる起電圧のレベルの変化に応じた効率の良い通信動作を実現することができる。
【0068】
なお、上記の説明では、データキャリアへの送信指示命令のコマンドを書き込みとし、内部クロックを2種類、また1サイクルの立ち上がりエッジでメモリ動作を制御しているが、特にこれに限らない。
【0069】
(実施の形態4)
図8は本発明の実施の形態4におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。
【0070】
本実施の形態のデータキャリアは、図1に示す実施の形態1において、電圧検知回路8をアクセス方法判別部9aに置き換えたものに相当する。
【0071】
アクセス方法判別部9aは、メモリ制御回路9に含まれており、変復調回路7が復調した送信指示信号S1に含まれるアクセス指示方法を示すメモリ動作制御フラグA2が“H”論理か“L”論理かを判別し、その判別結果をメモリ制御回路9に与えるようになっている。そして、メモリ制御回路9は、アクセス方法判別部9aによる判別結果でメモリ動作制御フラグA2が“H”論理であるときは、メモリ10に対するアクセス指示方法として全データビット幅で一度に書き込みを行う一括書き込みメモリ動作WA0を行い、逆に、アクセス方法判別部9aによる判別結果でメモリ動作制御フラグA2が“L”論理であるときは、メモリ10に対するアクセス指示方法としてデータビット幅を分割して書き込む分割書き込みメモリ動作W1,W2…Wnを行うように構成されている。
【0072】
その他の構成については実施の形態1の場合の図1と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【0073】
図9に示すように、リーダライタ1からデータキャリア4へ指示内容を送信する送信指示信号S1は、A1の送信指示信号先頭部(SOF)からA4の送信指示信号終了部(EOF)までの期間で構成されており、この間にはメモリ動作の制御を行う情報を持ったメモリ動作制御フラグA2、データキャリアに対して制御命令情報を持った送信指示内容A3が含まれる。データキャリア4は送信指示信号S1を受信後、メモリ動作制御フラグA2と送信指示内容A3に従って待ち時間Twの間に処理動作を行い、リーダライタに返信信号S2を送信する。
【0074】
このように本実施の形態は、送信指示信号内のメモリ動作制御フラグよってメモリアクセス時のデータビット幅を制御する機能を備えている。
【0075】
次に、以上のように構成された本実施の形態のデータキャリアの動作を図10に示すタイミングチャートに従って説明する。ここでは簡略化するため、データキャリアへの送信指示信号S1内の送信指示内容A3は書き込みとし、またメモリ構成は1ワード×16ビット幅とする。
【0076】
まず、送信指示信号S1に含まれたメモリ動作制御フラグA2が“H”論理となっているときの動作を図10(a)によって説明する。リーダライタ1がデータキャリア4に対して、メモリ動作制御フラグA2が“H”論理で、送信指示内容A3が“書き込み”となっている送信指示信号S1を送信したとする。データキャリア4において、変復調回路7が送信指示信号S1を復調し、メモリ制御回路9におけるアクセス方法判別部9aでメモリ動作制御フラグA2が“H”論理であることを判別し、メモリ制御回路9はメモリ10に対して全データビット幅(16ビット幅)にて一度に書き込みを行う一括書き込みメモリ動作WA0を行う。この際、全データビット幅(16ビット幅)で同時アクセスするため大きなピーク電流Ipが発生する。この場合に、データキャリア4がリーダライタ1から充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっておれば、正常動作が可能であり、問題はない。一括書き込みメモリ動作WA0の終了後、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0077】
次に、送信指示信号S1に含まれたメモリ動作制御フラグA2が“L”論理となっているときの動作を図10(b)によって説明する。リーダライタ1がデータキャリア4に対して、メモリ動作制御フラグA2が“L”論理で、送信指示内容A3が“書き込み”となっている送信指示信号S1を送信したとする。データキャリア4において、変復調回路7が送信指示信号S1を復調し、メモリ制御回路9におけるアクセス方法判別部9aでメモリ動作制御フラグA2が“L”論理であることを判別し、メモリ制御回路9はメモリ10に対してデータを4ビット幅にて4回に分割して書き込む初回のメモリ動作W1を行う。この際、4ビット幅でアクセスするためピーク電流Ipは緩和され、データキャリア4がリーダライタ1より起電力を得られにくい環境のシステムで構築されているとあらかじめ分かっておれば、正常動作が可能であり、問題はない。初回のメモリ動作W1の終了後、次の4ビット幅のデータを書き込むメモリ動作W2を行い、順次、Wnまで対象データを4ビット幅ずつ書き込む動作が行われ、メモリ動作Wnの終了後、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0078】
以上のように、メモリアクセス時のデータビット幅を可変させたメモリ動作を行う本実施の形態によれば、メモリ動作制御フラグA2が“H”論理時の送信指示信号S1から返信信号S2までの送返信期間T4nは、従来例の送返信期間T8や、メモリ動作制御フラグA2が“L”論理時の送返信期間T4fよりも短縮でき、特にデータキャリアがリーダライタから充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっている場合には、ハード変更を行うことなく、送信プロトコル内のフラグを変化させるだけで、効率の良い高速通信が可能となる。
【0079】
なお、上記の説明では、メモリ動作制御フラグを2値、メモリアクセス時のデータビット幅とメモリ動作を、“×16ビット”1回と、“×4ビット”4回と2種類の制御に分けて行っているが、特にこれに限らず複数ビットのフラグに応じて、データビット幅とメモリ動作回数をそれぞれ任意に可変することも可能である。
【0080】
(実施の形態5)
図11は本発明の実施の形態5におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。通信信号構成は実施の形態4と同様である。
【0081】
本実施の形態のデータキャリアは、図4に示す実施の形態2において、電圧検知回路8をアクセス方法判別部9aに置き換えたものに相当する。
【0082】
アクセス方法判別部9aは、メモリ制御回路9に含まれており、変復調回路7が復調した送信指示信号S1に含まれるアクセス指示方法を示すメモリ動作制御フラグA2が“H”論理か“L”論理かを判別し、その判別結果をクロック選択回路23に与えるようになっている。そして、クロック選択回路23は、アクセス方法判別部9aによる判別結果でメモリ動作制御フラグA2が“H”論理であるときは、メモリ動作のためにクロック発生回路21からのクロックCLK0を選択してメモリ制御回路9に供給し、逆に、アクセス方法判別部9aによる判別結果でメモリ動作制御フラグA2が“L”論理であるときは、メモリ動作のためにクロック分周回路22からの分周クロックCLK1を選択してメモリ制御回路9に供給するように構成されている。その他の構成については実施の形態2の場合の図4と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【0083】
このように本実施の形態は、メモリ動作制御フラグよってメモリ動作時の基本動作クロックの制御機能を備えている。
【0084】
次に、以上のように構成された本実施の形態のデータキャリアの動作を図12のタイミングチャートに基づいて説明する。ここでは簡略化するため、データキャリアへの送信指示信号S1内の送信指示内容A3のコマンドは書き込みとする。
【0085】
まず、送信指示信号S1に含まれたメモリ動作制御フラグA2が“H”論理時となっているときの動作を図12(a)によって説明する。リーダライタ1がデータキャリア4に対して、メモリ動作制御フラグA2が“H”論理で、送信指示内容A3が“書き込み”となっている送信指示信号S1を送信したとする。データキャリア4において、変復調回路7が送信指示信号S1を復調し、メモリ制御回路9におけるアクセス方法判別部9aでメモリ動作制御フラグA2が“H”論理であることを判別し、クロック選択回路23に伝える。この結果、クロック発生回路21で生成されたクロックCLK0が選択される。このクロックCLK0を基準動作クロックとし、変復調回路7の制御命令に従ってメモリ制御回路9はメモリ10への書き込み動作を行う。このときのメモリ書き込み動作がメモリ動作W1であり、クロックCLK0を基準動作クロックとして制御しているため、1回の書き込み動作W1の期間tnも短くなる。メモリ10への書き込み動作を分割しており、書き込み動作をW1からWnまで繰り返し、書き込み動作Wnに達すると、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0086】
クロックCLK0をメモリの基準動作クロックとしているため1回の書き込み動作W1の期間は分周クロックCLK1を用いた場合より短くなる。一般に基準クロックの周波数を高くすなわち書き込み動作W1を速くした場合、消費電力は多くなるが、データキャリア4がリーダライタ1から充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっている場合、正常動作が可能である。
【0087】
次に、送信指示信号S1に含まれたメモリ動作制御フラグA2が“L”論理となっているときの動作を図12(b)によって説明する。リーダライタ1がデータキャリア4に対して、メモリ動作制御フラグA2が“L”論理で、送信指示内容A3が“書き込み”となっている送信指示信号S1を送信したとする。データキャリア4において、変復調回路7が送信指示信号S1を復調し、メモリ制御回路9におけるアクセス方法判別部9aでメモリ動作制御フラグA2が“L”論理であることを判別し、クロック選択回路23に伝える。この結果、クロック分周回路22からの分周クロックCLK1が選択される。この分周クロックCLK1を基準動作クロックとし、変復調回路7の制御命令に従ってメモリ制御回路9はメモリ10への書き込み動作を行う。このときのメモリ書き込み動作がメモリ動作WA1であり、クロックCLK0よりも低速の分周クロックCLK1を基準動作クロックとして制御しているため、1回の書き込み動作WA1の期間tfはクロックCLK0を用いた1回の書き込み動作W1の期間tnより長くなる。書き込み動作をWA1からWAnまで繰り返し、書き込み動作WAnに達すると、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0088】
一般に基準クロックの周波数を低くすなわち書き込み動作WA1を遅くした場合、消費電力を抑えることができるため、データキャリア4がリーダライタ1より起電力を得られにくい環境のシステムで構築されているとあらかじめ分かっている場合、正常動作が可能である。
【0089】
以上のように、データキャリアがリーダライタから充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっている場合には、メモリ動作制御フラグA2を“H”にすることで、送返信期間T5nは、メモリ動作制御フラグA2が“L”論理時の送返信期間T5fより短くできる。
【0090】
また、データキャリアがリーダライタより得られる起電力が、動作は可能であるが余分な起電力を得られる環境にない、たとえば長距離通信を実現する目的のシステムで構築されているとあらかじめ分かっている場合には、メモリ動作制御フラグA2を“L”にすることで、メモリ動作のスピードを遅くし低消費電力を実現し、長距離動作が可能となる。
【0091】
このようなリーダライタとデータキャリアからなるシステム環境において、データキャリアが得ることができる起電力があらかじめ分かっている場合、従来のようにハード変更を行うことなく、送信プロトコル内のフラグを変化させるだけで、効率の良い通信が可能となるように改善される。
【0092】
なお、上記の説明では、データキャリアへの送信指示命令のコマンドを書き込みとし、メモリ動作制御フラグを2値、内部クロックを2種類、また1サイクルの立ち上がりエッジでメモリ動作を制御しているが、特にこれに限らず複数ビットのフラグに応じて、内部複数のCLKを任意に選択することも可能である。
【0093】
(実施の形態6)
図13は本発明の実施の形態6におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。通信信号構成は実施の形態4と同様であり省略する。
【0094】
本実施の形態のデータキャリアは、図6に示す実施の形態3において、電圧検知回路8をアクセス方法判別部9aに置き換えたものに相当する。アクセス方法判別部9aはメモリ制御回路9に含まれている。
【0095】
本実施の形態においては、クロック分周回路22とメモリ制御回路9とが直接に接続されている。メモリ制御回路9は、クロック分周回路22からの分周クロックCLK1をメモリ動作時の基本動作クロックとするもので、変復調回路7からの制御信号に応じてメモリ10への動作制御を行う機能を有するとともに、クロック選択回路23の選択クロックを、あるメモリ動作と次のメモリ動作との間の期間すなわちメモリ動作のインターバル期間を制御するクロックとして用いる機能を有するものである。
【0096】
メモリ制御回路9に内蔵のアクセス方法判別部9aは、変復調回路7が復調した送信指示信号S1に含まれるアクセス指示方法を示すメモリ動作制御フラグA2が“H”論理か“L”論理かを判別し、その判別結果をクロック選択回路23に与えるようになっている。そして、クロック選択回路23は、アクセス方法判別部9aによる判別結果でメモリ動作制御フラグA2が“H”論理であるときは、メモリ動作インターバル期間のためにクロック発生回路21からのクロックCLK0を選択してメモリ制御回路9に供給し、逆に、アクセス方法判別部9aによる判別結果でメモリ動作制御フラグA2が“L”論理であるときは、メモリ動作インターバル期間のためにクロック分周回路22からの分周クロックCLK1を選択してメモリ制御回路9に供給するように構成されている。その他の構成については実施の形態3の場合の図6と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【0097】
このように本実施の形態においては、メモリ動作制御フラグによってメモリ動作インターバル期間の基本動作クロックを制御する機能を備えている。
【0098】
次に、以上のように構成された本実施の形態のデータキャリアの動作を図14に示すタイミングチャートに従って説明する。ここでは簡略化するため、データキャリアへの送信指示信号S1内の送信指示内容A3のコマンドは書き込みとする。
【0099】
まず、送信指示信号S1に含まれたメモリ動作制御フラグA2が“H”論理時となっているときの動作を図14(a)によって説明する。リーダライタ1がデータキャリア4に対して、メモリ動作制御フラグA2が“H”論理で、送信指示内容A3が“書き込み”となっている送信指示信号S1を送信したとする。データキャリア4において、変復調回路7が送信指示信号S1を復調し、メモリ制御回路9におけるアクセス方法判別部9aでメモリ動作制御フラグA2が“H”論理であることを判別し、クロック選択回路23に伝える。クロック選択回路23がメモリ動作インターバル期間のためにクロック発生回路21からのクロックCLK0を選択し、メモリ制御回路9に供給する。メモリ制御回路9は、メモリ動作W1と次のメモリ動作W2の間のメモリ動作インターバル期間において、クロックCLK0を基準動作クロックとしての時間管理を行う。このようなインターバル期間の時間管理を伴う書き込み動作をW1〜Wnまで繰り返し、書き込み動作Wnに達した後、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0100】
この場合に、メモリ動作インターバル期間はクロックCLK0を基準動作クロックとして制御しているため、分周クロックCLK1を用いる場合よりトータルの送返信期間T6nが短縮されている。データキャリアがリーダライタから充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっている場合、上記のようにメモリ動作インターバル期間を短く、すなわち電力消費間隔を短くしても正常動作が可能である。
【0101】
次に、送信指示信号S1に含まれたメモリ動作制御フラグA2が“L”論理となっているときの動作を図14(b)によって説明する。リーダライタ1がデータキャリア4に対して、メモリ動作制御フラグA2が“L”論理で、送信指示内容A3が“書き込み”となっている送信指示信号S1を送信したとする。データキャリア4において、変復調回路7が送信指示信号S1を復調し、メモリ制御回路9におけるアクセス方法判別部9aでメモリ動作制御フラグA2が“L”論理であることを判別し、クロック選択回路23に伝える。クロック選択回路23がメモリ動作インターバル期間のためにクロック分周回路22からの分周クロックCLK1を選択し、メモリ制御回路9に供給する。メモリ制御回路9は、メモリ動作W1と次のメモリ動作W2の間のメモリ動作インターバル期間において、分周クロックCLK1を基準動作クロックとしての時間管理を行う。このようなインターバル期間の時間管理を伴う書き込み動作をW1〜Wnまで繰り返し、書き込み動作Wnに達した後、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0102】
この場合に、メモリ動作インターバル期間は分周クロックCLK1を基準動作クロックとして制御しているため、クロックCLK0を用いる場合よりトータルの送返信期間T6fが長くなっている。データキャリアがリーダライタより起電力を得られにくい環境のシステムで構築されているとあらかじめ分かっている場合、上記のようにメモリ動作から次のメモリ動作間を長くすなわち電力を消費する間隔を長くすることで消費電力を抑えた正常動作が可能である。
【0103】
以上のように、データキャリアがリーダライタから充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっている場合には、メモリ動作制御フラグA2を“H”にすることで、送返信期間T6nは、メモリ動作制御フラグA2が“L”論理時の送返信期間T6fより短くできる。また、データキャリアがリーダライタより、動作は可能であるが余分な起電力を得られる環境にない、たとえば長距離通信を実現する目的のシステムで構築されているとあらかじめ分かっている場合には、メモリ動作制御フラグA2を“L”にすることで、電力を消費する間隔を長くし低消費を実現、長距離動作が可能となる。このようなリーダライタとデータキャリアからなるシステム環境において、データキャリアが得ることができる起電力があらかじめ分かっている場合、従来のようにハード変更を行うことなく、送信プロトコル内のフラグを変化させるだけで、効率の良い通信が可能となるように改善される。
【0104】
なお、上記の説明では、データキャリアへの送信指示命令のコマンドを書き込みとし、メモリ動作制御フラグを2値、内部クロックを2種類、また1サイクルの立ち上がりエッジでメモリ動作を制御しているが、特にこれに限らず複数ビットのフラグに応じて、内部複数のCLKを任意に選択することも可能である。
【0105】
(実施の形態7)
図15は本発明の実施の形態7におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。
【0106】
本実施の形態のシステムは、図1に示す実施の形態1を基礎にして、メモリ10に代えて、不揮発性メモリ10aを用いたものに相当する。この不揮発性メモリ10aは、メモリ制御回路9からの読出し信号S3に対応してアクセス指示方法を示すメモリデータD1をあらかじめ格納している。メモリ制御回路9は、不揮発性メモリ10aに対して読出し信号S3を出力し、不揮発性メモリ10aからアクセス指示方法を示すメモリデータD1を読み出す機能と、読出したメモリデータD1に応じて不揮発性メモリ10aへのアクセス方法を変化させる機能を有している。メモリ制御回路9からの読出し信号S3によって不揮発性メモリ10aからメモリデータD1を読み出す場合、メモリデータD1が“H”論理時には、メモリアクセス時のデータビット幅を全て同時に行い、“L”論理時にはメモリアクセス時のデータビット幅を分割してn回に分けてアクセスを行う機能を有する。その他の構成については実施の形態1の場合の図1と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【0107】
次に、以上のように構成された本実施の形態のデータキャリアの動作を図16に示すタイミングチャートに従って説明する。ここでは簡略化するため、データキャリアへの送信指示信号の指示内容は書き込みとし、またメモリ構成は1ワード×16ビット幅とする。さらにメモリアクセス時の制御方法例として、書き込み時のデータビット幅を可変するものとする。
【0108】
まず、メモリデータD1が“H”論理となっているシステムAの場合の動作を図16(a)によって説明する。データキャリア4は、リーダライタ1からの送信指示信号S1を受信すると、メモリ制御回路9は読出し信号S3により不揮発性メモリ10aにアクセスし、メモリデータD1の“H”論理を読み出す。これにより、メモリ制御回路9は不揮発性メモリ10aに対してデータを全データビット幅(16ビット幅)にて一度に書き込みを行う一括書き込みメモリ動作WA0を行う。この際、全データビット幅で同時アクセスするため大きなピーク電流Ipが発生する。この場合に、データキャリア4がリーダライタ1から充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっておれば、正常動作が可能であり、問題はない。一括書き込みメモリ動作WA0の終了後、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0109】
次に、メモリデータD1が“L”論理となっているシステムBの場合の動作を図16(b)によって説明する。データキャリア4は、リーダライタ1からの送信指示信号S1を受信すると、メモリ制御回路9は読出し信号S3により不揮発性メモリ10aにアクセスし、メモリデータD1の“L”論理を読み出す。これにより、メモリ制御回路9は不揮発性メモリ10aに対してデータを4ビット幅にて4回に分割して書き込む初回のメモリ動作W1を行う。この際、4ビット幅でアクセスするためピーク電流Ipは緩和され、データキャリア4がリーダライタ1より起電力を得られにくい環境のシステムで構築されているとあらかじめ分かっておれば、正常動作が可能であり、問題はない。初回のメモリ動作W1の終了後、次の4ビット幅のデータを書き込むメモリ動作W2を行い、順次、Wnまで対象データを4ビット幅ずつ書き込む動作が行われ、メモリ動作Wnの終了後、データキャリア4はリーダライタ1に返信信号S2を送信する。
【0110】
メモリデータD1が“H”論理時の送信指示信号S1から返信信号S2までの送返信期間T7nは、従来例の送返信期間T8や、メモリデータD1が“L”論理時の送信指示信号S1から返信信号S2までの送返信期間T7fより短縮でき、特にデータキャリアがリーダライタから充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっている場合には、ハード変更を行うことなく、あらかじめ不揮発性メモリ内にデータを記憶させておくだけで、効率の良い高速通信が可能なように改善される。
【0111】
なお、上記の説明では、メモリデータを2値、メモリアクセス時のデータビット幅とメモリ動作を、“×16ビット”1回と、“×4ビット”4回と2種類の制御に分けて行っているが、特にこれに限らず複数ビットのメモリデータに応じて、データビット幅とメモリ動作回数をそれぞれ任意に可変することも可能である。
【0112】
なお、本実施の形態のアクセス指示方法を示すメモリデータD1をあらかじめ格納しておく不揮発性メモリ10aを用いる方式は、一括書き込みメモリ動作と分割書き込みメモリ動作との切り換え態様のほか、実施の形態5のようなメモリ動作の基準動作クロック切り換え態様や、実施の形態6のようなメモリ動作インターバル期間の切り換え態様で実施するのでもよい。
【0113】
【発明の効果】
以上のように本発明によれば、データキャリアでの起電力の検出により、リーダライタより充分な電力供給を受けている状態では、データキャリア内の電力を無駄にすることなく高速なメモリ制御動作が可能となり、起電力に応じて効率の良い高速通信が可能な優れたデータキャリアを実現することができる。
【0114】
また、通信環境の変化に対応してリーダライタ側からの送信プロトコル内のフラグ等の変更のみで、ハード変更を行うことなく、通信環境に適応した良好な通信を実現できる。
【0115】
また、通信環境の変化に対応してデータキャリア側でのアクセス指示方法の変更のみで、ハード変更を行うことなく、通信環境に適応した良好な通信を実現できる。
【図面の簡単な説明】
【図1】本発明の実施の形態1におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図2】発明の実施の形態1におけるデータキャリアのメモリ制御回路とメモリの詳細な構成を示すブロック図
【図3】本発明の実施の形態1におけるデータキャリアの動作を示すタイミングチャート
【図4】本発明の実施の形態2におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図5】本発明の実施の形態2におけるデータキャリアの動作を示すタイミングチャート
【図6】本発明の実施の形態3におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図7】本発明の実施の形態3におけるデータキャリアの動作を示すタイミングチャート
【図8】本発明の実施の形態4におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図9】本発明の実施の形態4におけるデータキャリアとリーダライタとの間の通信信号の構成図
【図10】本発明の実施の形態4におけるデータキャリアの動作を示すタイミングチャート
【図11】本発明の実施の形態5におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図12】本発明の実施の形態5におけるデータキャリアの動作を示すタイミングチャート
【図13】本発明の実施の形態6におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図14】本発明の実施の形態6におけるデータキャリアの動作を示すタイミングチャート
【図15】本発明の実施の形態7におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図16】本発明の実施の形態7におけるデータキャリアの動作を示すタイミングチャート
【図17】従来のデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図18】従来のデータキャリアの動作を示すタイミングチャート
【符号の説明】
1:リーダライタ(R/W)
2:制御回路
3:アンテナコイル(リーダライタ側)
4:データキャリア
5:アンテナコイル(データキャリア側)
6:整流回路
7:変復調回路
8:電圧検知回路
9:メモリ制御回路
9a:アクセス方法判別部
10:メモリ
10a:不揮発性メモリ
11:データ格納回路
12:ブロック選択回路
13〜16:第1ないし第4のビット制御回路
17:メモリセルアレイ
21:クロック発生回路
22:クロック分周回路
23:クロック選択回路
91:メモリ制御信号発生回路
92:ビット選択制御回路
A1:送信指示信号先頭部(SOF)
A2:メモリ動作制御フラグ
A3:送信指示内容
A4:送信指示信号終了部(EOF)
CLK0:基準のクロック
CLK1:分周クロック
E:起電力
Ip:ピーク電流
S1:送信指示信号
S2:返信信号
S3:読出し信号
WA0:一括書き込みメモリ動作
W1,W2…Wn:分割書き込みメモリ動作
Claims (15)
- アンテナに誘起される電圧を整流して必要な電力を賄う手段と、データを記憶するメモリと、リーダライタから前記アンテナを介して受信した制御信号に従って前記メモリにアクセスする手段とを備えたデータキャリアにおいて、
前記整流後の電圧のレベルを検知する電圧検知手段と、前記電圧検知手段による検知レベルに従って前記メモリへのアクセス方法を可変するメモリ制御手段とを備えることを特徴とするデータキャリア。 - 前記メモリへのアクセス方法は、アクセス1回のデータビット幅を可変することである請求項1に記載のデータキャリア。
- 前記メモリへのアクセス方法は、アクセス回数を可変することである請求項1に記載のデータキャリア。
- 前記メモリへのアクセス方法は、1回のメモリアクセス時間を可変することである請求項1に記載のデータキャリア。
- 前記メモリへのアクセス方法は、アクセスのインターバル期間を可変することである請求項1に記載のデータキャリア。
- アンテナに誘起される電圧を整流して必要な電力を賄う手段と、データを記憶するメモリと、リーダライタから前記アンテナを介して受信した制御信号に従って前記メモリにアクセスする手段とを備えたデータキャリアにおいて、
前記リーダライタからの送信指示信号に含まれるアクセス指示方法を判別するアクセス方法判別手段と、前記アクセス方法判別手段が判別したアクセス指示方法に従って前記メモリへのアクセス方法を可変するメモリ制御手段とを備えることを特徴とするデータキャリア。 - 前記メモリへのアクセス方法は、アクセス1回のデータビット幅を可変することである請求項6に記載のデータキャリア。
- 前記メモリへのアクセス方法は、アクセス回数を可変することである請求項6に記載のデータキャリア。
- 前記メモリへのアクセス方法は、1回のメモリアクセス時間を可変することである請求項6に記載のデータキャリア。
- 前記メモリへのアクセス方法は、アクセスのインターバル期間を可変することである請求項6に記載のデータキャリア。
- アンテナに誘起される電圧を整流して必要な電力を賄う手段と、アクセス指示方法を記憶する不揮発性メモリと、リーダライタから前記アンテナを介して受信した制御信号に従って前記不揮発性メモリにアクセスする手段とを備えたデータキャリアにおいて、
前記不揮発性メモリにあらかじめ記憶させたアクセス指示方法に従って前記揮発性メモリへのアクセス方法を可変するメモリ制御手段とを備えることを特徴とするデータキャリア。 - 前記メモリへのアクセス方法は、アクセス1回のデータビット幅を可変することである請求項11に記載のデータキャリア。
- 前記メモリへのアクセス方法は、アクセス回数を可変することである請求項11に記載のデータキャリア。
- 前記メモリへのアクセス方法は、1回のメモリアクセス時間を可変することである請求項11に記載のデータキャリア。
- 前記メモリへのアクセス方法は、アクセスのインターバル期間を可変することである請求項11に記載のデータキャリア。
Priority Applications (1)
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---|---|---|---|
JP2003061850A JP2004272553A (ja) | 2003-03-07 | 2003-03-07 | データキャリア |
Applications Claiming Priority (1)
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Publications (1)
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ID=33123955
Family Applications (1)
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JP2003061850A Pending JP2004272553A (ja) | 2003-03-07 | 2003-03-07 | データキャリア |
Country Status (1)
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006107380A (ja) * | 2004-10-08 | 2006-04-20 | Sony Corp | 情報処理装置及び情報処理方法、メモリ装置、並びにコンピュータ・プログラム |
JP2006119693A (ja) * | 2004-10-19 | 2006-05-11 | Sony Corp | 情報処理装置及び情報処理方法、並びにコンピュータ・プログラム |
US8811897B2 (en) | 2010-07-23 | 2014-08-19 | Panasonic Intellectual Property Corporation Of America | Near field communication device and method of controlling the same |
-
2003
- 2003-03-07 JP JP2003061850A patent/JP2004272553A/ja active Pending
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