JP2004247023A - 半導体記憶装置 - Google Patents
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Abstract
【課題】ビット線のイコライズを不要とし、センスアンプの活性化等に複雑なタイミング制御が基本的に不要である半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセル部M及びダミーセル部Dを有し、メモリセル部Dは、ビット線BLMと、ビット線BLMに異なる電流を流すメモリセルMCMと、メモリセル電流供給回路CSMから成り、ダミーセル部Dは、参照ビット線BLDと、参照電流iREFを参照ビット線BLDに流すダミーセルDCと、ダミーセル電流供給回路CSDから成り、メモリセルMCに記憶された情報を読み出すとき、ダミーセル電流供給回路CSDは、参照電流iREFに相当する電流を参照ビット線BLDに供給し、メモリセル電流供給回路CSMは、ダミーセル電流供給回路CSDが供給する参照電流iREFに相当する電流がミラーリングされた電流をビット線BLMに供給する。
【選択図】 図1
【解決手段】半導体記憶装置は、メモリセル部M及びダミーセル部Dを有し、メモリセル部Dは、ビット線BLMと、ビット線BLMに異なる電流を流すメモリセルMCMと、メモリセル電流供給回路CSMから成り、ダミーセル部Dは、参照ビット線BLDと、参照電流iREFを参照ビット線BLDに流すダミーセルDCと、ダミーセル電流供給回路CSDから成り、メモリセルMCに記憶された情報を読み出すとき、ダミーセル電流供給回路CSDは、参照電流iREFに相当する電流を参照ビット線BLDに供給し、メモリセル電流供給回路CSMは、ダミーセル電流供給回路CSDが供給する参照電流iREFに相当する電流がミラーリングされた電流をビット線BLMに供給する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、更に詳しくは、新規のセンス方式を有する半導体記憶装置する。
【0002】
【従来の技術】
近年、記憶状態に応じてビット線に異なる電流を流すことで記憶された情報(データ)の判定を行う新しい原理の半導体記憶装置が、多数、登場している。
【0003】
このような半導体記憶装置の一種として、ゲインセルと呼ばれる増幅型のDRAM様のメモリセルが知られている(例えば、特開昭62−67861号公報、特開平1−255269号公報参照)。
【0004】
回路図を図37に示すゲインセル型のメモリセルMCは、書込用トランジスタTRMWと、読出用トランジスタTRMRと、検出用トランジスタTRMDと、キャパシタ部CMから構成されている。書込用トランジスタTRMW及び読出用トランジスタTRMRの一端はビット線BLMに接続されている。また、読出用トランジスタTRMRの他端は検出用トランジスタTRMDの一端に接続され、検出用トランジスタTRMDの他端は接地されている。更には、書込用トランジスタTRMWの他端は、検出用トランジスタTRMDのゲート電極、及び、キャパシタ部CMに接続されている。
【0005】
一方、ゲインセル型のダミーセルDCは、書込用トランジスタTRDWと、読出用トランジスタTRDRと、検出用トランジスタTRDDと、キャパシタ部CDから構成されている。書込用トランジスタTRDW及び読出用トランジスタTRDRの一端は参照ビット線BLDに接続されている。また、読出用トランジスタTRDRの他端は検出用トランジスタTRDDの一端に接続され、検出用トランジスタTRDDの他端は接地されている。更には、書込用トランジスタTRDWの他端は、検出用トランジスタTRDDのゲート電極、及び、キャパシタ部CDに接続されている。
【0006】
メモリセルMCへのデータの書き込み時、書込用トランジスタTRMWをオン状態とし、書き込むべきデータに依存して、キャパシタ部CMに電荷を蓄積させ、あるいは電荷を蓄積させない。同時に、ダミーセルDCへもデータを書き込むが、この際、書込用トランジスタTRDWをオン状態とし、キャパシタ部CDに電荷を蓄積させる。
【0007】
メモリセルMCからのデータの読み出し時、読出用トランジスタTRMRをオン状態とする。検出用トランジスタTRMDは、キャパシタ部CMに記憶されたデータに依存して、オン状態あるいはオフ状態となる。一方、ダミーセルDCにおいては、読出用トランジスタTRDRをオン状態とする。ここで、検出用トランジスタTRDDが、常にオン状態となるようにする。言い換えれば、キャパシタ部CDに電荷を蓄積させるが、このときの電荷の蓄積量を、常に、検出用トランジスタTRDDがオン状態となるような蓄積量とする。このようなゲインセル型のメモリセルMCに記憶されたデータの読み出し方式(センス方式)を、以下、より詳しく説明する。
【0008】
ラッチ回路から成るセンスアンプSAの回路図を図38に示す。尚、図38において、メモリセルMC及びダミーセルDCを概念的に図示し、ワード線WLW,WLRを纏めて制御線CLで表す。
【0009】
先ず、イコライズ線CLEQをローレベルとして、トランジスタTREQ1,TREQ2をオン状態とし、ビット線BLM及び参照ビット線BLDをVccにイコライズする。その後、イコライズ線CLEQをハイレベルとして、ビット線BLM及び参照ビット線BLDを浮遊状態にする。次に、読出用トランジスタTRMR,TRDRをオン状態とする。これによって、メモリセルMCに記憶されたデータに依存して、ビット線BLMからメモリセルMCに電流i1あるいは電流i0が流れる。尚、図38では、電流iで表す。一方、参照ビット線BLDからダミーセルDCに参照電流iREF[概ね、(i1+i0)/2に等しい]が流れる。尚、メモリセルMCに電流i1あるいは電流i0が流れ、ダミーセルDCに参照電流iREFが流れるように、メモリセルMC及びダミーセルDCを設計しておく。以上の結果として、ビット線BLMと参照ビット線BLDとの間には電位差が生じる。
【0010】
その後、制御線CLCNT−Aをハイレベルとして、トランジスタTRCNT−1,TRCNT−2をオン状態とすることで、両ビット線BLM,BLDをセンスアンプSAに接続し、制御線CLCNT−Bをローレベル、制御線CLCNT−Cをハイレベルとすることで、センスアンプSAを活性化する。これによって両ビット線BLM,BLDの電位差が増幅され、メモリセルMCに記憶されたデータの判定がなされる。最後に、出力制御線CLCNT−Dをハイレベルとすることで、トランジスタTRCNTがオン状態となり、データ判定結果が次段のラッチ回路やインバータ回路等(これらは図示せず)に出力される。
【0011】
【特許文献1】特開昭62−67861号公報
【特許文献2】特開平1−255269号公報
【非特許文献1】ISSCC 2000 / SESSION 7 / TD:EMERGING MEMORY & DEVICE TECHNOLOGIES / PAPER TA 7.2 (pp 128)
【0012】
【発明が解決しようとする課題】
ところで、このようなメモリセルMCに記憶されたデータの従来の読み出し方式は、以下の問題を有する。
【0013】
即ち、ビット線BLM,BLDを増幅し、メモリセルMCに記憶されたデータの判定するための回路規模が大きい。また、ビット線BLM,BLDのイコライズやセンスアンプSAの活性化等に複雑なタイミング制御が必要であり、高速動作に適しているとは云い難い。更には、ビット線BLMと参照ビット線BLDは、負荷容量を均等にする必要があり、1つの参照ビット線BLDを複数のビット線BLMで共有することができない。従って、各ビット線BLMには必ず対を成す参照ビット線BLDが必要であり、セルアレイの占有面積が大きくなってしまう。
【0014】
従って、本発明の目的は、ビット線BLM,BLDのイコライズを不要とし、センスアンプSAの活性化等に複雑なタイミング制御が基本的に不要であり、場合によっては、1つの参照ビット線BLDを複数のビット線BLMで共有することが可能な構成を有する半導体記憶装置を提供することにある。
【0015】
【課題を解決するための手段】
上記の目的を達成するための本発明の第1の態様に係る半導体記憶装置は、メモリセル部及びダミーセル部を有する半導体記憶装置であって、
該メモリセル部は、
(A)ビット線、
(B)ビット線に接続され、記憶された2値情報に応じて該ビット線に異なる電流を流すメモリセル、及び、
(C)ビット線に接続され、該ビット線に電流を供給するメモリセル電流供給回路、
から成り、
該ダミーセル部は、
(D)参照ビット線、
(E)参照ビット線に接続され、メモリセルに記憶された2値情報を判定するための参照電流を該参照ビット線に流すダミーセル、及び、
(F)参照ビット線に接続され、該参照ビット線に電流を供給するダミーセル電流供給回路、
から成り、
メモリセルに記憶された情報を読み出すとき、ダミーセル電流供給回路は、参照電流に相当する電流を参照ビット線に供給し、
メモリセル電流供給回路は、ダミーセル電流供給回路が供給する該電流がミラーリングされた電流を、該メモリセル電流供給回路が接続されたビット線に供給することを特徴とする。
【0016】
本発明の第1の態様に係る半導体記憶装置において、参照電流iREFは、メモリセルに記憶された情報(データ)が「1」の場合にビット線に流れる電流i1と、メモリセルに記憶された情報(データ)が「0」の場合にビット線に流れる電流i0との概ね中間の電流[即ち、概ね(i1+i0)/2に等しい電流]とすることが好ましい。
【0017】
メモリセルに記憶された情報(データ)を読み出すとき、ダミーセルに参照電流iREFが流れ始める。ダミーセルが例えば接地されている場合、参照ビット線に流れ始めた参照電流iREFは減少し始めるが、直ちに、ダミーセル電流供給回路から、参照電流に相当する電流が参照ビット線に供給され、参照ビット線に流れる電流は、参照電流iREFにバランスされる。言い換えれば、参照ビット線に流れる電流はダミーセル電流供給回路によって補償され、ダミーセル電流供給回路から参照電流iREFと同じ値の電流が参照ビット線に流れる。メモリセル電流供給回路は、ダミーセル電流供給回路が供給する電流(即ち、参照電流iREFに相当する電流)がミラーリングされた電流を、メモリセル電流供給回路が接続されたビット線に供給する。従って、メモリセルに記憶された情報(データ)が「1」の場合には、ビット線に電流i1が流れ始めるが、iREF<i1の関係にあるので、ビット線の電荷が減少する結果、ビット線の電位は0ボルトへと近づく。一方、メモリセルに記憶された情報(データ)が「0」の場合には、ビット線に電流i0が流れ始めるが、iREF>i1の関係にあるので、ビット線に電荷が蓄積される結果、ビット線の電位はメモリセル電流供給回路の出力電位(例えば、Vcc)へと近づく。そして、係るビット線の電位を、例えば、周知のラッチ回路でそのままラッチすれば、メモリセルに記憶された情報(データ)を読み出すことができる。
【0018】
こうして、本発明の第1の態様に係る半導体記憶装置においては、簡素な構成にも拘わらず、ビット線に出現する電位を増幅し、メモリセルに記憶された情報(データ)を確実に読み出すことができる。
【0019】
本発明の第1の態様に係る半導体記憶装置にあっては、あるいは又、後述する第1Aの構成、第1’の構成、第1Bの構成、第1B’の構成、第1Cの構成、第1C’の構成、第1Dの構成、第1D’の構成、第1Eの構成、第1E’の構成、第1Fの構成、第1Gの構成、第1Hの構成、第1Jの構成、及び、第1Kの構成に係る半導体記憶装置にあっては、メモリセル電流供給回路及びダミーセル電流供給回路によって、カレントミラー回路が構成されている。尚、メモリセル及びダミーセルそれ自体が、一種のセンストランジスタとして機能する。
【0020】
より具体的には、メモリセル電流供給回路及びダミーセル電流供給回路を、p型MOS電界効果型トランジスタから構成することができる。そして、ダミーセル電流供給回路を構成するp型MOS電界効果型トランジスタ(ダミーセル電流供給回路用p型MOS電界効果型トランジスタと呼ぶ)の一方のソース/ドレイン領域を周知の定電流供給源に接続し、ダミーセル電流供給回路用p型MOS電界効果型トランジスタの他方のソース/ドレイン領域とゲート電極を接続し、更には、ダミーセル電流供給回路用p型MOS電界効果型トランジスタの他方のソース/ドレイン領域を、参照ビット線、及び、メモリセル電流供給回路を構成するp型MOS電界効果型トランジスタ(メモリセル電流供給回路用p型MOS電界効果型トランジスタと呼ぶ)のゲート電極に接続する。更には、メモリセル電流供給回路用p型MOS電界効果型トランジスタの一方のソース/ドレイン領域を周知の定電流供給源に接続し、メモリセル電流供給回路用p型MOS電界効果型トランジスタの他方のソース/ドレイン領域をビット線に接続する。このような構成にあっては、ビット線からメモリセルへと電流が流れ、参照ビット線からダミーセルへと電流が流れる。
【0021】
あるいは又、メモリセル電流供給回路及びダミーセル電流供給回路を、n型MOS電界効果型トランジスタから構成することができる。そして、ダミーセル電流供給回路を構成するn型MOS電界効果型トランジスタ(ダミーセル電流供給回路用n型MOS電界効果型トランジスタと呼ぶ)の一方のソース/ドレイン領域及びゲート電極を周知の定電流供給源に接続し、ダミーセル電流供給回路用n型MOS電界効果型トランジスタの他方のソース/ドレイン領域を、参照ビット線、及び、メモリセル電流供給回路を構成するn型MOS電界効果型トランジスタ(メモリセル電流供給回路用n型MOS電界効果型トランジスタと呼ぶ)のゲート電極に接続する。更には、メモリセル電流供給回路用n型MOS電界効果型トランジスタの一方のソース/ドレイン領域を周知の定電流供給源に接続し、メモリセル電流供給回路用n型MOS電界効果型トランジスタの他方のソース/ドレイン領域をビット線に接続する。このような構成にあっては、メモリセルからビット線へと電流が流れ、ダミーセルから参照ビット線へと電流が流れる。
【0022】
本発明の第1の態様に係る半導体記憶装置にあっては、メモリセル及びダミーセルは、同一ロウアドレス上に配置されている構成とすることができる。
【0023】
尚、このような構成を、便宜上、第1Aの構成に係る半導体記憶装置と呼ぶ。第1Aの構成に係る半導体記憶装置にあっては、このような構成とすることで、半導体記憶装置の構成の簡素化を図ることができる。
【0024】
また、本発明の第1の態様に係る半導体記憶装置にあっては、
メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
ダミーセルとダミーセル電流供給回路との間の参照ビット線の部分には参照ビット線電位制御トランジスタが配置されており、該参照ビット線電位制御トランジスタの動作によって、ダミーセルと参照ビット線電位制御トランジスタとの間の参照ビット線の部分の電位が制御される構成とすることができる。
【0025】
尚、このような構成を、便宜上、第1’の構成に係る半導体記憶装置と呼ぶ。
【0026】
本発明の第1の態様に係る半導体記憶装置にあっては、
P個(但し、P≧2)のメモリセル部を有し、
各メモリセル部を構成するメモリセル、及び、ダミーセルは、同一ロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、ダミーセル電流供給回路は、参照電流に相当する電流を参照ビット線に供給し、
各メモリセル電流供給回路は、ダミーセル電流供給回路が供給する該電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給する構成とすることができる。
【0027】
尚、このような構成を、便宜上、第1Bの構成に係る半導体記憶装置と呼ぶ。本発明の第1の態様に係る半導体記憶装置にあっては、ビット線と参照ビット線との負荷容量を均等にする必要がないので、第1Bの構成に係る半導体記憶装置のように、1つの参照ビット線を複数のビット線で(即ち、複数のメモリセル部で)共有することが可能となる。第1Bの構成に係る半導体記憶装置においては、このような構成とすることで、半導体記憶装置の面積を減少させることができるし、ダミーセルへのアクセス頻度を抑制することが可能となり、ダミーセルの過度の疲労劣化を防止することができる。
【0028】
第1Bの構成に係る半導体記憶装置にあっては、
各メモリセル部において、メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
ダミーセルとダミーセル電流供給回路との間の参照ビット線の部分には参照ビット線電位制御トランジスタが配置されており、該参照ビット線電位制御トランジスタの動作によって、ダミーセルと参照ビット線電位制御トランジスタとの間の参照ビット線の部分の電位が制御される構成とすることができる。
【0029】
尚、このような構成を、便宜上、第1B’の構成に係る半導体記憶装置と呼ぶ。
【0030】
あるいは又、本発明の第1の態様に係る半導体記憶装置にあっては、
P個(但し、P≧2)のメモリセル部、及び、L個(但し、L≧2)のダミーセル部を有し、
各メモリセル部を構成するメモリセル、及び、各ダミーセル部を構成するダミーセルは、同一ロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、各ダミーセル部を構成するダミーセル電流供給回路は、参照電流に相当する電流を各ダミーセル部を構成する参照ビット線に供給し、
各メモリセル電流供給回路は、各ダミーセル電流供給回路が供給する該電流が平均化された電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給する構成とすることができる。
【0031】
尚、このような構成を、便宜上、第1Cの構成に係る半導体記憶装置と呼ぶ。第1Cの構成に係る半導体記憶装置にあっては、第1Bの構成に係る半導体記憶装置において説明した利点を有するのみならず、複数のダミーセル部を有するが故に、ダミーセル電流供給回路が供給する電流が平均化される結果、ダミーセル電流供給回路が供給する電流のばらつきを抑制することができ、ダミーセル電流供給回路全体が供給する電流が安定化する。そして、各メモリセル電流供給回路は、係るダミーセル電流供給回路が供給する電流が平均化された電流がミラーリングされた電流を、各メモリセル電流供給回路が接続されたビット線に供給するので、各メモリセル電流供給回路が接続されたビット線に供給される電流の一層の安定化を図ることができる。
【0032】
第1Cの構成に係る半導体記憶装置にあっては、
各メモリセル部において、メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
各ダミーセル部において、ダミーセルとダミーセル電流供給回路との間の参照ビット線の部分には参照ビット線電位制御トランジスタが配置されており、該参照ビット線電位制御トランジスタの動作によって、ダミーセルと参照ビット線電位制御トランジスタとの間の参照ビット線の部分の電位が制御される構成とすることができる。
【0033】
尚、このような構成を、便宜上、第1C’の構成に係る半導体記憶装置と呼ぶ。
【0034】
あるいは又、本発明の第1の態様に係る半導体記憶装置にあっては、
ダミーセル部は、第1のダミーセル部、及び、第2のダミーセル部から構成され、
該第1のダミーセル部は、
(a−1)第1の参照ビット線、
(a−2)第1の参照ビット線に接続され、メモリセルに記憶された2値情報の一方に相当する第1の参照電流を該第1の参照ビット線に流す第1のダミーセル、及び、
(a−3)第1の参照ビット線に接続され、該第1の参照ビット線に電流を供給する第1のダミーセル電流供給回路、
から成り、
該第2のダミーセル部は、
(b−1)第2の参照ビット線、
(b−2)第2の参照ビット線に接続され、メモリセルに記憶された2値情報の他方に相当する第2の参照電流を該第2の参照ビット線に流す第2のダミーセル、及び、
(b−3)第2の参照ビット線に接続され、該第2の参照ビット線に電流を供給する第2のダミーセル電流供給回路、
から成り、
メモリセル部を構成するメモリセル、第1のダミーセル、及び、第2のダミーセルは、同一ロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、第1のダミーセル電流供給回路は、第1の参照電流に相当する電流を第1の参照ビット線に供給し、且つ、第2のダミーセル電流供給回路は、第2の参照電流に相当する電流を第2の参照ビット線に供給し、
メモリセル電流供給回路は、第1のダミーセル電流供給回路が供給する該電流と第2のダミーセル電流供給回路が供給する該電流とが平均化された電流がミラーリングされた電流を、該メモリセル電流供給回路が接続されたビット線に供給する構成とすることができる。
【0035】
尚、このような構成を、便宜上、第1Dの構成に係る半導体記憶装置と呼ぶ。
【0036】
尚、第1Dの構成に係る半導体記憶装置、あるいは又、後述する、第1Eの構成、第1Jの構成に係る半導体記憶装置において、第1の参照電流は、メモリセルに記憶された情報(データ)が「1」の場合にビット線に流れる電流i1に概ね等しく、第2の参照電流は、メモリセルに記憶された情報(データ)が「0」の場合にビット線に流れる電流i0に概ね等しい構成とすることが好ましい。
【0037】
第1Dの構成に係る半導体記憶装置においては、第1のダミーセル部及び第2のダミーセル部を有し、ダミーセル電流供給回路が供給する電流が平均化される結果、メモリセル電流供給回路は、ダミーセル電流供給回路が供給する平均化された電流がミラーリングされた電流を、メモリセル電流供給回路が接続されたビット線に供給するので、ビット線に供給される電流の一層の安定化を図ることができる。しかも、第1のダミーセル部及び第2のダミーセル部を構成する第1のダミーセル及び第2のダミーセルは、メモリセルと全く同じサイズ、構成とすることができるので、概ね(i1+i0)/2に等しい参照電流iREFを供給するダミーセル部の設計よりも容易であるし、容易に製造することができる。更には、セルアレイをそのままワード線方向に延長するだけで第1のダミーセル部及び第2のダミーセル部を構築でき、レイアウト上の整合性が良い。しかも、参照電流iREFが概ね(i1+i0)/2に等しく設定されるので、動作マージンの確保が容易である。
【0038】
第1Dの構成に係る半導体記憶装置にあっては、
メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
第1のダミーセル部において、第1のダミーセルと第1のダミーセル電流供給回路との間の第1の参照ビット線の部分には第1の参照ビット線電位制御トランジスタが配置されており、該第1の参照ビット線電位制御トランジスタの動作によって、第1のダミーセルと第1の参照ビット線電位制御トランジスタとの間の第1の参照ビット線の部分の電位が制御され、
第2のダミーセル部において、第2のダミーセルと第2のダミーセル電流供給回路との間の第2の参照ビット線の部分には第2の参照ビット線電位制御トランジスタが配置されており、該第2の参照ビット線電位制御トランジスタの動作によって、第2のダミーセルと第2の参照ビット線電位制御トランジスタとの間の第2の参照ビット線の部分の電位が制御される構成とすることができる。
【0039】
尚、このような構成を、便宜上、第1D’の構成に係る半導体記憶装置と呼ぶ。
【0040】
あるいは又、本発明の第1の態様に係る半導体記憶装置にあっては、
P個(但し、P≧2)のメモリセル部を有し、
ダミーセル部は、第1のダミーセル部、及び、第2のダミーセル部から構成され、
該第1のダミーセル部は、
(a−1)第1の参照ビット線、
(a−2)第1の参照ビット線に接続され、メモリセルに記憶された2値情報の一方に相当する第1の参照電流を該第1の参照ビット線に流す第1のダミーセル、及び、
(a−3)第1の参照ビット線に接続され、該第1の参照ビット線に電流を供給する第1のダミーセル電流供給回路、
から成り、
該第2のダミーセル部は、
(b−1)第2の参照ビット線、
(b−2)第2の参照ビット線に接続され、メモリセルに記憶された2値情報の他方に相当する第2の参照電流を該第2の参照ビット線に流す第2のダミーセル、及び、
(b−3)第2の参照ビット線に接続され、該第2の参照ビット線に電流を供給する第2のダミーセル電流供給回路、
から成り、
各メモリセル部を構成するメモリセル、第1のダミーセル、及び、第2のダミーセルは、同一ロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、第1のダミーセル電流供給回路は、第1の参照電流に相当する電流を第1の参照ビット線に供給し、且つ、第2のダミーセル電流供給回路は、第2の参照電流に相当する電流を第2の参照ビット線に供給し、
各メモリセル電流供給回路は、第1のダミーセル電流供給回路が供給する該電流と第2のダミーセル電流供給回路が供給する該電流とが平均化された電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給する構成とすることができる。
【0041】
尚、このような構成を、便宜上、第1Eの構成に係る半導体記憶装置と呼ぶ。このような第1Eの構成に係る半導体記憶装置は、第1Bの構成及び第1Dの構成に係る半導体記憶装置において説明した利点を有する。
【0042】
第1Eの構成に係る半導体記憶装置にあっては、
各メモリセル部において、メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
第1のダミーセル部において、第1のダミーセルと第1のダミーセル電流供給回路との間の第1の参照ビット線の部分には第1の参照ビット線電位制御トランジスタが配置されており、該第1の参照ビット線電位制御トランジスタの動作によって、第1のダミーセルと第1の参照ビット線電位制御トランジスタとの間の第1の参照ビット線の部分の電位が制御され、
第2のダミーセル部において、第2のダミーセルと第2のダミーセル電流供給回路との間の第2の参照ビット線の部分には第2の参照ビット線電位制御トランジスタが配置されており、該第2の参照ビット線電位制御トランジスタの動作によって、第2のダミーセルと第2の参照ビット線電位制御トランジスタとの間の第2の参照ビット線の部分の電位が制御される構成とすることができる。
【0043】
尚、このような構成を、便宜上、第1E’の構成に係る半導体記憶装置と呼ぶ。
【0044】
あるいは又、本発明の第1の態様に係る半導体記憶装置にあっては、
メモリセル部は、Q個(但し、Q≧2)のメモリセルを有し、
各メモリセル、及び、ダミーセルは、異なるロウアドレス上に配置されている構成とすることができる。
【0045】
尚、このような構成を、便宜上、第1Fの構成に係る半導体記憶装置と呼ぶ。このような第1Fの構成に係る半導体記憶装置により、複数のメモリセルで1つのダミーセルを共有することができるが故に、半導体記憶装置の面積を減少させることができる。
【0046】
あるいは又、本発明の第1の態様に係る半導体記憶装置にあっては、
P個(但し、P≧2)のメモリセル部を有し、
各メモリセル部は、Q個(但し、Q≧2)のメモリセルを有し、
各メモリセル部を構成する第q番目(但し、q=1,2・・・Q)のメモリセルは、P個のメモリセル部に亙り、同一ロウアドレス上に配置されており、且つ、ダミーセル部を構成するダミーセルが配置されたロウアドレスと異なるロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、ダミーセル電流供給回路は、参照電流に相当する電流を参照ビット線に供給し、
各メモリセル電流供給回路は、ダミーセル電流供給回路が供給する該電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給する構成とすることができる。
【0047】
尚、このような構成を、便宜上、第1Gの構成に係る半導体記憶装置と呼ぶ。このような第1Gの構成に係る半導体記憶装置は、第1Bの構成及び第1Fの構成に係る半導体記憶装置において説明した利点を有する。
【0048】
あるいは又、本発明の第1の態様に係る半導体記憶装置にあっては、
P個(但し、P≧2)のメモリセル部を有し、
各メモリセル部は、Q個(但し、Q≧2)のメモリセルを有し、
L個(但し、L≧2)のダミーセル部を有し、
各ダミーセル部を構成するダミーセルは、同一ロウアドレス上に配置されており、
各メモリセル部を構成する第q番目(但し、q=1,2・・・Q)のメモリセルは、P個のメモリセル部に亙り、同一ロウアドレス上に配置されており、且つ、ダミーセル部を構成するダミーセルが配置されたロウアドレスと異なるロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、各ダミーセル部を構成するダミーセル電流供給回路は、参照電流に相当する電流を各ダミーセル部を構成する参照ビット線に供給し、
各メモリセル電流供給回路は、各ダミーセル電流供給回路が供給する該電流が平均化された電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給する構成とすることができる。
【0049】
尚、このような構成を、便宜上、第1Hの構成に係る半導体記憶装置と呼ぶ。このような第1Hの構成に係る半導体記憶装置は、第1Bの構成、第1Cの構成、及び、第1Fの構成に係る半導体記憶装置において説明した利点を有する。
【0050】
あるいは又、本発明の第1の態様に係る半導体記憶装置にあっては、
P個(但し、P≧2)のメモリセル部を有し、
各メモリセル部は、Q個(但し、Q≧2)のメモリセルを有し、
ダミーセル部は、第1のダミーセル部、及び、第2のダミーセル部から構成され、
該第1のダミーセル部は、
(a−1)第1の参照ビット線、
(a−2)第1の参照ビット線に接続され、メモリセルに記憶された2値情報の一方に相当する第1の参照電流を該第1の参照ビット線に流す第1のダミーセル、及び、
(a−3)第1の参照ビット線に接続され、該第1の参照ビット線に電流を供給する第1のダミーセル電流供給回路、
から成り、
該第2のダミーセル部は、
(b−1)第2の参照ビット線、
(b−2)第2の参照ビット線に接続され、メモリセルに記憶された2値情報の他方に相当する第2の参照電流を該第2の参照ビット線に流す第2のダミーセル、及び、
(b−3)第2の参照ビット線に接続され、該第2の参照ビット線に電流を供給する第2のダミーセル電流供給回路、
から成り、
各ダミーセル部を構成するダミーセルは、同一ロウアドレス上に配置されており、
各メモリセル部を構成する第q番目(但し、q=1,2・・・Q)のメモリセルは、P個のメモリセル部に亙り、同一ロウアドレス上に配置されており、且つ、各ダミーセル部を構成するダミーセルが配置されたロウアドレスと異なるロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、第1のダミーセル電流供給回路は、第1の参照電流に相当する電流を第1の参照ビット線に供給し、且つ、第2のダミーセル電流供給回路は、第2の参照電流に相当する電流を第2の参照ビット線に供給し、
各メモリセル電流供給回路は、第1のダミーセル電流供給回路が供給する該電流と第2のダミーセル電流供給回路が供給する該電流とが平均化された電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給する構成とすることができる。
【0051】
尚、このような構成を、便宜上、第1Jの構成に係る半導体記憶装置と呼ぶ。
【0052】
このような第1Jの構成に係る半導体記憶装置は、第1Bの構成、第1Eの構成、及び、第1Fの構成に係る半導体記憶装置において説明した利点を有する。
【0053】
あるいは又、本発明の第1の態様に係る半導体記憶装置にあっては、ビット線及び参照ビット線は差動センスアンプに接続されている構成とすることができる。
【0054】
尚、このような構成を、便宜上、第1Kの構成に係る半導体記憶装置と呼ぶ。このような構成にすることで、更に一層確実に、メモリセルに記憶された情報(データ)の読み出しを行うことができるし、更に高速なデータ判定が可能となる。
【0055】
上述した各種の好ましい形態、第1Aの構成、第1’の構成、第1Bの構成、第1B’の構成、第1Cの構成、第1C’の構成、第1Dの構成、第1D’の構成、第1Eの構成、第1E’の構成、第1Fの構成、第1Gの構成、第1Hの構成、第1Jの構成、及び、第1Kの構成に係る半導体記憶装置を含む本発明の第1の態様に係る半導体記憶装置にあっては、メモリセル及びダミーセルは、飽和領域で動作する電界効果型トランジスタを備えていることが好ましい。このような構成とすることで、ビット線に生じる電位の増幅利得(ゲイン)を一層向上させることができ、データ読み出し感度を一層向上させることができる。
【0056】
第1’の構成、第1B’の構成、第1C’の構成、第1D’の構成、及び、第1E’の構成に係る半導体記憶装置において、メモリセル電流供給回路及びダミーセル電流供給回路(第1のダミーセル電流供給回路、第2のダミーセル電流供給回路)をp型MOS電界効果型トランジスタから構成し、ビット線からメモリセルへと電流を流し、参照ビット線(第1の参照ビット線、第2の参照ビット線)からダミーセル(第1のダミーセル、第2のダミーセル)へと電流を流す構成を採用する場合、ビット線電位制御トランジスタや参照ビット線電位制御トランジスタ、第1の参照ビット線電位制御トランジスタ、第2の参照ビット線電位制御トランジスタをn型MOS電界効果型トランジスタから構成することが好ましい。そして、メモリセルに記憶された情報(データ)を読み出すとき、このn型MOS電界効果型トランジスタのゲート電極に印加される電圧VGは、限定するものではないが、メモリセル電流供給回路やダミーセル電流供給回路、第1のダミーセル電流供給回路、第2のダミーセル電流供給回路の出力電位をVccとしたとき、(1/2)Vccに概ね等しいことが好ましい。ビット線電位制御トランジスタや参照ビット線電位制御トランジスタ、第1の参照ビット線電位制御トランジスタ、第2の参照ビット線電位制御トランジスタの閾値電圧をVthとしたとき、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位、あるいは又、ダミーセル(第1のダミーセル、第2のダミーセル)と参照ビット線電位制御トランジスタ(第1の参照ビット線電位制御トランジスタ、第2の参照ビット線電位制御トランジスタ)との間の参照ビット線の部分の電位は、メモリセルに記憶された情報(データ)を読み出すとき、最高でも(VG−Vth)までしか充電されない。
【0057】
あるいは又、第1’の構成、第1B’の構成、第1C’の構成、第1D’の構成、及び、第1E’の構成に係る半導体記憶装置において、メモリセル電流供給回路及びダミーセル電流供給回路(第1のダミーセル電流供給回路、第2のダミーセル電流供給回路)をn型MOS電界効果型トランジスタから構成し、メモリセルからビット線へと電流を流し、ダミーセル(第1のダミーセル、第2のダミーセル)から参照ビット線(第1の参照ビット線、第2の参照ビット線)へと電流を流す構成を採用する場合、ビット線電位制御トランジスタや参照ビット線電位制御トランジスタ、第1の参照ビット線電位制御トランジスタ、第2の参照ビット線電位制御トランジスタをp型MOS電界効果型トランジスタから構成することが好ましい。そして、メモリセルに記憶された情報(データ)を読み出すとき、このp型MOS電界効果型トランジスタのゲート電極に印加される電圧VGは、限定するものではないが、メモリセル電流供給回路やダミーセル電流供給回路、第1のダミーセル電流供給回路、第2のダミーセル電流供給回路の出力電位をVccとしたとき、(1/2)Vccに概ね等しいことが好ましい。ビット線電位制御トランジスタや参照ビット線電位制御トランジスタ、第1の参照ビット線電位制御トランジスタ、第2の参照ビット線電位制御トランジスタの閾値電圧をVthとしたとき、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位、あるいは又、ダミーセル(第1のダミーセル、第2のダミーセル)と参照ビット線電位制御トランジスタ(第1の参照ビット線電位制御トランジスタ、第2の参照ビット線電位制御トランジスタ)との間の参照ビット線の部分の電位は、メモリセルに記憶された情報(データ)を読み出すとき、(VG+Vth)以下には放電されない。
【0058】
このように、ビット線電位制御トランジスタや参照ビット線電位制御トランジスタ、第1の参照ビット線電位制御トランジスタ、第2の参照ビット線電位制御トランジスタを設けることで、ビット線や参照ビット線、第1の参照ビット線、第2の参照ビット線の増幅される部分を限定することができる結果、具体的には、メモリセルとビット線電位制御トランジスタとの間のビット線の部分以外の部分(より具体的には、ビット線電位制御トランジスタとデータ入出力部との間のビット線の部分)、あるいは又、ダミーセル(第1のダミーセル、第2のダミーセル)と参照ビット線電位制御トランジスタ(第1の参照ビット線電位制御トランジスタ、第2の参照ビット線電位制御トランジスタ)との間の参照ビット線の部分以外の部分が増幅される結果、負荷容量の減少を図ることができるので、ビット線や参照ビット線(第1の参照ビット線、第2の参照ビット線)の増幅の高速化を図ることができるだけでなく、半導体記憶装置における消費電流の減少を図ることができる。
【0059】
上記の目的を達成するための本発明の第2の態様に係る半導体記憶装置は、メモリセル部及びダミーセル部を有する、所謂折り返しビット線構成を有する半導体記憶装置であって、
該第1のメモリセル部は、
(A−1)第1のビット線、
(A−2)第1のビット線に接続され、記憶された2値情報に応じて該第1のビット線に異なる電流を流す第1のメモリセル、
(A−3)第1のビット線に接続され、後述する第2のメモリセルに記憶された2値情報を判定するための第1の参照電流を該第1のビット線に流す第1のダミーセル、及び、
(A−4)第1のビット線に接続され、該第1のビット線に電流を供給する第1の電流供給回路、
から成り、
該第2のメモリセル部は、
(B−1)第2のビット線、
(B−2)第2のビット線に接続され、記憶された2値情報に応じて該第2のビット線に異なる電流を流す第2のメモリセル、
(B−3)第2のビット線に接続され、第1のメモリセルに記憶された2値情報を判定するための第2の参照電流を該第2のビット線に流す第2のダミーセル、及び、
(B−4)第2のビット線に接続され、該第2のビット線に電流を供給する第2の電流供給回路、
から成り、
第1のメモリセルに記憶された情報を読み出すとき、第2の電流供給回路は、第2の参照電流に相当する電流を第2のビット線に供給し、第1の電流供給回路は、第2の電流供給回路が供給する該電流がミラーリングされた電流を、第1のビット線に供給し、
第2のメモリセルに記憶された情報を読み出すとき、第1の電流供給回路は、第1の参照電流に相当する電流を第1のビット線に供給し、第2の電流供給回路は、第1の電流供給回路が供給する該電流がミラーリングされた電流を、第2のビット線に供給することを特徴とする。
【0060】
本発明の第2の態様に係る半導体記憶装置において、第1の参照電流iREF−A及び第2の参照電流iREF−Bは、メモリセルに記憶された情報(データ)が「1」の場合にビット線に流れる電流i1と、メモリセルに記憶された情報(データ)が「0」の場合にビット線に流れる電流i0との概ね中間の電流[即ち、概ね(i1+i0)/2に等しい]である構成とすることが好ましい。
【0061】
第1のメモリセルに記憶された情報(データ)を読み出すとき、第2のダミーセルに第2の参照電流iREF−Bが流れ始める。第2のダミーセルが例えば接地されている場合、第2のビット線に流れ始めた第2の参照電流iREF−Bは減少し始めるが、直ちに、第2の電流供給回路から、第2の参照電流iREF−Bに相当する電流が第2のビット線に供給され、第2のビット線に流れる電流は、第2の参照電流iREF−Bにバランスされる。言い換えれば、第2のビット線に流れる電流は第2の電流供給回路によって補償され、第2の電流供給回路から第2の参照電流iREF−Bと同じ値の電流が第2のビット線に流れる。第1の電流供給回路は、第2の電流供給回路が供給する電流(即ち、参照電流iREF−Bに相当する電流)がミラーリングされた電流を、第1のビット線に供給する。従って、第1のメモリセルに記憶された情報(データ)が「1」の場合には、第1のビット線に電流i1が流れ始めるが、iREF−B<i1の関係にあるので、第1のビット線の電荷が減少する結果、第1のビット線の電位は0ボルトへと近づく。一方、第1のメモリセルに記憶された情報(データ)が「0」の場合には、第1のビット線に電流i0が流れ始めるが、iREF−B>i1の関係にあるので、第1のビット線に電荷が蓄積される結果、第1のビット線の電位は第1の電流供給回路の出力電位(例えば、Vcc)へと近づく。そして、係る第1のビット線の電位を、例えば、ラッチ回路でそのままラッチすれば、第1のメモリセルに記憶された情報(データ)を読み出すことができる。
【0062】
一方、第2のメモリセルに記憶された情報(データ)を読み出すとき、第1のダミーセルに第1の参照電流iREF−Aが流れ始める。第1のダミーセルが例えば接地されている場合、第1のビット線に流れ始めた第1の参照電流iREF−Aは減少し始めるが、直ちに、第1の電流供給回路から、第1の参照電流iREF−Aに相当する電流が第1のビット線に供給され、第1のビット線に流れる電流は、第1の参照電流iREF−Aにバランスされる。言い換えれば、第1のビット線に流れる電流は第1の電流供給回路によって補償され、第1の電流供給回路から第1の参照電流iREF−Aと同じ値の電流が第1のビット線に流れる。第2の電流供給回路は、第1の電流供給回路が供給する電流(即ち、参照電流iREF−Aに相当する電流)がミラーリングされた電流を、第2のビット線に供給する。従って、第2のメモリセルに記憶された情報(データ)が「1」の場合には、第2のビット線に電流i1が流れ始めるが、iREF−A<i1の関係にあるので、第2のビット線の電荷が減少する結果、第2のビット線の電位は0ボルトへと近づく。一方、第2のメモリセルに記憶された情報(データ)が「0」の場合には、第2のビット線に電流i0が流れ始めるが、iREF−B>i1の関係にあるので、第2のビット線に電荷が蓄積される結果、第2のビット線の電位は第2の電流供給回路の出力電位(例えば、Vcc)へと近づく。そして、係る第2のビット線の電位を、例えば、ラッチ回路でそのままラッチすれば、第2のメモリセルに記憶された情報(データ)を読み出すことができる。
【0063】
こうして、本発明の第2の態様に係る半導体記憶装置においては、小規模であって、しかも簡素な構成にも拘わらず、ビット線に出現する電位を増幅し、メモリセルに記憶された情報(データ)を確実に読み出すことができる。また、簡単なタイミング制御で一対のビット線の一方を参照ビット線にしつつ、他方のビット線に接続されたメモリセルからの情報(データ)の読み出しを実現できる。しかも、ダミーセルを同じビット線上の複数のメモリセルで共有するので、セルアレイの面積も縮小することができる。
【0064】
本発明の第2の態様に係る半導体記憶装置にあっても、第1のメモリセル、第1のダミーセル、第2のメモリセル及び第2のダミーセルは、飽和領域で動作する電界効果型トランジスタを備えていることが好ましい。このような構成とすることで、ビット線に生じる電位の増幅利得(ゲイン)を一層向上させることができ、情報(データ)読み出し感度を一層向上させることができる。
【0065】
本発明の第2の態様に係る半導体記憶装置にあっては、第1の電流供給回路及び第2の電流供給回路によって、カレントミラー回路が構成されている。尚、第1のメモリセル、第2のメモリセル、第1のダミーセル及び第2のダミーセルそれ自体が、一種のセンストランジスタとして機能する。
【0066】
上述した各種の好ましい形態、第1Aの構成、第1’の構成、第1Bの構成、第1B’の構成、第1Cの構成、第1C’の構成、第1Dの構成、第1D’の構成、第1Eの構成、第1E’の構成、第1Fの構成、第1Gの構成、第1Hの構成、第1Jの構成、及び、第1Kの構成に係る半導体記憶装置を含む本発明の第1の態様に係る半導体記憶装置、あるいは又、本発明の第2の態様に係る半導体記憶装置(以下、これらを総称して、単に、本発明と呼ぶ場合がある)にあっては、メモリセル及びダミーセルを、例えば、ゲインセル型のDRAM様のメモリセル、ゲインセル型の強誘電体型不揮発性半導体メモリセル、ゲインセル型のクロスポイント型強誘電体型不揮発性半導体メモリセル、所謂不揮発性磁気メモリ装置(MRAM)、所謂高分子メモリ(OUM)から構成することができる。
【0067】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態(以下、実施の形態と略称する)に基づき本発明を説明する。
【0068】
(実施の形態1)
実施の形態1は、本発明の第1の態様に係る半導体記憶装置に関し、更に詳しくは、第1Aの構成に係る半導体記憶装置に関する。実施の形態1におけるメモリセルは、所謂ゲインセル型のDRAM様のメモリ素子から構成されており、ダミーセルも、所謂ゲインセル型のDRAM様のメモリ素子から構成されている。実施の形態1の半導体記憶装置の回路図を図1に示し、メモリセル及びダミーセルの回路図を図2に示す。尚、ダミーセルは、流れる電流が異なることを除き、メモリセルと同じ構造を有する。
【0069】
実施の形態1の半導体記憶装置は、メモリセル部M及びダミーセル部Dを有する。
【0070】
メモリセル部Mは、
(A)ビット線BLM、
(B)ビット線BLMに接続され、記憶された2値情報(2値データ)に応じてビット線BLMに異なる電流(電流i1,i0であり、種々の図面においては、「i」で示す)を流すメモリセルMC、及び、
(C)ビット線BLMに接続され、ビット線BLMに電流を供給するメモリセル電流供給回路CSM、
から成る。
【0071】
一方、ダミーセル部Dは、
(D)参照ビット線BLD、
(E)参照ビット線BLDに接続され、メモリセルMCに記憶された2値情報(2値データ)を判定するための参照電流iREFを参照ビット線BLDに流すダミーセルDC、及び、
(F)参照ビット線BLDに接続され、参照ビット線BLDに電流を供給するダミーセル電流供給回路CSD、
から成る。
【0072】
ここで、メモリセル電流供給回路CSM及びダミーセル電流供給回路CSDによって、カレントミラー回路が構成されている。より具体的には、メモリセル電流供給回路CSM及びダミーセル電流供給回路CSDは、それぞれ、周知のp型MOS電界効果型トランジスタTRM,TRDから構成されている。そして、ダミーセル電流供給回路CSDを構成するp型MOS電界効果型トランジスタTRDの一方のソース/ドレイン領域は周知の定電流供給源に接続され、p型MOS電界効果型トランジスタTRDの他方のソース/ドレイン領域とゲート電極とは接続され、更には、p型MOS電界効果型トランジスタTRDの他方のソース/ドレイン領域は、書込制御用トランジスタTRDSを介して、参照ビット線BLD、及び、メモリセル電流供給回路CSMを構成するp型MOS電界効果型トランジスタTRMのゲート電極に接続されている。更には、p型MOS電界効果型トランジスタTRMの一方のソース/ドレイン領域は周知の定電流供給源に接続され、p型MOS電界効果型トランジスタTRMの他方のソース/ドレイン領域は、書込制御用トランジスタTRMSを介して、ビット線BLMに接続されている。このような構成にあっては、メモリセルMCには電流i1あるいは電流i0が流れ、ダミーセルDCには電流iREF[≒(i1+i0)/2]が流れる。書込制御用トランジスタTRMS,TRDSの動作は、第2の制御線CL2によって制御される。ビット線BLMは、制御用トランジスタTRCNT−Mを介して、データ入出力部に相当する周知のラッチ回路LTMに接続されている。制御用トランジスタTRCNT−Mの動作は、第3の制御線CL3によって制御される。参照ビット線BLDは、制御用トランジスタTRCNT−Dを介して、データ入出力部に相当する周知のダミーセル用ラッチ回路LTDに接続されている。制御用トランジスタTRCNT−Dの動作は、第4の制御線CL4によって制御される。
【0073】
尚、メモリセル部Mを構成するメモリセルMC、及び、ダミーセル部Dを構成するダミーセルDCは、同一ロウアドレス上に配置されている。具体的には、メモリセルMC及びダミーセルDCの動作は、同じ第1の制御線CL1によって制御される。
【0074】
そして、メモリセルMCに記憶された情報(データ)を読み出すとき、ダミーセル電流供給回路CSDは、参照電流iREFに相当する電流を参照ビット線BLDに供給し、メモリセル電流供給回路CSMは、ダミーセル電流供給回路CSDが供給する電流(参照電流iREFに相当する電流)がミラーリングされた電流を、メモリセル電流供給回路CSMが接続されたビット線BLMに供給する。
【0075】
図2に回路図を示すゲインセル型のメモリセルMCは、書込用トランジスタTRMWと、読出用トランジスタTRMRと、検出用トランジスタTRMDと、キャパシタ部CMから構成されている。書込用トランジスタTRMWの一方のソース/ドレイン領域、及び、読出用トランジスタTRMRの一方のソース/ドレイン領域は、ビット線BLMに接続されている。また、読出用トランジスタTRMRの他方のソース/ドレイン領域は、検出用トランジスタTRMDの一方のソース/ドレイン領域に接続され、検出用トランジスタTRMDの他方のソース/ドレイン領域は接地されている。更には、書込用トランジスタTRMWの他方のソース/ドレイン領域は、検出用トランジスタTRMDのゲート電極及びキャパシタ部CMに接続されている。
【0076】
一方、ゲインセル型のダミーセルDCは、書込用トランジスタTRDWと、読出用トランジスタTRDRと、検出用トランジスタTRDDと、キャパシタ部CDから構成されている。書込用トランジスタTRDWの一方のソース/ドレイン領域、及び、読出用トランジスタTRDRの一方のソース/ドレイン領域は、参照ビット線BLDに接続されている。また、読出用トランジスタTRDRの他方のソース/ドレイン領域は、検出用トランジスタTRDDの一方のソース/ドレイン領域に接続され、検出用トランジスタTRDDの他方のソース/ドレイン領域は接地されている。更には、書込用トランジスタTRDWの他方のソース/ドレイン領域は、検出用トランジスタTRDDのゲート電極及びキャパシタ部CDに接続されている。
【0077】
ここで、書込用トランジスタTRMW,TRDWが接続されたワード線WLW、及び、読出用トランジスタTRMR,TRDRが接続されたワード線WLRが、第1の制御線CL1に相当する。
【0078】
検出用トランジスタTRMDは、例えば、ディプリーション型のn型MOS FETから構成され、ゲート電極への印加電圧に応じて、そのソース領域とドレイン領域との間の抵抗値が変わり、ビット線BLMに異なる電流値を有する電流を流すことができる。
【0079】
メモリセルMCへの情報(データ)の書き込み前の待機状態にあっては、ビット線BLM、参照ビット線BLD、第1の制御線CL1(ワード線WLW,WLR)、第3の制御線CL3、第4の制御線CL4がローレベルとなっている。また、メモリセルMCに書き込むべき情報(データ)に基づき、データ入出力部に相当するラッチ回路LTMは所定の電位をビット線BLMに出力できる状態となっており、データ入出力部に相当するダミーセル用ラッチ回路LTDは、データ「1」に相当する電位を参照ビット線BLDに出力できる状態となっている。尚、第2の制御線CL2はローレベルにあり、メモリセル電流供給回路CSM及びダミーセル電流供給回路CSDは、ビット線BLM及び参照ビット線BLDに接続されることはない。
【0080】
メモリセルMCへのデータ書き込みの開始時、第3の制御線CL3及び第4の制御線CL4をハイレベルとし、制御用トランジスタTRCNT−M及び制御用トランジスタTRCNT−Dをオン状態とすることで、ラッチ回路LTMをビット線BLMに接続し、ダミーセル用ラッチ回路LTDを参照ビット線BLDに接続する。これによって、ビット線BLM及び参照ビット線BLDは所定の電位となる。そして、ワード線WLWをハイレベルとし、書込用トランジスタTRMW,TRDWをオン状態とする。これによって、キャパシタ部CMには書き込むべき情報(データ)に依存した電荷が蓄積され、キャパシタ部CDにはデータ「1」に相当する電荷が蓄積される。その後、ワード線WLW、第3の制御線CL3、第4の制御線CL4をローレベルとし、書込用トランジスタTRMWをオフ状態とし、ビット線BLM及び参照ビット線BLDを0ボルトとする。
【0081】
メモリセルMCからの情報(データ)の読み出し前の待機状態にあっては、ビット線BLM、参照ビット線BLD、第1の制御線CL1(ワード線WLW,WLR)、第2の制御線CL2、第3の制御線CL3、第4の制御線CL4がローレベルとなっている。
【0082】
データ読み出し時、第2の制御線CL2をハイレベルとし、書込制御用トランジスタTRMS,TRDSをオン状態とする。これによって、メモリセル電流供給回路CSM及びダミーセル電流供給回路CSDが、ビット線BLM及び参照ビット線BLDに接続される。同時に、第1の制御線CL1をハイレベルとして、メモリセルMCをビット線BLMに接続し、ダミーセルDCを参照ビット線BLDに接続する。具体的には、ワード線WLRをハイレベルとし、読出用トランジスタTRMR,TRDRをオン状態とする。その結果、検出用トランジスタTRMDは、キャパシタ部CMに記憶された情報(データ)に依存して、オン状態あるいはオフ状態となる。メモリセルMCにデータ「1」が記憶されていたときには検出用トランジスタTRMDがオン状態となり、メモリセルMCに電流i1が流れ始める。一方、メモリセルMCにデータ「0」が記憶されていたときには検出用トランジスタTRMDがより弱い導通状態となり、メモリセルMCに電流i0(<i1)が流れ始める。一方、ダミーセルDCへは、常に、データ「1」が書き込まれている。それ故、検出用トランジスタTRDDはオン状態となり、ダミーセルDCに電流iREFが流れ始める。尚、参照ビット線BLDに電流iREFが流れるようにするためには、例えば、ダミーセルDCにおけるキャパシタ部CDの面積をメモリセルMCにおけるキャパシタ部CMの面積の約1/2に設定すればよい。
【0083】
このように、参照ビット線BLDに参照電流iREFが流れ始めるが、ダミーセルDCは接地されているので、参照ビット線BLDに流れ始めた参照電流iREFは減少し始める。そして、直ちに、ダミーセル電流供給回路CSDから、参照電流iREFに相当する電流が参照ビット線BLDに供給され、参照ビット線BLDに流れる電流は、参照電流iREFにバランスされる。言い換えれば、参照ビット線BLDに流れる電流はダミーセル電流供給回路CSDによって補償され、ダミーセル電流供給回路CSDから参照電流iREFと同じ値の電流が参照ビット線BLDに流れる。メモリセル電流供給回路CSMは、ダミーセル電流供給回路CSDが供給する電流(即ち、参照電流iREFに相当する電流)がミラーリングされた電流を、メモリセル電流供給回路CSMが接続されたビット線BLMに供給する。従って、メモリセルMCに記憶されたデータが「1」の場合には、ビット線BLMに電流i1が流れ始めるが、iREF<i1の関係にあるので、ビット線BLMの電荷が減少する結果、ビット線BLMの電位は0ボルトへと近づく。一方、メモリセルMCに記憶された情報(データ)が「0」の場合には、ビット線BLMに電流i0が流れ始めるが、iREF>i1の関係にあるので、ビット線BLMに電荷が蓄積される結果、ビット線BLMの電位は定電流供給源の出力電位(例えば、Vcc)へと近づく。このように、ビット線BLMの電位は、0ボルトあるいはVccへと大きく増幅される。そして、適切な時間経過後、第3の制御線CL3をハイレベルとして、制御用トランジスタTRCNT−Mをオン状態とすることで、係るビット線BLMの電位をデータ入出力部に相当するラッチ回路LTMでそのままラッチすれば、メモリセルMCに記憶された情報(データ)を読み出すことができる。尚、第4の制御線CL4はローレベルのままであり、参照ビット線BLDはダミーセル用ラッチ回路LTDに接続されることはない。
【0084】
その後、ワード線WLR、第2の制御線CL2、第3の制御線CL3、第4の制御線CL4をローレベルとし、ビット線BLM及び参照ビット線BLDを0ボルトとする。
【0085】
このように、実施の形態1の半導体記憶装置にあっては、メモリセルMCからの情報(データ)の読み出し時、ビット線BLM毎に、メモリセル電流供給回路CSM及びダミーセル部Dを備えるのみでよく、それ以外のデータ判定回路を必要としない。即ち、小さな回路規模で情報(データ)をセンスすることができる。更には、従来の技術と異なり、ビット線のイコライズやセンスアンプの活性化のタイミング操作が不要となり、その分、高速なデータ読み出しが可能となる。
【0086】
尚、このようなセンス方式で良好なセンス感度を得るためには、セル電流が飽和していることが望ましい。即ち、メモリセルMCのデータ記憶状態に従って、ビット線BLMの電位に拘わらず、一定のセル電流が流れることが望ましい。このような状態であれば、ビット線BLMの電位は、Vcc近くまで、あるいは又、0ボルト近くまで、速やかに増幅される。即ち、キャパシタ部CMとキャパシタ部CDとに蓄積された電荷の僅かな相違に基づき、メモリセルMCに記憶された情報(データ)を判定するために、十分大きな出力振幅をビット線BLMに与えることができる。実施の形態1にあっては、メモリセルMCには検出用トランジスタTRMDが備えられており、この検出用トランジスタTRMDを飽和領域で動作させることにより、このような状態を実現することができる。
【0087】
(実施の形態2)
実施の形態2の半導体記憶装置は、実施の形態1の半導体記憶装置の変形であり、第1’の構成に係る半導体記憶装置に関する。実施の形態2の半導体記憶装置の回路図を図3に示す。
【0088】
実施の形態2の半導体記憶装置にあっては、メモリセルMCとメモリセル電流供給回路CSMとの間のビット線の部分にはビット線電位制御トランジスタTRCMが配置されており、このビット線電位制御トランジスタTRCMの動作によって、メモリセルMCとビット線電位制御トランジスタTRCMとの間のビット線の部分BLM−Dの電位が制御される。また、ダミーセルDCとダミーセル電流供給回路CSDとの間の参照ビット線の部分には参照ビット線電位制御トランジスタTRCDが配置されており、この参照ビット線電位制御トランジスタTRCDの動作によって、ダミーセルDCと参照ビット線電位制御トランジスタTRCDとの間の参照ビット線の部分BLD−Dの電位が制御される。
【0089】
ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCDはn型MOS電界効果型トランジスタから構成されている。ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCDは、第5の制御線CL5によって制御される。そして、メモリセルMCに記憶された情報(データ)を読み出すとき、このn型MOS電界効果型トランジスタのゲート電極に印加される電圧VG(第5の制御線CL5の電位VG)は、例えば、メモリセル電流供給回路CSM及びダミーセル電流供給回路CSDの出力電位をVccとしたとき、限定するものではないが、(1/2)Vccに概ね等しい。ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCDの閾値電圧をVthとしたとき、メモリセルMCとビット線電位制御トランジスタTRCMとの間のビット線の部分BLM−Dの電位、あるいは又、ダミーセルDCと参照ビット線電位制御トランジスタTRCDとの間の参照ビット線の部分BLD−Dの電位は、メモリセルMCに記憶された情報(データ)を読み出すとき、最高でも(VG−Vth)までしか充電されない。
【0090】
メモリセルMCへの情報(データ)の書き込み前の待機状態にあっては、ビット線BLM、参照ビット線BLD、第1の制御線CL1(ワード線WLW,WLR)、第3の制御線CL3、第4の制御線CL4、第5の制御線CL5がローレベルとなっている。また、メモリセルMCに書き込むべき情報(データ)に基づき、ラッチ回路LTMは所定の電位をビット線BLMに出力できる状態となっており、ダミーセル用ラッチ回路LTDは、データ「1」に相当する電位を参照ビット線BLDに出力できる状態となっている。尚、第2の制御線CL2はローレベルにあり、メモリセル電流供給回路CSM及びダミーセル電流供給回路CSDは、ビット線BLM及び参照ビット線BLDに接続されることはない。
【0091】
メモリセルMCへのデータ書き込みの開始時、第3の制御線CL3及び第4の制御線CL4をハイレベルとし、第5の制御線CL5の電位を(Vcc+Vth)以上とし、制御用トランジスタTRCNT−M及び制御用トランジスタTRCNT−Dをオン状態とすることで、ラッチ回路LTMをビット線BLMに接続し、ダミーセル用ラッチ回路LTDを参照ビット線BLDに接続する。これによって、ビット線BLM及び参照ビット線BLDは所定の電位となる。そして、ワード線WLWをハイレベルとし、書込用トランジスタTRMW,TRDWをオン状態とする。これによって、キャパシタ部CMには書き込むべき情報(データ)に依存した電荷が蓄積され、キャパシタ部CDにはデータ「1」に相当する電荷が蓄積される。その後、ワード線WLW、第3の制御線CL3、第4の制御線CL4、第5の制御線CL5をローレベルとし、書込用トランジスタTRMWをオフ状態とし、ビット線BLM及び参照ビット線BLDを0ボルトとする。
【0092】
メモリセルMCからの情報(データ)の読み出し前の待機状態にあっては、ビット線BLM、参照ビット線BLD、第1の制御線CL1(ワード線WLW,WLR)、第2の制御線CL2、第3の制御線CL3、第4の制御線CL4、第5の制御線CL5がローレベルとなっている。
【0093】
データ読み出し時、第2の制御線CL2をハイレベルとし、第5の制御線CL5の電位をVGとし、書込制御用トランジスタTRMS,TRDSをオン状態とする。これによって、メモリセル電流供給回路CSM及びダミーセル電流供給回路CSDが、ビット線BLM及び参照ビット線BLDに接続される。同時に、第1の制御線CL1をハイレベルとして、メモリセルMCをビット線BLMに接続し、ダミーセルDCを参照ビット線BLDに接続する。具体的には、ワード線WLRをハイレベルとし、読出用トランジスタTRMR,TRDRをオン状態とする。その結果、検出用トランジスタTRMDは、キャパシタ部CMに記憶された情報(データ)に依存して、オン状態あるいはオフ状態となる。メモリセルMCにデータ「1」が記憶されていたときには検出用トランジスタTRMDがオン状態となり、メモリセルMCに電流i1が流れ始める。一方、メモリセルMCにデータ「0」が記憶されていたときには検出用トランジスタTRMDがより弱い導通状態となり、メモリセルMCに電流i0(<i1)が流れ始める。一方、ダミーセルDCへは、常に、データ「1」が書き込まれている。それ故、検出用トランジスタTRDDはオン状態となり、ダミーセルDCに電流iREFが流れ始める。尚、参照ビット線BLDに電流iREFが流れるようにするためには、例えば、ダミーセルDCにおけるキャパシタ部CDの面積をメモリセルMCにおけるキャパシタ部CMの面積の約1/2に設定すればよい。
【0094】
このように、参照ビット線BLDに参照電流iREFが流れ始めるが、ダミーセルDCは接地されているので、参照ビット線BLDに流れ始めた参照電流iREFは減少し始める。そして、直ちに、ダミーセル電流供給回路CSDから、参照電流iREFに相当する電流が参照ビット線BLDに供給され、参照ビット線BLDに流れる電流は、参照電流iREFにバランスされる。言い換えれば、参照ビット線BLDに流れる電流はダミーセル電流供給回路CSDによって補償され、ダミーセル電流供給回路CSDから参照電流iREFと同じ値の電流が参照ビット線BLDに流れる。メモリセル電流供給回路CSMは、ダミーセル電流供給回路CSDが供給する電流(即ち、参照電流iREFに相当する電流)がミラーリングされた電流を、メモリセル電流供給回路CSMが接続されたビット線BLMに供給する。従って、メモリセルMCに記憶されたデータが「1」の場合には、ビット線BLMに電流i1が流れ始めるが、iREF<i1の関係にあるので、ビット線BLMの電荷が減少する結果、ビット線BLMの電位は0ボルトへと近づく。一方、メモリセルMCに記憶された情報(データ)が「0」の場合には、ビット線BLMに電流i0が流れ始めるが、iREF>i1の関係にあるので、ビット線BLMに電荷が蓄積される結果、ビット線BLMの電位は定電流供給源の出力電位(例えば、Vcc)へと近づく。しかしながら、メモリセルMCとメモリセル電流供給回路CSMとの間のビット線の部分にはビット線電位制御トランジスタTRCMが配置されており、ビット線電位制御トランジスタTRCMのゲート電極に印加される電圧はVGであるが故に、メモリセルMCとビット線電位制御トランジスタTRCMとの間のビット線の部分BLM−Dの電位は、最高でも(VG−Vth)までしか充電されない。一方、ビット線電位制御トランジスタTRCMとメモリセル電流供給回路CSMとの間のビット線の部分BLM−Uの電位はVccへと近づく。このように、メモリセルMCとビット線電位制御トランジスタTRCMとの間のビット線の部分BLM−D以外の部分(より具体的には、ビット線電位制御トランジスタTRCMとデータ入出力部であるラッチ回路LTMとの間のビット線の部分BLM−U)における電位は、0ボルトあるいはVccへと大きく増幅される。そして、適切な時間経過後、第3の制御線CL3をハイレベルとして、制御用トランジスタTRCNT−Mをオン状態とすることで、係るビット線BLMの部分BLM−Uの電位をラッチ回路LTMでそのままラッチすれば、メモリセルMCに記憶された情報(データ)を読み出すことができる。尚、第4の制御線CL4はローレベルのままであり、参照ビット線BLDはダミーセル用ラッチ回路LTDに接続されることはない。
【0095】
その後、ワード線WLR、第2の制御線CL2、第3の制御線CL3、第4の制御線CL4、第5の制御線CL5をローレベルとし、ビット線BLM及び参照ビット線BLDを0ボルトとする。
【0096】
このように、実施の形態2の半導体記憶装置にあっても、メモリセルMCからの情報(データ)の読み出し時、ビット線BLM毎に、メモリセル電流供給回路CSM及びダミーセル部Dを備えるのみでよく、それ以外のデータ判定回路を必要としない。即ち、小さな回路規模で情報(データ)をセンスすることができる。更には、従来の技術と異なり、ビット線のイコライズやセンスアンプの活性化のタイミング操作が不要となり、その分、高速なデータ読み出しが可能となる。しかも、ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCDを設けることで、ビット線及び参照ビット線の増幅される部分を限定することができる結果、具体的には、メモリセルMCとビット線電位制御トランジスタTRCMとの間のビット線の部分BLM−D以外の部分(より具体的には、ビット線の部分BLM−U)、あるいは又、ダミーセルDCと参照ビット線電位制御トランジスタTRCDとの間の参照ビット線の部分BLD−D以外の部分(より具体的には、参照ビット線の部分BLD−U)が増幅される結果、負荷容量の減少を図ることができるので、ビット線や参照ビット線の増幅の高速化を図ることができるだけでなく、半導体記憶装置における消費電流の減少を図ることができる。
【0097】
(実施の形態3)
実施の形態3の半導体記憶装置は、実施の形態1の半導体記憶装置の変形であり、メモリセルMC及びダミーセルDCが、所謂ゲインセル型のクロスポイント型強誘電体型不揮発性半導体メモリセル(FERAM)から構成されている。
【0098】
実施の形態3の半導体記憶装置におけるメモリセルの回路図を図4に示し、メモリセルを構成する各種のトランジスタの模式的なレイアウトを図5に示し、不揮発性メモリの模式的な一部断面図を図6及び図7に示す。尚、図5において、各種のトランジスタの領域を点線で囲み、活性領域及び配線を実線で示し、ゲート電極あるいはワード線を一点鎖線で示した。また、図6に示すメモリセルの模式的な一部断面図は、図5の線A−Aに沿った模式的な一部断面図であり、図7に示すメモリセルの模式的な一部断面図は、図5の線B−Bに沿った模式的な一部断面図である。
【0099】
尚、メモリセル及びダミーセルの構成を除き、実施の形態3の半導体記憶装置の構成は、実施の形態1にて説明した半導体記憶装置の構成と同じとすることができるので、半導体記憶装置それ自体の詳細な説明は省略する。また、以下、メモリセルMCに関する説明を専ら行うが、ダミーセルDCも、基本的にはメモリセルMCと同じ構成を有する。
【0100】
実施の形態3の半導体記憶装置におけるメモリセルMCは、ビット線BLMと、書込用トランジスタTRMWと、J個(但し、J≧2であり、実施の形態3においては、J=8)のメモリセルユニットMCUJとJ本のプレート線PLJから構成されている。そして、各メモリセルユニットMCUJは、第1の電極21と強誘電体層22と第2の電極23とから成り、メモリセルMCを構成するメモリセルユニットMCUJの第1の電極21は、メモリセルMCにおいて共通であり、この共通の第1の電極(共通ノードCN)は、書込用トランジスタTRMWを介してビット線BLMに接続され、各メモリセルユニットMCUJを構成する第2の電極23はプレート線PLJに接続されている。メモリセルユニットMCUJは絶縁膜24によって被覆されている。尚、メモリセルMCを構成するメモリセルユニットの数(J)は8個に限定されず、一般には、J≧2を満足すればよく、2のべき数(J=2,4,8,16・・・)とすることが好ましい。
【0101】
更には、実施の形態3におけるメモリセルMCは、共通の第1の電極(共通ノードCN)の電位変化を検出し、該検出結果をビット線BLMに電流として伝達する信号検出回路を備えている。言い換えれば、検出用トランジスタTRMD、及び、読出用トランジスタTRMRを備えている。信号検出回路は、検出用トランジスタTRMD及び読出用トランジスタTRMRから構成されている。そして、検出用トランジスタTRMDの一端は接地され、他端は読出用トランジスタTRMRを介してビット線BLMに接続され、各メモリセルユニットMCUJに記憶された情報(データ)の読み出し時、読出用トランジスタTRMRが導通状態とされ、各メモリセルユニットMCUjに記憶された情報(データ)に基づき共通の第1の電極(共通ノードCN)に生じた電位により、検出用トランジスタTRMDの動作が制御される。
【0102】
即ち、メモリセルユニットMCUjに記憶された情報(データ)を読み出す際、メモリセルユニットMCUjは、直接、ビット線BLMを駆動する必要がない。従って、小さなメモリセルユニットMCUjでも大きな信号を得ることができ、微細化に適している。しかも、複数のメモリセルユニットMCUjで、読出用トランジスタTRMR、検出用トランジスタTRMD、及び、書込用トランジスタTRMWを共有するが故に、メモリセルMCの一層の縮小化を図ることができる。
【0103】
検出用トランジスタTRMDは、例えば、ディプリーション型のn型MOS FETから構成され、ゲート電極への印加電圧に応じて、そのソース領域とドレイン領域との間の抵抗値が変わり、ビット線BLMに異なる電流値を有する電流を流すことができる。
【0104】
具体的には、各種のトランジスタはMOS型FETから構成されており、書込用トランジスタTRMWの一方のソース/ドレイン領域は絶縁層16に形成されたコンタクトホール15を介してビット線BLMに接続され、他方のソース/ドレイン領域は、絶縁層16に形成された開口部17中に設けられた接続孔18を介して共通の第1の電極(共通ノードCN)に接続されている。また、検出用トランジスタTRMDの一方のソース/ドレイン領域は、接地線に接続され、他方のソース/ドレイン領域は、読出用トランジスタTRMRの一方のソース/ドレイン領域に接続されている。より具体的には、検出用トランジスタTRMDの他方のソース/ドレイン領域と読出用トランジスタTRMRの一方のソース/ドレイン領域とは、1つのソース/ドレイン領域を占めている。更には、読出用トランジスタTRMRの他方のソース/ドレイン領域はコンタクトホール15を介してビット線BLMに接続され、更に、共通の第1の電極(共通ノードCN、あるいは、書込用トランジスタTRMWの他方のソース/ドレイン領域)は、開口部17A中に設けられた接続孔18A、ワード線WLMDを介して検出用トランジスタTRMDのゲート電極に接続されている。また、書込用トランジスタTRMWのゲート電極に接続されたワード線WLW及び読出用トランジスタTRMRのゲート電極に接続されたワード線WLRは、ワード線デコーダ/ドライバWDに接続されている。一方、各プレート線PLJは、プレート線デコーダ/ドライバPDに接続されている。更には、ビット線BLMは、制御用トランジスタTRCNT−Mを介してラッチ回路LTMに接続されている。尚、ワード線WLW及びワード線WLRが、図1における第1の制御線CL1に相当する。また、図4においては、メモリセルMCのみを示すが、全体の回路図は、実質的に図1に示したと同じである。尚、参照番号10は半導体基板を示し、参照番号11は素子分離領域を示し、参照番号12はゲート絶縁膜を示し、参照番号13はゲート電極を示し、参照番号14はソース/ドレイン領域を示す。
【0105】
先ず、実施の形態3の半導体記憶装置におけるメモリセルMCへの情報(データ)の書き込み動作を、以下、説明する。尚、一例として、プレート線PL1に接続されたメモリセルユニットMCU1に情報(データ)を書き込むものとする。図8に動作波形を示す。尚、図8及び後述する図9中、括弧内の数字は、以下に説明する工程の番号と対応している。ダミーセルDCを構成するダミーセルユニットには、常に、データ「1」を書き込むものとするが、ダミーセルユニットへのデータ書込動作は、実質的にメモリセルユニットへの情報(データ)の書込動作と同様とすることができるので、その説明は省略する。更には、メモリセルユニット及びダミーセルユニットへの情報(データ)の書込動作は、FERAMに特有の動作を除き、実質的に実施の形態1にて説明したメモリセル及びダミーセルへのデータ書込動作と同様とすることができるので、以下、FERAMに特有の動作を専ら説明する。
【0106】
(1A)待機状態では、ビット線BLM、全制御線、全プレート線が0ボルトとなっている。更には、共通ノードCNも0ボルトで浮遊状態となっている。
【0107】
(2A)データ書き込みの開始時、選択プレート線PL1の電位をVccとし、非選択プレート線PLk(k=2,3・・・8)の電位を(1/2)Vccとする。これによって、浮遊状態の共通ノードCNの電位は、プレート線PLJとのカップリングにより、概ね(1/2)Vcc近傍まで上昇する。また、選択メモリセルユニットにデータ「1」を書き込む場合には、ビット線BLMの電位をVccとし、データ「0」を書き込む場合には、ビット線BLMの電位を0ボルトとする。
【0108】
(3A)その後、書込用トランジスタTRMWをオン状態とする。これによって、共通ノードCNの電位は、選択メモリセルユニットにデータ「1」を書き込む場合には、Vccとなり、データ「0」を書き込む場合には、0ボルトとなる。尚、選択プレート線PL1にはVccが印加された状態にあるので、共通ノードCNの電位が0ボルトの場合、選択メモリセルユニットにデータ「0」が書き込まれる。一方、共通ノードCNの電位がVccの場合、選択メモリセルユニットには何ら情報(データ)が書き込まれない。
【0109】
(4A)次いで、選択プレート線PL1の電位を0ボルトとする。共通ノードCNの電位がVccの場合、選択メモリセルユニットにデータ「1」が書き込まれる。選択メモリセルユニットに既にデータ「0」が書き込まれている場合には、選択メモリセルユニットに何ら変化は生じない。
【0110】
(5A)その後、ビット線BLMを0ボルトと印加する。
【0111】
(6A)更に、非選択プレート線PLkを0ボルトとし、書込用トランジスタTRMWをオフ状態とする。
【0112】
他のメモリセルユニットMCUj(j=2,3・・・8)に情報(データ)を書き込む場合には、同様の操作を繰り返す。このような書き込み動作においては、非選択メモリセルユニットMCUkに(±1/2)Vccのディスターブが発生するが、Vccの値を適切に設定することによって、非選択メモリセルユニットMCUkにおける情報(データ)の破壊を確実に防止することができる。
【0113】
次に、実施の形態3の半導体記憶装置におけるメモリセルMCから情報(データ)を読み出し、情報(データ)を再書き込みする動作を、以下、説明する。尚、一例として、プレート線PL1に接続されたメモリセルユニットMCU1から情報(データ)を読み出し、情報(データ)を再書き込みするものとする。図9に動作波形を示す。尚、メモリセルユニット及びダミーセルユニットからの情報(データ)の読出動作は、FERAMに特有の動作を除き、実質的に実施の形態1にて説明したメモリセル及びダミーセルからのデータ読出動作と同様とすることができるので、以下、FERAMに特有の動作を専ら説明する。
【0114】
(1B)待機状態では、ビット線、全制御線、全プレート線が0ボルトとなっている。更には、共通ノードCNも0ボルトで浮遊状態となっている。
【0115】
(2B)データ読み出し時、選択プレート線PL1にVccを印加する。このとき、選択メモリセルユニットMCU1にデータ「1」が記憶されていれば、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、共通ノードCNの電位が上昇する。一方、選択メモリセルユニットMCU1にデータ「0」が記憶されていれば、強誘電体層に分極反転が生ぜず、共通ノードCNの電位は殆ど上昇しない。即ち、共通ノードCNは、非選択メモリセルユニットの強誘電体層を介して複数の非選択プレート線PLkにカップリングされているので、共通ノードCNの電位は0ボルトに比較的近いレベルに保たれる。このようにして、選択メモリセルユニットMCU1に記憶された情報(データ)に依存して共通ノードCNの電位に変化が生じる。従って、選択メモリセルユニットの強誘電体層には、分極反転に十分な電界を与えることができる。
【0116】
(3B)次に、読出用トランジスタTRMRをオン状態とする。一方、選択メモリセルユニットMCU1に記憶された情報(データ)に基づき共通の第1の電極(共通ノードCN)に生じた電位により、検出用トランジスタTRMDの動作が制御される。具体的には、選択メモリセルユニットMCU1に記憶された情報(データ)に基づき共通の第1の電極(共通ノードCN)に高い電位が生じれば、検出用トランジスタTRMDは導通状態となり、メモリセルMCに電流i1が流れ始める。一方、選択メモリセルユニットMCU1に記憶された情報(データ)に基づき共通の第1の電極(共通ノードCN)に低い電位が生じれば、検出用トランジスタTRMDはより弱い導通状態となり、メモリセルMCに電流i0(<i1)が流れ始める。そして、メモリセル電流供給回路CSM及びダミーセル部Dの動作により、ビット線BLMの電位は0ボルト又はVccに近づく。
【0117】
(4B)次いで、読出用トランジスタTRMRをオフ状態とする。そして、ビット線BLMの電位をビット線BLMに接続されたラッチ回路LTMにてラッチし、情報(データ)の読み出し動作を完了する。
【0118】
以上の動作によって、選択メモリセルユニットに記憶されていた情報(データ)が一旦破壊されてしまうので、情報(データ)の再書き込み動作を行う。
【0119】
(5B)そのために、先ず、ビット線BLMを充放電させ、ラッチ回路LTMからビット線BLMにVcc又は0ボルトを印加する。
【0120】
(6B)次いで、非選択プレート線PLk(k=2,3・・・8)の電位を(1/2)Vccとする。
【0121】
(7B)その後、書込用トランジスタTRMWをオン状態とする。これによって、共通ノードCNの電位はビット線BLMの電位と等しくなる。即ち、選択メモリセルユニットMCU1に記憶されていた情報(データ)が「1」の場合には、共通ノードCNの電位はVccとなり、選択メモリセルユニットMCU1に記憶されていた情報(データ)が「0」の場合には、共通ノードCNの電位は0ボルトとなる。選択プレート線PL1の電位はVccのままであるが故に、共通ノードCNの電位が0ボルトの場合、選択メモリセルユニットMCU1にはデータ「0」が再書き込みされる。
【0122】
(8B)次に、選択プレート線PL1の電位を0ボルトとする。これによって、選択メモリセルユニットMCU1に記憶されていた情報(データ)が「1」の場合には、共通ノードCNの電位がVccであるが故に、データ「1」が再書き込みされる。選択メモリセルユニットMCU1にデータ「0」が既に再書き込みされていた場合には、選択メモリセルユニットMCU1に変化は生じない。
【0123】
(9B)その後、ビット線BLMを0ボルトとする。
【0124】
(10B)最後に、非選択プレート線PLkを0ボルトとし、書込用トランジスタTRMWをオフ状態とする。
【0125】
他のメモリセルMCj(j=2,3・・・8)から情報(データ)を読み出し、情報(データ)を再書き込みする場合には、同様の操作を繰り返す。
【0126】
ダミーセルDCも、メモリセルMCと同じ構造を有し、同じ動作をする。ダミーセルユニットには、常に、データ「1」を書き込む。尚、ダミーセルDCに電流iREFが流れるようにするためには、例えばダミーセルDCの共通ノードに非動作の寄生キャパシタを追加して駆動負荷を増加させ、それによって検出用トランジスタTRDDのゲート電極に加わる信号(電圧)を小さく(低く)すればよい。
【0127】
このように、実施の形態3の半導体記憶装置にあっても、メモリセルMCからの情報(データ)の読み出し時、ビット線BLM毎に、メモリセル電流供給回路CSM及びダミーセル部Dを備えるのみでよく、それ以外のデータ判定回路を必要としない。即ち、小さな回路規模で情報(データ)をセンスすることができる。更には、従来の技術と異なり、ビット線のイコライズやセンスアンプの活性化のタイミング操作が不要となり、その分、高速なデータ読み出しが可能となる。
【0128】
しかも、メモリセルMCのデータ記憶状態に従って、ビット線BLMの電位に拘わらず、一定のセル電流が流れるので、ビット線BLMの電位は、Vcc近くまで、あるいは又、0ボルト近くまで、速やかに増幅される。即ち、メモリセルユニットMCUとダミーセルユニットとに蓄積された電荷の僅かな相違に基づき、メモリセルユニットMCUに記憶された情報(データ)を判定するために、十分大きな出力振幅をビット線BLMに与えることができる。実施の形態3にあっても、メモリセルMCには検出用トランジスタTRMDが備えられており、この検出用トランジスタTRMDを飽和領域で動作させることにより、このような状態を実現することができる。
【0129】
尚、実施の形態3にて説明した半導体記憶装置に、実施の形態2にて説明した半導体記憶装置の構成を適用することもできる。
【0130】
(実施の形態4)
実施の形態4は、実施の形態1の変形であり、更に詳しくは、第1Bの構成に係る半導体記憶装置に関する。実施の形態4の半導体記憶装置の回路図を図10に示す。尚、実施の形態4の半導体記憶装置におけるメモリセル及びダミーセルの構成は、実施の形態1あるいは実施の形態3にて説明したメモリセル及びダミーセルの構成と同様とすることができるので、詳細な説明は省略する。以下に説明する実施の形態6、実施の形態8、実施の形態10、実施の形態12、実施の形態14、実施の形態16、実施の形態18、実施の形態20、実施の形態22、実施の形態24、実施の形態25においても同様である。また、実施の形態4の半導体記憶装置におけるメモリセル及びダミーセルの書込動作、読出動作は、実施の形態1あるいは実施の形態3にて説明したメモリセル及びダミーセルの書込動作、読出動作と同様とすることができるので、詳細な説明は省略する。以下に説明する実施の形態6、実施の形態8、実施の形態10、実施の形態12、実施の形態14、実施の形態16、実施の形態18、実施の形態20、実施の形態22、実施の形態24、実施の形態25においても同様である。
【0131】
実施の形態4の半導体記憶装置は、P個(但し、P≧2)のメモリセル部Mp(ここで、p=1,2・・・P)を有する。そして、各メモリセル部Mpを構成するメモリセルMCp、及び、ダミーセルDCは、同一ロウアドレス上に配置されている。具体的には、各メモリセル部Mpを構成するメモリセルMCp、及び、ダミーセルDCの動作は、同じ第1の制御線CL1によって制御される。
【0132】
そして、メモリセルMCpに記憶された情報(データ)を読み出すとき、ダミーセル電流供給回路CSDは、参照電流iREFに相当する電流を参照ビット線BLDに供給する。一方、各メモリセル電流供給回路CSM−pは、ダミーセル電流供給回路CSDが供給する電流(参照電流iREFに相当する電流)がミラーリングされた電流を、各メモリセル電流供給回路CSM−pが接続されたビット線BLM−pに供給する。
【0133】
実施の形態1あるいは実施の形態3において説明した半導体記憶装置にあっては、ビット線BLMと参照ビット線BLDとは、負荷容量を均等にする必要がない。従って、実施の形態4の半導体記憶装置のように、1つの参照ビット線BLDを複数のビット線BLM−pで(即ち、複数のメモリセル部Mpで)共有することが可能となる。実施の形態4の半導体記憶装置においては、このような構成とすることで、半導体記憶装置の面積を減少させることができるし、ダミーセルへのアクセス頻度を抑制することが可能となり、ダミーセルの過度の疲労劣化を防止することができる。尚、各メモリセルMCp(MC1,MC2・・・MCP)に記憶された情報(データ)は、一括して読み出される。
【0134】
(実施の形態5)
実施の形態5の半導体記憶装置は、実施の形態4の半導体記憶装置の変形であり、第1B’の構成に係る半導体記憶装置に関する。実施の形態5の半導体記憶装置の回路図を図11に示す。尚、実施の形態5の半導体記憶装置におけるメモリセル及びダミーセルの構成は、実施の形態2あるいは実施の形態3にて説明したメモリセル及びダミーセルの構成と同様とすることができるので、詳細な説明は省略する。以下に説明する実施の形態7、実施の形態9、実施の形態11、実施の形態13、実施の形態15、実施の形態17、実施の形態19、実施の形態21、実施の形態23、実施の形態26においても同様である。また、実施の形態4の半導体記憶装置におけるメモリセル及びダミーセルの書込動作、読出動作は、実施の形態2あるいは実施の形態3にて説明したメモリセル及びダミーセルの書込動作、読出動作と同様とすることができるので、詳細な説明は省略する。以下に説明する実施の形態7、実施の形態9、実施の形態11、実施の形態13、実施の形態15、実施の形態17、実施の形態19、実施の形態21、実施の形態23、実施の形態26においても同様である。
【0135】
実施の形態5の半導体記憶装置にあっては、各メモリセル部Mpにおいて、メモリセルMCpとメモリセル電流供給回路CSM−pとの間のビット線の部分にはビット線電位制御トランジスタTRCM−pが配置されており、このビット線電位制御トランジスタTRCM−pの動作によって、メモリセルMCpとビット線電位制御トランジスタTRCM−pとの間のビット線の部分BLM−p−Dの電位が制御される。一方、ダミーセルDCとダミーセル電流供給回路CSDとの間の参照ビット線の部分には参照ビット線電位制御トランジスタTRCDが配置されており、この参照ビット線電位制御トランジスタTRCDの動作によって、ダミーセルDCと参照ビット線電位制御トランジスタTRCDとの間の参照ビット線の部分BLD−Dの電位が制御される。
【0136】
ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCDは、第5の制御線CL5によって制御される。そして、メモリセルMCpに記憶された情報(データ)を読み出すとき、ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCDのゲート電極に印加される電圧VG(第5の制御線CL5の電位VG)は、例えば、メモリセル電流供給回路CSM−p及びダミーセル電流供給回路CSDの出力電位をVccとしたとき、限定するものではないが、(1/2)Vccに概ね等しい。
【0137】
(実施の形態6)
実施の形態6も、実施の形態1の変形であり、更に詳しくは、第1Cの構成に係る半導体記憶装置に関する。実施の形態6の半導体記憶装置の回路図を図12に示す。
【0138】
実施の形態6の半導体記憶装置は、P個(但し、P≧2)のメモリセル部Mp(ここで、p=1,2・・・P)、及び、L個(但し、L≧2)のダミーセル部Dl(ここで、l=1,2・・・Lであり、実施の形態6にあっては、L=2)を有する。そして、各メモリセル部Mpを構成するメモリセルMCp、及び、各ダミーセル部Dl(D1,D2)を構成するダミーセルDCl(DC1,DC2)は、同一ロウアドレス上に配置されている。具体的には、各メモリセル部Mpを構成するメモリセルMCp、及び、各ダミーセル部Dl(D1,D2)を構成するダミーセルDCl(DC1,DC2)の動作は、同じ第1の制御線CL1によって制御される。
【0139】
そして、メモリセルMCpに記憶された情報(データ)を読み出すとき、各ダミーセル部Dlを構成するダミーセル電流供給回路CSD−l(CSD−1,CSD−2)は、参照電流iREF−l(iREF−1及びiREF−2)に相当する電流を各ダミーセル部Dlを構成する参照ビット線BLD−l(BLD−1,BLD−2)に供給する。一方、各メモリセル電流供給回路CSM−pは、各ダミーセル電流供給回路CSD−lが供給する電流[参照電流iREF−l及びiREF−2に相当する電流]が平均化された電流[(iREF−1+iREF−2)/2に相当する電流iREF−AVE]がミラーリングされた電流を、各メモリセル電流供給回路CSM−pが接続されたビット線BLM−pに供給する。尚、L個のダミーセル部Dlは、基本的に同じ参照電流を参照ビット線BLD−lに流すように設計されている。
【0140】
実施の形態6の半導体記憶装置にあっては、実施の形態4の半導体記憶装置において説明した利点を有するのみならず、複数のダミーセル部Dlを有するが故に、ダミーセル電流供給回路CSD−lが供給する電流が平均化される結果、ダミーセル電流供給回路CSD−lが供給する電流のばらつきを抑制することができ、ダミーセル電流供給回路全体が供給する電流が安定化する。そして、各メモリセル電流供給回路CSM−pは、係るダミーセル電流供給回路CSD−lが供給する電流が平均化された電流がミラーリングされた電流を、各メモリセル電流供給回路CSM−pが接続されたビット線BLM−pに供給するので、各メモリセル電流供給回路CSM−pが接続されたビット線BLM−pに供給される電流の一層の安定化を図ることができる。尚、各メモリセルMCp(MC1,MC2・・・MCP)に記憶された情報(データ)は、一括して読み出される。
【0141】
(実施の形態7)
実施の形態7の半導体記憶装置は、実施の形態6の半導体記憶装置の変形であり、第1C’の構成に係る半導体記憶装置に関する。実施の形態7の半導体記憶装置の回路図を図13に示す。実施の形態7の半導体記憶装置にあっては、各メモリセル部Mpにおいて、メモリセルMCpとメモリセル電流供給回路CSpとの間のビット線の部分にはビット線電位制御トランジスタTRCM−pが配置されており、このビット線電位制御トランジスタTRCM−pの動作によって、メモリセルMCpとビット線電位制御トランジスタTRCM−pとの間のビット線の部分BLM−p−Dの電位が制御される。一方、各ダミーセル部Dlにおいて、ダミーセルDClとダミーセル電流供給回路CSD−lとの間の参照ビット線の部分には参照ビット線電位制御トランジスタTRCD−lが配置されており、参照ビット線電位制御トランジスタTRCD−lの動作によって、ダミーセルDClと参照ビット線電位制御トランジスタTRCD−lとの間の参照ビット線の部分BLD−l−Dの電位が制御される。
【0142】
ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCD−lは、第5の制御線CL5によって制御される。そして、メモリセルMCpに記憶された情報(データ)を読み出すとき、ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCD−lのゲート電極に印加される電圧VG(第5の制御線CL5の電位VG)は、例えば、メモリセル電流供給回路CSM−p及びダミーセル電流供給回路CSD−lの出力電位をVccとしたとき、限定するものではないが、(1/2)Vccに概ね等しい。
【0143】
(実施の形態8)
実施の形態8も、実施の形態1の変形であり、更に詳しくは、第1Dの構成に係る半導体記憶装置に関する。実施の形態8の半導体記憶装置の回路図を図14に示す。
【0144】
実施の形態8の半導体記憶装置においては、ダミーセル部は、第1のダミーセル部DH、及び、第2のダミーセル部DLから構成されている。
【0145】
そして、第1のダミーセル部DHは、
(a−1)第1の参照ビット線BLD−H、
(a−2)第1の参照ビット線BLD−Hに接続され、メモリセルMCに記憶された2値情報(2値データ)の一方(例えばデータ「1」)に相当する第1の参照電流iREF−Hを第1の参照ビット線BLD−Hに流す第1のダミーセルDCH、及び、
(a−3)第1の参照ビット線BLD−Hに接続され、第1の参照ビット線BLD−Hに電流を供給する第1のダミーセル電流供給回路CSD−H、
から成る。
【0146】
一方、第2のダミーセル部DLは、
(b−1)第2の参照ビット線BLD−L、
(b−2)第2の参照ビット線BLD−Lに接続され、メモリセルMCに記憶された2値情報(2値データ)の他方(例えばデータ「0」)に相当する第2の参照電流iREF−Lを第2の参照ビット線BLD−Lに流す第2のダミーセルDCL、及び、
(b−3)第2の参照ビット線BLD−Lに接続され、第2の参照ビット線BLD−Lに電流を供給する第2のダミーセル電流供給回路CSD−L、
から成る。
【0147】
ここで、メモリセル部Mを構成するメモリセルMC、第1のダミーセルDCH、及び、第2のダミーセルDCLは、同一ロウアドレス上に配置されている。具体的には、メモリセル部Mを構成するメモリセルMC、第1のダミーセルDCH、及び、第2のダミーセルDCLの動作は、同じ第1の制御線CL1によって制御される。
【0148】
そして、メモリセルMCに記憶された情報(データ)を読み出すとき、第1のダミーセル電流供給回路CSD−Hは、第1の参照電流iREF−Hに相当する電流を第1の参照ビット線BLD−Hに供給し、且つ、第2のダミーセル電流供給回路CSD−Lは、第2の参照電流iREF−Lに相当する電流を第2の参照ビット線BLD−Lに供給する。一方、メモリセル電流供給回路CSMは、第1のダミーセル電流供給回路CSD−Hが供給する電流[第1の参照電流iREF−Hに相当する電流]と第2のダミーセル電流供給回路CSD−Lが供給する電流(第2の参照電流iREF−Lに相当する電流)とが平均化された電流[(iREF−H+iREF−L)/2に相当する電流iREF−AVE]がミラーリングされた電流を、メモリセル電流供給回路CSMが接続されたビット線BLMに供給する。
【0149】
ここで、第1の参照電流iREF−Hは、メモリセルに記憶された情報(データ)が「1」の場合にビット線に流れる電流i1に概ね等しく、第2の参照電流iREF−Lは、メモリセルに記憶された情報(データ)が「0」の場合にビット線に流れる電流i0に概ね等しい。
【0150】
尚、第1のダミーセルDCH及び第2のダミーセルDCLに、それぞれ、データ「1」及びデータ「0」を書き込むために、第1の参照ビット線BLD−Hと第2の参照ビット線BLD−Lとの間には、書込制御用トランジスタが設けられている。尚、図では、この書込制御用トランジスタを四角印の中に「SW」を記入した符号で表す。書込制御用トランジスタをオフ状態とし、第1の参照ビット線BLD−Hと第2の参照ビット線BLD−Lとを切り離すことで、第1のダミーセルDCH及び第2のダミーセルDCLに、それぞれ、データ「1」及びデータ「0」を書き込むことができる。
が設けられている。
【0151】
実施の形態8に係る半導体記憶装置においては、第1のダミーセル部DH及び第2のダミーセル部DLを有し、ダミーセル電流供給回路CSD−H,D−Lが供給する電流iREF−H,iREF−Lが平均化される結果、メモリセル電流供給回路CSMは、ダミーセル電流供給回路CSD−H,D−Lが供給する平均化された電流[(iREF−H+iREF−L)/2に相当する電流iREF−AVE]がミラーリングされた電流を、メモリセル電流供給回路CSMが接続されたビット線BLMに供給するので、ビット線BLMに供給される電流の一層の安定化を図ることができる。しかも、第1のダミーセル部DH及び第2のダミーセル部DLを構成する第1のダミーセルDCH及び第2のダミーセルDCLは、メモリセルと全く同じサイズ、構成とすることができるので、概ね(i1+i0)/2に等しい参照電流iREFを供給するダミーセル部の設計よりも容易であるし、容易に製造することができる。更には、セルアレイをそのままワード線方向に延長するだけで第1のダミーセル部DH及び第2のダミーセル部DLを構築でき、レイアウト上の整合性が良い。しかも、参照電流iREF−AVEが、概ね(i1+i0)/2に等しく設定されるので、動作マージンの確保が容易である。
【0152】
(実施の形態9)
実施の形態9の半導体記憶装置は、実施の形態8の半導体記憶装置の変形であり、第1D’の構成に係る半導体記憶装置に関する。実施の形態9の半導体記憶装置の回路図を図15に示す。実施の形態9の半導体記憶装置にあっては、メモリセルMCとメモリセル電流供給回路CSMとの間のビット線の部分にはビット線電位制御トランジスタTRCMが配置されており、このビット線電位制御トランジスタTRCMの動作によって、メモリセルMCとビット線電位制御トランジスタTRCMとの間のビット線の部分BLM−Dの電位が制御される。一方、第1のダミーセル部DHにおいて、第1のダミーセルDCHと第1のダミーセル電流供給回路CSD−Hとの間の第1の参照ビット線の部分には第1の参照ビット線電位制御トランジスタTRCD−Hが配置されており、この第1の参照ビット線電位制御トランジスタTRCD−Hの動作によって、第1のダミーセルDCHと第1の参照ビット線電位制御トランジスタTRCD−Hとの間の第1の参照ビット線の部分BLD−H−Dの電位が制御される。また、第2のダミーセル部DLにおいて、第2のダミーセルDCLと第2のダミーセル電流供給回路CSD−Lとの間の第2の参照ビット線の部分には第2の参照ビット線電位制御トランジスタTRCD−Lが配置されており、この第2の参照ビット線電位制御トランジスタTRCD−Lの動作によって、第2のダミーセルDCLと第2の参照ビット線電位制御トランジスタTRCD−Lとの間の第2の参照ビット線の部分BLD−L−Dの電位が制御される。
【0153】
ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCD−H,TRCD−Lは、第5の制御線CL5によって制御される。そして、メモリセルMCpに記憶された情報(データ)を読み出すとき、ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCD−H,TRCD−Lのゲート電極に印加される電圧VG(第5の制御線CL5の電位VG)は、例えば、メモリセル電流供給回路CSM及びダミーセル電流供給回路CSD−H,CSD−Lの出力電位をVccとしたとき、限定するものではないが、(1/2)Vccに概ね等しい。
【0154】
(実施の形態10)
実施の形態10も、実施の形態1の変形であり、更に詳しくは、第1Eの構成に係る半導体記憶装置に関する。実施の形態10の半導体記憶装置の回路図を図16に示す。
【0155】
実施の形態10の半導体記憶装置は、P個(但し、P≧2)のメモリセル部Mp(ここで、p=1,2・・・P)を有し、実施の形態10の半導体記憶装置においては、ダミーセル部は、第1のダミーセル部DH、及び、第2のダミーセル部DLから構成されている。
【0156】
そして、第1のダミーセル部DHは、
(a−1)第1の参照ビット線BLD−H、
(a−2)第1の参照ビット線BLD−Hに接続され、メモリセルMCpに記憶された2値情報(2値データ)の一方(例えばデータ「1」)に相当する第1の参照電流iREF−Hを第1の参照ビット線BLD−Hに流す第1のダミーセルDCH、及び、
(a−3)第1の参照ビット線BLD−Hに接続され、第1の参照ビット線BLD−Hに電流を供給する第1のダミーセル電流供給回路CSD−H、
から成る。
【0157】
一方、第2のダミーセル部DLは、
(b−1)第2の参照ビット線BLD−L、
(b−2)第2の参照ビット線BLD−Lに接続され、メモリセルMCpに記憶された2値情報(2値データ)の他方(例えばデータ「0」)に相当する第2の参照電流iREF−Lを第2の参照ビット線BLD−Lに流す第2のダミーセルDCL、及び、
(b−3)第2の参照ビット線BLD−Lに接続され、第2の参照ビット線BLD−Lに電流を供給する第2のダミーセル電流供給回路CSD−L、
から成る。
【0158】
ここで、各メモリセル部Mpを構成するメモリセルMCp、第1のダミーセルDCH、及び、第2のダミーセルDCLは、同一ロウアドレス上に配置されている。具体的には、各メモリセル部Mpを構成するメモリセルMCp、第1のダミーセルDCH、及び、第2のダミーセルDCLの動作は、同じ第1の制御線CL1によって制御される。
【0159】
そして、メモリセルMCpに記憶された情報(データ)を読み出すとき、第1のダミーセル電流供給回路CSD−Hは、第1の参照電流iREF−Hに相当する電流を第1の参照ビット線BLD−Hに供給し、且つ、第2のダミーセル電流供給回路CSD−Lは、第2の参照電流iREF−Lに相当する電流を第2の参照ビット線BLD−Lに供給する。一方、各メモリセル電流供給回路CSM−pは、第1のダミーセル電流供給回路CSD−Hが供給する電流[第1の参照電流iREF−Hに相当する電流]と第2のダミーセル電流供給回路CSD−Lが供給する電流[第2の参照電流iREF−Lに相当する電流]とが平均化された電流[(iREF−H+iREF−L)/2に相当する電流iREF−AVE]がミラーリングされた電流を、各メモリセル電流供給回路CSM−pが接続されたビット線BLM−pに供給する。
【0160】
尚、第1のダミーセルDCH及び第2のダミーセルDCLに、それぞれ、データ「1」及びデータ「0」を書き込むために、第1の参照ビット線BLD−Hと第2の参照ビット線BLD−Lとの間には、書込制御用トランジスタが設けられている。尚、図では、この書込制御用トランジスタを四角印の中に「SW」を記入した符号で表す。書込制御用トランジスタをオフ状態とし、第1の参照ビット線BLD−Hと第2の参照ビット線BLD−Lとを切り離すことで、第1のダミーセルDCH及び第2のダミーセルDCLに、それぞれ、データ「1」及びデータ「0」を書き込むことができる。
【0161】
このような実施の形態10に係る半導体記憶装置は、実施の形態4及び実施の形態8に係る半導体記憶装置において説明した利点を有する。そして、各メモリセルMCp(MC1,MC2・・・MCP)に記憶された情報(データ)は、一括して読み出される。
【0162】
(実施の形態11)
実施の形態11の半導体記憶装置は、実施の形態10の半導体記憶装置の変形であり、第1E’の構成に係る半導体記憶装置に関する。実施の形態11の半導体記憶装置の回路図を図17に示す。実施の形態11の半導体記憶装置にあっては、各メモリセル部Mpにおいて、メモリセルMCpとメモリセル電流供給回路CSM−pとの間のビット線の部分にはビット線電位制御トランジスタTRCM−pが配置されており、このビット線電位制御トランジスタTRCM−pの動作によって、メモリセルMCpとビット線電位制御トランジスタTRCM−pとの間のビット線の部分BLM−p−Dの電位が制御される。一方、第1のダミーセル部DHにおいて、第1のダミーセルDCHと第1のダミーセル電流供給回路CSD−Hとの間の第1の参照ビット線の部分には第1の参照ビット線電位制御トランジスタTRCD−Hが配置されており、この第1の参照ビット線電位制御トランジスタTRCD−Hの動作によって、第1のダミーセルDCHと第1の参照ビット線電位制御トランジスタTRCD−Hとの間の第1の参照ビット線の部分BLD−H−Dの電位が制御される。また、第2のダミーセル部DLにおいて、第2のダミーセルDCLと第2のダミーセル電流供給回路CSD−Lとの間の第2の参照ビット線の部分には第2の参照ビット線電位制御トランジスタTRCD−Lが配置されており、この第2の参照ビット線電位制御トランジスタTRCD−Lの動作によって、第2のダミーセルDCLと第2の参照ビット線電位制御トランジスタTRCD−Lとの間の第2の参照ビット線の部分BLD−L−Dの電位が制御される。
【0163】
ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCD−H,TRCD−Lは、第5の制御線CL5によって制御される。そして、メモリセルMCpに記憶された情報(データ)を読み出すとき、ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCD−H,TRCD−Lのゲート電極に印加される電圧VG(第5の制御線CL5の電位VG)は、例えば、メモリセル電流供給回路CSM−p及びダミーセル電流供給回路CSD−H,CSD−Lの出力電位をVccとしたとき、限定するものではないが、(1/2)Vccに概ね等しい。
【0164】
(実施の形態12)
実施の形態12も、実施の形態1の変形であり、更に詳しくは、第1Fの構成に係る半導体記憶装置に関する。実施の形態12の半導体記憶装置の回路図を図18に示す。
【0165】
実施の形態12の半導体記憶装置にあっては、メモリセル部Mは、Q個(但し、Q≧2)のメモリセルMCq(ここで、q=1,2・・・Q)を有する。そして、各メモリセルMCq、及び、ダミーセルDCは、異なるロウアドレス上に配置されている。具体的には、各メモリセルMCqの動作は制御線CLM−qによって制御され、ダミーセルDCの動作は制御線CLDによって制御される。
【0166】
このような実施の形態12に係る半導体記憶装置により、複数のメモリセルMCqで1つのダミーセルDCを共有することができるが故に、半導体記憶装置の面積を減少させることができる。尚、メモリセルMCq(MC1,MC2・・・MCQ)に記憶された情報(データ)を、ランダムにあるいは又シーケンシャルに読み出すことができる。
【0167】
(実施の形態13)
実施の形態13の半導体記憶装置は、実施の形態12の半導体記憶装置の変形である。実施の形態13の半導体記憶装置の回路図を図19に示す。実施の形態13の半導体記憶装置にあっては、Q個のメモリセルMCQによってメモリセルユニットMCUが構成され、メモリセルユニットMCUとメモリセル電流供給回路CSMとの間のビット線の部分にはビット線電位制御トランジスタTRCMが配置されており、このビット線電位制御トランジスタTRCMの動作によって、メモリセルユニットMCUとビット線電位制御トランジスタTRCMとの間のビット線の部分BLM−Dの電位が制御される。一方、ダミーセルDCとダミーセル電流供給回路CSDとの間の参照ビット線の部分には参照ビット線電位制御トランジスタTRCDが配置されており、この参照ビット線電位制御トランジスタTRCDの動作によって、ダミーセルDCと参照ビット線電位制御トランジスタTRCDとの間の参照ビット線の部分BLD−Dの電位が制御される。
【0168】
ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCDは、第5の制御線CL5によって制御される。そして、メモリセルMCqに記憶された情報(データ)を読み出すとき、ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCDのゲート電極に印加される電圧VG(第5の制御線CL5の電位VG)は、例えば、メモリセル電流供給回路CSM及びダミーセル電流供給回路CSDの出力電位をVccとしたとき、限定するものではないが、(1/2)Vccに概ね等しい。
【0169】
(実施の形態14)
実施の形態14も、実施の形態1の変形である。実施の形態14の半導体記憶装置の回路図を図20に示す。尚、図20においては、各種の制御線が接続されたワード線デコーダ/ドライバWDの図示を省略している。
【0170】
実施の形態14の半導体記憶装置にあっては、L個(但し、L≧2)のダミーセル部Dl(ここで、l=1,2・・・Lであり、実施の形態14にあっては、L=2)を有する。また、メモリセル部Mは、Q個(但し、Q≧2)のメモリセルMCq(ここで、q=1,2・・・Q)を有する。
【0171】
そして、各ダミーセル部Dlを構成するダミーセルDCl(DC1,DC2)は、同一ロウアドレス上に配置されている。具体的には、各ダミーセル部Dlを構成するダミーセルDClの動作は、制御線CLDによって制御される。また、各メモリセルMCqは、異なるロウアドレス上に配置されており、且つ、各ダミーセル部Dlを構成するダミーセルDClが配置されたロウアドレスと異なるロウアドレス上に配置されている。具体的には、各メモリセルMCqの動作は制御線CLM−qによって制御される。
【0172】
メモリセルMCqに記憶された情報(データ)を読み出すとき、各ダミーセル部Dlを構成するダミーセル電流供給回路CSD−lは、参照電流iREF−lに相当する電流を各ダミーセル部Dlを構成する参照ビット線BLD−lに供給する。一方、メモリセル電流供給回路CSMは、各ダミーセル電流供給回路CSD−lが供給する電流(iREF−lに相当する電流)が平均化された電流[具体的には、実施の形態14にあっては、(iREF−1+iREF−2)/2に相当する電流iREF−AVE]がミラーリングされた電流を、メモリセル電流供給回路CSMが接続されたビット線BLMに供給する。尚、L個のダミーセル部Dlは、基本的に同じ参照電流を参照ビット線BLD−lに流すように設計されている。
【0173】
実施の形態14に係る半導体記憶装置にあっては、実施の形態12に係る半導体記憶装置にて説明した利点を有するのみならず、複数のダミーセル部Dlを有するが故に、ダミーセル電流供給回路CSD−lが供給する電流iREF−lが平均化される結果、ダミーセル電流供給回路CSD−lが供給する電流のばらつきを抑制することができ、ダミーセル電流供給回路全体が供給する電流が安定化する。そして、メモリセル電流供給回路CSMは、ダミーセル電流供給回路CSD−lが供給する平均化された電流[具体的には、実施の形態14にあっては、(iREF−1+iREF−2)/2に相当する電流iREF−AVE]がミラーリングされた電流を、メモリセル電流供給回路CSMが接続されたビット線BLMに供給するので、ビット線BLMに供給される電流の一層の安定化を図ることができる。尚、メモリセルMCq(MC1,MC2・・・MCQ)に記憶された情報(データ)を、ランダムにあるいは又シーケンシャルに読み出すことができる。
【0174】
(実施の形態15)
実施の形態15の半導体記憶装置は、実施の形態14の半導体記憶装置の変形である。実施の形態15の半導体記憶装置の回路図を図21に示す。実施の形態15の半導体記憶装置にあっては、Q個のメモリセルMCQによってメモリセルユニットMCUが構成され、メモリセルユニットMCUとメモリセル電流供給回路CSMとの間のビット線の部分にはビット線電位制御トランジスタTRCMが配置されており、このビット線電位制御トランジスタTRCMの動作によって、メモリセルユニットMCUとビット線電位制御トランジスタTRCMとの間のビット線の部分BLM−Dの電位が制御される。一方、各ダミーセル部Dlにおいて、ダミーセルDClとダミーセル電流供給回路CSD−lとの間の参照ビット線の部分には参照ビット線電位制御トランジスタTRCD−lが配置されており、参照ビット線電位制御トランジスタTRCD−lの動作によって、ダミーセルDClと参照ビット線電位制御トランジスタRTCD−lとの間の参照ビット線の部分BLD−l−Dの電位が制御される。
【0175】
ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCD−lは、第5の制御線CL5によって制御される。そして、メモリセルMCqに記憶された情報(データ)を読み出すとき、ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCD−lのゲート電極に印加される電圧VG(第5の制御線CL5の電位VG)は、例えば、メモリセル電流供給回路CSM及びダミーセル電流供給回路CSD−lの出力電位をVccとしたとき、限定するものではないが、(1/2)Vccに概ね等しい。
【0176】
(実施の形態16)
実施の形態16も、実施の形態1の変形である。実施の形態16の半導体記憶装置の回路図を図22に示す。尚、図22においては、各種の制御線が接続されたワード線デコーダ/ドライバWDの図示を省略している。
【0177】
実施の形態16の半導体記憶装置にあっては、メモリセル部は、Q個(但し、Q≧2)のメモリセルMCq(ここで、q=1,2・・・Q)を有する。また、ダミーセル部は、第1のダミーセル部DH、及び、第2のダミーセル部DLから構成されている。
【0178】
そして、第1のダミーセル部DHは、
(a−1)第1の参照ビット線BLD−H、
(a−2)第1の参照ビット線BLD−Hに接続され、メモリセルMCqに記憶された2値情報(2値データ)の一方(例えばデータ「1」)に相当する第1の参照電流iREF−Hを第1の参照ビット線BLD−Hに流す第1のダミーセルDCH、及び、
(a−3)第1の参照ビット線BLD−Hに接続され、第1の参照ビット線BLD−Hに電流を供給する第1のダミーセル電流供給回路CSD−H、
から成る。
【0179】
一方、第2のダミーセル部DLは、
(b−1)第2の参照ビット線BLD−L、
(b−2)第2の参照ビット線BLD−Lに接続され、メモリセルMCqに記憶された2値情報(2値データ)の他方(例えばデータ「0」)に相当する第2の参照電流iREF−Lを第2の参照ビット線BLD−Lに流す第2のダミーセルDCL、及び、
(b−3)第2の参照ビット線BLD−Lに接続され、第2の参照ビット線BLD−Lに電流を供給する第2のダミーセル電流供給回路CSD−L、
から成る。
【0180】
そして、各ダミーセル部DH,DLを構成するダミーセルDCH,DCLは、同一ロウアドレス上に配置されている。具体的には、各ダミーセル部DH,DLを構成するダミーセルDCH,DCLの動作は、制御線CLDによって制御される。また、各メモリセルMCqは、異なるロウアドレス上に配置されており、且つ、各ダミーセル部DH,DLを構成するダミーセルDCH,DCLが配置されたロウアドレスと異なるロウアドレス上に配置されている。具体的には、各メモリセルMCqの動作は制御線CLM−qによって制御される。
【0181】
メモリセルMCqに記憶された情報(データ)を読み出すとき、第1のダミーセル電流供給回路CSD−Hは、第1の参照電流iREF−Hに相当する電流を第1の参照ビット線BLD−Hに供給し、且つ、第2のダミーセル電流供給回路CSD−Lは、第2の参照電流iREF−Lに相当する電流を第2の参照ビット線BLD−Lに供給する。一方、メモリセル電流供給回路CSMは、第1のダミーセル電流供給回路CSD−Hが供給する電流(iREF−Hに相当する電流)と第2のダミーセル電流供給回路CSD−Lが供給する電流(iREF−Lに相当する電流)とが平均化された電流[(iREF−H+iREF−L)/2に相当する電流iREF−AVE]がミラーリングされた電流を、メモリセル電流供給回路CSMが接続されたビット線BLMに供給する。
【0182】
尚、第1のダミーセルDCH及び第2のダミーセルDCLに、それぞれ、データ「1」及びデータ「0」を書き込むために、第1の参照ビット線BLD−Hと第2の参照ビット線BLD−Lとの間には、書込制御用トランジスタが設けられている。尚、図では、この書込制御用トランジスタを四角印の中に「SW」を記入した符号で表す。書込制御用トランジスタをオフ状態とし、第1の参照ビット線BLD−Hと第2の参照ビット線BLD−Lとを切り離すことで、第1のダミーセルDCH及び第2のダミーセルDCLに、それぞれ、データ「1」及びデータ「0」を書き込むことができる。
【0183】
ここで、第1の参照電流iREF−Hは、メモリセルMCqに記憶された情報(データ)が「1」の場合にビット線BLMに流れる電流i1に概ね等しく、第2の参照電流iREF−Lは、メモリセルMCqに記憶された情報(データ)が「0」の場合にビット線BLMに流れる電流i0に概ね等しい。
【0184】
実施の形態16に係る半導体記憶装置においては、実施の形態12に係る半導体記憶装置にて説明した利点を有するのみならず、第1のダミーセル部DH及び第2のダミーセル部DLを有し、ダミーセル電流供給回路CSD−H,CSD−Lが供給する電流(iREF−H,iREF−L)が平均化される結果、メモリセル電流供給回路CSMは、ダミーセル電流供給回路CSD−H,CSD−Lが供給する平均化された電流[(iREF−H+iREF−L)/2に相当する電流iREF−AVE]がミラーリングされた電流を、メモリセル電流供給回路CSMが接続されたビット線BLMに供給するので、ビット線BLMに供給される電流の一層の安定化を図ることができる。しかも、第1のダミーセル部DH及び第2のダミーセル部DLを構成する第1のダミーセルDCH及び第2のダミーセルDCLは、メモリセルと全く同じサイズ、構成とすることができるので、概ね(i1+i0)/2に等しい参照電流iREFを供給するダミーセル部の設計よりも容易であるし、容易に製造することができる。更には、セルアレイをそのままワード線方向に延長するだけで第1のダミーセル部DH及び第2のダミーセル部DLを構築でき、レイアウト上の整合性が良い。しかも、参照電流iREF−AVEが、概ね(i1+i0)/2に等しく設定されるので、動作マージンの確保が容易である。尚、メモリセルMCq(MC1,MC2・・・MCQ)に記憶された情報(データ)を、ランダムにあるいは又シーケンシャルに読み出すことができる。
【0185】
(実施の形態17)
実施の形態17の半導体記憶装置は、実施の形態16の半導体記憶装置の変形である。実施の形態17の半導体記憶装置の回路図を図23に示す。実施の形態17の半導体記憶装置にあっては、Q個のメモリセルMCQによってメモリセルユニットMCUが構成され、メモリセルユニットMCUとメモリセル電流供給回路CSMとの間のビット線の部分にはビット線電位制御トランジスタTRCMが配置されており、このビット線電位制御トランジスタTRCMの動作によって、メモリセルユニットMCUとビット線電位制御トランジスタTRCMとの間のビット線の部分BLM−Dの電位が制御される。一方、第1のダミーセル部DHにおいて、第1のダミーセルDCHと第1のダミーセル電流供給回路CSD−Hとの間の第1の参照ビット線の部分には第1の参照ビット線電位制御トランジスタTRCD−Hが配置されており、この第1の参照ビット線電位制御トランジスタTRCD−Hの動作によって、第1のダミーセルDCHと第1の参照ビット線電位制御トランジスタTRCD−Hとの間の第1の参照ビット線の部分BLD−H−Dの電位が制御される。また、第2のダミーセル部DLにおいて、第2のダミーセルDCLと第2のダミーセル電流供給回路CSD−Lとの間の第2の参照ビット線の部分には第2の参照ビット線電位制御トランジスタTRCD−Lが配置されており、この第2の参照ビット線電位制御トランジスタTRCD−Lの動作によって、第2のダミーセルDCLと第2の参照ビット線電位制御トランジスタTRCD−Lとの間の第2の参照ビット線の部分BLD−L−Dの電位が制御される。
【0186】
ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCD−H,TRCD−Lは、第5の制御線CL5によって制御される。そして、メモリセルMCqに記憶された情報(データ)を読み出すとき、ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCD−H,TRCD−Lのゲート電極に印加される電圧VG(第5の制御線CL5の電位VG)は、例えば、メモリセル電流供給回路CSM及びダミーセル電流供給回路CSD−H,CSD−Lの出力電位をVccとしたとき、限定するものではないが、(1/2)Vccに概ね等しい。
【0187】
(実施の形態18)
実施の形態18も、実施の形態1の変形であり、更に詳しくは、第1Gの構成に係る半導体記憶装置に関する。実施の形態18の半導体記憶装置の回路図を図24に示す。尚、図24においては、各種の制御線が接続されたワード線デコーダ/ドライバWDの図示を省略している。
【0188】
実施の形態18の半導体記憶装置は、P個(但し、P≧2)のメモリセル部Mp(ここで、p=1,2・・・P)を有し、各メモリセル部Mpは、Q個(但し、Q≧2)のメモリセルMCp−q(ここで、q=1,2・・・Q)を有する。
【0189】
そして、各メモリセル部Mpを構成する第q番目(但し、q=1,2・・・Q)のメモリセルMCp−qは、P個のメモリセル部Mpに亙り、同一ロウアドレス上に配置されており、且つ、ダミーセル部Dを構成するダミーセルDCが配置されたロウアドレスと異なるロウアドレス上に配置されている。具体的には、各メモリセル部Mpを構成する第q番目のメモリセルMCp−qの動作は、同一の制御線CLM−qによって制御される。また、ダミーセル部Dを構成するダミーセルDCの動作は制御線CLDによって制御される。
【0190】
メモリセルMCp−qに記憶された情報(データ)を読み出すとき、ダミーセル電流供給回路CSDは、参照電流iREFに相当する電流を参照ビット線BLDに供給する。一方、各メモリセル電流供給回路CSM−pは、ダミーセル電流供給回路CSDが供給する電流(参照電流iREFに相当する電流)がミラーリングされた電流を、各メモリセル電流供給回路CSM−pが接続されたビット線BLM−pに供給する。尚、メモリセルMCp−1,MCp−2・・・MCp−Q(ここで、pは同じ値)に記憶された情報(データ)を、ランダムにあるいは又シーケンシャルに読み出すことができる。加えて、メモリセルMC1−q,MC2−q・・・MCP−q(ここで、qは同じ値)に記憶された情報(データ)は、一括して読み出される。
【0191】
このような実施の形態18に係る半導体記憶装置は、実施の形態4及び実施の形態12に係る半導体記憶装置において説明した利点を有する。
【0192】
(実施の形態19)
実施の形態19の半導体記憶装置は、実施の形態18の半導体記憶装置の変形である。実施の形態19の半導体記憶装置の回路図を図25に示す。実施の形態19の半導体記憶装置にあっては、Q個のメモリセルMCp−QによってメモリセルユニットMCUpが構成され、各メモリセル部Mpにおいて、メモリセルユニットMCUpとメモリセル電流供給回路CSM−pとの間のビット線の部分にはビット線電位制御トランジスタTRCM−pが配置されており、このビット線電位制御トランジスタTRCM−pの動作によって、メモリセルユニットMCUpとビット線電位制御トランジスタTRCM−pとの間のビット線の部分BLM−p−Dの電位が制御される。一方、ダミーセルDCとダミーセル電流供給回路CSDとの間の参照ビット線の部分には参照ビット線電位制御トランジスタTRCDが配置されており、この参照ビット線電位制御トランジスタTRCDの動作によって、ダミーセルDCと参照ビット線電位制御トランジスタTRCDとの間の参照ビット線の部分BLD−Dの電位が制御される。
【0193】
ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCDは、第5の制御線CL5によって制御される。そして、メモリセルMCp−qに記憶された情報(データ)を読み出すとき、ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCDのゲート電極に印加される電圧VG(第5の制御線CL5の電位VG)は、例えば、メモリセル電流供給回路CSM−p及びダミーセル電流供給回路CSDの出力電位をVccとしたとき、限定するものではないが、(1/2)Vccに概ね等しい。
【0194】
(実施の形態20)
実施の形態20も、実施の形態1の変形であり、更に詳しくは、第1Hの構成に係る半導体記憶装置に関する。実施の形態20の半導体記憶装置の回路図を図26に示す。尚、図26においては、各種の制御線が接続されたワード線デコーダ/ドライバWDの図示を省略している。
【0195】
実施の形態20の半導体記憶装置は、P個(但し、P≧2)のメモリセル部Mp(ここで、p=1,2・・・P)を有し、各メモリセル部Mpは、Q個(但し、Q≧2)のメモリセルMCp−q(ここで、q=1,2・・・Q)を有する。更には、L個(但し、L≧2)のダミーセル部Dl(ここで、l=1,2・・・Lであり、実施の形態20にあっては、L=2)を有する。
【0196】
そして、各ダミーセル部Dlを構成するダミーセルDClは、同一ロウアドレス上に配置されている。具体的には、各ダミーセル部Dlを構成するダミーセルDClの動作は、制御線CLDによって制御される。また、各メモリセル部Mpを構成する第q番目(但し、q=1,2・・・Q)のメモリセルMCp−qは、P個のメモリセル部に亙り、同一ロウアドレス上に配置されており、且つ、ダミーセル部を構成するダミーセルが配置されたロウアドレスと異なるロウアドレス上に配置されている。具体的には、各メモリセル部Mpを構成する第q番目のメモリセルMCp−qの動作は、同一の制御線CLM−qによって制御される。
【0197】
メモリセルMCp−qに記憶された情報(データ)を読み出すとき、各ダミーセル部Dlを構成するダミーセル電流供給回路CSD−lは、参照電流(iREF−1,iREF−2)に相当する電流を各ダミーセル部DD−lを構成する参照ビット線BLD−lに供給する。一方、各メモリセル電流供給回路CSM−pは、各ダミーセル電流供給回路CSD−lが供給する電流(参照電流iREF−1,iREF−2に相当する電流)が平均化された電流[(iREF−1+iREF−2)/2に相当する電流iREF−AVE]がミラーリングされた電流を、各メモリセル電流供給回路CSM−pが接続されたビット線BLM−pに供給する。尚、メモリセルMCp−1,MCp−2・・・MCp−Q(ここで、pは同じ値)に記憶された情報(データ)を、ランダムにあるいは又シーケンシャルに読み出すことができる。加えて、メモリセルMC1−q,MC2−q・・・MCP−q(ここで、qは同じ値)に記憶された情報(データ)は、一括して読み出される。尚、L個のダミーセル部Dlは、基本的に同じ参照電流を参照ビット線BLD−lに流すように設計されている。
【0198】
このような実施の形態20に係る半導体記憶装置は、実施の形態4、実施の形態6、実施の形態12、及び、実施の形態14に係る半導体記憶装置において説明した利点を有する。
【0199】
(実施の形態21)
実施の形態21の半導体記憶装置は、実施の形態20の半導体記憶装置の変形である。実施の形態21の半導体記憶装置の回路図を図27に示す。実施の形態21の半導体記憶装置にあっては、Q個のメモリセルMCp−QによってメモリセルユニットMCUpが構成され、各メモリセル部Mpにおいて、メモリセルユニットMCUpとメモリセル電流供給回路CSM−pとの間のビット線の部分にはビット線電位制御トランジスタTRCM−pが配置されており、このビット線電位制御トランジスタTRCM−pの動作によって、メモリセルユニットMCUpとビット線電位制御トランジスタTRCM−pとの間のビット線の部分BLM−P−Dの電位が制御される。一方、各ダミーセル部Dlにおいて、ダミーセルDClとダミーセル電流供給回路CSD−lとの間の参照ビット線の部分には参照ビット線電位制御トランジスタTRCD−lが配置されており、参照ビット線電位制御トランジスタTRCD−lの動作によって、ダミーセルDClと参照ビット線電位制御トランジスタTRCD−lとの間の参照ビット線の部分BLD−l−Dの電位が制御される。
【0200】
ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCD−lは、第5の制御線CL5によって制御される。そして、メモリセルMCp−qに記憶された情報(データ)を読み出すとき、ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCD−lのゲート電極に印加される電圧VG(第5の制御線CL5の電位VG)は、例えば、メモリセル電流供給回路CSM−p及びダミーセル電流供給回路CSD−lの出力電位をVccとしたとき、限定するものではないが、(1/2)Vccに概ね等しい。
【0201】
(実施の形態22)
実施の形態22も、実施の形態1の変形であり、更に詳しくは、第1Jの構成に係る半導体記憶装置に関する。実施の形態22の半導体記憶装置の回路図を図28に示す。尚、図28においては、各種の制御線が接続されたワード線デコーダ/ドライバWDの図示を省略している。
【0202】
実施の形態22の半導体記憶装置は、P個(但し、P≧2)のメモリセル部Mp(ここで、p=1,2・・・P)を有し、各メモリセル部Mpは、Q個(但し、Q≧2)のメモリセルMCp−q(ここで、q=1,2・・・Q)を有する。更には、ダミーセル部は、第1のダミーセル部DH、及び、第2のダミーセル部DLから構成されている。
【0203】
そして、第1のダミーセル部DHは、
(a−1)第1の参照ビット線BLD−H、
(a−2)第1の参照ビット線BLD−Hに接続され、メモリセルMCp−qに記憶された2値情報(2値データ)の一方(例えばデータ「1」)に相当する第1の参照電流iREF−Hを第1の参照ビット線BLD−Hに流す第1のダミーセルDCH、及び、
(a−3)第1の参照ビット線BLD−Hに接続され、第1の参照ビット線BLD−Hに電流を供給する第1のダミーセル電流供給回路CSD−H、
から成る。
【0204】
一方、第2のダミーセル部DLは、
(b−1)第2の参照ビット線BLD−L、
(b−2)第2の参照ビット線BLD−Lに接続され、メモリセルMCp−qに記憶された2値情報(2値データ)の他方(例えばデータ「0」)に相当する第2の参照電流iREF−Lを第2の参照ビット線BLD−Lに流す第2のダミーセルDCL、及び、
(b−3)第2の参照ビット線BLD−Lに接続され、第2の参照ビット線BLD−Lに電流を供給する第2のダミーセル電流供給回路CSD−L、
から成る。
【0205】
そして、各ダミーセル部DH,DLを構成するダミーセルDCH,DCLは、同一ロウアドレス上に配置されている。具体的には、各ダミーセル部DH,DLを構成するダミーセルDCH,DCLの動作は、制御線CLDによって制御される。また、各メモリセル部Mpを構成する第q番目(但し、q=1,2・・・Q)のメモリセルMCp−qは、P個のメモリセル部に亙り、同一ロウアドレス上に配置されており、且つ、各ダミーセル部を構成するダミーセルが配置されたロウアドレスと異なるロウアドレス上に配置されている。具体的には、各メモリセル部Mpを構成する第q番目のメモリセルMCp−qの動作は、同一の制御線CLM−qによって制御される。
【0206】
メモリセルMCp−qに記憶された情報(データ)を読み出すとき、第1のダミーセル電流供給回路CSHは、第1の参照電流iREF−Hに相当する電流を第1の参照ビット線BLD−Hに供給し、且つ、第2のダミーセル電流供給回路CSD−Lは、第2の参照電流iREF−Lに相当する電流を第2の参照ビット線BLD−Lに供給する。一方、各メモリセル電流供給回路CSM−pは、第1のダミーセル電流供給回路CSD−Hが供給する電流(第1の参照電流iREF−Hに相当する電流)と第2のダミーセル電流供給回路CSD−Lが供給する電流(2の参照電流iREF−Lに相当する電流)とが平均化された電流[(iREF−H+iREF−L)/2に相当する電流iREF−AVE]がミラーリングされた電流を、各メモリセル電流供給回路CSM−pが接続されたビット線BLM−pに供給する。尚、メモリセルMCp−1,MCp−2・・・MCp−Q(ここで、pは同じ値)に記憶された情報(データ)を、ランダムにあるいは又シーケンシャルに読み出すことができる。加えて、メモリセルMC1−q,MC2−q・・・MCP−q(ここで、qは同じ値)に記憶された情報(データ)は、一括して読み出される。
【0207】
尚、第1のダミーセルDCH及び第2のダミーセルDCLに、それぞれ、データ「1」及びデータ「0」を書き込むために、第1の参照ビット線BLD−Hと第2の参照ビット線BLD−Lとの間には、書込制御用トランジスタが設けられている。尚、図では、この書込制御用トランジスタを四角印の中に「SW」を記入した符号で表す。書込制御用トランジスタをオフ状態とし、第1の参照ビット線BLD−Hと第2の参照ビット線BLD−Lとを切り離すことで、第1のダミーセルDCH及び第2のダミーセルDCLに、それぞれ、データ「1」及びデータ「0」を書き込むことができる。
【0208】
ここで、第1の参照電流iREF−Hは、メモリセルMCp−qに記憶された情報(データ)が「1」の場合にビット線BLM−pに流れる電流i1に概ね等しく、第2の参照電流iREF−Lは、メモリセルMCp−qに記憶された情報(データ)が「0」の場合にビット線BLM−pに流れる電流i0に概ね等しい。
【0209】
このような実施の形態20に係る半導体記憶装置は、実施の形態4、実施の形態10、実施の形態12、及び、実施の形態16に係る半導体記憶装置において説明した利点を有する。
【0210】
(実施の形態23)
実施の形態23の半導体記憶装置は、実施の形態22の半導体記憶装置の変形である。実施の形態23の半導体記憶装置の回路図を図29に示す。実施の形態23の半導体記憶装置にあっては、Q個のメモリセルMCp−QによってメモリセルユニットMCUpが構成され、各メモリセル部Mpにおいて、メモリセルユニットMCUpとメモリセル電流供給回路CSM−pとの間のビット線の部分にはビット線電位制御トランジスタTRCM−pが配置されており、このビット線電位制御トランジスタTRCM−pの動作によって、メモリセルユニットMCUpとビット線電位制御トランジスタTRCM−pとの間のビット線の部分BLM−p−Dの電位が制御される。一方、第1のダミーセル部DHにおいて、第1のダミーセルDCHと第1のダミーセル電流供給回路CSD−Hとの間の第1の参照ビット線の部分には第1の参照ビット線電位制御トランジスタTRCD−Hが配置されており、この第1の参照ビット線電位制御トランジスタTRCD−Hの動作によって、第1のダミーセルDCHと第1の参照ビット線電位制御トランジスタTRCD−Hとの間の第1の参照ビット線の部分BLD−H−Dの電位が制御される。また、第2のダミーセル部DLにおいて、第2のダミーセルDCLと第2のダミーセル電流供給回路CSD−Lとの間の第2の参照ビット線の部分には第2の参照ビット線電位制御トランジスタTRCD−Lが配置されており、この第2の参照ビット線電位制御トランジスタTRCD−Lの動作によって、第2のダミーセルDCLと第2の参照ビット線電位制御トランジスタTRCD−Lとの間の第2の参照ビット線の部分BLD−L−Dの電位が制御される。
【0211】
ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCD−H,TRCD−Lは、第5の制御線CL5によって制御される。そして、メモリセルMCp−qに記憶された情報(データ)を読み出すとき、ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCD−H,TRCD−Lのゲート電極に印加される電圧VG(第5の制御線CL5の電位VG)は、例えば、メモリセル電流供給回路CSM−p及びダミーセル電流供給回路CSD−H,CSD−Lの出力電位をVccとしたとき、限定するものではないが、(1/2)Vccに概ね等しい。
【0212】
(実施の形態24)
実施の形態24も、実施の形態1の変形であり、更に詳しくは、第1Kの構成に係る半導体記憶装置に関する。実施の形態24の半導体記憶装置の回路図を図30に示す。尚、図30においては、メモリセルMC及びダミーセルDCへの情報(データ)の書き込みのためのラッチ回路や第4の制御線CL4の図示を省略している。
【0213】
実施の形態24の半導体記憶装置においては、ビット線BLM及び参照ビット線BLDは、2つのp型MOS電界効果型トランジスタTRC1,TRC2と2つのn型MOS電界効果型トランジスタTRC3,TRC4から構成された周知のカレントミラー型の1つの差動センスアンプDSAに接続されている。それ故、ビット線BLM及び参照ビット線BLDの電位差は、差動センスアンプDSAによって直ちに感知され、2段目の増幅がなされる。その後、第3の制御線CL3をハイレベルとし、制御用トランジスタTRCNTをオン状態とすることで、次段のラッチ回路やインバータ回路等への出力を行うことができる。
【0214】
実施の形態24においては、メモリセル電流供給回路CSM及びダミーセル部Dの動作によるビット線BLMの電位の増幅が、差動センスアンプDSAによる最終データ判定の前処理として利用されている。このようなセンス方式は、従来の差動センスアンプによるセンス方式や、実施の形態1〜実施の形態22にて説明したセンス方式よりも、メモリセルMCに記憶された情報(データ)の判定を高速にて行うことができる。しかも、更に一層確実に、メモリセルに記憶された情報(データ)の読み出しを行うことができる。
【0215】
尚、実施の形態24にて説明した差動センスアンプDSAを、実施の形態3〜実施の形態23にて説明した半導体記憶装置に適用することができる。例えば、実施の形態24にて説明した差動センスアンプDSAを、実施の形態2において説明した半導体記憶装置と組み合わせた例を図31に示す。
【0216】
(実施の形態25)
実施の形態25は、本発明の第2の態様に係る半導体記憶装置に関する。実施の形態25の半導体記憶装置の回路図を図32及び図33に示す。
【0217】
実施の形態25の半導体記憶装置は、メモリセル部及びダミーセル部を有する、所謂折り返しビット線構成を有する半導体記憶装置である。
【0218】
そして、第1のメモリセル部MAは、
(A−1)第1のビット線BLA、
(A−2)第1のビット線BLAに接続され、記憶された2値情報(2値データ)に応じて第1のビット線BLAに異なる電流(i1,i0)を流す第1のメモリセルMCA−q、
(A−3)第1のビット線BLAに接続され、後述する第2のメモリセルMCB−qに記憶された2値情報(2値データ)を判定するための第1の参照電流iREF−Aを第1のビット線BLAに流す第1のダミーセルDCA、及び、
(A−4)第1のビット線BLAに接続され、第1のビット線BLAに電流を供給する第1の電流供給回路CSA、
から成る。
【0219】
一方、第2のメモリセル部MBは、
(B−1)第2のビット線BLB、
(B−2)第2のビット線BLBに接続され、記憶された2値情報(2値データ)に応じて第2のビット線BLBに異なる電流(i1,i0)を流す第2のメモリセルMCB−q、
(B−3)第2のビット線BLBに接続され、第1のメモリセルMCA−qに記憶された2値情報(2値データ)を判定するための第2の参照電流iREF−Bを第2のビット線BLBに流す第2のダミーセルDCB、及び、
(B−4)第2のビット線BLBに接続され、第2のビット線BLBに電流を供給する第2の電流供給回路CSB、
から成る。
【0220】
尚、実施の形態25においては、ビット線BLA,BLBには、Q個(但し、Q≧2)のメモリセルMCA−q,MCB−q(但し、q=1,2・・・Q)が接続されているものとした。尚、メモリセルMCA−qの動作は、制御線CLMA−qによって制御され、メモリセルMCB−qの動作は、制御線CLMB−qによって制御される。また、ダミーセルDCA,DCBの動作は、制御線CLD−A,CLD−Bによって制御される。
【0221】
第1のメモリセルMCA−qに記憶された情報(データ)を読み出すときには、制御線CL2B−1、制御線CL2A−2、制御線CL2B−2がハイレベルとなり、制御線CL2A−1がローレベルとなり、書込制御用トランジスタTRB1,TRA2,TRB2がオン状態、書込制御用トランジスタTRA1がオフ状態となる。また、第3の制御線CL3Aがハイレベルとなり、第3の制御線CL3Bがローレベルとなり、制御用トランジスタTRCNT−Aがオン状態、制御用トランジスタTRCNT−Bがオフ状態となる。更には、第2のダミーセルDCBを動作させる。
【0222】
一方、第2のメモリセルMCB−qに記憶された情報(データ)を読み出すときには、制御線CL2A−1、制御線CL2A−2、制御線CL2B−2がハイレベルとなり、制御線CL2B−1がローレベルとなり、書込制御用トランジスタTRA1,TRA2,TRB2がオン状態、書込制御用トランジスタTRB1がオフ状態となる。また、第3の制御線CL3Bがハイレベルとなり、第3の制御線CL3Aがローレベルとなり、制御用トランジスタTRCNT−Bがオン状態、制御用トランジスタTRCNT−Aがオフ状態となる。更には、第1のダミーセルDCAを動作させる。
【0223】
尚、メモリセルへ情報(データ)を書き込むときには、制御線CL2A−1,制御線CL2B−1、制御線CL2A−2、制御線CL2B−2はローレベルとなり、書込制御用トランジスタTRA1,TRB1,TRA2,TRB2はオフ状態とされる。
【0224】
図32に示すように、第1のメモリセルMCA−qに記憶された情報(データ)を読み出すとき、第2の電流供給回路CSBは、第2の参照電流iREF−Bに相当する電流を第2のビット線BLBに供給し、第1の電流供給回路CSAは、第2の電流供給回路CSBが供給する電流(第2の参照電流iREF−Bに相当する電流)がミラーリングされた電流を、第1のビット線BLAに供給する。
【0225】
一方、図33に示すように、第2のメモリセルMCB−qに記憶された情報(データ)を読み出すとき、第1の電流供給回路CSAは、第1の参照電流iREF−Aに相当する電流を第1のビット線BLAに供給し、第2の電流供給回路CSBは、第1の電流供給回路CSAが供給する電流(第1の参照電流iREF−Aに相当する電流)がミラーリングされた電流を、第2のビット線BLBに供給する。
【0226】
実施の形態25の半導体記憶装置において、第1の参照電流iREF−A及び第2の参照電流iREF−Bは、メモリセルに記憶された情報(データ)が「1」の場合にビット線に流れる電流i1と、メモリセルに記憶された情報(データ)が「0」の場合にビット線に流れる電流i0との概ね中間の電流[即ち、概ね(i1+i0)/2に等しい]である。
【0227】
第1のメモリセルMCA−qに記憶された情報(データ)を読み出すとき、第2のダミーセルDCBに第2の参照電流iREF−Bが流れ始める。第2のダミーセルDCBは接地されているので、第2のビット線BLBに流れ始めた第2の参照電流iREF−Bは減少し始めるが、直ちに、第2の電流供給回路CSBから、第2の参照電流iREF−Bに相当する電流が第2のビット線BLBに供給され、第2のビット線BLBに流れる電流は、第2の参照電流iREF−Bにバランスされる。言い換えれば、第2のビット線BLBに流れる電流は第2の電流供給回路CSBによって補償され、第2の電流供給回路CSBから第2の参照電流iREF−Bと同じ値の電流が第2のビット線BLBに流れる。第1の電流供給回路CSAは、第2の電流供給回路CSBが供給する電流(即ち、参照電流iREF−Bに相当する電流)がミラーリングされた電流を、第1のビット線BLAに供給する。従って、第1のメモリセルMCA−qに記憶された情報(データ)が「1」の場合には、第1のビット線BLAに電流i1が流れ始めるが、iREF−B<i1の関係にあるので、第1のビット線BLAの電荷が減少する結果、第1のビット線BLAの電位は0ボルトへと近づく。一方、第1のメモリセルMCA−qに記憶された情報(データ)が「0」の場合には、第1のビット線BLAに電流i0が流れ始めるが、iREF−B>i1の関係にあるので、第1のビット線BLAに電荷が蓄積される結果、第1のビット線BLAの電位は第1の電流供給回路CSAの出力電位(例えば、Vcc)へと近づく。そして、係る第1のビット線BLAの電位を、例えば、ラッチ回路LTでそのままラッチすれば、第1のメモリセルに記憶された情報(データ)を読み出すことができる。
【0228】
一方、第2のメモリセルMCB−qに記憶された情報(データ)を読み出すとき、第1のダミーセルDCAに第1の参照電流iREF−Aが流れ始める。第1のダミーセルDCAは接地されているので、第1のビット線BLAに流れ始めた第1の参照電流iREF−Aは減少し始めるが、直ちに、第1の電流供給回路CSAから、第1の参照電流iREF−Aに相当する電流が第1のビット線BLAに供給され、第1のビット線BLAに流れる電流は、第1の参照電流iREF−Aにバランスされる。言い換えれば、第1のビット線BLAに流れる電流は第1の電流供給回路CSAによって補償され、第1の電流供給回路CSAから第1の参照電流iREF−Aと同じ値の電流が第1のビット線BLAに流れる。第2の電流供給回路CSBは、第1の電流供給回路CSAが供給する電流(即ち、参照電流iREF−Aに相当する電流)がミラーリングされた電流を、第2のビット線BLBに供給する。従って、第2のメモリセルMCB−qに記憶された情報(データ)が「1」の場合には、第2のビット線BLBに電流i1が流れ始めるが、iREF−A<i1の関係にあるので、第2のビット線BLBの電荷が減少する結果、第2のビット線BLBの電位は0ボルトへと近づく。一方、第2のメモリセルMCB−qに記憶された情報(データ)が「0」の場合には、第2のビット線BLBに電流i0が流れ始めるが、iREF−B>i1の関係にあるので、第2のビット線BLBに電荷が蓄積される結果、第2のビット線BLBの電位は第2の電流供給回路CSBの出力電位(例えば、Vcc)へと近づく。そして、係る第2のビット線BLBの電位を、例えば、ラッチ回路LTでそのままラッチすれば、第2のメモリセルに記憶された情報(データ)を読み出すことができる。
【0229】
尚、実施の形態25の半導体記憶装置にあっては、第1の電流供給回路CSA及び第2の電流供給回路CSBによって、カレントミラー回路が構成されている。尚、第1のメモリセルMCA−q、第2のメモリセルMCB−q、第1のダミーセルDCA及び第2のダミーセルDCBそれ自体が、一種のセンストランジスタとして機能する。
【0230】
こうして、実施の形態25の半導体記憶装置においては、小規模であって、しかも簡素な構成にも拘わらず、ビット線BLA,BLBに出現する電位を増幅し、メモリセルMCA−q,MCB−qに記憶された情報(データ)を確実に読み出すことができる。また、簡単なタイミング制御で一対のビット線BLA,BLBの一方を参照ビット線にしつつ、他方のビット線に接続されたメモリセルからの情報(データ)の読み出しを実現できる。また、ダミーセルを同じビット線上の複数のメモリセルで共有されるので、セルアレイの面積も縮小することができる。
【0231】
また、実施の形態25の半導体記憶装置にあっても、第1のメモリセル、第1のダミーセル、第2のメモリセル及び第2のダミーセルが、飽和領域で動作する電界効果型トランジスタを備えている構成としているので、ビット線に生じる電位の増幅利得(ゲイン)を一層向上させることができ、データ読み出し感度を向上させることができる。
【0232】
尚、実施の形態25においては、第1のダミーセル、第1の電流供給回路、第2のダミーセル、第2の電流供給回路を複数、設けてもよい。また、第1のダミーセル及び第1の電流供給回路を、第1の参照電流及び第2の参照電流を第1のビット線に流し、第2のダミーセル及び第2の電流供給回路を、第1の参照電流及び第2の参照電流を第2のビット線に流すことのできる構成としてもよい。
【0233】
(実施の形態26)
実施の形態26は、実施の形態2の変形である。実施の形態26の半導体記憶装置の回路図を図34に示す。実施の形態26の半導体記憶装置にあっては、第1のメモリセルMCA−q及び第1のダミーセルDCAと第1の電流供給回路CSAとの間の第1のビット線の部分には第1のビット線電位制御トランジスタTRC−Aが配置されており、この第1のビット線電位制御トランジスタTRC−Aの動作によって、第1のメモリセルMCA−q及び第1のダミーセルDCAと第1のビット線電位制御トランジスタTRC−Aとの間の第1のビット線の部分BLA−Dの電位が制御される。一方、第2のメモリセルMCB−q及び第2のダミーセルDCBと第2の電流供給回路CSBとの間の第2のビット線の部分には第2のビット線電位制御トランジスタTRC−Bが配置されており、この第2のビット線電位制御トランジスタTRC−Bの動作によって、第2のメモリセルMCB−q及び第2のダミーセルDCBと第2のビット線電位制御トランジスタTRC−Bとの間の第2のビット線の部分BLB−Dの電位が制御される。第1のビット線電位制御トランジスタTRC−A及び第2のビット線電位制御トランジスタTRC−Bの動作は第5の制御線CL5によって制御される。
【0234】
第1のメモリセルMCA−qからデータを読み出す場合には、第1のビット線電位制御トランジスタTRC−Aを実施の形態2におけるビット線電位制御トランジスタTRCMとみなし、第2のビット線電位制御トランジスタTRC−Bを実施の形態2における参照ビット線電位制御トランジスタTRCDとみなせば、第1のビット線電位制御トランジスタTRC−A及び第2のビット線電位制御トランジスタTRC−Bの動作は、実施の形態2におけるビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCDと同様とすることができる。
【0235】
また、第2のメモリセルMCB−qからデータを読み出す場合には、第2のビット線電位制御トランジスタTRC−Bを実施の形態2におけるビット線電位制御トランジスタTRCMとみなし、第1のビット線電位制御トランジスタTRC−Aを実施の形態2における参照ビット線電位制御トランジスタTRCDとみなせば、第2のビット線電位制御トランジスタTRC−B及び第1のビット線電位制御トランジスタTRC−Aの動作は、実施の形態2におけるビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCDと同様とすることができる。
【0236】
このような構成とすることで、ビット線の増幅の高速化を図ることができるだけでなく、半導体記憶装置における消費電流の減少を図ることができる。実施の形態26の半導体記憶装置において、第1のビット線電位制御トランジスタTRC−A及び第2のビット線電位制御トランジスタTRC−Bをn型MOS電界効果型トランジスタから構成した場合、メモリセルに記憶された情報(データ)を読み出すとき、このn型MOS電界効果型トランジスタTRC−A,TRC−Bのゲート電極に印加される電圧VG(第5の制御線CL5の電位)は、限定するものではないが、第1の電流供給回路CSA及び第2の電流供給回路CSBの出力電位をVccとしたとき、(1/2)Vccに概ね等しいことが好ましい。
【0237】
第1のビット線電位制御トランジスタTRC−A及び第2のビット線電位制御トランジスタTRC−Bの閾値電圧をVthとしたとき、第1のメモリセルMCA−q及び第1のダミーセルDCAと第1のビット線電位制御トランジスタTRC−Aとの間の第1のビット線の部分BLA−Dの電位、あるいは又、第2のメモリセルMCB−q及び第2のダミーセルDCBと第2のビット線電位制御トランジスタTRC−Bとの間の第2のビット線の部分BLB−Dの電位は、メモリセルに記憶された情報(データ)を読み出すとき、最高でも(VG−Vth)までしか充電されない。
【0238】
このように、第1のビット線電位制御トランジスタTRC−A及び第2のビット線電位制御トランジスタTRC−Bを設けることで、第1のビット線や第2のビット線の増幅される部分を限定することができる結果、具体的には、第1のメモリセルMCA−q及び第1のダミーセルDCAと第1のビット線電位制御トランジスタTRC−Aとの間の第1のビット線の部分以外の部分(より具体的には、第1のビット線電位制御トランジスタTRC−Aとデータ入出力部であるラッチ回路LTとの間のビット線の部分BLA−U)、あるいは又、第2のメモリセルMCB−q及び第2のダミーセルDCBと第2のビット線電位制御トランジスタTRC−Bとの間の第2のビット線の部分以外の部分(より具体的には、第2のビット線電位制御トランジスタTRC−Bとデータ入出力部であるラッチ回路LTとの間のビット線の部分BLB−U)が増幅される結果、負荷容量の減少を図ることができるので、第1のビット線や第2のビット線の増幅の高速化を図ることができるだけでなく、半導体記憶装置における消費電流の減少を図ることができる。
【0239】
以上、本発明を、発明の実施の形態及に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した半導体記憶装置の構成、構造は例示であり、適宜変更することができる。
【0240】
発明の実施の形態においては、ビット線電位制御トランジスタや参照ビット線電位制御トランジスタ、第1の参照ビット線電位制御トランジスタ、第2の参照ビット線電位制御トランジスタのゲート電極に印加される電位VGを、メモリセルに最適な電圧が印加されるように0ボルトとVccの概ね中間の電位に設定した。VGの値は、このように固定された値であってもよいし、ISSCC 2000 / SESSION 7 / TD:EMERGING MEMORY & DEVICE TECHNOLOGIES / PAPER TA 7.2 (pp 128) に記載されているように、レプリカビット線を用いて動的にフィードバック制御してもよい。この論文では、MRAMのビット線電位を所望の電位(Vref)に正確にクランプするため、Fig.7.2.5の左側に記載されたようなレプリカのメモリセルとビット線を用意する。レプリカのビット線電位とVrefとの比較結果をフィードバックさせて、クランプトランジスタへのゲート電位を発生させている。
【0241】
例えば、メモリセル及びダミーセルを、GMR(Giant magnetoresistance)効果を用いたスピンバルブをベースとしたMRAMや、TMR(Tunnel Magnetoresistance)効果を用いたMRAMから構成することもできる。TMRタイプのMRAMの模式的な一部断面図の一例を図35に示す。
【0242】
このMRAMは、MOS型FETから成る選択用トランジスタ30に接続されたトンネル磁気抵抗素子TMJから構成されている。
【0243】
トンネル磁気抵抗素子TMJは、第1の強磁性体層61、トンネル絶縁膜64、第2の強磁性体層65の積層構造を有する。第1の強磁性体層61は、より具体的には、例えば、下から反強磁性体層62と強磁性体層(固着層、磁化固定層63とも呼ばれる)との2層構成を有し、これらの2層の間に働く交換相互作用によって強い一方向の磁気異方性を有する。磁化方向が比較的容易に回転する第2の強磁性体層65は、自由層あるいは記録層とも呼ばれる。尚、以下の説明において、第2の強磁性体層を記録層65と呼ぶ場合がある。トンネル絶縁膜64は、記録層65と磁化固定層63との間の磁気的結合を切ると共に、トンネル電流を流すための役割を担う。MRAMとMRAMを接続するビット線BLは、第3の層間絶縁層56上に形成されている。ビット線BLと記録層65との間に設けられたトップコート膜66は、ビット線BLを構成する原子と記録層65を構成する原子の相互拡散の防止、接触抵抗の低減、及び、記録層65の酸化防止を担っている。図中、参照番号67は、反強磁性体層62の下面に接続された引き出し電極を示す。
【0244】
更には、トンネル磁気抵抗素子TMJの下方には、第2の層間絶縁層54を介して書込みワード線RWLが配置されている。尚、書込みワード線RWLの延びる方向(第1の方向)とビット線BLの延びる方向(第2の方向)とは、通常、直交している。
【0245】
一方、選択用トランジスタ30は、素子分離領域41によって囲まれたシリコン半導体基板40の部分に形成されており、第1の層間絶縁層51によって覆われている。そして、一方のソース/ドレイン領域44Bは、タングステンプラグから成る接続孔52、ランディングパッド53、タングステンプラグから成る接続孔55を介して、トンネル磁気抵抗素子TMJの引き出し電極67に接続されている。また、他方のソース/ドレイン領域44Aは、タングステンプラグ45を介してセンス線46に接続されている。図中、参照番号42はゲート電極を示し、参照番号43はゲート絶縁膜を示す。
【0246】
MRAMアレイにあっては、ビット線BL及び書込みワード線RWLから成る格子の交点(重複領域)にMRAMが配置されている。
【0247】
このような構成のMRAMへの情報(データ)の書込みにおいては、ビット線BL及び書込みワード線RWLに電流を流し、その結果生成される合成磁界によって第2の強磁性体層(記録層65)の磁化の方向を変えることで、第2の強磁性体層(記録層65)に「1」又は「0」を記録する。
【0248】
記録層65と磁化固定層63の磁化方向が等しい場合、低抵抗となり(この状態を例えば「0」とする)、記録層65と磁化固定層63の磁化方向が反平行の場合、高抵抗となる(この状態を例えば「1」とする)。従って、選択用トランジスタ30をオン状態として選択されたメモリセルは、その記憶状態に応じてビット線BLに異なる電流を流す。
【0249】
尚、トンネル磁気抵抗素子TMJに高電圧が印加されると、読み出し時に十分な信号差が得られなかったり、トンネル絶縁膜64が破壊される場合があるが、ビット線電位制御トランジスタや参照ビット線電位制御トランジスタ、第1の参照ビット線電位制御トランジスタ、第2の参照ビット線電位制御トランジスタを設けることによって、トンネル磁気抵抗素子TMJに高電圧が印加されることを防止することが可能となり、トンネル磁気抵抗素子TMJの破壊を確実に防止し、所望の信号差を獲得することができる。
【0250】
あるいは又、メモリセル及びダミーセルを、所謂高分子メモリ(OUM)から構成することもできる。OUMの概念図の一例を図36に示す。このOUMにおいては、カルコゲナイド膜70の一方の面にはヒータとなるプラグ抵抗72が配設され、他方の面には電極71が形成され、この電極71はビット線BLに接続されている。プラグ抵抗72はワード線WLによって制御される選択用トランジスタ73を介して接地されている。カルコゲナイド膜70は加熱状態により多結晶状態とアモルファス状態の間を状態推移し、多結晶状態にある場合とアモルファス状態にある場合では、異なる抵抗値を示す。ワード線WLによって選択されたメモリセルは、その記憶状態に応じてビット線BLに異なる電流を流す。
【0251】
【発明の効果】
本発明の半導体記憶装置にあっては、メモリセル電流供給回路及びダミーセル部を備え、あるいは又、第1のダミーセル、第1の電流供給回路、第2のダミーセル及び第2の電流供給回路を備えているので、従来の技術と異なり、ビット線のイコライズが基本的に不要であるし、センスアンプSAの活性化等も基本的に不要である。そして、簡素な構成にも拘わらず、ビット線に出現する電位を増幅し、メモリセルに記憶された情報(データ)を確実に、安定して、しかも、高速にて読み出すことができるし、半導体記憶装置の面積を縮小することができる。また、場合によっては、1つの参照ビット線を複数のビット線で共有することが可能であり、半導体記憶装置の面積を一層縮小することができるばかりか、ダミーセルへのアクセス頻度を抑制することが可能となり、ダミーセルの過度の疲労劣化を防止することができる。
【0252】
また、本発明の半導体記憶装置の好ましい態様にあっては、ビット線電位制御トランジスタ等を配置することによって、ビット線の無駄な充放電を抑制することが可能となるし、負荷容量の減少を図ることができるので、ビット線等の増幅の高速化を図ることができるだけでなく、半導体記憶装置における消費電流の減少を図ることができる。
【図面の簡単な説明】
【図1】図1は、発明の実施の形態1の半導体記憶装置の回路図である。
【図2】図2は、発明の実施の形態1におけるメモリセル及びダミーセルの回路図である。
【図3】図3は、発明の実施の形態2の半導体記憶装置の回路図である。
【図4】図4は、発明の実施の形態3の半導体記憶装置を構成するメモリセルの回路図である。
【図5】図5は、発明の実施の形態3の半導体記憶装置を構成するメモリセルにおけるレイアウト図である。
【図6】図6は、発明の実施の形態3の半導体記憶装置を構成するメモリセルの模式的な一部断面図である。
【図7】図7は、発明の実施の形態3の半導体記憶装置を構成するメモリセルの、図6とは異なる断面で見たときの模式的な一部断面図である。
【図8】図8は、発明の実施の形態3の半導体記憶装置を構成するメモリセルへのデータ書込動作における動作波形を示す図である。
【図9】図9は、発明の実施の形態3の半導体記憶装置を構成するメモリセルからのデータ読み出し及び再書き込み動作における動作波形を示す図である。
【図10】図10は、発明の実施の形態4の半導体記憶装置の回路図である。
【図11】図11は、発明の実施の形態5の半導体記憶装置の回路図である。
【図12】図12は、発明の実施の形態6の半導体記憶装置の回路図である。
【図13】図13は、発明の実施の形態7の半導体記憶装置の回路図である。
【図14】図14は、発明の実施の形態8の半導体記憶装置の回路図である。
【図15】図15は、発明の実施の形態9の半導体記憶装置の回路図である。
【図16】図16は、発明の実施の形態10の半導体記憶装置の回路図である。
【図17】図17は、発明の実施の形態11の半導体記憶装置の回路図である。
【図18】図18は、発明の実施の形態12の半導体記憶装置の回路図である。
【図19】図19は、発明の実施の形態13の半導体記憶装置の回路図である。
【図20】図20は、発明の実施の形態14の半導体記憶装置の回路図である。
【図21】図21は、発明の実施の形態15の半導体記憶装置の回路図である。
【図22】図22は、発明の実施の形態16の半導体記憶装置の回路図である。
【図23】図23は、発明の実施の形態17の半導体記憶装置の回路図である。
【図24】図24は、発明の実施の形態18の半導体記憶装置の回路図である。
【図25】図25は、発明の実施の形態19の半導体記憶装置の回路図である。
【図26】図26は、発明の実施の形態20の半導体記憶装置の回路図である。
【図27】図27は、発明の実施の形態21の半導体記憶装置の回路図である。
【図28】図28は、発明の実施の形態22の半導体記憶装置の回路図である。
【図29】図29は、発明の実施の形態23の半導体記憶装置の回路図である。
【図30】図30は、発明の実施の形態24の半導体記憶装置の回路図である。
【図31】図31は、発明の実施の形態25の半導体記憶装置の回路図である。
【図32】図32は、発明の実施の形態25の半導体記憶装置の回路図である。
【図33】
図33は、発明の実施の形態25の半導体記憶装置の回路図である。
【図34】図34は、発明の実施の形態26の半導体記憶装置の回路図である。
【図35】図35は、TMRタイプの不揮発性磁気メモリ装置の模式的な一部断面図である。
【図36】図36は、高分子メモリの概念図である。
【図37】図37は、ゲインセル型の半導体記憶装置の回路図である。
【図38】図38は、センスアンプSAの回路図である。
【符号の説明】
M・・・メモリセル部、D・・・ダミーセル部、MC・・・メモリセル、DC・・・ダミーセル、CSM・・・メモリセル電流供給回路、CSD・・・ダミーセル電流供給回路、BLm・・・ビット線、BLD・・・参照ビット線、TRM,TRD・・・p型MOS電界効果型トランジスタ、TRMS,TRDS,SW・・・書込制御用トランジスタ、TRCM・・・ビット線電位制御トランジスタ、TRCD・・・参照ビット線電位制御トランジスタ、CL1,CL2,CL3,CL4・・・制御線、TRCNT−M,TRCNT−D・・・制御用トランジスタ、LTM,LTD・・・ラッチ回路、TRMW,TRDW・・・書込用トランジスタ、TRMR,TRDR・・・読出用トランジスタ、TRMD,TRDD・・・検出用トランジスタ、CM,CD・・・キャパシタ部、WLW,WLR・・・ワード線、MCU・・・メモリセルユニット、PL・・・プレート線、WD・・・ワード線デコーダ/ドライバ、PD・・・プレート線デコーダ/ドライバ、10・・・半導体基板、11・・・素子分離領域、12・・・ゲート絶縁膜、13・・・ゲート電極、14・・・ソース/ドレイン領域、16・・・絶縁層、15・・・コンタクトホール、17,17A,18A・・・開口部、18・・・接続孔、21・・・第1の電極、CN・・・共通ノード、22・・・強誘電体層、23・・・第2の電極、24・・・絶縁膜、TMJ・・・トンネル磁気抵抗素子、RWL・・・書込みワード線、BL・・・ビット線、30・・・選択用トランジスタ、40・・・シリコン半導体基板、41・・・素子分離領域、42・・・ゲート電極、43・・・ゲート絶縁膜、44A,44B・・・ソース/ドレイン領域、45・・・タングステンプラグ、46・・・センス線、51・・・第1の層間絶縁層、52,55・・・接続孔、53・・・ランディングパッド、54・・・第2の層間絶縁層、61・・・第1の強磁性体層、62・・・反強磁性体層、63・・・磁化固定層、64・・・トンネル絶縁膜、65・・・第2の強磁性体層、66・・・トップコート膜、67・・・引き出し電極、70・・・カルコゲナイド膜、71・・・電極、72・・・プラグ抵抗、73・・・選択用トランジスタ
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、更に詳しくは、新規のセンス方式を有する半導体記憶装置する。
【0002】
【従来の技術】
近年、記憶状態に応じてビット線に異なる電流を流すことで記憶された情報(データ)の判定を行う新しい原理の半導体記憶装置が、多数、登場している。
【0003】
このような半導体記憶装置の一種として、ゲインセルと呼ばれる増幅型のDRAM様のメモリセルが知られている(例えば、特開昭62−67861号公報、特開平1−255269号公報参照)。
【0004】
回路図を図37に示すゲインセル型のメモリセルMCは、書込用トランジスタTRMWと、読出用トランジスタTRMRと、検出用トランジスタTRMDと、キャパシタ部CMから構成されている。書込用トランジスタTRMW及び読出用トランジスタTRMRの一端はビット線BLMに接続されている。また、読出用トランジスタTRMRの他端は検出用トランジスタTRMDの一端に接続され、検出用トランジスタTRMDの他端は接地されている。更には、書込用トランジスタTRMWの他端は、検出用トランジスタTRMDのゲート電極、及び、キャパシタ部CMに接続されている。
【0005】
一方、ゲインセル型のダミーセルDCは、書込用トランジスタTRDWと、読出用トランジスタTRDRと、検出用トランジスタTRDDと、キャパシタ部CDから構成されている。書込用トランジスタTRDW及び読出用トランジスタTRDRの一端は参照ビット線BLDに接続されている。また、読出用トランジスタTRDRの他端は検出用トランジスタTRDDの一端に接続され、検出用トランジスタTRDDの他端は接地されている。更には、書込用トランジスタTRDWの他端は、検出用トランジスタTRDDのゲート電極、及び、キャパシタ部CDに接続されている。
【0006】
メモリセルMCへのデータの書き込み時、書込用トランジスタTRMWをオン状態とし、書き込むべきデータに依存して、キャパシタ部CMに電荷を蓄積させ、あるいは電荷を蓄積させない。同時に、ダミーセルDCへもデータを書き込むが、この際、書込用トランジスタTRDWをオン状態とし、キャパシタ部CDに電荷を蓄積させる。
【0007】
メモリセルMCからのデータの読み出し時、読出用トランジスタTRMRをオン状態とする。検出用トランジスタTRMDは、キャパシタ部CMに記憶されたデータに依存して、オン状態あるいはオフ状態となる。一方、ダミーセルDCにおいては、読出用トランジスタTRDRをオン状態とする。ここで、検出用トランジスタTRDDが、常にオン状態となるようにする。言い換えれば、キャパシタ部CDに電荷を蓄積させるが、このときの電荷の蓄積量を、常に、検出用トランジスタTRDDがオン状態となるような蓄積量とする。このようなゲインセル型のメモリセルMCに記憶されたデータの読み出し方式(センス方式)を、以下、より詳しく説明する。
【0008】
ラッチ回路から成るセンスアンプSAの回路図を図38に示す。尚、図38において、メモリセルMC及びダミーセルDCを概念的に図示し、ワード線WLW,WLRを纏めて制御線CLで表す。
【0009】
先ず、イコライズ線CLEQをローレベルとして、トランジスタTREQ1,TREQ2をオン状態とし、ビット線BLM及び参照ビット線BLDをVccにイコライズする。その後、イコライズ線CLEQをハイレベルとして、ビット線BLM及び参照ビット線BLDを浮遊状態にする。次に、読出用トランジスタTRMR,TRDRをオン状態とする。これによって、メモリセルMCに記憶されたデータに依存して、ビット線BLMからメモリセルMCに電流i1あるいは電流i0が流れる。尚、図38では、電流iで表す。一方、参照ビット線BLDからダミーセルDCに参照電流iREF[概ね、(i1+i0)/2に等しい]が流れる。尚、メモリセルMCに電流i1あるいは電流i0が流れ、ダミーセルDCに参照電流iREFが流れるように、メモリセルMC及びダミーセルDCを設計しておく。以上の結果として、ビット線BLMと参照ビット線BLDとの間には電位差が生じる。
【0010】
その後、制御線CLCNT−Aをハイレベルとして、トランジスタTRCNT−1,TRCNT−2をオン状態とすることで、両ビット線BLM,BLDをセンスアンプSAに接続し、制御線CLCNT−Bをローレベル、制御線CLCNT−Cをハイレベルとすることで、センスアンプSAを活性化する。これによって両ビット線BLM,BLDの電位差が増幅され、メモリセルMCに記憶されたデータの判定がなされる。最後に、出力制御線CLCNT−Dをハイレベルとすることで、トランジスタTRCNTがオン状態となり、データ判定結果が次段のラッチ回路やインバータ回路等(これらは図示せず)に出力される。
【0011】
【特許文献1】特開昭62−67861号公報
【特許文献2】特開平1−255269号公報
【非特許文献1】ISSCC 2000 / SESSION 7 / TD:EMERGING MEMORY & DEVICE TECHNOLOGIES / PAPER TA 7.2 (pp 128)
【0012】
【発明が解決しようとする課題】
ところで、このようなメモリセルMCに記憶されたデータの従来の読み出し方式は、以下の問題を有する。
【0013】
即ち、ビット線BLM,BLDを増幅し、メモリセルMCに記憶されたデータの判定するための回路規模が大きい。また、ビット線BLM,BLDのイコライズやセンスアンプSAの活性化等に複雑なタイミング制御が必要であり、高速動作に適しているとは云い難い。更には、ビット線BLMと参照ビット線BLDは、負荷容量を均等にする必要があり、1つの参照ビット線BLDを複数のビット線BLMで共有することができない。従って、各ビット線BLMには必ず対を成す参照ビット線BLDが必要であり、セルアレイの占有面積が大きくなってしまう。
【0014】
従って、本発明の目的は、ビット線BLM,BLDのイコライズを不要とし、センスアンプSAの活性化等に複雑なタイミング制御が基本的に不要であり、場合によっては、1つの参照ビット線BLDを複数のビット線BLMで共有することが可能な構成を有する半導体記憶装置を提供することにある。
【0015】
【課題を解決するための手段】
上記の目的を達成するための本発明の第1の態様に係る半導体記憶装置は、メモリセル部及びダミーセル部を有する半導体記憶装置であって、
該メモリセル部は、
(A)ビット線、
(B)ビット線に接続され、記憶された2値情報に応じて該ビット線に異なる電流を流すメモリセル、及び、
(C)ビット線に接続され、該ビット線に電流を供給するメモリセル電流供給回路、
から成り、
該ダミーセル部は、
(D)参照ビット線、
(E)参照ビット線に接続され、メモリセルに記憶された2値情報を判定するための参照電流を該参照ビット線に流すダミーセル、及び、
(F)参照ビット線に接続され、該参照ビット線に電流を供給するダミーセル電流供給回路、
から成り、
メモリセルに記憶された情報を読み出すとき、ダミーセル電流供給回路は、参照電流に相当する電流を参照ビット線に供給し、
メモリセル電流供給回路は、ダミーセル電流供給回路が供給する該電流がミラーリングされた電流を、該メモリセル電流供給回路が接続されたビット線に供給することを特徴とする。
【0016】
本発明の第1の態様に係る半導体記憶装置において、参照電流iREFは、メモリセルに記憶された情報(データ)が「1」の場合にビット線に流れる電流i1と、メモリセルに記憶された情報(データ)が「0」の場合にビット線に流れる電流i0との概ね中間の電流[即ち、概ね(i1+i0)/2に等しい電流]とすることが好ましい。
【0017】
メモリセルに記憶された情報(データ)を読み出すとき、ダミーセルに参照電流iREFが流れ始める。ダミーセルが例えば接地されている場合、参照ビット線に流れ始めた参照電流iREFは減少し始めるが、直ちに、ダミーセル電流供給回路から、参照電流に相当する電流が参照ビット線に供給され、参照ビット線に流れる電流は、参照電流iREFにバランスされる。言い換えれば、参照ビット線に流れる電流はダミーセル電流供給回路によって補償され、ダミーセル電流供給回路から参照電流iREFと同じ値の電流が参照ビット線に流れる。メモリセル電流供給回路は、ダミーセル電流供給回路が供給する電流(即ち、参照電流iREFに相当する電流)がミラーリングされた電流を、メモリセル電流供給回路が接続されたビット線に供給する。従って、メモリセルに記憶された情報(データ)が「1」の場合には、ビット線に電流i1が流れ始めるが、iREF<i1の関係にあるので、ビット線の電荷が減少する結果、ビット線の電位は0ボルトへと近づく。一方、メモリセルに記憶された情報(データ)が「0」の場合には、ビット線に電流i0が流れ始めるが、iREF>i1の関係にあるので、ビット線に電荷が蓄積される結果、ビット線の電位はメモリセル電流供給回路の出力電位(例えば、Vcc)へと近づく。そして、係るビット線の電位を、例えば、周知のラッチ回路でそのままラッチすれば、メモリセルに記憶された情報(データ)を読み出すことができる。
【0018】
こうして、本発明の第1の態様に係る半導体記憶装置においては、簡素な構成にも拘わらず、ビット線に出現する電位を増幅し、メモリセルに記憶された情報(データ)を確実に読み出すことができる。
【0019】
本発明の第1の態様に係る半導体記憶装置にあっては、あるいは又、後述する第1Aの構成、第1’の構成、第1Bの構成、第1B’の構成、第1Cの構成、第1C’の構成、第1Dの構成、第1D’の構成、第1Eの構成、第1E’の構成、第1Fの構成、第1Gの構成、第1Hの構成、第1Jの構成、及び、第1Kの構成に係る半導体記憶装置にあっては、メモリセル電流供給回路及びダミーセル電流供給回路によって、カレントミラー回路が構成されている。尚、メモリセル及びダミーセルそれ自体が、一種のセンストランジスタとして機能する。
【0020】
より具体的には、メモリセル電流供給回路及びダミーセル電流供給回路を、p型MOS電界効果型トランジスタから構成することができる。そして、ダミーセル電流供給回路を構成するp型MOS電界効果型トランジスタ(ダミーセル電流供給回路用p型MOS電界効果型トランジスタと呼ぶ)の一方のソース/ドレイン領域を周知の定電流供給源に接続し、ダミーセル電流供給回路用p型MOS電界効果型トランジスタの他方のソース/ドレイン領域とゲート電極を接続し、更には、ダミーセル電流供給回路用p型MOS電界効果型トランジスタの他方のソース/ドレイン領域を、参照ビット線、及び、メモリセル電流供給回路を構成するp型MOS電界効果型トランジスタ(メモリセル電流供給回路用p型MOS電界効果型トランジスタと呼ぶ)のゲート電極に接続する。更には、メモリセル電流供給回路用p型MOS電界効果型トランジスタの一方のソース/ドレイン領域を周知の定電流供給源に接続し、メモリセル電流供給回路用p型MOS電界効果型トランジスタの他方のソース/ドレイン領域をビット線に接続する。このような構成にあっては、ビット線からメモリセルへと電流が流れ、参照ビット線からダミーセルへと電流が流れる。
【0021】
あるいは又、メモリセル電流供給回路及びダミーセル電流供給回路を、n型MOS電界効果型トランジスタから構成することができる。そして、ダミーセル電流供給回路を構成するn型MOS電界効果型トランジスタ(ダミーセル電流供給回路用n型MOS電界効果型トランジスタと呼ぶ)の一方のソース/ドレイン領域及びゲート電極を周知の定電流供給源に接続し、ダミーセル電流供給回路用n型MOS電界効果型トランジスタの他方のソース/ドレイン領域を、参照ビット線、及び、メモリセル電流供給回路を構成するn型MOS電界効果型トランジスタ(メモリセル電流供給回路用n型MOS電界効果型トランジスタと呼ぶ)のゲート電極に接続する。更には、メモリセル電流供給回路用n型MOS電界効果型トランジスタの一方のソース/ドレイン領域を周知の定電流供給源に接続し、メモリセル電流供給回路用n型MOS電界効果型トランジスタの他方のソース/ドレイン領域をビット線に接続する。このような構成にあっては、メモリセルからビット線へと電流が流れ、ダミーセルから参照ビット線へと電流が流れる。
【0022】
本発明の第1の態様に係る半導体記憶装置にあっては、メモリセル及びダミーセルは、同一ロウアドレス上に配置されている構成とすることができる。
【0023】
尚、このような構成を、便宜上、第1Aの構成に係る半導体記憶装置と呼ぶ。第1Aの構成に係る半導体記憶装置にあっては、このような構成とすることで、半導体記憶装置の構成の簡素化を図ることができる。
【0024】
また、本発明の第1の態様に係る半導体記憶装置にあっては、
メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
ダミーセルとダミーセル電流供給回路との間の参照ビット線の部分には参照ビット線電位制御トランジスタが配置されており、該参照ビット線電位制御トランジスタの動作によって、ダミーセルと参照ビット線電位制御トランジスタとの間の参照ビット線の部分の電位が制御される構成とすることができる。
【0025】
尚、このような構成を、便宜上、第1’の構成に係る半導体記憶装置と呼ぶ。
【0026】
本発明の第1の態様に係る半導体記憶装置にあっては、
P個(但し、P≧2)のメモリセル部を有し、
各メモリセル部を構成するメモリセル、及び、ダミーセルは、同一ロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、ダミーセル電流供給回路は、参照電流に相当する電流を参照ビット線に供給し、
各メモリセル電流供給回路は、ダミーセル電流供給回路が供給する該電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給する構成とすることができる。
【0027】
尚、このような構成を、便宜上、第1Bの構成に係る半導体記憶装置と呼ぶ。本発明の第1の態様に係る半導体記憶装置にあっては、ビット線と参照ビット線との負荷容量を均等にする必要がないので、第1Bの構成に係る半導体記憶装置のように、1つの参照ビット線を複数のビット線で(即ち、複数のメモリセル部で)共有することが可能となる。第1Bの構成に係る半導体記憶装置においては、このような構成とすることで、半導体記憶装置の面積を減少させることができるし、ダミーセルへのアクセス頻度を抑制することが可能となり、ダミーセルの過度の疲労劣化を防止することができる。
【0028】
第1Bの構成に係る半導体記憶装置にあっては、
各メモリセル部において、メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
ダミーセルとダミーセル電流供給回路との間の参照ビット線の部分には参照ビット線電位制御トランジスタが配置されており、該参照ビット線電位制御トランジスタの動作によって、ダミーセルと参照ビット線電位制御トランジスタとの間の参照ビット線の部分の電位が制御される構成とすることができる。
【0029】
尚、このような構成を、便宜上、第1B’の構成に係る半導体記憶装置と呼ぶ。
【0030】
あるいは又、本発明の第1の態様に係る半導体記憶装置にあっては、
P個(但し、P≧2)のメモリセル部、及び、L個(但し、L≧2)のダミーセル部を有し、
各メモリセル部を構成するメモリセル、及び、各ダミーセル部を構成するダミーセルは、同一ロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、各ダミーセル部を構成するダミーセル電流供給回路は、参照電流に相当する電流を各ダミーセル部を構成する参照ビット線に供給し、
各メモリセル電流供給回路は、各ダミーセル電流供給回路が供給する該電流が平均化された電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給する構成とすることができる。
【0031】
尚、このような構成を、便宜上、第1Cの構成に係る半導体記憶装置と呼ぶ。第1Cの構成に係る半導体記憶装置にあっては、第1Bの構成に係る半導体記憶装置において説明した利点を有するのみならず、複数のダミーセル部を有するが故に、ダミーセル電流供給回路が供給する電流が平均化される結果、ダミーセル電流供給回路が供給する電流のばらつきを抑制することができ、ダミーセル電流供給回路全体が供給する電流が安定化する。そして、各メモリセル電流供給回路は、係るダミーセル電流供給回路が供給する電流が平均化された電流がミラーリングされた電流を、各メモリセル電流供給回路が接続されたビット線に供給するので、各メモリセル電流供給回路が接続されたビット線に供給される電流の一層の安定化を図ることができる。
【0032】
第1Cの構成に係る半導体記憶装置にあっては、
各メモリセル部において、メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
各ダミーセル部において、ダミーセルとダミーセル電流供給回路との間の参照ビット線の部分には参照ビット線電位制御トランジスタが配置されており、該参照ビット線電位制御トランジスタの動作によって、ダミーセルと参照ビット線電位制御トランジスタとの間の参照ビット線の部分の電位が制御される構成とすることができる。
【0033】
尚、このような構成を、便宜上、第1C’の構成に係る半導体記憶装置と呼ぶ。
【0034】
あるいは又、本発明の第1の態様に係る半導体記憶装置にあっては、
ダミーセル部は、第1のダミーセル部、及び、第2のダミーセル部から構成され、
該第1のダミーセル部は、
(a−1)第1の参照ビット線、
(a−2)第1の参照ビット線に接続され、メモリセルに記憶された2値情報の一方に相当する第1の参照電流を該第1の参照ビット線に流す第1のダミーセル、及び、
(a−3)第1の参照ビット線に接続され、該第1の参照ビット線に電流を供給する第1のダミーセル電流供給回路、
から成り、
該第2のダミーセル部は、
(b−1)第2の参照ビット線、
(b−2)第2の参照ビット線に接続され、メモリセルに記憶された2値情報の他方に相当する第2の参照電流を該第2の参照ビット線に流す第2のダミーセル、及び、
(b−3)第2の参照ビット線に接続され、該第2の参照ビット線に電流を供給する第2のダミーセル電流供給回路、
から成り、
メモリセル部を構成するメモリセル、第1のダミーセル、及び、第2のダミーセルは、同一ロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、第1のダミーセル電流供給回路は、第1の参照電流に相当する電流を第1の参照ビット線に供給し、且つ、第2のダミーセル電流供給回路は、第2の参照電流に相当する電流を第2の参照ビット線に供給し、
メモリセル電流供給回路は、第1のダミーセル電流供給回路が供給する該電流と第2のダミーセル電流供給回路が供給する該電流とが平均化された電流がミラーリングされた電流を、該メモリセル電流供給回路が接続されたビット線に供給する構成とすることができる。
【0035】
尚、このような構成を、便宜上、第1Dの構成に係る半導体記憶装置と呼ぶ。
【0036】
尚、第1Dの構成に係る半導体記憶装置、あるいは又、後述する、第1Eの構成、第1Jの構成に係る半導体記憶装置において、第1の参照電流は、メモリセルに記憶された情報(データ)が「1」の場合にビット線に流れる電流i1に概ね等しく、第2の参照電流は、メモリセルに記憶された情報(データ)が「0」の場合にビット線に流れる電流i0に概ね等しい構成とすることが好ましい。
【0037】
第1Dの構成に係る半導体記憶装置においては、第1のダミーセル部及び第2のダミーセル部を有し、ダミーセル電流供給回路が供給する電流が平均化される結果、メモリセル電流供給回路は、ダミーセル電流供給回路が供給する平均化された電流がミラーリングされた電流を、メモリセル電流供給回路が接続されたビット線に供給するので、ビット線に供給される電流の一層の安定化を図ることができる。しかも、第1のダミーセル部及び第2のダミーセル部を構成する第1のダミーセル及び第2のダミーセルは、メモリセルと全く同じサイズ、構成とすることができるので、概ね(i1+i0)/2に等しい参照電流iREFを供給するダミーセル部の設計よりも容易であるし、容易に製造することができる。更には、セルアレイをそのままワード線方向に延長するだけで第1のダミーセル部及び第2のダミーセル部を構築でき、レイアウト上の整合性が良い。しかも、参照電流iREFが概ね(i1+i0)/2に等しく設定されるので、動作マージンの確保が容易である。
【0038】
第1Dの構成に係る半導体記憶装置にあっては、
メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
第1のダミーセル部において、第1のダミーセルと第1のダミーセル電流供給回路との間の第1の参照ビット線の部分には第1の参照ビット線電位制御トランジスタが配置されており、該第1の参照ビット線電位制御トランジスタの動作によって、第1のダミーセルと第1の参照ビット線電位制御トランジスタとの間の第1の参照ビット線の部分の電位が制御され、
第2のダミーセル部において、第2のダミーセルと第2のダミーセル電流供給回路との間の第2の参照ビット線の部分には第2の参照ビット線電位制御トランジスタが配置されており、該第2の参照ビット線電位制御トランジスタの動作によって、第2のダミーセルと第2の参照ビット線電位制御トランジスタとの間の第2の参照ビット線の部分の電位が制御される構成とすることができる。
【0039】
尚、このような構成を、便宜上、第1D’の構成に係る半導体記憶装置と呼ぶ。
【0040】
あるいは又、本発明の第1の態様に係る半導体記憶装置にあっては、
P個(但し、P≧2)のメモリセル部を有し、
ダミーセル部は、第1のダミーセル部、及び、第2のダミーセル部から構成され、
該第1のダミーセル部は、
(a−1)第1の参照ビット線、
(a−2)第1の参照ビット線に接続され、メモリセルに記憶された2値情報の一方に相当する第1の参照電流を該第1の参照ビット線に流す第1のダミーセル、及び、
(a−3)第1の参照ビット線に接続され、該第1の参照ビット線に電流を供給する第1のダミーセル電流供給回路、
から成り、
該第2のダミーセル部は、
(b−1)第2の参照ビット線、
(b−2)第2の参照ビット線に接続され、メモリセルに記憶された2値情報の他方に相当する第2の参照電流を該第2の参照ビット線に流す第2のダミーセル、及び、
(b−3)第2の参照ビット線に接続され、該第2の参照ビット線に電流を供給する第2のダミーセル電流供給回路、
から成り、
各メモリセル部を構成するメモリセル、第1のダミーセル、及び、第2のダミーセルは、同一ロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、第1のダミーセル電流供給回路は、第1の参照電流に相当する電流を第1の参照ビット線に供給し、且つ、第2のダミーセル電流供給回路は、第2の参照電流に相当する電流を第2の参照ビット線に供給し、
各メモリセル電流供給回路は、第1のダミーセル電流供給回路が供給する該電流と第2のダミーセル電流供給回路が供給する該電流とが平均化された電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給する構成とすることができる。
【0041】
尚、このような構成を、便宜上、第1Eの構成に係る半導体記憶装置と呼ぶ。このような第1Eの構成に係る半導体記憶装置は、第1Bの構成及び第1Dの構成に係る半導体記憶装置において説明した利点を有する。
【0042】
第1Eの構成に係る半導体記憶装置にあっては、
各メモリセル部において、メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
第1のダミーセル部において、第1のダミーセルと第1のダミーセル電流供給回路との間の第1の参照ビット線の部分には第1の参照ビット線電位制御トランジスタが配置されており、該第1の参照ビット線電位制御トランジスタの動作によって、第1のダミーセルと第1の参照ビット線電位制御トランジスタとの間の第1の参照ビット線の部分の電位が制御され、
第2のダミーセル部において、第2のダミーセルと第2のダミーセル電流供給回路との間の第2の参照ビット線の部分には第2の参照ビット線電位制御トランジスタが配置されており、該第2の参照ビット線電位制御トランジスタの動作によって、第2のダミーセルと第2の参照ビット線電位制御トランジスタとの間の第2の参照ビット線の部分の電位が制御される構成とすることができる。
【0043】
尚、このような構成を、便宜上、第1E’の構成に係る半導体記憶装置と呼ぶ。
【0044】
あるいは又、本発明の第1の態様に係る半導体記憶装置にあっては、
メモリセル部は、Q個(但し、Q≧2)のメモリセルを有し、
各メモリセル、及び、ダミーセルは、異なるロウアドレス上に配置されている構成とすることができる。
【0045】
尚、このような構成を、便宜上、第1Fの構成に係る半導体記憶装置と呼ぶ。このような第1Fの構成に係る半導体記憶装置により、複数のメモリセルで1つのダミーセルを共有することができるが故に、半導体記憶装置の面積を減少させることができる。
【0046】
あるいは又、本発明の第1の態様に係る半導体記憶装置にあっては、
P個(但し、P≧2)のメモリセル部を有し、
各メモリセル部は、Q個(但し、Q≧2)のメモリセルを有し、
各メモリセル部を構成する第q番目(但し、q=1,2・・・Q)のメモリセルは、P個のメモリセル部に亙り、同一ロウアドレス上に配置されており、且つ、ダミーセル部を構成するダミーセルが配置されたロウアドレスと異なるロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、ダミーセル電流供給回路は、参照電流に相当する電流を参照ビット線に供給し、
各メモリセル電流供給回路は、ダミーセル電流供給回路が供給する該電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給する構成とすることができる。
【0047】
尚、このような構成を、便宜上、第1Gの構成に係る半導体記憶装置と呼ぶ。このような第1Gの構成に係る半導体記憶装置は、第1Bの構成及び第1Fの構成に係る半導体記憶装置において説明した利点を有する。
【0048】
あるいは又、本発明の第1の態様に係る半導体記憶装置にあっては、
P個(但し、P≧2)のメモリセル部を有し、
各メモリセル部は、Q個(但し、Q≧2)のメモリセルを有し、
L個(但し、L≧2)のダミーセル部を有し、
各ダミーセル部を構成するダミーセルは、同一ロウアドレス上に配置されており、
各メモリセル部を構成する第q番目(但し、q=1,2・・・Q)のメモリセルは、P個のメモリセル部に亙り、同一ロウアドレス上に配置されており、且つ、ダミーセル部を構成するダミーセルが配置されたロウアドレスと異なるロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、各ダミーセル部を構成するダミーセル電流供給回路は、参照電流に相当する電流を各ダミーセル部を構成する参照ビット線に供給し、
各メモリセル電流供給回路は、各ダミーセル電流供給回路が供給する該電流が平均化された電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給する構成とすることができる。
【0049】
尚、このような構成を、便宜上、第1Hの構成に係る半導体記憶装置と呼ぶ。このような第1Hの構成に係る半導体記憶装置は、第1Bの構成、第1Cの構成、及び、第1Fの構成に係る半導体記憶装置において説明した利点を有する。
【0050】
あるいは又、本発明の第1の態様に係る半導体記憶装置にあっては、
P個(但し、P≧2)のメモリセル部を有し、
各メモリセル部は、Q個(但し、Q≧2)のメモリセルを有し、
ダミーセル部は、第1のダミーセル部、及び、第2のダミーセル部から構成され、
該第1のダミーセル部は、
(a−1)第1の参照ビット線、
(a−2)第1の参照ビット線に接続され、メモリセルに記憶された2値情報の一方に相当する第1の参照電流を該第1の参照ビット線に流す第1のダミーセル、及び、
(a−3)第1の参照ビット線に接続され、該第1の参照ビット線に電流を供給する第1のダミーセル電流供給回路、
から成り、
該第2のダミーセル部は、
(b−1)第2の参照ビット線、
(b−2)第2の参照ビット線に接続され、メモリセルに記憶された2値情報の他方に相当する第2の参照電流を該第2の参照ビット線に流す第2のダミーセル、及び、
(b−3)第2の参照ビット線に接続され、該第2の参照ビット線に電流を供給する第2のダミーセル電流供給回路、
から成り、
各ダミーセル部を構成するダミーセルは、同一ロウアドレス上に配置されており、
各メモリセル部を構成する第q番目(但し、q=1,2・・・Q)のメモリセルは、P個のメモリセル部に亙り、同一ロウアドレス上に配置されており、且つ、各ダミーセル部を構成するダミーセルが配置されたロウアドレスと異なるロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、第1のダミーセル電流供給回路は、第1の参照電流に相当する電流を第1の参照ビット線に供給し、且つ、第2のダミーセル電流供給回路は、第2の参照電流に相当する電流を第2の参照ビット線に供給し、
各メモリセル電流供給回路は、第1のダミーセル電流供給回路が供給する該電流と第2のダミーセル電流供給回路が供給する該電流とが平均化された電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給する構成とすることができる。
【0051】
尚、このような構成を、便宜上、第1Jの構成に係る半導体記憶装置と呼ぶ。
【0052】
このような第1Jの構成に係る半導体記憶装置は、第1Bの構成、第1Eの構成、及び、第1Fの構成に係る半導体記憶装置において説明した利点を有する。
【0053】
あるいは又、本発明の第1の態様に係る半導体記憶装置にあっては、ビット線及び参照ビット線は差動センスアンプに接続されている構成とすることができる。
【0054】
尚、このような構成を、便宜上、第1Kの構成に係る半導体記憶装置と呼ぶ。このような構成にすることで、更に一層確実に、メモリセルに記憶された情報(データ)の読み出しを行うことができるし、更に高速なデータ判定が可能となる。
【0055】
上述した各種の好ましい形態、第1Aの構成、第1’の構成、第1Bの構成、第1B’の構成、第1Cの構成、第1C’の構成、第1Dの構成、第1D’の構成、第1Eの構成、第1E’の構成、第1Fの構成、第1Gの構成、第1Hの構成、第1Jの構成、及び、第1Kの構成に係る半導体記憶装置を含む本発明の第1の態様に係る半導体記憶装置にあっては、メモリセル及びダミーセルは、飽和領域で動作する電界効果型トランジスタを備えていることが好ましい。このような構成とすることで、ビット線に生じる電位の増幅利得(ゲイン)を一層向上させることができ、データ読み出し感度を一層向上させることができる。
【0056】
第1’の構成、第1B’の構成、第1C’の構成、第1D’の構成、及び、第1E’の構成に係る半導体記憶装置において、メモリセル電流供給回路及びダミーセル電流供給回路(第1のダミーセル電流供給回路、第2のダミーセル電流供給回路)をp型MOS電界効果型トランジスタから構成し、ビット線からメモリセルへと電流を流し、参照ビット線(第1の参照ビット線、第2の参照ビット線)からダミーセル(第1のダミーセル、第2のダミーセル)へと電流を流す構成を採用する場合、ビット線電位制御トランジスタや参照ビット線電位制御トランジスタ、第1の参照ビット線電位制御トランジスタ、第2の参照ビット線電位制御トランジスタをn型MOS電界効果型トランジスタから構成することが好ましい。そして、メモリセルに記憶された情報(データ)を読み出すとき、このn型MOS電界効果型トランジスタのゲート電極に印加される電圧VGは、限定するものではないが、メモリセル電流供給回路やダミーセル電流供給回路、第1のダミーセル電流供給回路、第2のダミーセル電流供給回路の出力電位をVccとしたとき、(1/2)Vccに概ね等しいことが好ましい。ビット線電位制御トランジスタや参照ビット線電位制御トランジスタ、第1の参照ビット線電位制御トランジスタ、第2の参照ビット線電位制御トランジスタの閾値電圧をVthとしたとき、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位、あるいは又、ダミーセル(第1のダミーセル、第2のダミーセル)と参照ビット線電位制御トランジスタ(第1の参照ビット線電位制御トランジスタ、第2の参照ビット線電位制御トランジスタ)との間の参照ビット線の部分の電位は、メモリセルに記憶された情報(データ)を読み出すとき、最高でも(VG−Vth)までしか充電されない。
【0057】
あるいは又、第1’の構成、第1B’の構成、第1C’の構成、第1D’の構成、及び、第1E’の構成に係る半導体記憶装置において、メモリセル電流供給回路及びダミーセル電流供給回路(第1のダミーセル電流供給回路、第2のダミーセル電流供給回路)をn型MOS電界効果型トランジスタから構成し、メモリセルからビット線へと電流を流し、ダミーセル(第1のダミーセル、第2のダミーセル)から参照ビット線(第1の参照ビット線、第2の参照ビット線)へと電流を流す構成を採用する場合、ビット線電位制御トランジスタや参照ビット線電位制御トランジスタ、第1の参照ビット線電位制御トランジスタ、第2の参照ビット線電位制御トランジスタをp型MOS電界効果型トランジスタから構成することが好ましい。そして、メモリセルに記憶された情報(データ)を読み出すとき、このp型MOS電界効果型トランジスタのゲート電極に印加される電圧VGは、限定するものではないが、メモリセル電流供給回路やダミーセル電流供給回路、第1のダミーセル電流供給回路、第2のダミーセル電流供給回路の出力電位をVccとしたとき、(1/2)Vccに概ね等しいことが好ましい。ビット線電位制御トランジスタや参照ビット線電位制御トランジスタ、第1の参照ビット線電位制御トランジスタ、第2の参照ビット線電位制御トランジスタの閾値電圧をVthとしたとき、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位、あるいは又、ダミーセル(第1のダミーセル、第2のダミーセル)と参照ビット線電位制御トランジスタ(第1の参照ビット線電位制御トランジスタ、第2の参照ビット線電位制御トランジスタ)との間の参照ビット線の部分の電位は、メモリセルに記憶された情報(データ)を読み出すとき、(VG+Vth)以下には放電されない。
【0058】
このように、ビット線電位制御トランジスタや参照ビット線電位制御トランジスタ、第1の参照ビット線電位制御トランジスタ、第2の参照ビット線電位制御トランジスタを設けることで、ビット線や参照ビット線、第1の参照ビット線、第2の参照ビット線の増幅される部分を限定することができる結果、具体的には、メモリセルとビット線電位制御トランジスタとの間のビット線の部分以外の部分(より具体的には、ビット線電位制御トランジスタとデータ入出力部との間のビット線の部分)、あるいは又、ダミーセル(第1のダミーセル、第2のダミーセル)と参照ビット線電位制御トランジスタ(第1の参照ビット線電位制御トランジスタ、第2の参照ビット線電位制御トランジスタ)との間の参照ビット線の部分以外の部分が増幅される結果、負荷容量の減少を図ることができるので、ビット線や参照ビット線(第1の参照ビット線、第2の参照ビット線)の増幅の高速化を図ることができるだけでなく、半導体記憶装置における消費電流の減少を図ることができる。
【0059】
上記の目的を達成するための本発明の第2の態様に係る半導体記憶装置は、メモリセル部及びダミーセル部を有する、所謂折り返しビット線構成を有する半導体記憶装置であって、
該第1のメモリセル部は、
(A−1)第1のビット線、
(A−2)第1のビット線に接続され、記憶された2値情報に応じて該第1のビット線に異なる電流を流す第1のメモリセル、
(A−3)第1のビット線に接続され、後述する第2のメモリセルに記憶された2値情報を判定するための第1の参照電流を該第1のビット線に流す第1のダミーセル、及び、
(A−4)第1のビット線に接続され、該第1のビット線に電流を供給する第1の電流供給回路、
から成り、
該第2のメモリセル部は、
(B−1)第2のビット線、
(B−2)第2のビット線に接続され、記憶された2値情報に応じて該第2のビット線に異なる電流を流す第2のメモリセル、
(B−3)第2のビット線に接続され、第1のメモリセルに記憶された2値情報を判定するための第2の参照電流を該第2のビット線に流す第2のダミーセル、及び、
(B−4)第2のビット線に接続され、該第2のビット線に電流を供給する第2の電流供給回路、
から成り、
第1のメモリセルに記憶された情報を読み出すとき、第2の電流供給回路は、第2の参照電流に相当する電流を第2のビット線に供給し、第1の電流供給回路は、第2の電流供給回路が供給する該電流がミラーリングされた電流を、第1のビット線に供給し、
第2のメモリセルに記憶された情報を読み出すとき、第1の電流供給回路は、第1の参照電流に相当する電流を第1のビット線に供給し、第2の電流供給回路は、第1の電流供給回路が供給する該電流がミラーリングされた電流を、第2のビット線に供給することを特徴とする。
【0060】
本発明の第2の態様に係る半導体記憶装置において、第1の参照電流iREF−A及び第2の参照電流iREF−Bは、メモリセルに記憶された情報(データ)が「1」の場合にビット線に流れる電流i1と、メモリセルに記憶された情報(データ)が「0」の場合にビット線に流れる電流i0との概ね中間の電流[即ち、概ね(i1+i0)/2に等しい]である構成とすることが好ましい。
【0061】
第1のメモリセルに記憶された情報(データ)を読み出すとき、第2のダミーセルに第2の参照電流iREF−Bが流れ始める。第2のダミーセルが例えば接地されている場合、第2のビット線に流れ始めた第2の参照電流iREF−Bは減少し始めるが、直ちに、第2の電流供給回路から、第2の参照電流iREF−Bに相当する電流が第2のビット線に供給され、第2のビット線に流れる電流は、第2の参照電流iREF−Bにバランスされる。言い換えれば、第2のビット線に流れる電流は第2の電流供給回路によって補償され、第2の電流供給回路から第2の参照電流iREF−Bと同じ値の電流が第2のビット線に流れる。第1の電流供給回路は、第2の電流供給回路が供給する電流(即ち、参照電流iREF−Bに相当する電流)がミラーリングされた電流を、第1のビット線に供給する。従って、第1のメモリセルに記憶された情報(データ)が「1」の場合には、第1のビット線に電流i1が流れ始めるが、iREF−B<i1の関係にあるので、第1のビット線の電荷が減少する結果、第1のビット線の電位は0ボルトへと近づく。一方、第1のメモリセルに記憶された情報(データ)が「0」の場合には、第1のビット線に電流i0が流れ始めるが、iREF−B>i1の関係にあるので、第1のビット線に電荷が蓄積される結果、第1のビット線の電位は第1の電流供給回路の出力電位(例えば、Vcc)へと近づく。そして、係る第1のビット線の電位を、例えば、ラッチ回路でそのままラッチすれば、第1のメモリセルに記憶された情報(データ)を読み出すことができる。
【0062】
一方、第2のメモリセルに記憶された情報(データ)を読み出すとき、第1のダミーセルに第1の参照電流iREF−Aが流れ始める。第1のダミーセルが例えば接地されている場合、第1のビット線に流れ始めた第1の参照電流iREF−Aは減少し始めるが、直ちに、第1の電流供給回路から、第1の参照電流iREF−Aに相当する電流が第1のビット線に供給され、第1のビット線に流れる電流は、第1の参照電流iREF−Aにバランスされる。言い換えれば、第1のビット線に流れる電流は第1の電流供給回路によって補償され、第1の電流供給回路から第1の参照電流iREF−Aと同じ値の電流が第1のビット線に流れる。第2の電流供給回路は、第1の電流供給回路が供給する電流(即ち、参照電流iREF−Aに相当する電流)がミラーリングされた電流を、第2のビット線に供給する。従って、第2のメモリセルに記憶された情報(データ)が「1」の場合には、第2のビット線に電流i1が流れ始めるが、iREF−A<i1の関係にあるので、第2のビット線の電荷が減少する結果、第2のビット線の電位は0ボルトへと近づく。一方、第2のメモリセルに記憶された情報(データ)が「0」の場合には、第2のビット線に電流i0が流れ始めるが、iREF−B>i1の関係にあるので、第2のビット線に電荷が蓄積される結果、第2のビット線の電位は第2の電流供給回路の出力電位(例えば、Vcc)へと近づく。そして、係る第2のビット線の電位を、例えば、ラッチ回路でそのままラッチすれば、第2のメモリセルに記憶された情報(データ)を読み出すことができる。
【0063】
こうして、本発明の第2の態様に係る半導体記憶装置においては、小規模であって、しかも簡素な構成にも拘わらず、ビット線に出現する電位を増幅し、メモリセルに記憶された情報(データ)を確実に読み出すことができる。また、簡単なタイミング制御で一対のビット線の一方を参照ビット線にしつつ、他方のビット線に接続されたメモリセルからの情報(データ)の読み出しを実現できる。しかも、ダミーセルを同じビット線上の複数のメモリセルで共有するので、セルアレイの面積も縮小することができる。
【0064】
本発明の第2の態様に係る半導体記憶装置にあっても、第1のメモリセル、第1のダミーセル、第2のメモリセル及び第2のダミーセルは、飽和領域で動作する電界効果型トランジスタを備えていることが好ましい。このような構成とすることで、ビット線に生じる電位の増幅利得(ゲイン)を一層向上させることができ、情報(データ)読み出し感度を一層向上させることができる。
【0065】
本発明の第2の態様に係る半導体記憶装置にあっては、第1の電流供給回路及び第2の電流供給回路によって、カレントミラー回路が構成されている。尚、第1のメモリセル、第2のメモリセル、第1のダミーセル及び第2のダミーセルそれ自体が、一種のセンストランジスタとして機能する。
【0066】
上述した各種の好ましい形態、第1Aの構成、第1’の構成、第1Bの構成、第1B’の構成、第1Cの構成、第1C’の構成、第1Dの構成、第1D’の構成、第1Eの構成、第1E’の構成、第1Fの構成、第1Gの構成、第1Hの構成、第1Jの構成、及び、第1Kの構成に係る半導体記憶装置を含む本発明の第1の態様に係る半導体記憶装置、あるいは又、本発明の第2の態様に係る半導体記憶装置(以下、これらを総称して、単に、本発明と呼ぶ場合がある)にあっては、メモリセル及びダミーセルを、例えば、ゲインセル型のDRAM様のメモリセル、ゲインセル型の強誘電体型不揮発性半導体メモリセル、ゲインセル型のクロスポイント型強誘電体型不揮発性半導体メモリセル、所謂不揮発性磁気メモリ装置(MRAM)、所謂高分子メモリ(OUM)から構成することができる。
【0067】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態(以下、実施の形態と略称する)に基づき本発明を説明する。
【0068】
(実施の形態1)
実施の形態1は、本発明の第1の態様に係る半導体記憶装置に関し、更に詳しくは、第1Aの構成に係る半導体記憶装置に関する。実施の形態1におけるメモリセルは、所謂ゲインセル型のDRAM様のメモリ素子から構成されており、ダミーセルも、所謂ゲインセル型のDRAM様のメモリ素子から構成されている。実施の形態1の半導体記憶装置の回路図を図1に示し、メモリセル及びダミーセルの回路図を図2に示す。尚、ダミーセルは、流れる電流が異なることを除き、メモリセルと同じ構造を有する。
【0069】
実施の形態1の半導体記憶装置は、メモリセル部M及びダミーセル部Dを有する。
【0070】
メモリセル部Mは、
(A)ビット線BLM、
(B)ビット線BLMに接続され、記憶された2値情報(2値データ)に応じてビット線BLMに異なる電流(電流i1,i0であり、種々の図面においては、「i」で示す)を流すメモリセルMC、及び、
(C)ビット線BLMに接続され、ビット線BLMに電流を供給するメモリセル電流供給回路CSM、
から成る。
【0071】
一方、ダミーセル部Dは、
(D)参照ビット線BLD、
(E)参照ビット線BLDに接続され、メモリセルMCに記憶された2値情報(2値データ)を判定するための参照電流iREFを参照ビット線BLDに流すダミーセルDC、及び、
(F)参照ビット線BLDに接続され、参照ビット線BLDに電流を供給するダミーセル電流供給回路CSD、
から成る。
【0072】
ここで、メモリセル電流供給回路CSM及びダミーセル電流供給回路CSDによって、カレントミラー回路が構成されている。より具体的には、メモリセル電流供給回路CSM及びダミーセル電流供給回路CSDは、それぞれ、周知のp型MOS電界効果型トランジスタTRM,TRDから構成されている。そして、ダミーセル電流供給回路CSDを構成するp型MOS電界効果型トランジスタTRDの一方のソース/ドレイン領域は周知の定電流供給源に接続され、p型MOS電界効果型トランジスタTRDの他方のソース/ドレイン領域とゲート電極とは接続され、更には、p型MOS電界効果型トランジスタTRDの他方のソース/ドレイン領域は、書込制御用トランジスタTRDSを介して、参照ビット線BLD、及び、メモリセル電流供給回路CSMを構成するp型MOS電界効果型トランジスタTRMのゲート電極に接続されている。更には、p型MOS電界効果型トランジスタTRMの一方のソース/ドレイン領域は周知の定電流供給源に接続され、p型MOS電界効果型トランジスタTRMの他方のソース/ドレイン領域は、書込制御用トランジスタTRMSを介して、ビット線BLMに接続されている。このような構成にあっては、メモリセルMCには電流i1あるいは電流i0が流れ、ダミーセルDCには電流iREF[≒(i1+i0)/2]が流れる。書込制御用トランジスタTRMS,TRDSの動作は、第2の制御線CL2によって制御される。ビット線BLMは、制御用トランジスタTRCNT−Mを介して、データ入出力部に相当する周知のラッチ回路LTMに接続されている。制御用トランジスタTRCNT−Mの動作は、第3の制御線CL3によって制御される。参照ビット線BLDは、制御用トランジスタTRCNT−Dを介して、データ入出力部に相当する周知のダミーセル用ラッチ回路LTDに接続されている。制御用トランジスタTRCNT−Dの動作は、第4の制御線CL4によって制御される。
【0073】
尚、メモリセル部Mを構成するメモリセルMC、及び、ダミーセル部Dを構成するダミーセルDCは、同一ロウアドレス上に配置されている。具体的には、メモリセルMC及びダミーセルDCの動作は、同じ第1の制御線CL1によって制御される。
【0074】
そして、メモリセルMCに記憶された情報(データ)を読み出すとき、ダミーセル電流供給回路CSDは、参照電流iREFに相当する電流を参照ビット線BLDに供給し、メモリセル電流供給回路CSMは、ダミーセル電流供給回路CSDが供給する電流(参照電流iREFに相当する電流)がミラーリングされた電流を、メモリセル電流供給回路CSMが接続されたビット線BLMに供給する。
【0075】
図2に回路図を示すゲインセル型のメモリセルMCは、書込用トランジスタTRMWと、読出用トランジスタTRMRと、検出用トランジスタTRMDと、キャパシタ部CMから構成されている。書込用トランジスタTRMWの一方のソース/ドレイン領域、及び、読出用トランジスタTRMRの一方のソース/ドレイン領域は、ビット線BLMに接続されている。また、読出用トランジスタTRMRの他方のソース/ドレイン領域は、検出用トランジスタTRMDの一方のソース/ドレイン領域に接続され、検出用トランジスタTRMDの他方のソース/ドレイン領域は接地されている。更には、書込用トランジスタTRMWの他方のソース/ドレイン領域は、検出用トランジスタTRMDのゲート電極及びキャパシタ部CMに接続されている。
【0076】
一方、ゲインセル型のダミーセルDCは、書込用トランジスタTRDWと、読出用トランジスタTRDRと、検出用トランジスタTRDDと、キャパシタ部CDから構成されている。書込用トランジスタTRDWの一方のソース/ドレイン領域、及び、読出用トランジスタTRDRの一方のソース/ドレイン領域は、参照ビット線BLDに接続されている。また、読出用トランジスタTRDRの他方のソース/ドレイン領域は、検出用トランジスタTRDDの一方のソース/ドレイン領域に接続され、検出用トランジスタTRDDの他方のソース/ドレイン領域は接地されている。更には、書込用トランジスタTRDWの他方のソース/ドレイン領域は、検出用トランジスタTRDDのゲート電極及びキャパシタ部CDに接続されている。
【0077】
ここで、書込用トランジスタTRMW,TRDWが接続されたワード線WLW、及び、読出用トランジスタTRMR,TRDRが接続されたワード線WLRが、第1の制御線CL1に相当する。
【0078】
検出用トランジスタTRMDは、例えば、ディプリーション型のn型MOS FETから構成され、ゲート電極への印加電圧に応じて、そのソース領域とドレイン領域との間の抵抗値が変わり、ビット線BLMに異なる電流値を有する電流を流すことができる。
【0079】
メモリセルMCへの情報(データ)の書き込み前の待機状態にあっては、ビット線BLM、参照ビット線BLD、第1の制御線CL1(ワード線WLW,WLR)、第3の制御線CL3、第4の制御線CL4がローレベルとなっている。また、メモリセルMCに書き込むべき情報(データ)に基づき、データ入出力部に相当するラッチ回路LTMは所定の電位をビット線BLMに出力できる状態となっており、データ入出力部に相当するダミーセル用ラッチ回路LTDは、データ「1」に相当する電位を参照ビット線BLDに出力できる状態となっている。尚、第2の制御線CL2はローレベルにあり、メモリセル電流供給回路CSM及びダミーセル電流供給回路CSDは、ビット線BLM及び参照ビット線BLDに接続されることはない。
【0080】
メモリセルMCへのデータ書き込みの開始時、第3の制御線CL3及び第4の制御線CL4をハイレベルとし、制御用トランジスタTRCNT−M及び制御用トランジスタTRCNT−Dをオン状態とすることで、ラッチ回路LTMをビット線BLMに接続し、ダミーセル用ラッチ回路LTDを参照ビット線BLDに接続する。これによって、ビット線BLM及び参照ビット線BLDは所定の電位となる。そして、ワード線WLWをハイレベルとし、書込用トランジスタTRMW,TRDWをオン状態とする。これによって、キャパシタ部CMには書き込むべき情報(データ)に依存した電荷が蓄積され、キャパシタ部CDにはデータ「1」に相当する電荷が蓄積される。その後、ワード線WLW、第3の制御線CL3、第4の制御線CL4をローレベルとし、書込用トランジスタTRMWをオフ状態とし、ビット線BLM及び参照ビット線BLDを0ボルトとする。
【0081】
メモリセルMCからの情報(データ)の読み出し前の待機状態にあっては、ビット線BLM、参照ビット線BLD、第1の制御線CL1(ワード線WLW,WLR)、第2の制御線CL2、第3の制御線CL3、第4の制御線CL4がローレベルとなっている。
【0082】
データ読み出し時、第2の制御線CL2をハイレベルとし、書込制御用トランジスタTRMS,TRDSをオン状態とする。これによって、メモリセル電流供給回路CSM及びダミーセル電流供給回路CSDが、ビット線BLM及び参照ビット線BLDに接続される。同時に、第1の制御線CL1をハイレベルとして、メモリセルMCをビット線BLMに接続し、ダミーセルDCを参照ビット線BLDに接続する。具体的には、ワード線WLRをハイレベルとし、読出用トランジスタTRMR,TRDRをオン状態とする。その結果、検出用トランジスタTRMDは、キャパシタ部CMに記憶された情報(データ)に依存して、オン状態あるいはオフ状態となる。メモリセルMCにデータ「1」が記憶されていたときには検出用トランジスタTRMDがオン状態となり、メモリセルMCに電流i1が流れ始める。一方、メモリセルMCにデータ「0」が記憶されていたときには検出用トランジスタTRMDがより弱い導通状態となり、メモリセルMCに電流i0(<i1)が流れ始める。一方、ダミーセルDCへは、常に、データ「1」が書き込まれている。それ故、検出用トランジスタTRDDはオン状態となり、ダミーセルDCに電流iREFが流れ始める。尚、参照ビット線BLDに電流iREFが流れるようにするためには、例えば、ダミーセルDCにおけるキャパシタ部CDの面積をメモリセルMCにおけるキャパシタ部CMの面積の約1/2に設定すればよい。
【0083】
このように、参照ビット線BLDに参照電流iREFが流れ始めるが、ダミーセルDCは接地されているので、参照ビット線BLDに流れ始めた参照電流iREFは減少し始める。そして、直ちに、ダミーセル電流供給回路CSDから、参照電流iREFに相当する電流が参照ビット線BLDに供給され、参照ビット線BLDに流れる電流は、参照電流iREFにバランスされる。言い換えれば、参照ビット線BLDに流れる電流はダミーセル電流供給回路CSDによって補償され、ダミーセル電流供給回路CSDから参照電流iREFと同じ値の電流が参照ビット線BLDに流れる。メモリセル電流供給回路CSMは、ダミーセル電流供給回路CSDが供給する電流(即ち、参照電流iREFに相当する電流)がミラーリングされた電流を、メモリセル電流供給回路CSMが接続されたビット線BLMに供給する。従って、メモリセルMCに記憶されたデータが「1」の場合には、ビット線BLMに電流i1が流れ始めるが、iREF<i1の関係にあるので、ビット線BLMの電荷が減少する結果、ビット線BLMの電位は0ボルトへと近づく。一方、メモリセルMCに記憶された情報(データ)が「0」の場合には、ビット線BLMに電流i0が流れ始めるが、iREF>i1の関係にあるので、ビット線BLMに電荷が蓄積される結果、ビット線BLMの電位は定電流供給源の出力電位(例えば、Vcc)へと近づく。このように、ビット線BLMの電位は、0ボルトあるいはVccへと大きく増幅される。そして、適切な時間経過後、第3の制御線CL3をハイレベルとして、制御用トランジスタTRCNT−Mをオン状態とすることで、係るビット線BLMの電位をデータ入出力部に相当するラッチ回路LTMでそのままラッチすれば、メモリセルMCに記憶された情報(データ)を読み出すことができる。尚、第4の制御線CL4はローレベルのままであり、参照ビット線BLDはダミーセル用ラッチ回路LTDに接続されることはない。
【0084】
その後、ワード線WLR、第2の制御線CL2、第3の制御線CL3、第4の制御線CL4をローレベルとし、ビット線BLM及び参照ビット線BLDを0ボルトとする。
【0085】
このように、実施の形態1の半導体記憶装置にあっては、メモリセルMCからの情報(データ)の読み出し時、ビット線BLM毎に、メモリセル電流供給回路CSM及びダミーセル部Dを備えるのみでよく、それ以外のデータ判定回路を必要としない。即ち、小さな回路規模で情報(データ)をセンスすることができる。更には、従来の技術と異なり、ビット線のイコライズやセンスアンプの活性化のタイミング操作が不要となり、その分、高速なデータ読み出しが可能となる。
【0086】
尚、このようなセンス方式で良好なセンス感度を得るためには、セル電流が飽和していることが望ましい。即ち、メモリセルMCのデータ記憶状態に従って、ビット線BLMの電位に拘わらず、一定のセル電流が流れることが望ましい。このような状態であれば、ビット線BLMの電位は、Vcc近くまで、あるいは又、0ボルト近くまで、速やかに増幅される。即ち、キャパシタ部CMとキャパシタ部CDとに蓄積された電荷の僅かな相違に基づき、メモリセルMCに記憶された情報(データ)を判定するために、十分大きな出力振幅をビット線BLMに与えることができる。実施の形態1にあっては、メモリセルMCには検出用トランジスタTRMDが備えられており、この検出用トランジスタTRMDを飽和領域で動作させることにより、このような状態を実現することができる。
【0087】
(実施の形態2)
実施の形態2の半導体記憶装置は、実施の形態1の半導体記憶装置の変形であり、第1’の構成に係る半導体記憶装置に関する。実施の形態2の半導体記憶装置の回路図を図3に示す。
【0088】
実施の形態2の半導体記憶装置にあっては、メモリセルMCとメモリセル電流供給回路CSMとの間のビット線の部分にはビット線電位制御トランジスタTRCMが配置されており、このビット線電位制御トランジスタTRCMの動作によって、メモリセルMCとビット線電位制御トランジスタTRCMとの間のビット線の部分BLM−Dの電位が制御される。また、ダミーセルDCとダミーセル電流供給回路CSDとの間の参照ビット線の部分には参照ビット線電位制御トランジスタTRCDが配置されており、この参照ビット線電位制御トランジスタTRCDの動作によって、ダミーセルDCと参照ビット線電位制御トランジスタTRCDとの間の参照ビット線の部分BLD−Dの電位が制御される。
【0089】
ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCDはn型MOS電界効果型トランジスタから構成されている。ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCDは、第5の制御線CL5によって制御される。そして、メモリセルMCに記憶された情報(データ)を読み出すとき、このn型MOS電界効果型トランジスタのゲート電極に印加される電圧VG(第5の制御線CL5の電位VG)は、例えば、メモリセル電流供給回路CSM及びダミーセル電流供給回路CSDの出力電位をVccとしたとき、限定するものではないが、(1/2)Vccに概ね等しい。ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCDの閾値電圧をVthとしたとき、メモリセルMCとビット線電位制御トランジスタTRCMとの間のビット線の部分BLM−Dの電位、あるいは又、ダミーセルDCと参照ビット線電位制御トランジスタTRCDとの間の参照ビット線の部分BLD−Dの電位は、メモリセルMCに記憶された情報(データ)を読み出すとき、最高でも(VG−Vth)までしか充電されない。
【0090】
メモリセルMCへの情報(データ)の書き込み前の待機状態にあっては、ビット線BLM、参照ビット線BLD、第1の制御線CL1(ワード線WLW,WLR)、第3の制御線CL3、第4の制御線CL4、第5の制御線CL5がローレベルとなっている。また、メモリセルMCに書き込むべき情報(データ)に基づき、ラッチ回路LTMは所定の電位をビット線BLMに出力できる状態となっており、ダミーセル用ラッチ回路LTDは、データ「1」に相当する電位を参照ビット線BLDに出力できる状態となっている。尚、第2の制御線CL2はローレベルにあり、メモリセル電流供給回路CSM及びダミーセル電流供給回路CSDは、ビット線BLM及び参照ビット線BLDに接続されることはない。
【0091】
メモリセルMCへのデータ書き込みの開始時、第3の制御線CL3及び第4の制御線CL4をハイレベルとし、第5の制御線CL5の電位を(Vcc+Vth)以上とし、制御用トランジスタTRCNT−M及び制御用トランジスタTRCNT−Dをオン状態とすることで、ラッチ回路LTMをビット線BLMに接続し、ダミーセル用ラッチ回路LTDを参照ビット線BLDに接続する。これによって、ビット線BLM及び参照ビット線BLDは所定の電位となる。そして、ワード線WLWをハイレベルとし、書込用トランジスタTRMW,TRDWをオン状態とする。これによって、キャパシタ部CMには書き込むべき情報(データ)に依存した電荷が蓄積され、キャパシタ部CDにはデータ「1」に相当する電荷が蓄積される。その後、ワード線WLW、第3の制御線CL3、第4の制御線CL4、第5の制御線CL5をローレベルとし、書込用トランジスタTRMWをオフ状態とし、ビット線BLM及び参照ビット線BLDを0ボルトとする。
【0092】
メモリセルMCからの情報(データ)の読み出し前の待機状態にあっては、ビット線BLM、参照ビット線BLD、第1の制御線CL1(ワード線WLW,WLR)、第2の制御線CL2、第3の制御線CL3、第4の制御線CL4、第5の制御線CL5がローレベルとなっている。
【0093】
データ読み出し時、第2の制御線CL2をハイレベルとし、第5の制御線CL5の電位をVGとし、書込制御用トランジスタTRMS,TRDSをオン状態とする。これによって、メモリセル電流供給回路CSM及びダミーセル電流供給回路CSDが、ビット線BLM及び参照ビット線BLDに接続される。同時に、第1の制御線CL1をハイレベルとして、メモリセルMCをビット線BLMに接続し、ダミーセルDCを参照ビット線BLDに接続する。具体的には、ワード線WLRをハイレベルとし、読出用トランジスタTRMR,TRDRをオン状態とする。その結果、検出用トランジスタTRMDは、キャパシタ部CMに記憶された情報(データ)に依存して、オン状態あるいはオフ状態となる。メモリセルMCにデータ「1」が記憶されていたときには検出用トランジスタTRMDがオン状態となり、メモリセルMCに電流i1が流れ始める。一方、メモリセルMCにデータ「0」が記憶されていたときには検出用トランジスタTRMDがより弱い導通状態となり、メモリセルMCに電流i0(<i1)が流れ始める。一方、ダミーセルDCへは、常に、データ「1」が書き込まれている。それ故、検出用トランジスタTRDDはオン状態となり、ダミーセルDCに電流iREFが流れ始める。尚、参照ビット線BLDに電流iREFが流れるようにするためには、例えば、ダミーセルDCにおけるキャパシタ部CDの面積をメモリセルMCにおけるキャパシタ部CMの面積の約1/2に設定すればよい。
【0094】
このように、参照ビット線BLDに参照電流iREFが流れ始めるが、ダミーセルDCは接地されているので、参照ビット線BLDに流れ始めた参照電流iREFは減少し始める。そして、直ちに、ダミーセル電流供給回路CSDから、参照電流iREFに相当する電流が参照ビット線BLDに供給され、参照ビット線BLDに流れる電流は、参照電流iREFにバランスされる。言い換えれば、参照ビット線BLDに流れる電流はダミーセル電流供給回路CSDによって補償され、ダミーセル電流供給回路CSDから参照電流iREFと同じ値の電流が参照ビット線BLDに流れる。メモリセル電流供給回路CSMは、ダミーセル電流供給回路CSDが供給する電流(即ち、参照電流iREFに相当する電流)がミラーリングされた電流を、メモリセル電流供給回路CSMが接続されたビット線BLMに供給する。従って、メモリセルMCに記憶されたデータが「1」の場合には、ビット線BLMに電流i1が流れ始めるが、iREF<i1の関係にあるので、ビット線BLMの電荷が減少する結果、ビット線BLMの電位は0ボルトへと近づく。一方、メモリセルMCに記憶された情報(データ)が「0」の場合には、ビット線BLMに電流i0が流れ始めるが、iREF>i1の関係にあるので、ビット線BLMに電荷が蓄積される結果、ビット線BLMの電位は定電流供給源の出力電位(例えば、Vcc)へと近づく。しかしながら、メモリセルMCとメモリセル電流供給回路CSMとの間のビット線の部分にはビット線電位制御トランジスタTRCMが配置されており、ビット線電位制御トランジスタTRCMのゲート電極に印加される電圧はVGであるが故に、メモリセルMCとビット線電位制御トランジスタTRCMとの間のビット線の部分BLM−Dの電位は、最高でも(VG−Vth)までしか充電されない。一方、ビット線電位制御トランジスタTRCMとメモリセル電流供給回路CSMとの間のビット線の部分BLM−Uの電位はVccへと近づく。このように、メモリセルMCとビット線電位制御トランジスタTRCMとの間のビット線の部分BLM−D以外の部分(より具体的には、ビット線電位制御トランジスタTRCMとデータ入出力部であるラッチ回路LTMとの間のビット線の部分BLM−U)における電位は、0ボルトあるいはVccへと大きく増幅される。そして、適切な時間経過後、第3の制御線CL3をハイレベルとして、制御用トランジスタTRCNT−Mをオン状態とすることで、係るビット線BLMの部分BLM−Uの電位をラッチ回路LTMでそのままラッチすれば、メモリセルMCに記憶された情報(データ)を読み出すことができる。尚、第4の制御線CL4はローレベルのままであり、参照ビット線BLDはダミーセル用ラッチ回路LTDに接続されることはない。
【0095】
その後、ワード線WLR、第2の制御線CL2、第3の制御線CL3、第4の制御線CL4、第5の制御線CL5をローレベルとし、ビット線BLM及び参照ビット線BLDを0ボルトとする。
【0096】
このように、実施の形態2の半導体記憶装置にあっても、メモリセルMCからの情報(データ)の読み出し時、ビット線BLM毎に、メモリセル電流供給回路CSM及びダミーセル部Dを備えるのみでよく、それ以外のデータ判定回路を必要としない。即ち、小さな回路規模で情報(データ)をセンスすることができる。更には、従来の技術と異なり、ビット線のイコライズやセンスアンプの活性化のタイミング操作が不要となり、その分、高速なデータ読み出しが可能となる。しかも、ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCDを設けることで、ビット線及び参照ビット線の増幅される部分を限定することができる結果、具体的には、メモリセルMCとビット線電位制御トランジスタTRCMとの間のビット線の部分BLM−D以外の部分(より具体的には、ビット線の部分BLM−U)、あるいは又、ダミーセルDCと参照ビット線電位制御トランジスタTRCDとの間の参照ビット線の部分BLD−D以外の部分(より具体的には、参照ビット線の部分BLD−U)が増幅される結果、負荷容量の減少を図ることができるので、ビット線や参照ビット線の増幅の高速化を図ることができるだけでなく、半導体記憶装置における消費電流の減少を図ることができる。
【0097】
(実施の形態3)
実施の形態3の半導体記憶装置は、実施の形態1の半導体記憶装置の変形であり、メモリセルMC及びダミーセルDCが、所謂ゲインセル型のクロスポイント型強誘電体型不揮発性半導体メモリセル(FERAM)から構成されている。
【0098】
実施の形態3の半導体記憶装置におけるメモリセルの回路図を図4に示し、メモリセルを構成する各種のトランジスタの模式的なレイアウトを図5に示し、不揮発性メモリの模式的な一部断面図を図6及び図7に示す。尚、図5において、各種のトランジスタの領域を点線で囲み、活性領域及び配線を実線で示し、ゲート電極あるいはワード線を一点鎖線で示した。また、図6に示すメモリセルの模式的な一部断面図は、図5の線A−Aに沿った模式的な一部断面図であり、図7に示すメモリセルの模式的な一部断面図は、図5の線B−Bに沿った模式的な一部断面図である。
【0099】
尚、メモリセル及びダミーセルの構成を除き、実施の形態3の半導体記憶装置の構成は、実施の形態1にて説明した半導体記憶装置の構成と同じとすることができるので、半導体記憶装置それ自体の詳細な説明は省略する。また、以下、メモリセルMCに関する説明を専ら行うが、ダミーセルDCも、基本的にはメモリセルMCと同じ構成を有する。
【0100】
実施の形態3の半導体記憶装置におけるメモリセルMCは、ビット線BLMと、書込用トランジスタTRMWと、J個(但し、J≧2であり、実施の形態3においては、J=8)のメモリセルユニットMCUJとJ本のプレート線PLJから構成されている。そして、各メモリセルユニットMCUJは、第1の電極21と強誘電体層22と第2の電極23とから成り、メモリセルMCを構成するメモリセルユニットMCUJの第1の電極21は、メモリセルMCにおいて共通であり、この共通の第1の電極(共通ノードCN)は、書込用トランジスタTRMWを介してビット線BLMに接続され、各メモリセルユニットMCUJを構成する第2の電極23はプレート線PLJに接続されている。メモリセルユニットMCUJは絶縁膜24によって被覆されている。尚、メモリセルMCを構成するメモリセルユニットの数(J)は8個に限定されず、一般には、J≧2を満足すればよく、2のべき数(J=2,4,8,16・・・)とすることが好ましい。
【0101】
更には、実施の形態3におけるメモリセルMCは、共通の第1の電極(共通ノードCN)の電位変化を検出し、該検出結果をビット線BLMに電流として伝達する信号検出回路を備えている。言い換えれば、検出用トランジスタTRMD、及び、読出用トランジスタTRMRを備えている。信号検出回路は、検出用トランジスタTRMD及び読出用トランジスタTRMRから構成されている。そして、検出用トランジスタTRMDの一端は接地され、他端は読出用トランジスタTRMRを介してビット線BLMに接続され、各メモリセルユニットMCUJに記憶された情報(データ)の読み出し時、読出用トランジスタTRMRが導通状態とされ、各メモリセルユニットMCUjに記憶された情報(データ)に基づき共通の第1の電極(共通ノードCN)に生じた電位により、検出用トランジスタTRMDの動作が制御される。
【0102】
即ち、メモリセルユニットMCUjに記憶された情報(データ)を読み出す際、メモリセルユニットMCUjは、直接、ビット線BLMを駆動する必要がない。従って、小さなメモリセルユニットMCUjでも大きな信号を得ることができ、微細化に適している。しかも、複数のメモリセルユニットMCUjで、読出用トランジスタTRMR、検出用トランジスタTRMD、及び、書込用トランジスタTRMWを共有するが故に、メモリセルMCの一層の縮小化を図ることができる。
【0103】
検出用トランジスタTRMDは、例えば、ディプリーション型のn型MOS FETから構成され、ゲート電極への印加電圧に応じて、そのソース領域とドレイン領域との間の抵抗値が変わり、ビット線BLMに異なる電流値を有する電流を流すことができる。
【0104】
具体的には、各種のトランジスタはMOS型FETから構成されており、書込用トランジスタTRMWの一方のソース/ドレイン領域は絶縁層16に形成されたコンタクトホール15を介してビット線BLMに接続され、他方のソース/ドレイン領域は、絶縁層16に形成された開口部17中に設けられた接続孔18を介して共通の第1の電極(共通ノードCN)に接続されている。また、検出用トランジスタTRMDの一方のソース/ドレイン領域は、接地線に接続され、他方のソース/ドレイン領域は、読出用トランジスタTRMRの一方のソース/ドレイン領域に接続されている。より具体的には、検出用トランジスタTRMDの他方のソース/ドレイン領域と読出用トランジスタTRMRの一方のソース/ドレイン領域とは、1つのソース/ドレイン領域を占めている。更には、読出用トランジスタTRMRの他方のソース/ドレイン領域はコンタクトホール15を介してビット線BLMに接続され、更に、共通の第1の電極(共通ノードCN、あるいは、書込用トランジスタTRMWの他方のソース/ドレイン領域)は、開口部17A中に設けられた接続孔18A、ワード線WLMDを介して検出用トランジスタTRMDのゲート電極に接続されている。また、書込用トランジスタTRMWのゲート電極に接続されたワード線WLW及び読出用トランジスタTRMRのゲート電極に接続されたワード線WLRは、ワード線デコーダ/ドライバWDに接続されている。一方、各プレート線PLJは、プレート線デコーダ/ドライバPDに接続されている。更には、ビット線BLMは、制御用トランジスタTRCNT−Mを介してラッチ回路LTMに接続されている。尚、ワード線WLW及びワード線WLRが、図1における第1の制御線CL1に相当する。また、図4においては、メモリセルMCのみを示すが、全体の回路図は、実質的に図1に示したと同じである。尚、参照番号10は半導体基板を示し、参照番号11は素子分離領域を示し、参照番号12はゲート絶縁膜を示し、参照番号13はゲート電極を示し、参照番号14はソース/ドレイン領域を示す。
【0105】
先ず、実施の形態3の半導体記憶装置におけるメモリセルMCへの情報(データ)の書き込み動作を、以下、説明する。尚、一例として、プレート線PL1に接続されたメモリセルユニットMCU1に情報(データ)を書き込むものとする。図8に動作波形を示す。尚、図8及び後述する図9中、括弧内の数字は、以下に説明する工程の番号と対応している。ダミーセルDCを構成するダミーセルユニットには、常に、データ「1」を書き込むものとするが、ダミーセルユニットへのデータ書込動作は、実質的にメモリセルユニットへの情報(データ)の書込動作と同様とすることができるので、その説明は省略する。更には、メモリセルユニット及びダミーセルユニットへの情報(データ)の書込動作は、FERAMに特有の動作を除き、実質的に実施の形態1にて説明したメモリセル及びダミーセルへのデータ書込動作と同様とすることができるので、以下、FERAMに特有の動作を専ら説明する。
【0106】
(1A)待機状態では、ビット線BLM、全制御線、全プレート線が0ボルトとなっている。更には、共通ノードCNも0ボルトで浮遊状態となっている。
【0107】
(2A)データ書き込みの開始時、選択プレート線PL1の電位をVccとし、非選択プレート線PLk(k=2,3・・・8)の電位を(1/2)Vccとする。これによって、浮遊状態の共通ノードCNの電位は、プレート線PLJとのカップリングにより、概ね(1/2)Vcc近傍まで上昇する。また、選択メモリセルユニットにデータ「1」を書き込む場合には、ビット線BLMの電位をVccとし、データ「0」を書き込む場合には、ビット線BLMの電位を0ボルトとする。
【0108】
(3A)その後、書込用トランジスタTRMWをオン状態とする。これによって、共通ノードCNの電位は、選択メモリセルユニットにデータ「1」を書き込む場合には、Vccとなり、データ「0」を書き込む場合には、0ボルトとなる。尚、選択プレート線PL1にはVccが印加された状態にあるので、共通ノードCNの電位が0ボルトの場合、選択メモリセルユニットにデータ「0」が書き込まれる。一方、共通ノードCNの電位がVccの場合、選択メモリセルユニットには何ら情報(データ)が書き込まれない。
【0109】
(4A)次いで、選択プレート線PL1の電位を0ボルトとする。共通ノードCNの電位がVccの場合、選択メモリセルユニットにデータ「1」が書き込まれる。選択メモリセルユニットに既にデータ「0」が書き込まれている場合には、選択メモリセルユニットに何ら変化は生じない。
【0110】
(5A)その後、ビット線BLMを0ボルトと印加する。
【0111】
(6A)更に、非選択プレート線PLkを0ボルトとし、書込用トランジスタTRMWをオフ状態とする。
【0112】
他のメモリセルユニットMCUj(j=2,3・・・8)に情報(データ)を書き込む場合には、同様の操作を繰り返す。このような書き込み動作においては、非選択メモリセルユニットMCUkに(±1/2)Vccのディスターブが発生するが、Vccの値を適切に設定することによって、非選択メモリセルユニットMCUkにおける情報(データ)の破壊を確実に防止することができる。
【0113】
次に、実施の形態3の半導体記憶装置におけるメモリセルMCから情報(データ)を読み出し、情報(データ)を再書き込みする動作を、以下、説明する。尚、一例として、プレート線PL1に接続されたメモリセルユニットMCU1から情報(データ)を読み出し、情報(データ)を再書き込みするものとする。図9に動作波形を示す。尚、メモリセルユニット及びダミーセルユニットからの情報(データ)の読出動作は、FERAMに特有の動作を除き、実質的に実施の形態1にて説明したメモリセル及びダミーセルからのデータ読出動作と同様とすることができるので、以下、FERAMに特有の動作を専ら説明する。
【0114】
(1B)待機状態では、ビット線、全制御線、全プレート線が0ボルトとなっている。更には、共通ノードCNも0ボルトで浮遊状態となっている。
【0115】
(2B)データ読み出し時、選択プレート線PL1にVccを印加する。このとき、選択メモリセルユニットMCU1にデータ「1」が記憶されていれば、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、共通ノードCNの電位が上昇する。一方、選択メモリセルユニットMCU1にデータ「0」が記憶されていれば、強誘電体層に分極反転が生ぜず、共通ノードCNの電位は殆ど上昇しない。即ち、共通ノードCNは、非選択メモリセルユニットの強誘電体層を介して複数の非選択プレート線PLkにカップリングされているので、共通ノードCNの電位は0ボルトに比較的近いレベルに保たれる。このようにして、選択メモリセルユニットMCU1に記憶された情報(データ)に依存して共通ノードCNの電位に変化が生じる。従って、選択メモリセルユニットの強誘電体層には、分極反転に十分な電界を与えることができる。
【0116】
(3B)次に、読出用トランジスタTRMRをオン状態とする。一方、選択メモリセルユニットMCU1に記憶された情報(データ)に基づき共通の第1の電極(共通ノードCN)に生じた電位により、検出用トランジスタTRMDの動作が制御される。具体的には、選択メモリセルユニットMCU1に記憶された情報(データ)に基づき共通の第1の電極(共通ノードCN)に高い電位が生じれば、検出用トランジスタTRMDは導通状態となり、メモリセルMCに電流i1が流れ始める。一方、選択メモリセルユニットMCU1に記憶された情報(データ)に基づき共通の第1の電極(共通ノードCN)に低い電位が生じれば、検出用トランジスタTRMDはより弱い導通状態となり、メモリセルMCに電流i0(<i1)が流れ始める。そして、メモリセル電流供給回路CSM及びダミーセル部Dの動作により、ビット線BLMの電位は0ボルト又はVccに近づく。
【0117】
(4B)次いで、読出用トランジスタTRMRをオフ状態とする。そして、ビット線BLMの電位をビット線BLMに接続されたラッチ回路LTMにてラッチし、情報(データ)の読み出し動作を完了する。
【0118】
以上の動作によって、選択メモリセルユニットに記憶されていた情報(データ)が一旦破壊されてしまうので、情報(データ)の再書き込み動作を行う。
【0119】
(5B)そのために、先ず、ビット線BLMを充放電させ、ラッチ回路LTMからビット線BLMにVcc又は0ボルトを印加する。
【0120】
(6B)次いで、非選択プレート線PLk(k=2,3・・・8)の電位を(1/2)Vccとする。
【0121】
(7B)その後、書込用トランジスタTRMWをオン状態とする。これによって、共通ノードCNの電位はビット線BLMの電位と等しくなる。即ち、選択メモリセルユニットMCU1に記憶されていた情報(データ)が「1」の場合には、共通ノードCNの電位はVccとなり、選択メモリセルユニットMCU1に記憶されていた情報(データ)が「0」の場合には、共通ノードCNの電位は0ボルトとなる。選択プレート線PL1の電位はVccのままであるが故に、共通ノードCNの電位が0ボルトの場合、選択メモリセルユニットMCU1にはデータ「0」が再書き込みされる。
【0122】
(8B)次に、選択プレート線PL1の電位を0ボルトとする。これによって、選択メモリセルユニットMCU1に記憶されていた情報(データ)が「1」の場合には、共通ノードCNの電位がVccであるが故に、データ「1」が再書き込みされる。選択メモリセルユニットMCU1にデータ「0」が既に再書き込みされていた場合には、選択メモリセルユニットMCU1に変化は生じない。
【0123】
(9B)その後、ビット線BLMを0ボルトとする。
【0124】
(10B)最後に、非選択プレート線PLkを0ボルトとし、書込用トランジスタTRMWをオフ状態とする。
【0125】
他のメモリセルMCj(j=2,3・・・8)から情報(データ)を読み出し、情報(データ)を再書き込みする場合には、同様の操作を繰り返す。
【0126】
ダミーセルDCも、メモリセルMCと同じ構造を有し、同じ動作をする。ダミーセルユニットには、常に、データ「1」を書き込む。尚、ダミーセルDCに電流iREFが流れるようにするためには、例えばダミーセルDCの共通ノードに非動作の寄生キャパシタを追加して駆動負荷を増加させ、それによって検出用トランジスタTRDDのゲート電極に加わる信号(電圧)を小さく(低く)すればよい。
【0127】
このように、実施の形態3の半導体記憶装置にあっても、メモリセルMCからの情報(データ)の読み出し時、ビット線BLM毎に、メモリセル電流供給回路CSM及びダミーセル部Dを備えるのみでよく、それ以外のデータ判定回路を必要としない。即ち、小さな回路規模で情報(データ)をセンスすることができる。更には、従来の技術と異なり、ビット線のイコライズやセンスアンプの活性化のタイミング操作が不要となり、その分、高速なデータ読み出しが可能となる。
【0128】
しかも、メモリセルMCのデータ記憶状態に従って、ビット線BLMの電位に拘わらず、一定のセル電流が流れるので、ビット線BLMの電位は、Vcc近くまで、あるいは又、0ボルト近くまで、速やかに増幅される。即ち、メモリセルユニットMCUとダミーセルユニットとに蓄積された電荷の僅かな相違に基づき、メモリセルユニットMCUに記憶された情報(データ)を判定するために、十分大きな出力振幅をビット線BLMに与えることができる。実施の形態3にあっても、メモリセルMCには検出用トランジスタTRMDが備えられており、この検出用トランジスタTRMDを飽和領域で動作させることにより、このような状態を実現することができる。
【0129】
尚、実施の形態3にて説明した半導体記憶装置に、実施の形態2にて説明した半導体記憶装置の構成を適用することもできる。
【0130】
(実施の形態4)
実施の形態4は、実施の形態1の変形であり、更に詳しくは、第1Bの構成に係る半導体記憶装置に関する。実施の形態4の半導体記憶装置の回路図を図10に示す。尚、実施の形態4の半導体記憶装置におけるメモリセル及びダミーセルの構成は、実施の形態1あるいは実施の形態3にて説明したメモリセル及びダミーセルの構成と同様とすることができるので、詳細な説明は省略する。以下に説明する実施の形態6、実施の形態8、実施の形態10、実施の形態12、実施の形態14、実施の形態16、実施の形態18、実施の形態20、実施の形態22、実施の形態24、実施の形態25においても同様である。また、実施の形態4の半導体記憶装置におけるメモリセル及びダミーセルの書込動作、読出動作は、実施の形態1あるいは実施の形態3にて説明したメモリセル及びダミーセルの書込動作、読出動作と同様とすることができるので、詳細な説明は省略する。以下に説明する実施の形態6、実施の形態8、実施の形態10、実施の形態12、実施の形態14、実施の形態16、実施の形態18、実施の形態20、実施の形態22、実施の形態24、実施の形態25においても同様である。
【0131】
実施の形態4の半導体記憶装置は、P個(但し、P≧2)のメモリセル部Mp(ここで、p=1,2・・・P)を有する。そして、各メモリセル部Mpを構成するメモリセルMCp、及び、ダミーセルDCは、同一ロウアドレス上に配置されている。具体的には、各メモリセル部Mpを構成するメモリセルMCp、及び、ダミーセルDCの動作は、同じ第1の制御線CL1によって制御される。
【0132】
そして、メモリセルMCpに記憶された情報(データ)を読み出すとき、ダミーセル電流供給回路CSDは、参照電流iREFに相当する電流を参照ビット線BLDに供給する。一方、各メモリセル電流供給回路CSM−pは、ダミーセル電流供給回路CSDが供給する電流(参照電流iREFに相当する電流)がミラーリングされた電流を、各メモリセル電流供給回路CSM−pが接続されたビット線BLM−pに供給する。
【0133】
実施の形態1あるいは実施の形態3において説明した半導体記憶装置にあっては、ビット線BLMと参照ビット線BLDとは、負荷容量を均等にする必要がない。従って、実施の形態4の半導体記憶装置のように、1つの参照ビット線BLDを複数のビット線BLM−pで(即ち、複数のメモリセル部Mpで)共有することが可能となる。実施の形態4の半導体記憶装置においては、このような構成とすることで、半導体記憶装置の面積を減少させることができるし、ダミーセルへのアクセス頻度を抑制することが可能となり、ダミーセルの過度の疲労劣化を防止することができる。尚、各メモリセルMCp(MC1,MC2・・・MCP)に記憶された情報(データ)は、一括して読み出される。
【0134】
(実施の形態5)
実施の形態5の半導体記憶装置は、実施の形態4の半導体記憶装置の変形であり、第1B’の構成に係る半導体記憶装置に関する。実施の形態5の半導体記憶装置の回路図を図11に示す。尚、実施の形態5の半導体記憶装置におけるメモリセル及びダミーセルの構成は、実施の形態2あるいは実施の形態3にて説明したメモリセル及びダミーセルの構成と同様とすることができるので、詳細な説明は省略する。以下に説明する実施の形態7、実施の形態9、実施の形態11、実施の形態13、実施の形態15、実施の形態17、実施の形態19、実施の形態21、実施の形態23、実施の形態26においても同様である。また、実施の形態4の半導体記憶装置におけるメモリセル及びダミーセルの書込動作、読出動作は、実施の形態2あるいは実施の形態3にて説明したメモリセル及びダミーセルの書込動作、読出動作と同様とすることができるので、詳細な説明は省略する。以下に説明する実施の形態7、実施の形態9、実施の形態11、実施の形態13、実施の形態15、実施の形態17、実施の形態19、実施の形態21、実施の形態23、実施の形態26においても同様である。
【0135】
実施の形態5の半導体記憶装置にあっては、各メモリセル部Mpにおいて、メモリセルMCpとメモリセル電流供給回路CSM−pとの間のビット線の部分にはビット線電位制御トランジスタTRCM−pが配置されており、このビット線電位制御トランジスタTRCM−pの動作によって、メモリセルMCpとビット線電位制御トランジスタTRCM−pとの間のビット線の部分BLM−p−Dの電位が制御される。一方、ダミーセルDCとダミーセル電流供給回路CSDとの間の参照ビット線の部分には参照ビット線電位制御トランジスタTRCDが配置されており、この参照ビット線電位制御トランジスタTRCDの動作によって、ダミーセルDCと参照ビット線電位制御トランジスタTRCDとの間の参照ビット線の部分BLD−Dの電位が制御される。
【0136】
ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCDは、第5の制御線CL5によって制御される。そして、メモリセルMCpに記憶された情報(データ)を読み出すとき、ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCDのゲート電極に印加される電圧VG(第5の制御線CL5の電位VG)は、例えば、メモリセル電流供給回路CSM−p及びダミーセル電流供給回路CSDの出力電位をVccとしたとき、限定するものではないが、(1/2)Vccに概ね等しい。
【0137】
(実施の形態6)
実施の形態6も、実施の形態1の変形であり、更に詳しくは、第1Cの構成に係る半導体記憶装置に関する。実施の形態6の半導体記憶装置の回路図を図12に示す。
【0138】
実施の形態6の半導体記憶装置は、P個(但し、P≧2)のメモリセル部Mp(ここで、p=1,2・・・P)、及び、L個(但し、L≧2)のダミーセル部Dl(ここで、l=1,2・・・Lであり、実施の形態6にあっては、L=2)を有する。そして、各メモリセル部Mpを構成するメモリセルMCp、及び、各ダミーセル部Dl(D1,D2)を構成するダミーセルDCl(DC1,DC2)は、同一ロウアドレス上に配置されている。具体的には、各メモリセル部Mpを構成するメモリセルMCp、及び、各ダミーセル部Dl(D1,D2)を構成するダミーセルDCl(DC1,DC2)の動作は、同じ第1の制御線CL1によって制御される。
【0139】
そして、メモリセルMCpに記憶された情報(データ)を読み出すとき、各ダミーセル部Dlを構成するダミーセル電流供給回路CSD−l(CSD−1,CSD−2)は、参照電流iREF−l(iREF−1及びiREF−2)に相当する電流を各ダミーセル部Dlを構成する参照ビット線BLD−l(BLD−1,BLD−2)に供給する。一方、各メモリセル電流供給回路CSM−pは、各ダミーセル電流供給回路CSD−lが供給する電流[参照電流iREF−l及びiREF−2に相当する電流]が平均化された電流[(iREF−1+iREF−2)/2に相当する電流iREF−AVE]がミラーリングされた電流を、各メモリセル電流供給回路CSM−pが接続されたビット線BLM−pに供給する。尚、L個のダミーセル部Dlは、基本的に同じ参照電流を参照ビット線BLD−lに流すように設計されている。
【0140】
実施の形態6の半導体記憶装置にあっては、実施の形態4の半導体記憶装置において説明した利点を有するのみならず、複数のダミーセル部Dlを有するが故に、ダミーセル電流供給回路CSD−lが供給する電流が平均化される結果、ダミーセル電流供給回路CSD−lが供給する電流のばらつきを抑制することができ、ダミーセル電流供給回路全体が供給する電流が安定化する。そして、各メモリセル電流供給回路CSM−pは、係るダミーセル電流供給回路CSD−lが供給する電流が平均化された電流がミラーリングされた電流を、各メモリセル電流供給回路CSM−pが接続されたビット線BLM−pに供給するので、各メモリセル電流供給回路CSM−pが接続されたビット線BLM−pに供給される電流の一層の安定化を図ることができる。尚、各メモリセルMCp(MC1,MC2・・・MCP)に記憶された情報(データ)は、一括して読み出される。
【0141】
(実施の形態7)
実施の形態7の半導体記憶装置は、実施の形態6の半導体記憶装置の変形であり、第1C’の構成に係る半導体記憶装置に関する。実施の形態7の半導体記憶装置の回路図を図13に示す。実施の形態7の半導体記憶装置にあっては、各メモリセル部Mpにおいて、メモリセルMCpとメモリセル電流供給回路CSpとの間のビット線の部分にはビット線電位制御トランジスタTRCM−pが配置されており、このビット線電位制御トランジスタTRCM−pの動作によって、メモリセルMCpとビット線電位制御トランジスタTRCM−pとの間のビット線の部分BLM−p−Dの電位が制御される。一方、各ダミーセル部Dlにおいて、ダミーセルDClとダミーセル電流供給回路CSD−lとの間の参照ビット線の部分には参照ビット線電位制御トランジスタTRCD−lが配置されており、参照ビット線電位制御トランジスタTRCD−lの動作によって、ダミーセルDClと参照ビット線電位制御トランジスタTRCD−lとの間の参照ビット線の部分BLD−l−Dの電位が制御される。
【0142】
ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCD−lは、第5の制御線CL5によって制御される。そして、メモリセルMCpに記憶された情報(データ)を読み出すとき、ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCD−lのゲート電極に印加される電圧VG(第5の制御線CL5の電位VG)は、例えば、メモリセル電流供給回路CSM−p及びダミーセル電流供給回路CSD−lの出力電位をVccとしたとき、限定するものではないが、(1/2)Vccに概ね等しい。
【0143】
(実施の形態8)
実施の形態8も、実施の形態1の変形であり、更に詳しくは、第1Dの構成に係る半導体記憶装置に関する。実施の形態8の半導体記憶装置の回路図を図14に示す。
【0144】
実施の形態8の半導体記憶装置においては、ダミーセル部は、第1のダミーセル部DH、及び、第2のダミーセル部DLから構成されている。
【0145】
そして、第1のダミーセル部DHは、
(a−1)第1の参照ビット線BLD−H、
(a−2)第1の参照ビット線BLD−Hに接続され、メモリセルMCに記憶された2値情報(2値データ)の一方(例えばデータ「1」)に相当する第1の参照電流iREF−Hを第1の参照ビット線BLD−Hに流す第1のダミーセルDCH、及び、
(a−3)第1の参照ビット線BLD−Hに接続され、第1の参照ビット線BLD−Hに電流を供給する第1のダミーセル電流供給回路CSD−H、
から成る。
【0146】
一方、第2のダミーセル部DLは、
(b−1)第2の参照ビット線BLD−L、
(b−2)第2の参照ビット線BLD−Lに接続され、メモリセルMCに記憶された2値情報(2値データ)の他方(例えばデータ「0」)に相当する第2の参照電流iREF−Lを第2の参照ビット線BLD−Lに流す第2のダミーセルDCL、及び、
(b−3)第2の参照ビット線BLD−Lに接続され、第2の参照ビット線BLD−Lに電流を供給する第2のダミーセル電流供給回路CSD−L、
から成る。
【0147】
ここで、メモリセル部Mを構成するメモリセルMC、第1のダミーセルDCH、及び、第2のダミーセルDCLは、同一ロウアドレス上に配置されている。具体的には、メモリセル部Mを構成するメモリセルMC、第1のダミーセルDCH、及び、第2のダミーセルDCLの動作は、同じ第1の制御線CL1によって制御される。
【0148】
そして、メモリセルMCに記憶された情報(データ)を読み出すとき、第1のダミーセル電流供給回路CSD−Hは、第1の参照電流iREF−Hに相当する電流を第1の参照ビット線BLD−Hに供給し、且つ、第2のダミーセル電流供給回路CSD−Lは、第2の参照電流iREF−Lに相当する電流を第2の参照ビット線BLD−Lに供給する。一方、メモリセル電流供給回路CSMは、第1のダミーセル電流供給回路CSD−Hが供給する電流[第1の参照電流iREF−Hに相当する電流]と第2のダミーセル電流供給回路CSD−Lが供給する電流(第2の参照電流iREF−Lに相当する電流)とが平均化された電流[(iREF−H+iREF−L)/2に相当する電流iREF−AVE]がミラーリングされた電流を、メモリセル電流供給回路CSMが接続されたビット線BLMに供給する。
【0149】
ここで、第1の参照電流iREF−Hは、メモリセルに記憶された情報(データ)が「1」の場合にビット線に流れる電流i1に概ね等しく、第2の参照電流iREF−Lは、メモリセルに記憶された情報(データ)が「0」の場合にビット線に流れる電流i0に概ね等しい。
【0150】
尚、第1のダミーセルDCH及び第2のダミーセルDCLに、それぞれ、データ「1」及びデータ「0」を書き込むために、第1の参照ビット線BLD−Hと第2の参照ビット線BLD−Lとの間には、書込制御用トランジスタが設けられている。尚、図では、この書込制御用トランジスタを四角印の中に「SW」を記入した符号で表す。書込制御用トランジスタをオフ状態とし、第1の参照ビット線BLD−Hと第2の参照ビット線BLD−Lとを切り離すことで、第1のダミーセルDCH及び第2のダミーセルDCLに、それぞれ、データ「1」及びデータ「0」を書き込むことができる。
が設けられている。
【0151】
実施の形態8に係る半導体記憶装置においては、第1のダミーセル部DH及び第2のダミーセル部DLを有し、ダミーセル電流供給回路CSD−H,D−Lが供給する電流iREF−H,iREF−Lが平均化される結果、メモリセル電流供給回路CSMは、ダミーセル電流供給回路CSD−H,D−Lが供給する平均化された電流[(iREF−H+iREF−L)/2に相当する電流iREF−AVE]がミラーリングされた電流を、メモリセル電流供給回路CSMが接続されたビット線BLMに供給するので、ビット線BLMに供給される電流の一層の安定化を図ることができる。しかも、第1のダミーセル部DH及び第2のダミーセル部DLを構成する第1のダミーセルDCH及び第2のダミーセルDCLは、メモリセルと全く同じサイズ、構成とすることができるので、概ね(i1+i0)/2に等しい参照電流iREFを供給するダミーセル部の設計よりも容易であるし、容易に製造することができる。更には、セルアレイをそのままワード線方向に延長するだけで第1のダミーセル部DH及び第2のダミーセル部DLを構築でき、レイアウト上の整合性が良い。しかも、参照電流iREF−AVEが、概ね(i1+i0)/2に等しく設定されるので、動作マージンの確保が容易である。
【0152】
(実施の形態9)
実施の形態9の半導体記憶装置は、実施の形態8の半導体記憶装置の変形であり、第1D’の構成に係る半導体記憶装置に関する。実施の形態9の半導体記憶装置の回路図を図15に示す。実施の形態9の半導体記憶装置にあっては、メモリセルMCとメモリセル電流供給回路CSMとの間のビット線の部分にはビット線電位制御トランジスタTRCMが配置されており、このビット線電位制御トランジスタTRCMの動作によって、メモリセルMCとビット線電位制御トランジスタTRCMとの間のビット線の部分BLM−Dの電位が制御される。一方、第1のダミーセル部DHにおいて、第1のダミーセルDCHと第1のダミーセル電流供給回路CSD−Hとの間の第1の参照ビット線の部分には第1の参照ビット線電位制御トランジスタTRCD−Hが配置されており、この第1の参照ビット線電位制御トランジスタTRCD−Hの動作によって、第1のダミーセルDCHと第1の参照ビット線電位制御トランジスタTRCD−Hとの間の第1の参照ビット線の部分BLD−H−Dの電位が制御される。また、第2のダミーセル部DLにおいて、第2のダミーセルDCLと第2のダミーセル電流供給回路CSD−Lとの間の第2の参照ビット線の部分には第2の参照ビット線電位制御トランジスタTRCD−Lが配置されており、この第2の参照ビット線電位制御トランジスタTRCD−Lの動作によって、第2のダミーセルDCLと第2の参照ビット線電位制御トランジスタTRCD−Lとの間の第2の参照ビット線の部分BLD−L−Dの電位が制御される。
【0153】
ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCD−H,TRCD−Lは、第5の制御線CL5によって制御される。そして、メモリセルMCpに記憶された情報(データ)を読み出すとき、ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCD−H,TRCD−Lのゲート電極に印加される電圧VG(第5の制御線CL5の電位VG)は、例えば、メモリセル電流供給回路CSM及びダミーセル電流供給回路CSD−H,CSD−Lの出力電位をVccとしたとき、限定するものではないが、(1/2)Vccに概ね等しい。
【0154】
(実施の形態10)
実施の形態10も、実施の形態1の変形であり、更に詳しくは、第1Eの構成に係る半導体記憶装置に関する。実施の形態10の半導体記憶装置の回路図を図16に示す。
【0155】
実施の形態10の半導体記憶装置は、P個(但し、P≧2)のメモリセル部Mp(ここで、p=1,2・・・P)を有し、実施の形態10の半導体記憶装置においては、ダミーセル部は、第1のダミーセル部DH、及び、第2のダミーセル部DLから構成されている。
【0156】
そして、第1のダミーセル部DHは、
(a−1)第1の参照ビット線BLD−H、
(a−2)第1の参照ビット線BLD−Hに接続され、メモリセルMCpに記憶された2値情報(2値データ)の一方(例えばデータ「1」)に相当する第1の参照電流iREF−Hを第1の参照ビット線BLD−Hに流す第1のダミーセルDCH、及び、
(a−3)第1の参照ビット線BLD−Hに接続され、第1の参照ビット線BLD−Hに電流を供給する第1のダミーセル電流供給回路CSD−H、
から成る。
【0157】
一方、第2のダミーセル部DLは、
(b−1)第2の参照ビット線BLD−L、
(b−2)第2の参照ビット線BLD−Lに接続され、メモリセルMCpに記憶された2値情報(2値データ)の他方(例えばデータ「0」)に相当する第2の参照電流iREF−Lを第2の参照ビット線BLD−Lに流す第2のダミーセルDCL、及び、
(b−3)第2の参照ビット線BLD−Lに接続され、第2の参照ビット線BLD−Lに電流を供給する第2のダミーセル電流供給回路CSD−L、
から成る。
【0158】
ここで、各メモリセル部Mpを構成するメモリセルMCp、第1のダミーセルDCH、及び、第2のダミーセルDCLは、同一ロウアドレス上に配置されている。具体的には、各メモリセル部Mpを構成するメモリセルMCp、第1のダミーセルDCH、及び、第2のダミーセルDCLの動作は、同じ第1の制御線CL1によって制御される。
【0159】
そして、メモリセルMCpに記憶された情報(データ)を読み出すとき、第1のダミーセル電流供給回路CSD−Hは、第1の参照電流iREF−Hに相当する電流を第1の参照ビット線BLD−Hに供給し、且つ、第2のダミーセル電流供給回路CSD−Lは、第2の参照電流iREF−Lに相当する電流を第2の参照ビット線BLD−Lに供給する。一方、各メモリセル電流供給回路CSM−pは、第1のダミーセル電流供給回路CSD−Hが供給する電流[第1の参照電流iREF−Hに相当する電流]と第2のダミーセル電流供給回路CSD−Lが供給する電流[第2の参照電流iREF−Lに相当する電流]とが平均化された電流[(iREF−H+iREF−L)/2に相当する電流iREF−AVE]がミラーリングされた電流を、各メモリセル電流供給回路CSM−pが接続されたビット線BLM−pに供給する。
【0160】
尚、第1のダミーセルDCH及び第2のダミーセルDCLに、それぞれ、データ「1」及びデータ「0」を書き込むために、第1の参照ビット線BLD−Hと第2の参照ビット線BLD−Lとの間には、書込制御用トランジスタが設けられている。尚、図では、この書込制御用トランジスタを四角印の中に「SW」を記入した符号で表す。書込制御用トランジスタをオフ状態とし、第1の参照ビット線BLD−Hと第2の参照ビット線BLD−Lとを切り離すことで、第1のダミーセルDCH及び第2のダミーセルDCLに、それぞれ、データ「1」及びデータ「0」を書き込むことができる。
【0161】
このような実施の形態10に係る半導体記憶装置は、実施の形態4及び実施の形態8に係る半導体記憶装置において説明した利点を有する。そして、各メモリセルMCp(MC1,MC2・・・MCP)に記憶された情報(データ)は、一括して読み出される。
【0162】
(実施の形態11)
実施の形態11の半導体記憶装置は、実施の形態10の半導体記憶装置の変形であり、第1E’の構成に係る半導体記憶装置に関する。実施の形態11の半導体記憶装置の回路図を図17に示す。実施の形態11の半導体記憶装置にあっては、各メモリセル部Mpにおいて、メモリセルMCpとメモリセル電流供給回路CSM−pとの間のビット線の部分にはビット線電位制御トランジスタTRCM−pが配置されており、このビット線電位制御トランジスタTRCM−pの動作によって、メモリセルMCpとビット線電位制御トランジスタTRCM−pとの間のビット線の部分BLM−p−Dの電位が制御される。一方、第1のダミーセル部DHにおいて、第1のダミーセルDCHと第1のダミーセル電流供給回路CSD−Hとの間の第1の参照ビット線の部分には第1の参照ビット線電位制御トランジスタTRCD−Hが配置されており、この第1の参照ビット線電位制御トランジスタTRCD−Hの動作によって、第1のダミーセルDCHと第1の参照ビット線電位制御トランジスタTRCD−Hとの間の第1の参照ビット線の部分BLD−H−Dの電位が制御される。また、第2のダミーセル部DLにおいて、第2のダミーセルDCLと第2のダミーセル電流供給回路CSD−Lとの間の第2の参照ビット線の部分には第2の参照ビット線電位制御トランジスタTRCD−Lが配置されており、この第2の参照ビット線電位制御トランジスタTRCD−Lの動作によって、第2のダミーセルDCLと第2の参照ビット線電位制御トランジスタTRCD−Lとの間の第2の参照ビット線の部分BLD−L−Dの電位が制御される。
【0163】
ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCD−H,TRCD−Lは、第5の制御線CL5によって制御される。そして、メモリセルMCpに記憶された情報(データ)を読み出すとき、ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCD−H,TRCD−Lのゲート電極に印加される電圧VG(第5の制御線CL5の電位VG)は、例えば、メモリセル電流供給回路CSM−p及びダミーセル電流供給回路CSD−H,CSD−Lの出力電位をVccとしたとき、限定するものではないが、(1/2)Vccに概ね等しい。
【0164】
(実施の形態12)
実施の形態12も、実施の形態1の変形であり、更に詳しくは、第1Fの構成に係る半導体記憶装置に関する。実施の形態12の半導体記憶装置の回路図を図18に示す。
【0165】
実施の形態12の半導体記憶装置にあっては、メモリセル部Mは、Q個(但し、Q≧2)のメモリセルMCq(ここで、q=1,2・・・Q)を有する。そして、各メモリセルMCq、及び、ダミーセルDCは、異なるロウアドレス上に配置されている。具体的には、各メモリセルMCqの動作は制御線CLM−qによって制御され、ダミーセルDCの動作は制御線CLDによって制御される。
【0166】
このような実施の形態12に係る半導体記憶装置により、複数のメモリセルMCqで1つのダミーセルDCを共有することができるが故に、半導体記憶装置の面積を減少させることができる。尚、メモリセルMCq(MC1,MC2・・・MCQ)に記憶された情報(データ)を、ランダムにあるいは又シーケンシャルに読み出すことができる。
【0167】
(実施の形態13)
実施の形態13の半導体記憶装置は、実施の形態12の半導体記憶装置の変形である。実施の形態13の半導体記憶装置の回路図を図19に示す。実施の形態13の半導体記憶装置にあっては、Q個のメモリセルMCQによってメモリセルユニットMCUが構成され、メモリセルユニットMCUとメモリセル電流供給回路CSMとの間のビット線の部分にはビット線電位制御トランジスタTRCMが配置されており、このビット線電位制御トランジスタTRCMの動作によって、メモリセルユニットMCUとビット線電位制御トランジスタTRCMとの間のビット線の部分BLM−Dの電位が制御される。一方、ダミーセルDCとダミーセル電流供給回路CSDとの間の参照ビット線の部分には参照ビット線電位制御トランジスタTRCDが配置されており、この参照ビット線電位制御トランジスタTRCDの動作によって、ダミーセルDCと参照ビット線電位制御トランジスタTRCDとの間の参照ビット線の部分BLD−Dの電位が制御される。
【0168】
ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCDは、第5の制御線CL5によって制御される。そして、メモリセルMCqに記憶された情報(データ)を読み出すとき、ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCDのゲート電極に印加される電圧VG(第5の制御線CL5の電位VG)は、例えば、メモリセル電流供給回路CSM及びダミーセル電流供給回路CSDの出力電位をVccとしたとき、限定するものではないが、(1/2)Vccに概ね等しい。
【0169】
(実施の形態14)
実施の形態14も、実施の形態1の変形である。実施の形態14の半導体記憶装置の回路図を図20に示す。尚、図20においては、各種の制御線が接続されたワード線デコーダ/ドライバWDの図示を省略している。
【0170】
実施の形態14の半導体記憶装置にあっては、L個(但し、L≧2)のダミーセル部Dl(ここで、l=1,2・・・Lであり、実施の形態14にあっては、L=2)を有する。また、メモリセル部Mは、Q個(但し、Q≧2)のメモリセルMCq(ここで、q=1,2・・・Q)を有する。
【0171】
そして、各ダミーセル部Dlを構成するダミーセルDCl(DC1,DC2)は、同一ロウアドレス上に配置されている。具体的には、各ダミーセル部Dlを構成するダミーセルDClの動作は、制御線CLDによって制御される。また、各メモリセルMCqは、異なるロウアドレス上に配置されており、且つ、各ダミーセル部Dlを構成するダミーセルDClが配置されたロウアドレスと異なるロウアドレス上に配置されている。具体的には、各メモリセルMCqの動作は制御線CLM−qによって制御される。
【0172】
メモリセルMCqに記憶された情報(データ)を読み出すとき、各ダミーセル部Dlを構成するダミーセル電流供給回路CSD−lは、参照電流iREF−lに相当する電流を各ダミーセル部Dlを構成する参照ビット線BLD−lに供給する。一方、メモリセル電流供給回路CSMは、各ダミーセル電流供給回路CSD−lが供給する電流(iREF−lに相当する電流)が平均化された電流[具体的には、実施の形態14にあっては、(iREF−1+iREF−2)/2に相当する電流iREF−AVE]がミラーリングされた電流を、メモリセル電流供給回路CSMが接続されたビット線BLMに供給する。尚、L個のダミーセル部Dlは、基本的に同じ参照電流を参照ビット線BLD−lに流すように設計されている。
【0173】
実施の形態14に係る半導体記憶装置にあっては、実施の形態12に係る半導体記憶装置にて説明した利点を有するのみならず、複数のダミーセル部Dlを有するが故に、ダミーセル電流供給回路CSD−lが供給する電流iREF−lが平均化される結果、ダミーセル電流供給回路CSD−lが供給する電流のばらつきを抑制することができ、ダミーセル電流供給回路全体が供給する電流が安定化する。そして、メモリセル電流供給回路CSMは、ダミーセル電流供給回路CSD−lが供給する平均化された電流[具体的には、実施の形態14にあっては、(iREF−1+iREF−2)/2に相当する電流iREF−AVE]がミラーリングされた電流を、メモリセル電流供給回路CSMが接続されたビット線BLMに供給するので、ビット線BLMに供給される電流の一層の安定化を図ることができる。尚、メモリセルMCq(MC1,MC2・・・MCQ)に記憶された情報(データ)を、ランダムにあるいは又シーケンシャルに読み出すことができる。
【0174】
(実施の形態15)
実施の形態15の半導体記憶装置は、実施の形態14の半導体記憶装置の変形である。実施の形態15の半導体記憶装置の回路図を図21に示す。実施の形態15の半導体記憶装置にあっては、Q個のメモリセルMCQによってメモリセルユニットMCUが構成され、メモリセルユニットMCUとメモリセル電流供給回路CSMとの間のビット線の部分にはビット線電位制御トランジスタTRCMが配置されており、このビット線電位制御トランジスタTRCMの動作によって、メモリセルユニットMCUとビット線電位制御トランジスタTRCMとの間のビット線の部分BLM−Dの電位が制御される。一方、各ダミーセル部Dlにおいて、ダミーセルDClとダミーセル電流供給回路CSD−lとの間の参照ビット線の部分には参照ビット線電位制御トランジスタTRCD−lが配置されており、参照ビット線電位制御トランジスタTRCD−lの動作によって、ダミーセルDClと参照ビット線電位制御トランジスタRTCD−lとの間の参照ビット線の部分BLD−l−Dの電位が制御される。
【0175】
ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCD−lは、第5の制御線CL5によって制御される。そして、メモリセルMCqに記憶された情報(データ)を読み出すとき、ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCD−lのゲート電極に印加される電圧VG(第5の制御線CL5の電位VG)は、例えば、メモリセル電流供給回路CSM及びダミーセル電流供給回路CSD−lの出力電位をVccとしたとき、限定するものではないが、(1/2)Vccに概ね等しい。
【0176】
(実施の形態16)
実施の形態16も、実施の形態1の変形である。実施の形態16の半導体記憶装置の回路図を図22に示す。尚、図22においては、各種の制御線が接続されたワード線デコーダ/ドライバWDの図示を省略している。
【0177】
実施の形態16の半導体記憶装置にあっては、メモリセル部は、Q個(但し、Q≧2)のメモリセルMCq(ここで、q=1,2・・・Q)を有する。また、ダミーセル部は、第1のダミーセル部DH、及び、第2のダミーセル部DLから構成されている。
【0178】
そして、第1のダミーセル部DHは、
(a−1)第1の参照ビット線BLD−H、
(a−2)第1の参照ビット線BLD−Hに接続され、メモリセルMCqに記憶された2値情報(2値データ)の一方(例えばデータ「1」)に相当する第1の参照電流iREF−Hを第1の参照ビット線BLD−Hに流す第1のダミーセルDCH、及び、
(a−3)第1の参照ビット線BLD−Hに接続され、第1の参照ビット線BLD−Hに電流を供給する第1のダミーセル電流供給回路CSD−H、
から成る。
【0179】
一方、第2のダミーセル部DLは、
(b−1)第2の参照ビット線BLD−L、
(b−2)第2の参照ビット線BLD−Lに接続され、メモリセルMCqに記憶された2値情報(2値データ)の他方(例えばデータ「0」)に相当する第2の参照電流iREF−Lを第2の参照ビット線BLD−Lに流す第2のダミーセルDCL、及び、
(b−3)第2の参照ビット線BLD−Lに接続され、第2の参照ビット線BLD−Lに電流を供給する第2のダミーセル電流供給回路CSD−L、
から成る。
【0180】
そして、各ダミーセル部DH,DLを構成するダミーセルDCH,DCLは、同一ロウアドレス上に配置されている。具体的には、各ダミーセル部DH,DLを構成するダミーセルDCH,DCLの動作は、制御線CLDによって制御される。また、各メモリセルMCqは、異なるロウアドレス上に配置されており、且つ、各ダミーセル部DH,DLを構成するダミーセルDCH,DCLが配置されたロウアドレスと異なるロウアドレス上に配置されている。具体的には、各メモリセルMCqの動作は制御線CLM−qによって制御される。
【0181】
メモリセルMCqに記憶された情報(データ)を読み出すとき、第1のダミーセル電流供給回路CSD−Hは、第1の参照電流iREF−Hに相当する電流を第1の参照ビット線BLD−Hに供給し、且つ、第2のダミーセル電流供給回路CSD−Lは、第2の参照電流iREF−Lに相当する電流を第2の参照ビット線BLD−Lに供給する。一方、メモリセル電流供給回路CSMは、第1のダミーセル電流供給回路CSD−Hが供給する電流(iREF−Hに相当する電流)と第2のダミーセル電流供給回路CSD−Lが供給する電流(iREF−Lに相当する電流)とが平均化された電流[(iREF−H+iREF−L)/2に相当する電流iREF−AVE]がミラーリングされた電流を、メモリセル電流供給回路CSMが接続されたビット線BLMに供給する。
【0182】
尚、第1のダミーセルDCH及び第2のダミーセルDCLに、それぞれ、データ「1」及びデータ「0」を書き込むために、第1の参照ビット線BLD−Hと第2の参照ビット線BLD−Lとの間には、書込制御用トランジスタが設けられている。尚、図では、この書込制御用トランジスタを四角印の中に「SW」を記入した符号で表す。書込制御用トランジスタをオフ状態とし、第1の参照ビット線BLD−Hと第2の参照ビット線BLD−Lとを切り離すことで、第1のダミーセルDCH及び第2のダミーセルDCLに、それぞれ、データ「1」及びデータ「0」を書き込むことができる。
【0183】
ここで、第1の参照電流iREF−Hは、メモリセルMCqに記憶された情報(データ)が「1」の場合にビット線BLMに流れる電流i1に概ね等しく、第2の参照電流iREF−Lは、メモリセルMCqに記憶された情報(データ)が「0」の場合にビット線BLMに流れる電流i0に概ね等しい。
【0184】
実施の形態16に係る半導体記憶装置においては、実施の形態12に係る半導体記憶装置にて説明した利点を有するのみならず、第1のダミーセル部DH及び第2のダミーセル部DLを有し、ダミーセル電流供給回路CSD−H,CSD−Lが供給する電流(iREF−H,iREF−L)が平均化される結果、メモリセル電流供給回路CSMは、ダミーセル電流供給回路CSD−H,CSD−Lが供給する平均化された電流[(iREF−H+iREF−L)/2に相当する電流iREF−AVE]がミラーリングされた電流を、メモリセル電流供給回路CSMが接続されたビット線BLMに供給するので、ビット線BLMに供給される電流の一層の安定化を図ることができる。しかも、第1のダミーセル部DH及び第2のダミーセル部DLを構成する第1のダミーセルDCH及び第2のダミーセルDCLは、メモリセルと全く同じサイズ、構成とすることができるので、概ね(i1+i0)/2に等しい参照電流iREFを供給するダミーセル部の設計よりも容易であるし、容易に製造することができる。更には、セルアレイをそのままワード線方向に延長するだけで第1のダミーセル部DH及び第2のダミーセル部DLを構築でき、レイアウト上の整合性が良い。しかも、参照電流iREF−AVEが、概ね(i1+i0)/2に等しく設定されるので、動作マージンの確保が容易である。尚、メモリセルMCq(MC1,MC2・・・MCQ)に記憶された情報(データ)を、ランダムにあるいは又シーケンシャルに読み出すことができる。
【0185】
(実施の形態17)
実施の形態17の半導体記憶装置は、実施の形態16の半導体記憶装置の変形である。実施の形態17の半導体記憶装置の回路図を図23に示す。実施の形態17の半導体記憶装置にあっては、Q個のメモリセルMCQによってメモリセルユニットMCUが構成され、メモリセルユニットMCUとメモリセル電流供給回路CSMとの間のビット線の部分にはビット線電位制御トランジスタTRCMが配置されており、このビット線電位制御トランジスタTRCMの動作によって、メモリセルユニットMCUとビット線電位制御トランジスタTRCMとの間のビット線の部分BLM−Dの電位が制御される。一方、第1のダミーセル部DHにおいて、第1のダミーセルDCHと第1のダミーセル電流供給回路CSD−Hとの間の第1の参照ビット線の部分には第1の参照ビット線電位制御トランジスタTRCD−Hが配置されており、この第1の参照ビット線電位制御トランジスタTRCD−Hの動作によって、第1のダミーセルDCHと第1の参照ビット線電位制御トランジスタTRCD−Hとの間の第1の参照ビット線の部分BLD−H−Dの電位が制御される。また、第2のダミーセル部DLにおいて、第2のダミーセルDCLと第2のダミーセル電流供給回路CSD−Lとの間の第2の参照ビット線の部分には第2の参照ビット線電位制御トランジスタTRCD−Lが配置されており、この第2の参照ビット線電位制御トランジスタTRCD−Lの動作によって、第2のダミーセルDCLと第2の参照ビット線電位制御トランジスタTRCD−Lとの間の第2の参照ビット線の部分BLD−L−Dの電位が制御される。
【0186】
ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCD−H,TRCD−Lは、第5の制御線CL5によって制御される。そして、メモリセルMCqに記憶された情報(データ)を読み出すとき、ビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCD−H,TRCD−Lのゲート電極に印加される電圧VG(第5の制御線CL5の電位VG)は、例えば、メモリセル電流供給回路CSM及びダミーセル電流供給回路CSD−H,CSD−Lの出力電位をVccとしたとき、限定するものではないが、(1/2)Vccに概ね等しい。
【0187】
(実施の形態18)
実施の形態18も、実施の形態1の変形であり、更に詳しくは、第1Gの構成に係る半導体記憶装置に関する。実施の形態18の半導体記憶装置の回路図を図24に示す。尚、図24においては、各種の制御線が接続されたワード線デコーダ/ドライバWDの図示を省略している。
【0188】
実施の形態18の半導体記憶装置は、P個(但し、P≧2)のメモリセル部Mp(ここで、p=1,2・・・P)を有し、各メモリセル部Mpは、Q個(但し、Q≧2)のメモリセルMCp−q(ここで、q=1,2・・・Q)を有する。
【0189】
そして、各メモリセル部Mpを構成する第q番目(但し、q=1,2・・・Q)のメモリセルMCp−qは、P個のメモリセル部Mpに亙り、同一ロウアドレス上に配置されており、且つ、ダミーセル部Dを構成するダミーセルDCが配置されたロウアドレスと異なるロウアドレス上に配置されている。具体的には、各メモリセル部Mpを構成する第q番目のメモリセルMCp−qの動作は、同一の制御線CLM−qによって制御される。また、ダミーセル部Dを構成するダミーセルDCの動作は制御線CLDによって制御される。
【0190】
メモリセルMCp−qに記憶された情報(データ)を読み出すとき、ダミーセル電流供給回路CSDは、参照電流iREFに相当する電流を参照ビット線BLDに供給する。一方、各メモリセル電流供給回路CSM−pは、ダミーセル電流供給回路CSDが供給する電流(参照電流iREFに相当する電流)がミラーリングされた電流を、各メモリセル電流供給回路CSM−pが接続されたビット線BLM−pに供給する。尚、メモリセルMCp−1,MCp−2・・・MCp−Q(ここで、pは同じ値)に記憶された情報(データ)を、ランダムにあるいは又シーケンシャルに読み出すことができる。加えて、メモリセルMC1−q,MC2−q・・・MCP−q(ここで、qは同じ値)に記憶された情報(データ)は、一括して読み出される。
【0191】
このような実施の形態18に係る半導体記憶装置は、実施の形態4及び実施の形態12に係る半導体記憶装置において説明した利点を有する。
【0192】
(実施の形態19)
実施の形態19の半導体記憶装置は、実施の形態18の半導体記憶装置の変形である。実施の形態19の半導体記憶装置の回路図を図25に示す。実施の形態19の半導体記憶装置にあっては、Q個のメモリセルMCp−QによってメモリセルユニットMCUpが構成され、各メモリセル部Mpにおいて、メモリセルユニットMCUpとメモリセル電流供給回路CSM−pとの間のビット線の部分にはビット線電位制御トランジスタTRCM−pが配置されており、このビット線電位制御トランジスタTRCM−pの動作によって、メモリセルユニットMCUpとビット線電位制御トランジスタTRCM−pとの間のビット線の部分BLM−p−Dの電位が制御される。一方、ダミーセルDCとダミーセル電流供給回路CSDとの間の参照ビット線の部分には参照ビット線電位制御トランジスタTRCDが配置されており、この参照ビット線電位制御トランジスタTRCDの動作によって、ダミーセルDCと参照ビット線電位制御トランジスタTRCDとの間の参照ビット線の部分BLD−Dの電位が制御される。
【0193】
ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCDは、第5の制御線CL5によって制御される。そして、メモリセルMCp−qに記憶された情報(データ)を読み出すとき、ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCDのゲート電極に印加される電圧VG(第5の制御線CL5の電位VG)は、例えば、メモリセル電流供給回路CSM−p及びダミーセル電流供給回路CSDの出力電位をVccとしたとき、限定するものではないが、(1/2)Vccに概ね等しい。
【0194】
(実施の形態20)
実施の形態20も、実施の形態1の変形であり、更に詳しくは、第1Hの構成に係る半導体記憶装置に関する。実施の形態20の半導体記憶装置の回路図を図26に示す。尚、図26においては、各種の制御線が接続されたワード線デコーダ/ドライバWDの図示を省略している。
【0195】
実施の形態20の半導体記憶装置は、P個(但し、P≧2)のメモリセル部Mp(ここで、p=1,2・・・P)を有し、各メモリセル部Mpは、Q個(但し、Q≧2)のメモリセルMCp−q(ここで、q=1,2・・・Q)を有する。更には、L個(但し、L≧2)のダミーセル部Dl(ここで、l=1,2・・・Lであり、実施の形態20にあっては、L=2)を有する。
【0196】
そして、各ダミーセル部Dlを構成するダミーセルDClは、同一ロウアドレス上に配置されている。具体的には、各ダミーセル部Dlを構成するダミーセルDClの動作は、制御線CLDによって制御される。また、各メモリセル部Mpを構成する第q番目(但し、q=1,2・・・Q)のメモリセルMCp−qは、P個のメモリセル部に亙り、同一ロウアドレス上に配置されており、且つ、ダミーセル部を構成するダミーセルが配置されたロウアドレスと異なるロウアドレス上に配置されている。具体的には、各メモリセル部Mpを構成する第q番目のメモリセルMCp−qの動作は、同一の制御線CLM−qによって制御される。
【0197】
メモリセルMCp−qに記憶された情報(データ)を読み出すとき、各ダミーセル部Dlを構成するダミーセル電流供給回路CSD−lは、参照電流(iREF−1,iREF−2)に相当する電流を各ダミーセル部DD−lを構成する参照ビット線BLD−lに供給する。一方、各メモリセル電流供給回路CSM−pは、各ダミーセル電流供給回路CSD−lが供給する電流(参照電流iREF−1,iREF−2に相当する電流)が平均化された電流[(iREF−1+iREF−2)/2に相当する電流iREF−AVE]がミラーリングされた電流を、各メモリセル電流供給回路CSM−pが接続されたビット線BLM−pに供給する。尚、メモリセルMCp−1,MCp−2・・・MCp−Q(ここで、pは同じ値)に記憶された情報(データ)を、ランダムにあるいは又シーケンシャルに読み出すことができる。加えて、メモリセルMC1−q,MC2−q・・・MCP−q(ここで、qは同じ値)に記憶された情報(データ)は、一括して読み出される。尚、L個のダミーセル部Dlは、基本的に同じ参照電流を参照ビット線BLD−lに流すように設計されている。
【0198】
このような実施の形態20に係る半導体記憶装置は、実施の形態4、実施の形態6、実施の形態12、及び、実施の形態14に係る半導体記憶装置において説明した利点を有する。
【0199】
(実施の形態21)
実施の形態21の半導体記憶装置は、実施の形態20の半導体記憶装置の変形である。実施の形態21の半導体記憶装置の回路図を図27に示す。実施の形態21の半導体記憶装置にあっては、Q個のメモリセルMCp−QによってメモリセルユニットMCUpが構成され、各メモリセル部Mpにおいて、メモリセルユニットMCUpとメモリセル電流供給回路CSM−pとの間のビット線の部分にはビット線電位制御トランジスタTRCM−pが配置されており、このビット線電位制御トランジスタTRCM−pの動作によって、メモリセルユニットMCUpとビット線電位制御トランジスタTRCM−pとの間のビット線の部分BLM−P−Dの電位が制御される。一方、各ダミーセル部Dlにおいて、ダミーセルDClとダミーセル電流供給回路CSD−lとの間の参照ビット線の部分には参照ビット線電位制御トランジスタTRCD−lが配置されており、参照ビット線電位制御トランジスタTRCD−lの動作によって、ダミーセルDClと参照ビット線電位制御トランジスタTRCD−lとの間の参照ビット線の部分BLD−l−Dの電位が制御される。
【0200】
ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCD−lは、第5の制御線CL5によって制御される。そして、メモリセルMCp−qに記憶された情報(データ)を読み出すとき、ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCD−lのゲート電極に印加される電圧VG(第5の制御線CL5の電位VG)は、例えば、メモリセル電流供給回路CSM−p及びダミーセル電流供給回路CSD−lの出力電位をVccとしたとき、限定するものではないが、(1/2)Vccに概ね等しい。
【0201】
(実施の形態22)
実施の形態22も、実施の形態1の変形であり、更に詳しくは、第1Jの構成に係る半導体記憶装置に関する。実施の形態22の半導体記憶装置の回路図を図28に示す。尚、図28においては、各種の制御線が接続されたワード線デコーダ/ドライバWDの図示を省略している。
【0202】
実施の形態22の半導体記憶装置は、P個(但し、P≧2)のメモリセル部Mp(ここで、p=1,2・・・P)を有し、各メモリセル部Mpは、Q個(但し、Q≧2)のメモリセルMCp−q(ここで、q=1,2・・・Q)を有する。更には、ダミーセル部は、第1のダミーセル部DH、及び、第2のダミーセル部DLから構成されている。
【0203】
そして、第1のダミーセル部DHは、
(a−1)第1の参照ビット線BLD−H、
(a−2)第1の参照ビット線BLD−Hに接続され、メモリセルMCp−qに記憶された2値情報(2値データ)の一方(例えばデータ「1」)に相当する第1の参照電流iREF−Hを第1の参照ビット線BLD−Hに流す第1のダミーセルDCH、及び、
(a−3)第1の参照ビット線BLD−Hに接続され、第1の参照ビット線BLD−Hに電流を供給する第1のダミーセル電流供給回路CSD−H、
から成る。
【0204】
一方、第2のダミーセル部DLは、
(b−1)第2の参照ビット線BLD−L、
(b−2)第2の参照ビット線BLD−Lに接続され、メモリセルMCp−qに記憶された2値情報(2値データ)の他方(例えばデータ「0」)に相当する第2の参照電流iREF−Lを第2の参照ビット線BLD−Lに流す第2のダミーセルDCL、及び、
(b−3)第2の参照ビット線BLD−Lに接続され、第2の参照ビット線BLD−Lに電流を供給する第2のダミーセル電流供給回路CSD−L、
から成る。
【0205】
そして、各ダミーセル部DH,DLを構成するダミーセルDCH,DCLは、同一ロウアドレス上に配置されている。具体的には、各ダミーセル部DH,DLを構成するダミーセルDCH,DCLの動作は、制御線CLDによって制御される。また、各メモリセル部Mpを構成する第q番目(但し、q=1,2・・・Q)のメモリセルMCp−qは、P個のメモリセル部に亙り、同一ロウアドレス上に配置されており、且つ、各ダミーセル部を構成するダミーセルが配置されたロウアドレスと異なるロウアドレス上に配置されている。具体的には、各メモリセル部Mpを構成する第q番目のメモリセルMCp−qの動作は、同一の制御線CLM−qによって制御される。
【0206】
メモリセルMCp−qに記憶された情報(データ)を読み出すとき、第1のダミーセル電流供給回路CSHは、第1の参照電流iREF−Hに相当する電流を第1の参照ビット線BLD−Hに供給し、且つ、第2のダミーセル電流供給回路CSD−Lは、第2の参照電流iREF−Lに相当する電流を第2の参照ビット線BLD−Lに供給する。一方、各メモリセル電流供給回路CSM−pは、第1のダミーセル電流供給回路CSD−Hが供給する電流(第1の参照電流iREF−Hに相当する電流)と第2のダミーセル電流供給回路CSD−Lが供給する電流(2の参照電流iREF−Lに相当する電流)とが平均化された電流[(iREF−H+iREF−L)/2に相当する電流iREF−AVE]がミラーリングされた電流を、各メモリセル電流供給回路CSM−pが接続されたビット線BLM−pに供給する。尚、メモリセルMCp−1,MCp−2・・・MCp−Q(ここで、pは同じ値)に記憶された情報(データ)を、ランダムにあるいは又シーケンシャルに読み出すことができる。加えて、メモリセルMC1−q,MC2−q・・・MCP−q(ここで、qは同じ値)に記憶された情報(データ)は、一括して読み出される。
【0207】
尚、第1のダミーセルDCH及び第2のダミーセルDCLに、それぞれ、データ「1」及びデータ「0」を書き込むために、第1の参照ビット線BLD−Hと第2の参照ビット線BLD−Lとの間には、書込制御用トランジスタが設けられている。尚、図では、この書込制御用トランジスタを四角印の中に「SW」を記入した符号で表す。書込制御用トランジスタをオフ状態とし、第1の参照ビット線BLD−Hと第2の参照ビット線BLD−Lとを切り離すことで、第1のダミーセルDCH及び第2のダミーセルDCLに、それぞれ、データ「1」及びデータ「0」を書き込むことができる。
【0208】
ここで、第1の参照電流iREF−Hは、メモリセルMCp−qに記憶された情報(データ)が「1」の場合にビット線BLM−pに流れる電流i1に概ね等しく、第2の参照電流iREF−Lは、メモリセルMCp−qに記憶された情報(データ)が「0」の場合にビット線BLM−pに流れる電流i0に概ね等しい。
【0209】
このような実施の形態20に係る半導体記憶装置は、実施の形態4、実施の形態10、実施の形態12、及び、実施の形態16に係る半導体記憶装置において説明した利点を有する。
【0210】
(実施の形態23)
実施の形態23の半導体記憶装置は、実施の形態22の半導体記憶装置の変形である。実施の形態23の半導体記憶装置の回路図を図29に示す。実施の形態23の半導体記憶装置にあっては、Q個のメモリセルMCp−QによってメモリセルユニットMCUpが構成され、各メモリセル部Mpにおいて、メモリセルユニットMCUpとメモリセル電流供給回路CSM−pとの間のビット線の部分にはビット線電位制御トランジスタTRCM−pが配置されており、このビット線電位制御トランジスタTRCM−pの動作によって、メモリセルユニットMCUpとビット線電位制御トランジスタTRCM−pとの間のビット線の部分BLM−p−Dの電位が制御される。一方、第1のダミーセル部DHにおいて、第1のダミーセルDCHと第1のダミーセル電流供給回路CSD−Hとの間の第1の参照ビット線の部分には第1の参照ビット線電位制御トランジスタTRCD−Hが配置されており、この第1の参照ビット線電位制御トランジスタTRCD−Hの動作によって、第1のダミーセルDCHと第1の参照ビット線電位制御トランジスタTRCD−Hとの間の第1の参照ビット線の部分BLD−H−Dの電位が制御される。また、第2のダミーセル部DLにおいて、第2のダミーセルDCLと第2のダミーセル電流供給回路CSD−Lとの間の第2の参照ビット線の部分には第2の参照ビット線電位制御トランジスタTRCD−Lが配置されており、この第2の参照ビット線電位制御トランジスタTRCD−Lの動作によって、第2のダミーセルDCLと第2の参照ビット線電位制御トランジスタTRCD−Lとの間の第2の参照ビット線の部分BLD−L−Dの電位が制御される。
【0211】
ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCD−H,TRCD−Lは、第5の制御線CL5によって制御される。そして、メモリセルMCp−qに記憶された情報(データ)を読み出すとき、ビット線電位制御トランジスタTRCM−p及び参照ビット線電位制御トランジスタTRCD−H,TRCD−Lのゲート電極に印加される電圧VG(第5の制御線CL5の電位VG)は、例えば、メモリセル電流供給回路CSM−p及びダミーセル電流供給回路CSD−H,CSD−Lの出力電位をVccとしたとき、限定するものではないが、(1/2)Vccに概ね等しい。
【0212】
(実施の形態24)
実施の形態24も、実施の形態1の変形であり、更に詳しくは、第1Kの構成に係る半導体記憶装置に関する。実施の形態24の半導体記憶装置の回路図を図30に示す。尚、図30においては、メモリセルMC及びダミーセルDCへの情報(データ)の書き込みのためのラッチ回路や第4の制御線CL4の図示を省略している。
【0213】
実施の形態24の半導体記憶装置においては、ビット線BLM及び参照ビット線BLDは、2つのp型MOS電界効果型トランジスタTRC1,TRC2と2つのn型MOS電界効果型トランジスタTRC3,TRC4から構成された周知のカレントミラー型の1つの差動センスアンプDSAに接続されている。それ故、ビット線BLM及び参照ビット線BLDの電位差は、差動センスアンプDSAによって直ちに感知され、2段目の増幅がなされる。その後、第3の制御線CL3をハイレベルとし、制御用トランジスタTRCNTをオン状態とすることで、次段のラッチ回路やインバータ回路等への出力を行うことができる。
【0214】
実施の形態24においては、メモリセル電流供給回路CSM及びダミーセル部Dの動作によるビット線BLMの電位の増幅が、差動センスアンプDSAによる最終データ判定の前処理として利用されている。このようなセンス方式は、従来の差動センスアンプによるセンス方式や、実施の形態1〜実施の形態22にて説明したセンス方式よりも、メモリセルMCに記憶された情報(データ)の判定を高速にて行うことができる。しかも、更に一層確実に、メモリセルに記憶された情報(データ)の読み出しを行うことができる。
【0215】
尚、実施の形態24にて説明した差動センスアンプDSAを、実施の形態3〜実施の形態23にて説明した半導体記憶装置に適用することができる。例えば、実施の形態24にて説明した差動センスアンプDSAを、実施の形態2において説明した半導体記憶装置と組み合わせた例を図31に示す。
【0216】
(実施の形態25)
実施の形態25は、本発明の第2の態様に係る半導体記憶装置に関する。実施の形態25の半導体記憶装置の回路図を図32及び図33に示す。
【0217】
実施の形態25の半導体記憶装置は、メモリセル部及びダミーセル部を有する、所謂折り返しビット線構成を有する半導体記憶装置である。
【0218】
そして、第1のメモリセル部MAは、
(A−1)第1のビット線BLA、
(A−2)第1のビット線BLAに接続され、記憶された2値情報(2値データ)に応じて第1のビット線BLAに異なる電流(i1,i0)を流す第1のメモリセルMCA−q、
(A−3)第1のビット線BLAに接続され、後述する第2のメモリセルMCB−qに記憶された2値情報(2値データ)を判定するための第1の参照電流iREF−Aを第1のビット線BLAに流す第1のダミーセルDCA、及び、
(A−4)第1のビット線BLAに接続され、第1のビット線BLAに電流を供給する第1の電流供給回路CSA、
から成る。
【0219】
一方、第2のメモリセル部MBは、
(B−1)第2のビット線BLB、
(B−2)第2のビット線BLBに接続され、記憶された2値情報(2値データ)に応じて第2のビット線BLBに異なる電流(i1,i0)を流す第2のメモリセルMCB−q、
(B−3)第2のビット線BLBに接続され、第1のメモリセルMCA−qに記憶された2値情報(2値データ)を判定するための第2の参照電流iREF−Bを第2のビット線BLBに流す第2のダミーセルDCB、及び、
(B−4)第2のビット線BLBに接続され、第2のビット線BLBに電流を供給する第2の電流供給回路CSB、
から成る。
【0220】
尚、実施の形態25においては、ビット線BLA,BLBには、Q個(但し、Q≧2)のメモリセルMCA−q,MCB−q(但し、q=1,2・・・Q)が接続されているものとした。尚、メモリセルMCA−qの動作は、制御線CLMA−qによって制御され、メモリセルMCB−qの動作は、制御線CLMB−qによって制御される。また、ダミーセルDCA,DCBの動作は、制御線CLD−A,CLD−Bによって制御される。
【0221】
第1のメモリセルMCA−qに記憶された情報(データ)を読み出すときには、制御線CL2B−1、制御線CL2A−2、制御線CL2B−2がハイレベルとなり、制御線CL2A−1がローレベルとなり、書込制御用トランジスタTRB1,TRA2,TRB2がオン状態、書込制御用トランジスタTRA1がオフ状態となる。また、第3の制御線CL3Aがハイレベルとなり、第3の制御線CL3Bがローレベルとなり、制御用トランジスタTRCNT−Aがオン状態、制御用トランジスタTRCNT−Bがオフ状態となる。更には、第2のダミーセルDCBを動作させる。
【0222】
一方、第2のメモリセルMCB−qに記憶された情報(データ)を読み出すときには、制御線CL2A−1、制御線CL2A−2、制御線CL2B−2がハイレベルとなり、制御線CL2B−1がローレベルとなり、書込制御用トランジスタTRA1,TRA2,TRB2がオン状態、書込制御用トランジスタTRB1がオフ状態となる。また、第3の制御線CL3Bがハイレベルとなり、第3の制御線CL3Aがローレベルとなり、制御用トランジスタTRCNT−Bがオン状態、制御用トランジスタTRCNT−Aがオフ状態となる。更には、第1のダミーセルDCAを動作させる。
【0223】
尚、メモリセルへ情報(データ)を書き込むときには、制御線CL2A−1,制御線CL2B−1、制御線CL2A−2、制御線CL2B−2はローレベルとなり、書込制御用トランジスタTRA1,TRB1,TRA2,TRB2はオフ状態とされる。
【0224】
図32に示すように、第1のメモリセルMCA−qに記憶された情報(データ)を読み出すとき、第2の電流供給回路CSBは、第2の参照電流iREF−Bに相当する電流を第2のビット線BLBに供給し、第1の電流供給回路CSAは、第2の電流供給回路CSBが供給する電流(第2の参照電流iREF−Bに相当する電流)がミラーリングされた電流を、第1のビット線BLAに供給する。
【0225】
一方、図33に示すように、第2のメモリセルMCB−qに記憶された情報(データ)を読み出すとき、第1の電流供給回路CSAは、第1の参照電流iREF−Aに相当する電流を第1のビット線BLAに供給し、第2の電流供給回路CSBは、第1の電流供給回路CSAが供給する電流(第1の参照電流iREF−Aに相当する電流)がミラーリングされた電流を、第2のビット線BLBに供給する。
【0226】
実施の形態25の半導体記憶装置において、第1の参照電流iREF−A及び第2の参照電流iREF−Bは、メモリセルに記憶された情報(データ)が「1」の場合にビット線に流れる電流i1と、メモリセルに記憶された情報(データ)が「0」の場合にビット線に流れる電流i0との概ね中間の電流[即ち、概ね(i1+i0)/2に等しい]である。
【0227】
第1のメモリセルMCA−qに記憶された情報(データ)を読み出すとき、第2のダミーセルDCBに第2の参照電流iREF−Bが流れ始める。第2のダミーセルDCBは接地されているので、第2のビット線BLBに流れ始めた第2の参照電流iREF−Bは減少し始めるが、直ちに、第2の電流供給回路CSBから、第2の参照電流iREF−Bに相当する電流が第2のビット線BLBに供給され、第2のビット線BLBに流れる電流は、第2の参照電流iREF−Bにバランスされる。言い換えれば、第2のビット線BLBに流れる電流は第2の電流供給回路CSBによって補償され、第2の電流供給回路CSBから第2の参照電流iREF−Bと同じ値の電流が第2のビット線BLBに流れる。第1の電流供給回路CSAは、第2の電流供給回路CSBが供給する電流(即ち、参照電流iREF−Bに相当する電流)がミラーリングされた電流を、第1のビット線BLAに供給する。従って、第1のメモリセルMCA−qに記憶された情報(データ)が「1」の場合には、第1のビット線BLAに電流i1が流れ始めるが、iREF−B<i1の関係にあるので、第1のビット線BLAの電荷が減少する結果、第1のビット線BLAの電位は0ボルトへと近づく。一方、第1のメモリセルMCA−qに記憶された情報(データ)が「0」の場合には、第1のビット線BLAに電流i0が流れ始めるが、iREF−B>i1の関係にあるので、第1のビット線BLAに電荷が蓄積される結果、第1のビット線BLAの電位は第1の電流供給回路CSAの出力電位(例えば、Vcc)へと近づく。そして、係る第1のビット線BLAの電位を、例えば、ラッチ回路LTでそのままラッチすれば、第1のメモリセルに記憶された情報(データ)を読み出すことができる。
【0228】
一方、第2のメモリセルMCB−qに記憶された情報(データ)を読み出すとき、第1のダミーセルDCAに第1の参照電流iREF−Aが流れ始める。第1のダミーセルDCAは接地されているので、第1のビット線BLAに流れ始めた第1の参照電流iREF−Aは減少し始めるが、直ちに、第1の電流供給回路CSAから、第1の参照電流iREF−Aに相当する電流が第1のビット線BLAに供給され、第1のビット線BLAに流れる電流は、第1の参照電流iREF−Aにバランスされる。言い換えれば、第1のビット線BLAに流れる電流は第1の電流供給回路CSAによって補償され、第1の電流供給回路CSAから第1の参照電流iREF−Aと同じ値の電流が第1のビット線BLAに流れる。第2の電流供給回路CSBは、第1の電流供給回路CSAが供給する電流(即ち、参照電流iREF−Aに相当する電流)がミラーリングされた電流を、第2のビット線BLBに供給する。従って、第2のメモリセルMCB−qに記憶された情報(データ)が「1」の場合には、第2のビット線BLBに電流i1が流れ始めるが、iREF−A<i1の関係にあるので、第2のビット線BLBの電荷が減少する結果、第2のビット線BLBの電位は0ボルトへと近づく。一方、第2のメモリセルMCB−qに記憶された情報(データ)が「0」の場合には、第2のビット線BLBに電流i0が流れ始めるが、iREF−B>i1の関係にあるので、第2のビット線BLBに電荷が蓄積される結果、第2のビット線BLBの電位は第2の電流供給回路CSBの出力電位(例えば、Vcc)へと近づく。そして、係る第2のビット線BLBの電位を、例えば、ラッチ回路LTでそのままラッチすれば、第2のメモリセルに記憶された情報(データ)を読み出すことができる。
【0229】
尚、実施の形態25の半導体記憶装置にあっては、第1の電流供給回路CSA及び第2の電流供給回路CSBによって、カレントミラー回路が構成されている。尚、第1のメモリセルMCA−q、第2のメモリセルMCB−q、第1のダミーセルDCA及び第2のダミーセルDCBそれ自体が、一種のセンストランジスタとして機能する。
【0230】
こうして、実施の形態25の半導体記憶装置においては、小規模であって、しかも簡素な構成にも拘わらず、ビット線BLA,BLBに出現する電位を増幅し、メモリセルMCA−q,MCB−qに記憶された情報(データ)を確実に読み出すことができる。また、簡単なタイミング制御で一対のビット線BLA,BLBの一方を参照ビット線にしつつ、他方のビット線に接続されたメモリセルからの情報(データ)の読み出しを実現できる。また、ダミーセルを同じビット線上の複数のメモリセルで共有されるので、セルアレイの面積も縮小することができる。
【0231】
また、実施の形態25の半導体記憶装置にあっても、第1のメモリセル、第1のダミーセル、第2のメモリセル及び第2のダミーセルが、飽和領域で動作する電界効果型トランジスタを備えている構成としているので、ビット線に生じる電位の増幅利得(ゲイン)を一層向上させることができ、データ読み出し感度を向上させることができる。
【0232】
尚、実施の形態25においては、第1のダミーセル、第1の電流供給回路、第2のダミーセル、第2の電流供給回路を複数、設けてもよい。また、第1のダミーセル及び第1の電流供給回路を、第1の参照電流及び第2の参照電流を第1のビット線に流し、第2のダミーセル及び第2の電流供給回路を、第1の参照電流及び第2の参照電流を第2のビット線に流すことのできる構成としてもよい。
【0233】
(実施の形態26)
実施の形態26は、実施の形態2の変形である。実施の形態26の半導体記憶装置の回路図を図34に示す。実施の形態26の半導体記憶装置にあっては、第1のメモリセルMCA−q及び第1のダミーセルDCAと第1の電流供給回路CSAとの間の第1のビット線の部分には第1のビット線電位制御トランジスタTRC−Aが配置されており、この第1のビット線電位制御トランジスタTRC−Aの動作によって、第1のメモリセルMCA−q及び第1のダミーセルDCAと第1のビット線電位制御トランジスタTRC−Aとの間の第1のビット線の部分BLA−Dの電位が制御される。一方、第2のメモリセルMCB−q及び第2のダミーセルDCBと第2の電流供給回路CSBとの間の第2のビット線の部分には第2のビット線電位制御トランジスタTRC−Bが配置されており、この第2のビット線電位制御トランジスタTRC−Bの動作によって、第2のメモリセルMCB−q及び第2のダミーセルDCBと第2のビット線電位制御トランジスタTRC−Bとの間の第2のビット線の部分BLB−Dの電位が制御される。第1のビット線電位制御トランジスタTRC−A及び第2のビット線電位制御トランジスタTRC−Bの動作は第5の制御線CL5によって制御される。
【0234】
第1のメモリセルMCA−qからデータを読み出す場合には、第1のビット線電位制御トランジスタTRC−Aを実施の形態2におけるビット線電位制御トランジスタTRCMとみなし、第2のビット線電位制御トランジスタTRC−Bを実施の形態2における参照ビット線電位制御トランジスタTRCDとみなせば、第1のビット線電位制御トランジスタTRC−A及び第2のビット線電位制御トランジスタTRC−Bの動作は、実施の形態2におけるビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCDと同様とすることができる。
【0235】
また、第2のメモリセルMCB−qからデータを読み出す場合には、第2のビット線電位制御トランジスタTRC−Bを実施の形態2におけるビット線電位制御トランジスタTRCMとみなし、第1のビット線電位制御トランジスタTRC−Aを実施の形態2における参照ビット線電位制御トランジスタTRCDとみなせば、第2のビット線電位制御トランジスタTRC−B及び第1のビット線電位制御トランジスタTRC−Aの動作は、実施の形態2におけるビット線電位制御トランジスタTRCM及び参照ビット線電位制御トランジスタTRCDと同様とすることができる。
【0236】
このような構成とすることで、ビット線の増幅の高速化を図ることができるだけでなく、半導体記憶装置における消費電流の減少を図ることができる。実施の形態26の半導体記憶装置において、第1のビット線電位制御トランジスタTRC−A及び第2のビット線電位制御トランジスタTRC−Bをn型MOS電界効果型トランジスタから構成した場合、メモリセルに記憶された情報(データ)を読み出すとき、このn型MOS電界効果型トランジスタTRC−A,TRC−Bのゲート電極に印加される電圧VG(第5の制御線CL5の電位)は、限定するものではないが、第1の電流供給回路CSA及び第2の電流供給回路CSBの出力電位をVccとしたとき、(1/2)Vccに概ね等しいことが好ましい。
【0237】
第1のビット線電位制御トランジスタTRC−A及び第2のビット線電位制御トランジスタTRC−Bの閾値電圧をVthとしたとき、第1のメモリセルMCA−q及び第1のダミーセルDCAと第1のビット線電位制御トランジスタTRC−Aとの間の第1のビット線の部分BLA−Dの電位、あるいは又、第2のメモリセルMCB−q及び第2のダミーセルDCBと第2のビット線電位制御トランジスタTRC−Bとの間の第2のビット線の部分BLB−Dの電位は、メモリセルに記憶された情報(データ)を読み出すとき、最高でも(VG−Vth)までしか充電されない。
【0238】
このように、第1のビット線電位制御トランジスタTRC−A及び第2のビット線電位制御トランジスタTRC−Bを設けることで、第1のビット線や第2のビット線の増幅される部分を限定することができる結果、具体的には、第1のメモリセルMCA−q及び第1のダミーセルDCAと第1のビット線電位制御トランジスタTRC−Aとの間の第1のビット線の部分以外の部分(より具体的には、第1のビット線電位制御トランジスタTRC−Aとデータ入出力部であるラッチ回路LTとの間のビット線の部分BLA−U)、あるいは又、第2のメモリセルMCB−q及び第2のダミーセルDCBと第2のビット線電位制御トランジスタTRC−Bとの間の第2のビット線の部分以外の部分(より具体的には、第2のビット線電位制御トランジスタTRC−Bとデータ入出力部であるラッチ回路LTとの間のビット線の部分BLB−U)が増幅される結果、負荷容量の減少を図ることができるので、第1のビット線や第2のビット線の増幅の高速化を図ることができるだけでなく、半導体記憶装置における消費電流の減少を図ることができる。
【0239】
以上、本発明を、発明の実施の形態及に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した半導体記憶装置の構成、構造は例示であり、適宜変更することができる。
【0240】
発明の実施の形態においては、ビット線電位制御トランジスタや参照ビット線電位制御トランジスタ、第1の参照ビット線電位制御トランジスタ、第2の参照ビット線電位制御トランジスタのゲート電極に印加される電位VGを、メモリセルに最適な電圧が印加されるように0ボルトとVccの概ね中間の電位に設定した。VGの値は、このように固定された値であってもよいし、ISSCC 2000 / SESSION 7 / TD:EMERGING MEMORY & DEVICE TECHNOLOGIES / PAPER TA 7.2 (pp 128) に記載されているように、レプリカビット線を用いて動的にフィードバック制御してもよい。この論文では、MRAMのビット線電位を所望の電位(Vref)に正確にクランプするため、Fig.7.2.5の左側に記載されたようなレプリカのメモリセルとビット線を用意する。レプリカのビット線電位とVrefとの比較結果をフィードバックさせて、クランプトランジスタへのゲート電位を発生させている。
【0241】
例えば、メモリセル及びダミーセルを、GMR(Giant magnetoresistance)効果を用いたスピンバルブをベースとしたMRAMや、TMR(Tunnel Magnetoresistance)効果を用いたMRAMから構成することもできる。TMRタイプのMRAMの模式的な一部断面図の一例を図35に示す。
【0242】
このMRAMは、MOS型FETから成る選択用トランジスタ30に接続されたトンネル磁気抵抗素子TMJから構成されている。
【0243】
トンネル磁気抵抗素子TMJは、第1の強磁性体層61、トンネル絶縁膜64、第2の強磁性体層65の積層構造を有する。第1の強磁性体層61は、より具体的には、例えば、下から反強磁性体層62と強磁性体層(固着層、磁化固定層63とも呼ばれる)との2層構成を有し、これらの2層の間に働く交換相互作用によって強い一方向の磁気異方性を有する。磁化方向が比較的容易に回転する第2の強磁性体層65は、自由層あるいは記録層とも呼ばれる。尚、以下の説明において、第2の強磁性体層を記録層65と呼ぶ場合がある。トンネル絶縁膜64は、記録層65と磁化固定層63との間の磁気的結合を切ると共に、トンネル電流を流すための役割を担う。MRAMとMRAMを接続するビット線BLは、第3の層間絶縁層56上に形成されている。ビット線BLと記録層65との間に設けられたトップコート膜66は、ビット線BLを構成する原子と記録層65を構成する原子の相互拡散の防止、接触抵抗の低減、及び、記録層65の酸化防止を担っている。図中、参照番号67は、反強磁性体層62の下面に接続された引き出し電極を示す。
【0244】
更には、トンネル磁気抵抗素子TMJの下方には、第2の層間絶縁層54を介して書込みワード線RWLが配置されている。尚、書込みワード線RWLの延びる方向(第1の方向)とビット線BLの延びる方向(第2の方向)とは、通常、直交している。
【0245】
一方、選択用トランジスタ30は、素子分離領域41によって囲まれたシリコン半導体基板40の部分に形成されており、第1の層間絶縁層51によって覆われている。そして、一方のソース/ドレイン領域44Bは、タングステンプラグから成る接続孔52、ランディングパッド53、タングステンプラグから成る接続孔55を介して、トンネル磁気抵抗素子TMJの引き出し電極67に接続されている。また、他方のソース/ドレイン領域44Aは、タングステンプラグ45を介してセンス線46に接続されている。図中、参照番号42はゲート電極を示し、参照番号43はゲート絶縁膜を示す。
【0246】
MRAMアレイにあっては、ビット線BL及び書込みワード線RWLから成る格子の交点(重複領域)にMRAMが配置されている。
【0247】
このような構成のMRAMへの情報(データ)の書込みにおいては、ビット線BL及び書込みワード線RWLに電流を流し、その結果生成される合成磁界によって第2の強磁性体層(記録層65)の磁化の方向を変えることで、第2の強磁性体層(記録層65)に「1」又は「0」を記録する。
【0248】
記録層65と磁化固定層63の磁化方向が等しい場合、低抵抗となり(この状態を例えば「0」とする)、記録層65と磁化固定層63の磁化方向が反平行の場合、高抵抗となる(この状態を例えば「1」とする)。従って、選択用トランジスタ30をオン状態として選択されたメモリセルは、その記憶状態に応じてビット線BLに異なる電流を流す。
【0249】
尚、トンネル磁気抵抗素子TMJに高電圧が印加されると、読み出し時に十分な信号差が得られなかったり、トンネル絶縁膜64が破壊される場合があるが、ビット線電位制御トランジスタや参照ビット線電位制御トランジスタ、第1の参照ビット線電位制御トランジスタ、第2の参照ビット線電位制御トランジスタを設けることによって、トンネル磁気抵抗素子TMJに高電圧が印加されることを防止することが可能となり、トンネル磁気抵抗素子TMJの破壊を確実に防止し、所望の信号差を獲得することができる。
【0250】
あるいは又、メモリセル及びダミーセルを、所謂高分子メモリ(OUM)から構成することもできる。OUMの概念図の一例を図36に示す。このOUMにおいては、カルコゲナイド膜70の一方の面にはヒータとなるプラグ抵抗72が配設され、他方の面には電極71が形成され、この電極71はビット線BLに接続されている。プラグ抵抗72はワード線WLによって制御される選択用トランジスタ73を介して接地されている。カルコゲナイド膜70は加熱状態により多結晶状態とアモルファス状態の間を状態推移し、多結晶状態にある場合とアモルファス状態にある場合では、異なる抵抗値を示す。ワード線WLによって選択されたメモリセルは、その記憶状態に応じてビット線BLに異なる電流を流す。
【0251】
【発明の効果】
本発明の半導体記憶装置にあっては、メモリセル電流供給回路及びダミーセル部を備え、あるいは又、第1のダミーセル、第1の電流供給回路、第2のダミーセル及び第2の電流供給回路を備えているので、従来の技術と異なり、ビット線のイコライズが基本的に不要であるし、センスアンプSAの活性化等も基本的に不要である。そして、簡素な構成にも拘わらず、ビット線に出現する電位を増幅し、メモリセルに記憶された情報(データ)を確実に、安定して、しかも、高速にて読み出すことができるし、半導体記憶装置の面積を縮小することができる。また、場合によっては、1つの参照ビット線を複数のビット線で共有することが可能であり、半導体記憶装置の面積を一層縮小することができるばかりか、ダミーセルへのアクセス頻度を抑制することが可能となり、ダミーセルの過度の疲労劣化を防止することができる。
【0252】
また、本発明の半導体記憶装置の好ましい態様にあっては、ビット線電位制御トランジスタ等を配置することによって、ビット線の無駄な充放電を抑制することが可能となるし、負荷容量の減少を図ることができるので、ビット線等の増幅の高速化を図ることができるだけでなく、半導体記憶装置における消費電流の減少を図ることができる。
【図面の簡単な説明】
【図1】図1は、発明の実施の形態1の半導体記憶装置の回路図である。
【図2】図2は、発明の実施の形態1におけるメモリセル及びダミーセルの回路図である。
【図3】図3は、発明の実施の形態2の半導体記憶装置の回路図である。
【図4】図4は、発明の実施の形態3の半導体記憶装置を構成するメモリセルの回路図である。
【図5】図5は、発明の実施の形態3の半導体記憶装置を構成するメモリセルにおけるレイアウト図である。
【図6】図6は、発明の実施の形態3の半導体記憶装置を構成するメモリセルの模式的な一部断面図である。
【図7】図7は、発明の実施の形態3の半導体記憶装置を構成するメモリセルの、図6とは異なる断面で見たときの模式的な一部断面図である。
【図8】図8は、発明の実施の形態3の半導体記憶装置を構成するメモリセルへのデータ書込動作における動作波形を示す図である。
【図9】図9は、発明の実施の形態3の半導体記憶装置を構成するメモリセルからのデータ読み出し及び再書き込み動作における動作波形を示す図である。
【図10】図10は、発明の実施の形態4の半導体記憶装置の回路図である。
【図11】図11は、発明の実施の形態5の半導体記憶装置の回路図である。
【図12】図12は、発明の実施の形態6の半導体記憶装置の回路図である。
【図13】図13は、発明の実施の形態7の半導体記憶装置の回路図である。
【図14】図14は、発明の実施の形態8の半導体記憶装置の回路図である。
【図15】図15は、発明の実施の形態9の半導体記憶装置の回路図である。
【図16】図16は、発明の実施の形態10の半導体記憶装置の回路図である。
【図17】図17は、発明の実施の形態11の半導体記憶装置の回路図である。
【図18】図18は、発明の実施の形態12の半導体記憶装置の回路図である。
【図19】図19は、発明の実施の形態13の半導体記憶装置の回路図である。
【図20】図20は、発明の実施の形態14の半導体記憶装置の回路図である。
【図21】図21は、発明の実施の形態15の半導体記憶装置の回路図である。
【図22】図22は、発明の実施の形態16の半導体記憶装置の回路図である。
【図23】図23は、発明の実施の形態17の半導体記憶装置の回路図である。
【図24】図24は、発明の実施の形態18の半導体記憶装置の回路図である。
【図25】図25は、発明の実施の形態19の半導体記憶装置の回路図である。
【図26】図26は、発明の実施の形態20の半導体記憶装置の回路図である。
【図27】図27は、発明の実施の形態21の半導体記憶装置の回路図である。
【図28】図28は、発明の実施の形態22の半導体記憶装置の回路図である。
【図29】図29は、発明の実施の形態23の半導体記憶装置の回路図である。
【図30】図30は、発明の実施の形態24の半導体記憶装置の回路図である。
【図31】図31は、発明の実施の形態25の半導体記憶装置の回路図である。
【図32】図32は、発明の実施の形態25の半導体記憶装置の回路図である。
【図33】
図33は、発明の実施の形態25の半導体記憶装置の回路図である。
【図34】図34は、発明の実施の形態26の半導体記憶装置の回路図である。
【図35】図35は、TMRタイプの不揮発性磁気メモリ装置の模式的な一部断面図である。
【図36】図36は、高分子メモリの概念図である。
【図37】図37は、ゲインセル型の半導体記憶装置の回路図である。
【図38】図38は、センスアンプSAの回路図である。
【符号の説明】
M・・・メモリセル部、D・・・ダミーセル部、MC・・・メモリセル、DC・・・ダミーセル、CSM・・・メモリセル電流供給回路、CSD・・・ダミーセル電流供給回路、BLm・・・ビット線、BLD・・・参照ビット線、TRM,TRD・・・p型MOS電界効果型トランジスタ、TRMS,TRDS,SW・・・書込制御用トランジスタ、TRCM・・・ビット線電位制御トランジスタ、TRCD・・・参照ビット線電位制御トランジスタ、CL1,CL2,CL3,CL4・・・制御線、TRCNT−M,TRCNT−D・・・制御用トランジスタ、LTM,LTD・・・ラッチ回路、TRMW,TRDW・・・書込用トランジスタ、TRMR,TRDR・・・読出用トランジスタ、TRMD,TRDD・・・検出用トランジスタ、CM,CD・・・キャパシタ部、WLW,WLR・・・ワード線、MCU・・・メモリセルユニット、PL・・・プレート線、WD・・・ワード線デコーダ/ドライバ、PD・・・プレート線デコーダ/ドライバ、10・・・半導体基板、11・・・素子分離領域、12・・・ゲート絶縁膜、13・・・ゲート電極、14・・・ソース/ドレイン領域、16・・・絶縁層、15・・・コンタクトホール、17,17A,18A・・・開口部、18・・・接続孔、21・・・第1の電極、CN・・・共通ノード、22・・・強誘電体層、23・・・第2の電極、24・・・絶縁膜、TMJ・・・トンネル磁気抵抗素子、RWL・・・書込みワード線、BL・・・ビット線、30・・・選択用トランジスタ、40・・・シリコン半導体基板、41・・・素子分離領域、42・・・ゲート電極、43・・・ゲート絶縁膜、44A,44B・・・ソース/ドレイン領域、45・・・タングステンプラグ、46・・・センス線、51・・・第1の層間絶縁層、52,55・・・接続孔、53・・・ランディングパッド、54・・・第2の層間絶縁層、61・・・第1の強磁性体層、62・・・反強磁性体層、63・・・磁化固定層、64・・・トンネル絶縁膜、65・・・第2の強磁性体層、66・・・トップコート膜、67・・・引き出し電極、70・・・カルコゲナイド膜、71・・・電極、72・・・プラグ抵抗、73・・・選択用トランジスタ
Claims (20)
- メモリセル部及びダミーセル部を有する半導体記憶装置であって、
該メモリセル部は、
(A)ビット線、
(B)ビット線に接続され、記憶された2値情報に応じて該ビット線に異なる電流を流すメモリセル、及び、
(C)ビット線に接続され、該ビット線に電流を供給するメモリセル電流供給回路、
から成り、
該ダミーセル部は、
(D)参照ビット線、
(E)参照ビット線に接続され、メモリセルに記憶された2値情報を判定するための参照電流を該参照ビット線に流すダミーセル、及び、
(F)参照ビット線に接続され、該参照ビット線に電流を供給するダミーセル電流供給回路、
から成り、
メモリセルに記憶された情報を読み出すとき、ダミーセル電流供給回路は、参照電流に相当する電流を参照ビット線に供給し、
メモリセル電流供給回路は、ダミーセル電流供給回路が供給する該電流がミラーリングされた電流を、該メモリセル電流供給回路が接続されたビット線に供給することを特徴とする半導体記憶装置。 - メモリセル電流供給回路及びダミーセル電流供給回路によって、カレントミラー回路が構成されていることを特徴とする請求項1に記載の半導体記憶装置。
- メモリセル及びダミーセルは、同一ロウアドレス上に配置されていることを特徴とする請求項1に記載の半導体記憶装置。
- メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
ダミーセルとダミーセル電流供給回路との間の参照ビット線の部分には参照ビット線電位制御トランジスタが配置されており、該参照ビット線電位制御トランジスタの動作によって、ダミーセルと参照ビット線電位制御トランジスタとの間の参照ビット線の部分の電位が制御されることを特徴とする請求項1に記載の半導体記憶装置。 - P個(但し、P≧2)のメモリセル部を有し、
各メモリセル部を構成するメモリセル、及び、ダミーセルは、同一ロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、ダミーセル電流供給回路は、参照電流に相当する電流を参照ビット線に供給し、
各メモリセル電流供給回路は、ダミーセル電流供給回路が供給する該電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給することを特徴とする請求項1に記載の半導体記憶装置。 - 各メモリセル部において、メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
ダミーセルとダミーセル電流供給回路との間の参照ビット線の部分には参照ビット線電位制御トランジスタが配置されており、該参照ビット線電位制御トランジスタの動作によって、ダミーセルと参照ビット線電位制御トランジスタとの間の参照ビット線の部分の電位が制御されることを特徴とする請求項5に記載の半導体記憶装置。 - P個(但し、P≧2)のメモリセル部、及び、L個(但し、L≧2)のダミーセル部を有し、
各メモリセル部を構成するメモリセル、及び、各ダミーセル部を構成するダミーセルは、同一ロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、各ダミーセル部を構成するダミーセル電流供給回路は、参照電流に相当する電流を各ダミーセル部を構成する参照ビット線に供給し、
各メモリセル電流供給回路は、各ダミーセル電流供給回路が供給する該電流が平均化された電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給することを特徴とする請求項1に記載の半導体記憶装置。 - 各メモリセル部において、メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
各ダミーセル部において、ダミーセルとダミーセル電流供給回路との間の参照ビット線の部分には参照ビット線電位制御トランジスタが配置されており、該参照ビット線電位制御トランジスタの動作によって、ダミーセルと参照ビット線電位制御トランジスタとの間の参照ビット線の部分の電位が制御されることを特徴とする請求項7に記載の半導体記憶装置。 - ダミーセル部は、第1のダミーセル部、及び、第2のダミーセル部から構成され、
該第1のダミーセル部は、
(a−1)第1の参照ビット線、
(a−2)第1の参照ビット線に接続され、メモリセルに記憶された2値情報の一方に相当する第1の参照電流を該第1の参照ビット線に流す第1のダミーセル、及び、
(a−3)第1の参照ビット線に接続され、該第1の参照ビット線に電流を供給する第1のダミーセル電流供給回路、
から成り、
該第2のダミーセル部は、
(b−1)第2の参照ビット線、
(b−2)第2の参照ビット線に接続され、メモリセルに記憶された2値情報の他方に相当する第2の参照電流を該第2の参照ビット線に流す第2のダミーセル、及び、
(b−3)第2の参照ビット線に接続され、該第2の参照ビット線に電流を供給する第2のダミーセル電流供給回路、
から成り、
メモリセル部を構成するメモリセル、第1のダミーセル、及び、第2のダミーセルは、同一ロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、第1のダミーセル電流供給回路は、第1の参照電流に相当する電流を第1の参照ビット線に供給し、且つ、第2のダミーセル電流供給回路は、第2の参照電流に相当する電流を第2の参照ビット線に供給し、
メモリセル電流供給回路は、第1のダミーセル電流供給回路が供給する該電流と第2のダミーセル電流供給回路が供給する該電流とが平均化された電流がミラーリングされた電流を、該メモリセル電流供給回路が接続されたビット線に供給することを特徴とする請求項1に記載の半導体記憶装置。 - メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
第1のダミーセル部において、第1のダミーセルと第1のダミーセル電流供給回路との間の第1の参照ビット線の部分には第1の参照ビット線電位制御トランジスタが配置されており、該第1の参照ビット線電位制御トランジスタの動作によって、第1のダミーセルと第1の参照ビット線電位制御トランジスタとの間の第1の参照ビット線の部分の電位が制御され、
第2のダミーセル部において、第2のダミーセルと第2のダミーセル電流供給回路との間の第2の参照ビット線の部分には第2の参照ビット線電位制御トランジスタが配置されており、該第2の参照ビット線電位制御トランジスタの動作によって、第2のダミーセルと第2の参照ビット線電位制御トランジスタとの間の第2の参照ビット線の部分の電位が制御されることを特徴とする請求項9に記載の半導体記憶装置。 - P個(但し、P≧2)のメモリセル部を有し、
ダミーセル部は、第1のダミーセル部、及び、第2のダミーセル部から構成され、
該第1のダミーセル部は、
(a−1)第1の参照ビット線、
(a−2)第1の参照ビット線に接続され、メモリセルに記憶された2値情報の一方に相当する第1の参照電流を該第1の参照ビット線に流す第1のダミーセル、及び、
(a−3)第1の参照ビット線に接続され、該第1の参照ビット線に電流を供給する第1のダミーセル電流供給回路、
から成り、
該第2のダミーセル部は、
(b−1)第2の参照ビット線、
(b−2)第2の参照ビット線に接続され、メモリセルに記憶された2値情報の他方に相当する第2の参照電流を該第2の参照ビット線に流す第2のダミーセル、及び、
(b−3)第2の参照ビット線に接続され、該第2の参照ビット線に電流を供給する第2のダミーセル電流供給回路、
から成り、
各メモリセル部を構成するメモリセル、第1のダミーセル、及び、第2のダミーセルは、同一ロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、第1のダミーセル電流供給回路は、第1の参照電流に相当する電流を第1の参照ビット線に供給し、且つ、第2のダミーセル電流供給回路は、第2の参照電流に相当する電流を第2の参照ビット線に供給し、
各メモリセル電流供給回路は、第1のダミーセル電流供給回路が供給する該電流と第2のダミーセル電流供給回路が供給する該電流とが平均化された電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給することを特徴とする請求項1に記載の半導体記憶装置。 - 各メモリセル部において、メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
第1のダミーセル部において、第1のダミーセルと第1のダミーセル電流供給回路との間の第1の参照ビット線の部分には第1の参照ビット線電位制御トランジスタが配置されており、該第1の参照ビット線電位制御トランジスタの動作によって、第1のダミーセルと第1の参照ビット線電位制御トランジスタとの間の第1の参照ビット線の部分の電位が制御され、
第2のダミーセル部において、第2のダミーセルと第2のダミーセル電流供給回路との間の第2の参照ビット線の部分には第2の参照ビット線電位制御トランジスタが配置されており、該第2の参照ビット線電位制御トランジスタの動作によって、第2のダミーセルと第2の参照ビット線電位制御トランジスタとの間の第2の参照ビット線の部分の電位が制御されることを特徴とする請求項11に記載の半導体記憶装置。 - メモリセル部は、Q個(但し、Q≧2)のメモリセルを有し、
各メモリセル、及び、ダミーセルは、異なるロウアドレス上に配置されていることを特徴とする請求項1に記載の半導体記憶装置。 - P個(但し、P≧2)のメモリセル部を有し、
各メモリセル部は、Q個(但し、Q≧2)のメモリセルを有し、
各メモリセル部を構成する第q番目(但し、q=1,2・・・Q)のメモリセルは、P個のメモリセル部に亙り、同一ロウアドレス上に配置されており、且つ、ダミーセル部を構成するダミーセルが配置されたロウアドレスと異なるロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、ダミーセル電流供給回路は、参照電流に相当する電流を参照ビット線に供給し、
各メモリセル電流供給回路は、ダミーセル電流供給回路が供給する該電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給することを特徴とする請求項1に記載の半導体記憶装置。 - P個(但し、P≧2)のメモリセル部を有し、
各メモリセル部は、Q個(但し、Q≧2)のメモリセルを有し、
L個(但し、L≧2)のダミーセル部を有し、
各ダミーセル部を構成するダミーセルは、同一ロウアドレス上に配置されており、
各メモリセル部を構成する第q番目(但し、q=1,2・・・Q)のメモリセルは、P個のメモリセル部に亙り、同一ロウアドレス上に配置されており、且つ、ダミーセル部を構成するダミーセルが配置されたロウアドレスと異なるロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、各ダミーセル部を構成するダミーセル電流供給回路は、参照電流に相当する電流を各ダミーセル部を構成する参照ビット線に供給し、
各メモリセル電流供給回路は、各ダミーセル電流供給回路が供給する該電流が平均化された電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給することを特徴とする請求項1に記載の半導体記憶装置。 - P個(但し、P≧2)のメモリセル部を有し、
各メモリセル部は、Q個(但し、Q≧2)のメモリセルを有し、
ダミーセル部は、第1のダミーセル部、及び、第2のダミーセル部から構成され、
該第1のダミーセル部は、
(a−1)第1の参照ビット線、
(a−2)第1の参照ビット線に接続され、メモリセルに記憶された2値情報の一方に相当する第1の参照電流を該第1の参照ビット線に流す第1のダミーセル、及び、
(a−3)第1の参照ビット線に接続され、該第1の参照ビット線に電流を供給する第1のダミーセル電流供給回路、
から成り、
該第2のダミーセル部は、
(b−1)第2の参照ビット線、
(b−2)第2の参照ビット線に接続され、メモリセルに記憶された2値情報の他方に相当する第2の参照電流を該第2の参照ビット線に流す第2のダミーセル、及び、
(b−3)第2の参照ビット線に接続され、該第2の参照ビット線に電流を供給する第2のダミーセル電流供給回路、
から成り、
各ダミーセル部を構成するダミーセルは、同一ロウアドレス上に配置されており、
各メモリセル部を構成する第q番目(但し、q=1,2・・・Q)のメモリセルは、P個のメモリセル部に亙り、同一ロウアドレス上に配置されており、且つ、各ダミーセル部を構成するダミーセルが配置されたロウアドレスと異なるロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、第1のダミーセル電流供給回路は、第1の参照電流に相当する電流を第1の参照ビット線に供給し、且つ、第2のダミーセル電流供給回路は、第2の参照電流に相当する電流を第2の参照ビット線に供給し、
各メモリセル電流供給回路は、第1のダミーセル電流供給回路が供給する該電流と第2のダミーセル電流供給回路が供給する該電流とが平均化された電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給することを特徴とする請求項1に記載の半導体記憶装置。 - ビット線及び参照ビット線は差動センスアンプに接続されていることを特徴とする請求項1に記載の半導体記憶装置。
- メモリセル及びダミーセルは、飽和領域で動作する電界効果型トランジスタを備えていることを特徴とする請求項1乃至請求項17のいずれか1項に記載の半導体記憶装置。
- 第1のメモリセル部及び第2のメモリセル部を有する半導体記憶装置であって、
該第1のメモリセル部は、
(A−1)第1のビット線、
(A−2)第1のビット線に接続され、記憶された2値情報に応じて該第1のビット線に異なる電流を流す第1のメモリセル、
(A−3)第1のビット線に接続され、後述する第2のメモリセルに記憶された2値情報を判定するための第1の参照電流を該第1のビット線に流す第1のダミーセル、及び、
(A−4)第1のビット線に接続され、該第1のビット線に電流を供給する第1の電流供給回路、
から成り、
該第2のメモリセル部は、
(B−1)第2のビット線、
(B−2)第2のビット線に接続され、記憶された2値情報に応じて該第2のビット線に異なる電流を流す第2のメモリセル、
(B−3)第2のビット線に接続され、第1のメモリセルに記憶された2値情報を判定するための第2の参照電流を該第2のビット線に流す第2のダミーセル、及び、
(B−4)第2のビット線に接続され、該第2のビット線に電流を供給する第2の電流供給回路、
から成り、
第1のメモリセルに記憶された情報を読み出すとき、第2の電流供給回路は、第2の参照電流に相当する電流を第2のビット線に供給し、第1の電流供給回路は、第2の電流供給回路が供給する該電流がミラーリングされた電流を、第1のビット線に供給し、
第2のメモリセルに記憶された情報を読み出すとき、第1の電流供給回路は、第1の参照電流に相当する電流を第1のビット線に供給し、第2の電流供給回路は、第1の電流供給回路が供給する該電流がミラーリングされた電流を、第2のビット線に供給することを特徴とする半導体記憶装置。 - 第1のメモリセル、第1のダミーセル、第2のメモリセル、及び、第2のダミーセルは、飽和領域で動作する電界効果型トランジスタを備えていることを特徴とする請求項19に記載の半導体記憶装置。
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2003
- 2003-05-08 JP JP2003129711A patent/JP2004247023A/ja active Pending
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