JP2004247008A - 記録再生装置 - Google Patents
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Abstract
【課題】ＤＭＡＣの使用個数を少なくするとともに、構成及び処理を簡単化する。
【解決手段】ＨＤＤ５に蓄積されている曲データはメモリ２にバッファリングされ、ＤＭＡＣ６１によりルーム１〜ルームｎの各部屋に曲データを配信するためのＦＩＦＯバッファ６３，７３，…，９３に転送されて同期した信号ＲＤ１〜ＲＤｎにより読み出される。ＦＩＦＯ制御部６２は、ＦＩＦＯバッファに蓄積されているデータ量が所定量以下のときにＤＭＡ転送要求を生成し、ＤＭＡＣ６１は、１回のＤＭＡ転送で、複数のＦＩＦＯバッファに対する曲データをメモリ２から読み出して一括して転送する。ＦＩＦＯ制御部６２は、ライトイネーブル信号ＷＥ１〜ＷＥｎによりデータバス１０上のデータを対応するＦＩＦＯバッファに書き込む。
【選択図】 図１
【解決手段】ＨＤＤ５に蓄積されている曲データはメモリ２にバッファリングされ、ＤＭＡＣ６１によりルーム１〜ルームｎの各部屋に曲データを配信するためのＦＩＦＯバッファ６３，７３，…，９３に転送されて同期した信号ＲＤ１〜ＲＤｎにより読み出される。ＦＩＦＯ制御部６２は、ＦＩＦＯバッファに蓄積されているデータ量が所定量以下のときにＤＭＡ転送要求を生成し、ＤＭＡＣ６１は、１回のＤＭＡ転送で、複数のＦＩＦＯバッファに対する曲データをメモリ２から読み出して一括して転送する。ＦＩＦＯ制御部６２は、ライトイネーブル信号ＷＥ１〜ＷＥｎによりデータバス１０上のデータを対応するＦＩＦＯバッファに書き込む。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ハードディスク装置などの記録媒体に蓄積されている音楽データを読み出して再生したり外部から入力されるオーディオ信号を取り込んで記録媒体に録音することのできる記録再生装置に関する。
【０００２】
【従来の技術】
従来より、ハードディスク装置（ＨＤＤ）などの記録媒体から音楽データ（曲データ）を読み出して複数の部屋で再生したり、外部から入力されるオーディオ信号を取り込んで記録媒体に録音したりすることが可能な複数のチャンネルを有する記録再生装置が知られている。
図９は、この種記録再生装置の構成例を示すブロック図である。
この図において、１はこの記録再生装置全体の制御を行う制御部（ＣＰＵ）、２は制御プログラムなどを格納するＲＯＭとワークエリアやバッファ領域などとして使用されるＲＡＭなどからなるメモリ、３はＣＰＵ１やＤＭＡＣ６１，…，９１などからのデータバス１０の使用要求を調停するバス調停器（バスアービター）、４はハードディスク装置５を接続するＡＴＡＰＩ（ＡＴ Ａｔｔａｃｈｍｅｎｔ Ｐａｃｋｅｔ Ｉｎｔｅｒｆａｃｅ）インターフェース回路、５は音楽データ（曲データ）が格納されているハードディスク装置である。
６〜９は、この記録再生装置に蓄積されている曲データの再生信号を複数の部屋（ルーム１〜ルームｎ）に出力するための各チャンネルに対応するオーディオ出力部である。各オーディオ出力部６〜９は、いずれも、同一の構成要素を有しており、データバス１０に接続されたＤＭＡコントローラ（ＤＭＡＣ：Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）６１，７１，８１，９１、ＦＩＦＯ制御部６２，７２，８２，９２、ＦＩＦＯ（ｆｉｒｓｔ−ｉｎ ｆｉｒｓｔ−ｏｕｔ）バッファ（以下、単に「ＦＩＦＯ」とよぶ）６３，７３，８３，９３、ＤＡＣインターフェース回路６４，７４，８４，９４及びＤＡＣ（デジタルアナログ変換器）６５，７５，８５，９５からなる。
また、１１は、アナログデジタル変換器（ＡＤＣ）１１１、ＡＤＣインターフェース回路１１２、録音用ＦＩＦＯバッファ１１３、録音用ＦＩＦＯ制御部１１４及び録音用ＤＭＡＣ１１５を有するオーディオ入力部、１０は、前記ＣＰＵ１、メモリ２、ＡＴＡＰＩインターフェース回路４、オーディオ出力部６〜９、オーディオ入力部１１などの間のデータ転送を行うためのデータバスである。
なお、図示していないが、操作指示などを入力するための入力装置、状態情報などを表示する表示装置も当然に設けられており、さらに、ＣＤ−Ｒ／ＲＷドライブ装置、ＤＶＤドライブ装置などが設けられていてもよい。
【０００３】
このように構成された記録再生装置において、ＨＤＤ５中に蓄積されている曲データを再生するときは、まず、前記ＣＰＵ１が、前記ＡＴＡＰＩインターフェース回路４を介して前記ＨＤＤ５から再生する曲データを読み出し、前記メモリ２のバッファ領域に所定量書き込む（バッファリングする）。
図１０は、前記メモリ２に設定されたバッファ領域のメモリマップを示す図である。この図に示す例では、バッファ領域は、再生されたオーディオ信号が供給される各部屋（ルーム１〜ルームｎ）対応に設定される。各バッファ領域にバッファリングされるデータ量（各バッファ領域に書き込まれるデータ量）は、前記ＨＤＤ５のアクセス時間や、他の部屋に対するＤＭＡＣの転送時間などを考慮して、ＦＩＦＯ６３，…，９３の容量に比較して十分大きく取っておく必要がある。
【０００４】
バッファ領域に所定量のデータがバッファリングされると、ＣＰＵ１は、前記メモリ２のバッファ領域から各ルーム対応のオーディオ出力部６〜９におけるＦＩＦＯ６３，…，９３へのデータ転送を各ＤＭＡＣにより行わせるためにＤＭＡＣのセッティング（ＤＭＡ転送処理）を行う。
図１１は、このＤＭＡ転送処理の流れを示すフローチャートである。
すなわち、ＣＰＵ１は、各ＤＭＡＣに対して、今回のＤＭＡ転送処理で転送すべき曲データのメモリ２における先頭アドレスと転送バイト数をセットし（ステップＳ５１、Ｓ５２）、ステップＳ５３で、当該ＤＭＡＣを起動する、すなわち、そのＤＭＡＣを動作可能状態とする。これにより、そのＤＭＡＣは、バスアービター３からバス使用許可を獲得したときに即時にデータ転送を行うことができるようになる。ＣＰＵ１は、ＤＭＡＣによるデータの転送が終了し、ＤＭＡＣ転送終了割り込みがあるのを待つ（ステップＳ５４）。
例えば、ルーム１で再生する場合は、まず、先頭アドレスを前記図１０におけるＡにセットし（Ｓ５１）、転送バイト数を（Ｂ−Ａ）にセットする（Ｓ５２）。そして、ＤＭＡＣを起動し（Ｓ５３）、ＤＭＡ転送の終了を待つ（Ｓ５４）。次回のＤＭＡ転送処理では、先頭アドレスをＢ点に、転送バイト数を（Ｃ−Ｂ）分にセットする。なお、後述するが、１回のＤＭＡ転送処理による転送バイト数は一定とするのが好都合である。
【０００５】
ＦＩＦＯ制御部６２，７２，…，９２は、対応するバッファ６３，…，９３に蓄積されているデータ量（ＦＩＦＯ残量）がある一定量以下になると転送要求信号（ＲＥＱｎ）を生成するように設定されている。
図１２は、ＦＩＦＯ６３，７３，…，９３を示す図であり、図示するように、ＦＩＦＯの記憶残量が所定値ＴＨ以下となったことを検出して、対応するＦＩＦＯ制御部が転送要求信号（ＲＥＱｎ）を生成してバスアービター３に出力する。
バスアービター３は前記転送要求信号（ＲＥＱｎ）を受け付けると、すなわち、転送要求が発生したＦＩＦＯに対する転送を開始することができる状態となると、転送要求受付信号（ＡＣＫｎ）を当該転送要求信号（ＲＥＱｎ）を生成したＦＩＦＯ制御部及び対応するＤＭＡＣに返す。
これにより、ＤＭＡ転送が開始され、転送要求受付信号（ＡＣＫｎ）が返された後に前記データバス１０に流れるデータは、転送要求信号（ＲＥＱｎ）を発生したＦＩＦＯに対するデータであるため、転送要求受付信号（ＡＣＫｎ）を受け取ったＦＩＦＯ制御部はそのデータをラッチしてそのＦＩＦＯに書き込む。
ここで、１回のＤＭＡ転送による転送バイト数は、図１２における（ｆｕｌｌ−ＴＨ）分としておくと好都合である。
また、前記バスアービター３における調停方法としては種々の方法があり、優先順位を固定する方法、優先順位を順に変更していく方法などがある。この例の場合は、後者が適当である。
【０００６】
前記ＤＡＣインターフェース回路６４，７４，８４，９４は、対応するＦＩＦＯ６３，…，９３から所定のサンプリング周期（例えば、４４．１ｋＨｚ）で曲データを読み出し、ＤＡＣ入力フォーマットに合わせて並列直列変換（ＰＳ変換）を行って、ＤＡＣ６５，７５，８５，９５に出力し、ＤＡＣ６５，…，９５から曲データが再生されることとなる。
【０００７】
このように従来の記録再生装置においては、ＦＩＦＯ、ＤＡＣインターフェース回路、ＤＡＣを有する各チャンネルのオーディオ出力部毎に、ＤＭＡＣとＦＩＦＯ制御部とが必要とされており、多くの構成部品を必要としていた。
また、数多くのＦＩＦＯ制御部からの転送要求信号（ＲＥＱｎ）を処理することが必要となるため、バスアービター３の構成・処理も複雑なものとなっていた。
【０００８】
また、このような問題点を解消するために、ＤＭＡＣの使用個数を減少させるようにした装置も提案されている（特許文献１を参照されたい）。
この特許文献１で提案されている方法によれば、ＤＭＡＣの使用個数を減少させることができるが、ＦＩＦＯの使用残量が一定量以下になるとＣＰＵに割り込みが掛かり、その時点でＤＭＡＣの転送処理が開始されるので、ＦＩＦＯ制御部が転送要求を出してから実際にデータの転送が開始されるまでにタイムラグが発生するという問題点があった。
【０００９】
【特許文献１】
特開平０９−０６９０７１号公報
【００１０】
【発明が解決しようとする課題】
そこで、本発明は、複数のチャンネルを有する記録再生装置において、ＤＭＡＣの使用個数を減らすとともに、複雑な構成や複雑な処理を必要としない記録再生装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明の記録再生装置は、複数の再生チャンネルを有する記録再生装置であって、メモリと、前記各再生チャンネルにそれぞれ対応して設けられたＦＩＦＯバッファと、前記メモリと複数の前記ＦＩＦＯバッファとの間のデータ転送を行うＤＭＡコントローラと、前記ＤＭＡコントローラと前記複数のＦＩＦＯバッファとに接続されたＦＩＦＯ制御部とを有し、前記複数のＦＩＦＯバッファは同期して書き込みが行われるようになされており、前記ＤＭＡコントローラは、１回のＤＭＡ転送において、前記メモリと前記複数のＦＩＦＯバッファとの間におけるデータ転送を一括して実行するものであり、前記ＦＩＦＯ制御部は、前記複数のＦＩＦＯバッファに蓄積されているデータ量に応じて前記ＤＭＡコントローラによるＤＭＡ転送を要求する信号を生成する処理と、前記メモリから一括してＤＭＡ転送される前記複数のＦＩＦＯバッファ分のデータを対応するＦＩＦＯバッファに書き込む処理を行うものとされている。
また、本発明の他の記録再生装置は、複数の録音チャンネルを有する記録再生装置であって、メモリと、前記各録音チャンネルにそれぞれ対応して設けられたＦＩＦＯバッファと、前記メモリと複数の前記ＦＩＦＯバッファとの間のデータ転送を行うＤＭＡコントローラと、前記ＤＭＡコントローラと前記複数のＦＩＦＯバッファとに接続されたＦＩＦＯ制御部とを有し、前記複数のＦＩＦＯバッファは同期して読み出しが行われるようになされており、前記ＤＭＡコントローラは、１回のＤＭＡ転送において、前記複数のＦＩＦＯバッファと前記メモリとの間におけるデータ転送を一括して実行するものであり、前記ＦＩＦＯ制御部は、前記複数のＦＩＦＯバッファに蓄積されているデータ量に応じて前記ＤＭＡコントローラによるＤＭＡ転送を要求する信号を生成する処理と、前記複数のＦＩＦＯバッファのデータを一括して前記メモリにＤＭＡ転送するために前記複数のＦＩＦＯバッファからデータを順次読み出す処理を行うものとされている。
さらに、前記ＤＭＡコントローラは、１回のＤＭＡ転送において、実際にデータが再生あるいは記録されている前記ＦＩＦＯバッファ分のデータを一括して転送するもの、又は、実際にデータが再生あるいは記録されているか否かにかかわらず前記複数のＦＩＦＯバッファ分のデータを一括して転送するものとされている。
【００１２】
【発明の実施の形態】
図１は、本発明の記録再生装置の一実施の形態の構成を示すブロック図である。この図において、前記図９と同一の構成要素には同一の番号を付し、説明の重複を避けることとする。
図１と前記図９とを比較すると明らかなように、図１に示す本発明の記録再生装置においては、複数のオーディオ出力部６，７，…，９のうち一部のオーディオ出力部、図示する例ではオーディオ出力部６にのみＤＭＡＣ６１とＦＩＦＯ制御部６２とが設けられており、それ以外のオーディオ出力部（７，８，９）は、それぞれ、ＦＩＦＯ（７３，…，９３）、ＤＡＣインターフェース回路（７４，…，９４）及びＤＡＣ（７５，…，９５）のみを有し、各ＦＩＦＯ（７３，…，９３）は前記オーディオ出力部６に設けられているＤＭＡＣ６１及びＦＩＦＯ制御部６２により制御されるようになされている。
なお、ここで、ＤＭＡＣ６１からＦＩＦＯ６３，７３，…，９３にデータが書き込まれる速度が、ＦＩＦＯ６３，７３，…，９３から各ＤＡＣインターフェース回路６４，７４，…，９４にデータが読み出される速度よりも十分に速く、ＤＡＣ１（６５）〜ＤＡＣｎ（９５）は同一クロック（ワードクロック及びビットクロック）で動作するものとする。
また、各ＦＩＦＯの記憶容量は等しいものとし、各ＤＡＣインターフェース回路６４，…，９４はＦＩＦＯがｆｕｌｌ（空きがない状態）になり次第、リードストローブ信号（ＲＤ１〜ＲＤｎ）を生成し、その部屋の再生を開始する。ここで、各リードストローブ信号（ＲＤ１〜ＲＤｎ）は、ＤＡＣ１〜ＤＡＣｎが同一クロックで動作しているため、同期している。ＦＩＦＯ制御部６２は、ＤＭＡＣ６１が一旦起動し転送が行われてＦＩＦＯ残量がしきい値（ＴＨ）を超えるまで転送要求信号（ＲＥＱ１）を出し続ける。ここで、ＦＩＦＯ残量のしきい値は、ＦＩＦＯの記憶容量の１／２に設定してある。
なお、この実施の形態においては、ＤＭＡＣ及びＦＩＦＯ制御部が設けられているオーディオ出力部が一つ（オーディオ出力部６）の場合を示しているが、複数のオーディオ出力部にＤＭＡＣとＦＩＦＯ制御部とを設け、該複数のオーディオ出力部によりＤＭＡＣ及びＦＩＦＯ制御部が設けられていないオーディオ出力部を分担して制御するようにしてもよい。
【００１３】
このように構成された本発明の記録再生装置の第１の実施の形態の動作について、オーディオ信号を出力する部屋数が全部で３室（ルーム１、ルーム２及びルーム３）であり、再生チャンネル数が３チャンネルである場合を例にとって説明する。
図２は、本発明の記録再生装置の第１の実施の形態における動作の一例を説明するためのタイムチャートである。
この図において、時刻Ｔ１にルーム１への曲データの再生要求が発生したとする。前記ＣＰＵ１は、この再生要求に応じて、その部屋に対応するオーディオ出力部のＦＩＦＯ（この場合は、オーディオ出力部６のＦＩＦＯ６３）をイネーブル（動作可能）とするように前記ＦＩＦＯ制御部６２を設定する。そして、要求された曲データをＨＤＤ５から読み出し、前記メモリ２のバッファ領域に転送する。
【００１４】
図３は、ルーム１〜ルーム３に配信される曲データが前記ＨＤＤ５に蓄積されている様子を示す図である。この図に示すように、ＨＤＤ５には、複数の曲データが記憶されており、ルーム１に配信される曲データは、Ｒ１データ０，Ｒ１データ１，Ｒ１データ２，…、ルーム２の曲データはＲ２データ０，Ｒ２データ１，…、ルーム３の曲データはＲ３データ０，Ｒ３データ１，…というようにそれぞれ複数のブロックからなっている。ここで、ブロックのサイズ（アドレスＥ−アドレスＤ）は、例えば、前記ＦＩＦＯ（６３，７３，…，９３）の記憶容量の１／２とされており、このブロック単位でデータ転送が行われる。
【００１５】
前記ＣＰＵ１は、ルーム１の曲データＲ１データ０、Ｒ１データ１、…を順次前記メモリ２のバッファ領域に転送する。
図４は、前記メモリ２に設定されたバッファ領域に曲データが蓄積される様子を示す図である。
この図に示すように、前記ＣＰＵ１による転送処理により、ＨＤＤ５から曲データＲ１データ０，Ｒ１データ１，…がメモリ２のアドレスＦから順に蓄積されていく（バッファリングされる）。
そして、該メモリ２中に所定量の曲データがバッファリングされたら、前記ＣＰＵ１は、図５に示すＤＭＡ転送処理を開始する。このバッファリングされるデータ量は、ＦＩＦＯの容量に比較して十分大きく取られている。
【００１６】
図５に示すＤＭＡ転送処理が開始されると、まず、ステップＳ１１において、現在曲データが再生されている部屋数がチェックされる。その結果、１部屋のみ再生の場合には、前記ＤＭＡＣ６１に前記１ブロックに相当するバイト数を転送バイト数として設定し、２部屋再生の場合は２ブロック分を転送バイト数として設定し、３部屋再生の場合は３ブロック分を転送バイト数として設定する（ステップＳ１２〜Ｓ１６）。次に、転送の先頭アドレスをセットし（ステップＳ１７）、ステップＳ１８で、ＤＭＡＣ６１を起動する（動作可能状態とする）。
前述のように、前記ＦＩＦＯ制御部６２は、自己の管理しているＦＩＦＯ６３，７３，…，９３のうちのいずれかにおけるデータ蓄積量（ＦＩＦＯ残量）が前記しきい値（ＦＩＦＯの記憶容量の１／２）を超えない（下回る）ときは、転送要求信号（ＲＥＱ１）をバスアービター３に出力するように構成されている。
したがって、前述のようにはじめて時刻Ｔ１でルーム１の再生要求があったときは、ＦＩＦＯ６３〜９３のいずれにおいても曲データの蓄積量がその記憶容量の１／２を超えていないため、前記ＦＩＦＯ制御部６２は転送要求信号（ＲＥＱ１）を出力する。バス１０の使用権を獲得し、バスアービター３から転送要求受付信号（ＡＣＫ１）が返されると、ＤＭＡＣ６１は、メモリ２の前記ステップＳ１７でセットされた先頭アドレス（具体的には、図４のＦ）からステップＳ１３でセットされた転送バイト数（＝Ｇ−Ｆ）のデータを読み出す。前記ＦＩＦＯ制御部６２はライトイネーブル信号ＷＥ１を出力し、前記データバス１０上に読み出されたその曲データをＦＩＦＯ６３に書き込む（図２の時刻Ｔ２）。このＤＭＡ転送により、図２に示すように、ＦＩＦＯ１（６３）のデータ蓄積量（残量）は、その記憶容量の１／２であるＴＨとなる。
【００１７】
また、このＤＭＡ転送が終了すると、前記ＤＭＡＣ６１からＣＰＵ１に対して転送終了割り込みが発生する（図５のステップＳ１９）。全ての部屋での再生が終了したわけではないので（ステップＳ２０）、前記ＣＰＵ１は、ステップＳ１１にもどり、ＤＭＡ転送処理を繰り返し、次回のＤＭＡ転送の先頭アドレスとしてＧをセットし、転送ブロック数として１ブロック分をセットする。
【００１８】
上述のように、第１回目のＤＭＡ転送が終了した後の前記ＦＩＦＯ６３のデータ蓄積量はＴＨ（＝記憶容量の１／２）に等しくＴＨを超えていないため、前記ＦＩＦＯ制御部６２は、さらに転送要求信号（ＲＥＱ１）を出力し続ける。
したがって、上述と同様にして、第２回目のＤＭＡ転送が行われる（図２の時刻Ｔ３）。これにより、前記図４における曲データ「Ｒ１データ１」がＦＩＦＯ６３に転送され、前記ＦＩＦＯ１（６３）の記憶容量一杯まで曲データが蓄積されることとなる。
前記ＦＩＦＯ制御部６３は、ＦＩＦＯ１（６３）の曲データ蓄積量が一杯であることを検知すると、対応するＤＡＣインターフェース回路６４に通知し、ＤＡＣインターフェース回路６４は所定周期のリードストローブ信号（ＲＤ信号）の生成を開始して（図２の時刻Ｔ４）、該ＲＤ信号をＦＩＦＯ６３に出力し、これにより、ＦＩＦＯ６３から所定周期で曲データが読み出されＤＡＣ６５に供給され、ＤＡＣ６５からアナログのオーディオ出力信号がルーム１に供給されることとなる。これにより、ルーム１での曲の再生が開始された。
以下、ＲＤ信号によりＦＩＦＯ６３から曲データが読み出されていく。そして、ＦＩＦＯ６３に蓄積されているデータ量（残量）が前記ＴＨ以下となったとき、前述のように、前記ＦＩＦＯ制御部６２が転送要求信号（ＲＥＱ１）を生成し、ＤＭＡ転送を行う。以下、これを繰り返すことにより、曲データの再生が行われる。
一方、前記ＣＰＵ１は、前記メモリ２のバッファ領域における曲データの蓄積量を監視し、所定量以下となったことを検出したときは、前述と同様に、前記ＨＤＤ５から後続する曲データを読み出してメモリ２のバッファ領域に転送する。
以上の処理を繰り返すことにより、ルーム１に対する曲データの配信が行われる。
【００１９】
さて、時刻Ｔ５（図２）において、ルーム２に対する再生要求が発生したとする。前記ＣＰＵ１は、この再生要求に応じて、前記ＦＩＦＯ制御部６２に対して対応するＦＩＦＯ２（７３）をイネーブルとするように設定する。そして、このルーム２で再生する曲の曲データの、ＨＤＤ５から前記メモリ２のバッファ領域への転送を開始する。すなわち、この時点より、前記ＨＤＤ５からメモリ２のバッファ領域に、ルーム１の曲データとルーム２の曲データの両者（合わせて２ブロック分のデータ）を転送する。これにより、メモリ２のアドレスＨ以降の領域に、ルーム１への曲データ（Ｒ１データｍ＋１）とルーム２への曲データの最初のブロック（Ｒ２データ０）とが１回の転送処理で転送されることとなる。そして、このアドレスＨを記憶しておく。
【００２０】
以下、前述のようにしてルーム１に対する曲の再生が進行して行き、次回の転送の先頭アドレスが前記Ｈとなったときは、前記ＤＭＡ転送処理のステップＳ１１において再生部屋数が２とされ、ＤＭＡＣ６１に転送バイト数として２ブロック分セットし（ステップＳ１５）、先頭アドレスとしてＨ（図４）をセットする（ステップＳ１７）。
そして、前記ＦＩＦＯ１（６３）に記憶されている曲データの残量がその記憶容量の１／２（ＴＨ）以下となり、ＦＩＦＯ制御部６２により転送要求信号（ＲＥＱ１）が生成され、バスアービター３から転送要求受付信号（ＡＣＫ１）が返されると、前述のようにＤＭＡＣ６１による転送処理が開始される。すなわち、前記ＤＭＡＣ６１は、前記メモリ２のアドレスＨ（先頭アドレス）から２ブロック分（転送バイト数）のデータを読み出す。前記ＦＩＦＯ制御部６２は、前記データバス１０上に読み出された曲データの先頭１ブロック分のデータについては、ライトイネーブル信号ＷＥ１を発生して、ＦＩＦＯ６３に蓄積し（時刻Ｔ６）、後の１ブロック分のデータについては、ライトイネーブル信号ＷＥ２を発生してＦＩＦＯ７３に蓄積する（時刻Ｔ７）。
これにより、図２に示すように、ＦＩＦＯ１（６３）には一杯まで曲データＲ１が蓄積され、ＦＩＦＯ２（７３）にはその記憶容量の１／２（ＴＨ）まで曲データＲ２が蓄積される。
したがって、この時点では、ＦＩＦＯ１（６３）に蓄積された曲データはＤＡＣインターフェース回路６４からのＲＤ信号により読み出されて再生されるが、ＦＩＦＯ２（７３）に蓄積された曲データは、ＤＡＣインターフェース回路７４を駆動する指示がＦＩＦＯ制御部６２から供給されていないため、読み出されない。
【００２１】
このようにして、曲データ１の再生が進み、前記ＦＩＦＯ１（６３）に記憶されている曲データの量（残量）がＴＨ以下となると、前述と同様に、ＦＩＦＯ制御部６１から転送要求信号（ＲＥＱ１）が生成され、ＤＭＡ転送が行われる。このＤＭＡ転送の先頭アドレスはＩである。このＤＭＡ転送により、図２に示すように、ＦＩＦＯ２（７３）も曲データが記憶容量一杯まで蓄積される。これにより、前記ＦＩＦＯ制御部６２は、前記ＤＡＣインターフェース回路６４に対すると同様に、ＤＡＣインターフェース回路７４に対しても、ＲＤ信号（ＲＤ２）の生成を開始させる指示信号を供給する。これにより、このＲＤ２信号により、前記ＦＩＦＯ２（７３）から所定の周期（サンプリング周期）ごとに曲データが読み出され、ＤＡＣ７５でアナログ信号に変換されて、ルーム２にオーディオ信号が出力される（時刻Ｔ１０）。このようにして、ルーム２における再生が開始される。
【００２２】
そして、時刻Ｔ１１に、ルーム３に対する再生要求が発生したとする。前述と同様に、前記ＣＰＵ１は、この再生要求に応じて、前記ＦＩＦＯ制御部６２に対して対応するＦＩＦＯ３（８３）をイネーブルとするように設定する。そして、このルーム３で再生する曲の曲データＲ３をＨＤＤ５から前記メモリ２のバッファ領域に転送する。すなわち、この時点より、前記ＨＤＤ５からメモリ２のバッファ領域に、ルーム１の曲データＲ１、ルーム２の曲データＲ２及びルーム３の曲データＲ３を１回の転送処理で各１ブロックずつ転送するようにする。
これにより、図４に示すように、メモリ２のアドレスＪ以降には、各曲データＲ１〜Ｒ３が１ブロック分ずつ蓄積されていく。
以下、前述と同様にルーム１とルーム２の再生が進行して行き、次回の先頭アドレスがＪとなったとき、前記ＤＭＡ転送処理において、再生部屋数が３（ステップＳ１１）、転送バイト数が３ブロック分（ステップＳ１６）、先頭アドレスがＪ（ステップＳ１７）にセットされる。
【００２３】
そして、前記ＦＩＦＯ１（６３）とＦＩＦＯ２（７３）の記憶残量がＴＨ以下になると、前記ＦＩＦＯ制御部６２から転送要求信号（ＲＥＱ１）が生成され、ＤＭＡＣ６１により前記メモリ２のアドレスＪから３ブロック分の曲データ（「Ｒ１データｎ＋１」、「Ｒ２データｐ＋１」、「Ｒ３データ０」）がデータバス１０上に読み出され、ＦＩＦＯ制御部６２は、最初の１ブロック分の曲データはライトイネーブル信号ＷＥ１によりＦＩＦＯ１（６３）に転送し（時刻Ｔ１２）、次の１ブロック分の曲データはＷＥ２によりＦＩＦＯ２（７３）に転送し（Ｔ１３）、最後の１ブロック分の曲データはＷＥ３によりＦＩＦＯ３（８３）に転送する（Ｔ１４）。これにより、ＦＩＦＯ３（８３）には、ＴＨまで曲データが蓄積される。
そして、時刻Ｔ１５から開始される次回のＤＭＡ転送により、ＦＩＦＯ３（８３）に曲データが一杯まで蓄積される（Ｔ１７）。これにより、ＦＩＦＯ制御部６２は、ＤＡＣインターフェース回路８４に対してＲＤ信号（ＲＤ３）の生成を開始する指示信号を供給し、前述と同様にしてルーム３に対するオーディオ信号の配信が開始される（Ｔ１８）。
以上のようにして、複数の部屋に対する曲データの配信を単一のＤＭＡＣ６１を用いて行うことができる。
【００２４】
次に、ハードウェア設計やソフトウェア処理を簡素化した本発明の記録再生装置の第２の実施の形態について説明する。この実施の形態は、１回のＤＭＡ転送のデータ転送量を一定（例えば、３ブロック分）とすることにより、ハード設計やソフトウェア処理を簡素化するものである。
図６は、本発明の第２の実施の形態における動作の一例を示すタイミングチャート、図７は、この実施の形態における前記メモリ２のバッファ領域のメモリマップの一例を示す図、図８は、この実施の形態におけるＤＭＡ転送処理を示すフローチャートである。なお、ここでは、前述と同様に全部屋数が３（再生チャンネル数が３）であるものとして説明するが、任意の複数の再生チャンネルを有する場合に同様に適用することができる。
図７のメモリマップに示すように、この実施の形態においては、実際に曲データを再生する部屋数にかかわらず、全部屋分（この例では、３室分）のデータを単位として転送するようにしている。すなわち、ルーム１のみを再生するときでも常に３ブロック分のデータをバッファリングするようにし、再生を行っていない部屋に対応する部分はヌルデータで埋めておくようにしている。また、ルーム１とルーム２とで再生を行なっている場合には、ルーム３に対応する第３番目のブロックをヌルデータで埋めておくようにしている。
【００２５】
図８は、ＤＭＡ転送処理の流れを示すフローチャートである。この実施の形態においては、再生時にはＤＭＡＣ６１の起動に関しては、再生部屋数にかかわらず常に同じ処理を実行すればよい。すなわち、転送バイト数は常に３ブロック分にセットし（ステップＳ３１）、転送の先頭アドレスを３ブロック分ずつずらしてセットする（ステップＳ３２）のみで良い。このように、前記第１の実施の形態におけるＤＭＡ転送処理（図５）よりもソフトウェア処理を簡単化することができる。ただし、メモリ２の使用効率は低下する。
【００２６】
図６は、この第２の実施の形態の動作の一例を示すタイミングチャートである。
この図に示すように、時刻Ｔ１において再生要求（例えば、ルーム１への再生要求）が発生すると、以下、３つのＦＩＦＯ（６３，７３，８３）全てに対して、データ転送が行われる。前記ＦＩＦＯ制御部６２は、ＤＭＡ転送される３ブロック分のデータ（曲データ又はヌルデータ）が前記３つのＦＩＦＯに順に格納されるように、ＷＥ１，ＷＥ２，ＷＥ３を順次出力する。ＤＭＡ転送を２回実行することにより、ＦＩＦＯ１（６３）に実際に再生される曲データがフルまで蓄積され、ＦＩＦＯ２（７３）とＦＩＦＯ３（８３）にはそれぞれヌルデータがフルまで蓄積されることとなる。これにより、前記ＦＩＦＯ制御部６２は各ＤＡＣインターフェース回路（６４，７４，８４）に対し、リードストローブ信号（ＲＤ信号）を生成させる指示を送り、これに基づいて、前記ＦＩＦＯからＤＡＣに曲データ又はヌルデータがサンプリング周期ごとに読み出されることとなる。
【００２７】
このように、この実施の形態によれば、リードストローブ信号（ＲＤｎ）は、再生部屋数にかかわらず、いずれかのＦＩＦＯがフルになった状態で生成を開始するようにすればよく、ライトイネーブル信号（ＷＥｎ）は常に３ブロック分のデータが転送されることを前提に１ブロック分のデータが転送される毎にＷＥ１→ＷＥ２→ＷＥ３と切り替えて出力すればよい。したがって、ハードウェア構成も簡単なものとすることができる。これに対し、前述した第１の実施の形態の場合には、ＦＩＦＯ制御部６２がＤＭＡＣ６１からの転送バイト数の切り換えに応じてＷＥｎ信号の生成を制御することが必要であった。
【００２８】
なお、上述した各実施の形態においては、曲データの再生について説明したが、録音の場合も、データの流れる方向が変わるだけで全く同様に構成することができる。
例えば、前記図１においては、単一のオーディオ入力部１１のみが設けられていたが（録音チャンネル数が１）、複数チャンネルの外部信号を入力することができるように、複数のオーディオ入力部（録音チャンネル）を設け、そのうちの１つにのみＤＭＡＣとＦＩＦＯ制御部を設けるようにする。そして、外部からの複数チャンネルのオーディオ入力信号を、各オーディオ入力部のＡＤＣでデジタルデータに変換し、各ＡＤＣインターフェース回路の制御により各録音用ＦＩＦＯに書き込む。このとき、各ＦＩＦＯへの書き込みは同期したライトイネーブル信号により行うようにする。録音用ＦＩＦＯに所定量のデジタルデータが蓄積されると、共通に設けられた録音用ＦＩＦＯ制御部がバスアービター３に対して転送要求信号（ＲＥＱ２）を生成する。バスの使用権を獲得し転送要求受付信号信号（ＡＣＫ２）が返されると、共通に設けられた録音用ＤＭＡＣの制御により各録音用ＦＩＦＯに蓄積されているデータが前記メモリ２のバッファ領域に一括して転送される。該メモリ２のバッファ領域に蓄積されたデータはＣＰＵ１の制御のもとに前記ＨＤＤ５に転送される。このようにして、複数チャンネルのオーディオ信号を外部から取り込んでＨＤＤに記録することができる。
あるいは、前述した第２の実施の形態と同様に、実際に記録しているか否かにかかわらず、複数の録音チャンネル分のデータを一括してメモリに転送するようにしてもよい。
なお、図１に示したように、録音と再生が混在するシステムにおいては、共通に用いるＤＭＡＣとＦＩＦＯ制御部を録音側と再生側とにそれぞれ設ければよい。
【００２９】
さらに、前述した各実施の形態においては、前記ＨＤＤ５からメモリ２へのデータ転送はＣＰＵ１が実行するものとして説明したが、ＤＭＡＣを設けて、該ＤＭＡＣによりＨＤＤ５からメモリ２へのデータ転送を行わせるようにしてもよい。この場合には、さらに効率的に転送を行うことができる。
さらにまた、上述した各実施の形態においてはＨＤＤ５に蓄積されている曲データは、そのままＤ／Ａ変換することによりオーディオ信号となるサンプリングデータであるとして説明したが、これに限られることはなく、圧縮された曲データであってもよい。この場合には、Ｄ／Ａに入力される前のいずれかの個所でデコードすればよい。
【００３０】
【発明の効果】
以上のように、本発明の記録再生装置によれば、少ない個数、典型的には１個のＤＭＡＣを用いることで、複数のＦＩＦＯに曲データを転送制御することが可能となり、複数のＦＩＦＯを有する記録再生装置を少ない部品数で構成することが可能となる。
また、複数のＦＩＦＯを同期させて動作させているため、ＦＩＦＯがＴＨに達するタイミングが同期している。したがって、１回のＣＰＵ割り込みにより複数のＦＩＦＯ分のＤＭＡＣセッティングが可能となり、ＣＰＵの負荷を低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の記録再生装置の一実施の形態の構成を示すブロック図である。
【図２】本発明の記録再生装置の第１の実施の形態の動作について説明するためのタイムチャートである。
【図３】曲データがＨＤＤ内に蓄積されている様子を示す図である。
【図４】第１の実施の形態において、メモリ２に曲データがバッファリングされる様子を示す図である。
【図５】第１の実施の形態におけるＤＭＡ転送処理を説明するためのフローチャートである。
【図６】本発明の記録再生装置の第２の実施の形態の動作について説明するためのタイムチャートである。
【図７】第２の実施の形態において、メモリ２に曲データがバッファリングされる様子を示す図である。
【図８】第２の実施の形態におけるＤＭＡ転送処理を説明するためのフローチャートである。
【図９】従来の記録再生装置の構成を示すブロック図である。
【図１０】従来の記録再生装置におけるバッファ領域のメモリマップの一例を示す図である。
【図１１】従来の記録再生装置におけるＤＭＡ転送処理のフローチャートである。
【図１２】従来の記録再生装置におけるＦＩＦＯについて説明するための図である。
【符号の説明】
１：ＣＰＵ、２：メモリ、３：バスアービター、４：ＡＴＡＰＩインターフェース回路、５：ハードディスク装置、６〜９：オーディオ出力部、１０：データバス、６１：ＤＭＡＣ、６２：ＦＩＦＯ制御部、６３，７３，８３，９３：ＦＩＦＯバッファ、６４，７４，８４，９４：ＤＡＣインターフェース回路、６５，７５，８５，９５：ＤＡＣ、１１：オーディオ入力部、１１１：ＡＤＣ、１１２：ＡＤＣインターフェース回路、１１３：ＦＩＦＯバッファ、１１４：ＦＩＦＯ制御部、１１５：ＤＭＡＣ
【発明の属する技術分野】
本発明は、ハードディスク装置などの記録媒体に蓄積されている音楽データを読み出して再生したり外部から入力されるオーディオ信号を取り込んで記録媒体に録音することのできる記録再生装置に関する。
【０００２】
【従来の技術】
従来より、ハードディスク装置（ＨＤＤ）などの記録媒体から音楽データ（曲データ）を読み出して複数の部屋で再生したり、外部から入力されるオーディオ信号を取り込んで記録媒体に録音したりすることが可能な複数のチャンネルを有する記録再生装置が知られている。
図９は、この種記録再生装置の構成例を示すブロック図である。
この図において、１はこの記録再生装置全体の制御を行う制御部（ＣＰＵ）、２は制御プログラムなどを格納するＲＯＭとワークエリアやバッファ領域などとして使用されるＲＡＭなどからなるメモリ、３はＣＰＵ１やＤＭＡＣ６１，…，９１などからのデータバス１０の使用要求を調停するバス調停器（バスアービター）、４はハードディスク装置５を接続するＡＴＡＰＩ（ＡＴ Ａｔｔａｃｈｍｅｎｔ Ｐａｃｋｅｔ Ｉｎｔｅｒｆａｃｅ）インターフェース回路、５は音楽データ（曲データ）が格納されているハードディスク装置である。
６〜９は、この記録再生装置に蓄積されている曲データの再生信号を複数の部屋（ルーム１〜ルームｎ）に出力するための各チャンネルに対応するオーディオ出力部である。各オーディオ出力部６〜９は、いずれも、同一の構成要素を有しており、データバス１０に接続されたＤＭＡコントローラ（ＤＭＡＣ：Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）６１，７１，８１，９１、ＦＩＦＯ制御部６２，７２，８２，９２、ＦＩＦＯ（ｆｉｒｓｔ−ｉｎ ｆｉｒｓｔ−ｏｕｔ）バッファ（以下、単に「ＦＩＦＯ」とよぶ）６３，７３，８３，９３、ＤＡＣインターフェース回路６４，７４，８４，９４及びＤＡＣ（デジタルアナログ変換器）６５，７５，８５，９５からなる。
また、１１は、アナログデジタル変換器（ＡＤＣ）１１１、ＡＤＣインターフェース回路１１２、録音用ＦＩＦＯバッファ１１３、録音用ＦＩＦＯ制御部１１４及び録音用ＤＭＡＣ１１５を有するオーディオ入力部、１０は、前記ＣＰＵ１、メモリ２、ＡＴＡＰＩインターフェース回路４、オーディオ出力部６〜９、オーディオ入力部１１などの間のデータ転送を行うためのデータバスである。
なお、図示していないが、操作指示などを入力するための入力装置、状態情報などを表示する表示装置も当然に設けられており、さらに、ＣＤ−Ｒ／ＲＷドライブ装置、ＤＶＤドライブ装置などが設けられていてもよい。
【０００３】
このように構成された記録再生装置において、ＨＤＤ５中に蓄積されている曲データを再生するときは、まず、前記ＣＰＵ１が、前記ＡＴＡＰＩインターフェース回路４を介して前記ＨＤＤ５から再生する曲データを読み出し、前記メモリ２のバッファ領域に所定量書き込む（バッファリングする）。
図１０は、前記メモリ２に設定されたバッファ領域のメモリマップを示す図である。この図に示す例では、バッファ領域は、再生されたオーディオ信号が供給される各部屋（ルーム１〜ルームｎ）対応に設定される。各バッファ領域にバッファリングされるデータ量（各バッファ領域に書き込まれるデータ量）は、前記ＨＤＤ５のアクセス時間や、他の部屋に対するＤＭＡＣの転送時間などを考慮して、ＦＩＦＯ６３，…，９３の容量に比較して十分大きく取っておく必要がある。
【０００４】
バッファ領域に所定量のデータがバッファリングされると、ＣＰＵ１は、前記メモリ２のバッファ領域から各ルーム対応のオーディオ出力部６〜９におけるＦＩＦＯ６３，…，９３へのデータ転送を各ＤＭＡＣにより行わせるためにＤＭＡＣのセッティング（ＤＭＡ転送処理）を行う。
図１１は、このＤＭＡ転送処理の流れを示すフローチャートである。
すなわち、ＣＰＵ１は、各ＤＭＡＣに対して、今回のＤＭＡ転送処理で転送すべき曲データのメモリ２における先頭アドレスと転送バイト数をセットし（ステップＳ５１、Ｓ５２）、ステップＳ５３で、当該ＤＭＡＣを起動する、すなわち、そのＤＭＡＣを動作可能状態とする。これにより、そのＤＭＡＣは、バスアービター３からバス使用許可を獲得したときに即時にデータ転送を行うことができるようになる。ＣＰＵ１は、ＤＭＡＣによるデータの転送が終了し、ＤＭＡＣ転送終了割り込みがあるのを待つ（ステップＳ５４）。
例えば、ルーム１で再生する場合は、まず、先頭アドレスを前記図１０におけるＡにセットし（Ｓ５１）、転送バイト数を（Ｂ−Ａ）にセットする（Ｓ５２）。そして、ＤＭＡＣを起動し（Ｓ５３）、ＤＭＡ転送の終了を待つ（Ｓ５４）。次回のＤＭＡ転送処理では、先頭アドレスをＢ点に、転送バイト数を（Ｃ−Ｂ）分にセットする。なお、後述するが、１回のＤＭＡ転送処理による転送バイト数は一定とするのが好都合である。
【０００５】
ＦＩＦＯ制御部６２，７２，…，９２は、対応するバッファ６３，…，９３に蓄積されているデータ量（ＦＩＦＯ残量）がある一定量以下になると転送要求信号（ＲＥＱｎ）を生成するように設定されている。
図１２は、ＦＩＦＯ６３，７３，…，９３を示す図であり、図示するように、ＦＩＦＯの記憶残量が所定値ＴＨ以下となったことを検出して、対応するＦＩＦＯ制御部が転送要求信号（ＲＥＱｎ）を生成してバスアービター３に出力する。
バスアービター３は前記転送要求信号（ＲＥＱｎ）を受け付けると、すなわち、転送要求が発生したＦＩＦＯに対する転送を開始することができる状態となると、転送要求受付信号（ＡＣＫｎ）を当該転送要求信号（ＲＥＱｎ）を生成したＦＩＦＯ制御部及び対応するＤＭＡＣに返す。
これにより、ＤＭＡ転送が開始され、転送要求受付信号（ＡＣＫｎ）が返された後に前記データバス１０に流れるデータは、転送要求信号（ＲＥＱｎ）を発生したＦＩＦＯに対するデータであるため、転送要求受付信号（ＡＣＫｎ）を受け取ったＦＩＦＯ制御部はそのデータをラッチしてそのＦＩＦＯに書き込む。
ここで、１回のＤＭＡ転送による転送バイト数は、図１２における（ｆｕｌｌ−ＴＨ）分としておくと好都合である。
また、前記バスアービター３における調停方法としては種々の方法があり、優先順位を固定する方法、優先順位を順に変更していく方法などがある。この例の場合は、後者が適当である。
【０００６】
前記ＤＡＣインターフェース回路６４，７４，８４，９４は、対応するＦＩＦＯ６３，…，９３から所定のサンプリング周期（例えば、４４．１ｋＨｚ）で曲データを読み出し、ＤＡＣ入力フォーマットに合わせて並列直列変換（ＰＳ変換）を行って、ＤＡＣ６５，７５，８５，９５に出力し、ＤＡＣ６５，…，９５から曲データが再生されることとなる。
【０００７】
このように従来の記録再生装置においては、ＦＩＦＯ、ＤＡＣインターフェース回路、ＤＡＣを有する各チャンネルのオーディオ出力部毎に、ＤＭＡＣとＦＩＦＯ制御部とが必要とされており、多くの構成部品を必要としていた。
また、数多くのＦＩＦＯ制御部からの転送要求信号（ＲＥＱｎ）を処理することが必要となるため、バスアービター３の構成・処理も複雑なものとなっていた。
【０００８】
また、このような問題点を解消するために、ＤＭＡＣの使用個数を減少させるようにした装置も提案されている（特許文献１を参照されたい）。
この特許文献１で提案されている方法によれば、ＤＭＡＣの使用個数を減少させることができるが、ＦＩＦＯの使用残量が一定量以下になるとＣＰＵに割り込みが掛かり、その時点でＤＭＡＣの転送処理が開始されるので、ＦＩＦＯ制御部が転送要求を出してから実際にデータの転送が開始されるまでにタイムラグが発生するという問題点があった。
【０００９】
【特許文献１】
特開平０９−０６９０７１号公報
【００１０】
【発明が解決しようとする課題】
そこで、本発明は、複数のチャンネルを有する記録再生装置において、ＤＭＡＣの使用個数を減らすとともに、複雑な構成や複雑な処理を必要としない記録再生装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明の記録再生装置は、複数の再生チャンネルを有する記録再生装置であって、メモリと、前記各再生チャンネルにそれぞれ対応して設けられたＦＩＦＯバッファと、前記メモリと複数の前記ＦＩＦＯバッファとの間のデータ転送を行うＤＭＡコントローラと、前記ＤＭＡコントローラと前記複数のＦＩＦＯバッファとに接続されたＦＩＦＯ制御部とを有し、前記複数のＦＩＦＯバッファは同期して書き込みが行われるようになされており、前記ＤＭＡコントローラは、１回のＤＭＡ転送において、前記メモリと前記複数のＦＩＦＯバッファとの間におけるデータ転送を一括して実行するものであり、前記ＦＩＦＯ制御部は、前記複数のＦＩＦＯバッファに蓄積されているデータ量に応じて前記ＤＭＡコントローラによるＤＭＡ転送を要求する信号を生成する処理と、前記メモリから一括してＤＭＡ転送される前記複数のＦＩＦＯバッファ分のデータを対応するＦＩＦＯバッファに書き込む処理を行うものとされている。
また、本発明の他の記録再生装置は、複数の録音チャンネルを有する記録再生装置であって、メモリと、前記各録音チャンネルにそれぞれ対応して設けられたＦＩＦＯバッファと、前記メモリと複数の前記ＦＩＦＯバッファとの間のデータ転送を行うＤＭＡコントローラと、前記ＤＭＡコントローラと前記複数のＦＩＦＯバッファとに接続されたＦＩＦＯ制御部とを有し、前記複数のＦＩＦＯバッファは同期して読み出しが行われるようになされており、前記ＤＭＡコントローラは、１回のＤＭＡ転送において、前記複数のＦＩＦＯバッファと前記メモリとの間におけるデータ転送を一括して実行するものであり、前記ＦＩＦＯ制御部は、前記複数のＦＩＦＯバッファに蓄積されているデータ量に応じて前記ＤＭＡコントローラによるＤＭＡ転送を要求する信号を生成する処理と、前記複数のＦＩＦＯバッファのデータを一括して前記メモリにＤＭＡ転送するために前記複数のＦＩＦＯバッファからデータを順次読み出す処理を行うものとされている。
さらに、前記ＤＭＡコントローラは、１回のＤＭＡ転送において、実際にデータが再生あるいは記録されている前記ＦＩＦＯバッファ分のデータを一括して転送するもの、又は、実際にデータが再生あるいは記録されているか否かにかかわらず前記複数のＦＩＦＯバッファ分のデータを一括して転送するものとされている。
【００１２】
【発明の実施の形態】
図１は、本発明の記録再生装置の一実施の形態の構成を示すブロック図である。この図において、前記図９と同一の構成要素には同一の番号を付し、説明の重複を避けることとする。
図１と前記図９とを比較すると明らかなように、図１に示す本発明の記録再生装置においては、複数のオーディオ出力部６，７，…，９のうち一部のオーディオ出力部、図示する例ではオーディオ出力部６にのみＤＭＡＣ６１とＦＩＦＯ制御部６２とが設けられており、それ以外のオーディオ出力部（７，８，９）は、それぞれ、ＦＩＦＯ（７３，…，９３）、ＤＡＣインターフェース回路（７４，…，９４）及びＤＡＣ（７５，…，９５）のみを有し、各ＦＩＦＯ（７３，…，９３）は前記オーディオ出力部６に設けられているＤＭＡＣ６１及びＦＩＦＯ制御部６２により制御されるようになされている。
なお、ここで、ＤＭＡＣ６１からＦＩＦＯ６３，７３，…，９３にデータが書き込まれる速度が、ＦＩＦＯ６３，７３，…，９３から各ＤＡＣインターフェース回路６４，７４，…，９４にデータが読み出される速度よりも十分に速く、ＤＡＣ１（６５）〜ＤＡＣｎ（９５）は同一クロック（ワードクロック及びビットクロック）で動作するものとする。
また、各ＦＩＦＯの記憶容量は等しいものとし、各ＤＡＣインターフェース回路６４，…，９４はＦＩＦＯがｆｕｌｌ（空きがない状態）になり次第、リードストローブ信号（ＲＤ１〜ＲＤｎ）を生成し、その部屋の再生を開始する。ここで、各リードストローブ信号（ＲＤ１〜ＲＤｎ）は、ＤＡＣ１〜ＤＡＣｎが同一クロックで動作しているため、同期している。ＦＩＦＯ制御部６２は、ＤＭＡＣ６１が一旦起動し転送が行われてＦＩＦＯ残量がしきい値（ＴＨ）を超えるまで転送要求信号（ＲＥＱ１）を出し続ける。ここで、ＦＩＦＯ残量のしきい値は、ＦＩＦＯの記憶容量の１／２に設定してある。
なお、この実施の形態においては、ＤＭＡＣ及びＦＩＦＯ制御部が設けられているオーディオ出力部が一つ（オーディオ出力部６）の場合を示しているが、複数のオーディオ出力部にＤＭＡＣとＦＩＦＯ制御部とを設け、該複数のオーディオ出力部によりＤＭＡＣ及びＦＩＦＯ制御部が設けられていないオーディオ出力部を分担して制御するようにしてもよい。
【００１３】
このように構成された本発明の記録再生装置の第１の実施の形態の動作について、オーディオ信号を出力する部屋数が全部で３室（ルーム１、ルーム２及びルーム３）であり、再生チャンネル数が３チャンネルである場合を例にとって説明する。
図２は、本発明の記録再生装置の第１の実施の形態における動作の一例を説明するためのタイムチャートである。
この図において、時刻Ｔ１にルーム１への曲データの再生要求が発生したとする。前記ＣＰＵ１は、この再生要求に応じて、その部屋に対応するオーディオ出力部のＦＩＦＯ（この場合は、オーディオ出力部６のＦＩＦＯ６３）をイネーブル（動作可能）とするように前記ＦＩＦＯ制御部６２を設定する。そして、要求された曲データをＨＤＤ５から読み出し、前記メモリ２のバッファ領域に転送する。
【００１４】
図３は、ルーム１〜ルーム３に配信される曲データが前記ＨＤＤ５に蓄積されている様子を示す図である。この図に示すように、ＨＤＤ５には、複数の曲データが記憶されており、ルーム１に配信される曲データは、Ｒ１データ０，Ｒ１データ１，Ｒ１データ２，…、ルーム２の曲データはＲ２データ０，Ｒ２データ１，…、ルーム３の曲データはＲ３データ０，Ｒ３データ１，…というようにそれぞれ複数のブロックからなっている。ここで、ブロックのサイズ（アドレスＥ−アドレスＤ）は、例えば、前記ＦＩＦＯ（６３，７３，…，９３）の記憶容量の１／２とされており、このブロック単位でデータ転送が行われる。
【００１５】
前記ＣＰＵ１は、ルーム１の曲データＲ１データ０、Ｒ１データ１、…を順次前記メモリ２のバッファ領域に転送する。
図４は、前記メモリ２に設定されたバッファ領域に曲データが蓄積される様子を示す図である。
この図に示すように、前記ＣＰＵ１による転送処理により、ＨＤＤ５から曲データＲ１データ０，Ｒ１データ１，…がメモリ２のアドレスＦから順に蓄積されていく（バッファリングされる）。
そして、該メモリ２中に所定量の曲データがバッファリングされたら、前記ＣＰＵ１は、図５に示すＤＭＡ転送処理を開始する。このバッファリングされるデータ量は、ＦＩＦＯの容量に比較して十分大きく取られている。
【００１６】
図５に示すＤＭＡ転送処理が開始されると、まず、ステップＳ１１において、現在曲データが再生されている部屋数がチェックされる。その結果、１部屋のみ再生の場合には、前記ＤＭＡＣ６１に前記１ブロックに相当するバイト数を転送バイト数として設定し、２部屋再生の場合は２ブロック分を転送バイト数として設定し、３部屋再生の場合は３ブロック分を転送バイト数として設定する（ステップＳ１２〜Ｓ１６）。次に、転送の先頭アドレスをセットし（ステップＳ１７）、ステップＳ１８で、ＤＭＡＣ６１を起動する（動作可能状態とする）。
前述のように、前記ＦＩＦＯ制御部６２は、自己の管理しているＦＩＦＯ６３，７３，…，９３のうちのいずれかにおけるデータ蓄積量（ＦＩＦＯ残量）が前記しきい値（ＦＩＦＯの記憶容量の１／２）を超えない（下回る）ときは、転送要求信号（ＲＥＱ１）をバスアービター３に出力するように構成されている。
したがって、前述のようにはじめて時刻Ｔ１でルーム１の再生要求があったときは、ＦＩＦＯ６３〜９３のいずれにおいても曲データの蓄積量がその記憶容量の１／２を超えていないため、前記ＦＩＦＯ制御部６２は転送要求信号（ＲＥＱ１）を出力する。バス１０の使用権を獲得し、バスアービター３から転送要求受付信号（ＡＣＫ１）が返されると、ＤＭＡＣ６１は、メモリ２の前記ステップＳ１７でセットされた先頭アドレス（具体的には、図４のＦ）からステップＳ１３でセットされた転送バイト数（＝Ｇ−Ｆ）のデータを読み出す。前記ＦＩＦＯ制御部６２はライトイネーブル信号ＷＥ１を出力し、前記データバス１０上に読み出されたその曲データをＦＩＦＯ６３に書き込む（図２の時刻Ｔ２）。このＤＭＡ転送により、図２に示すように、ＦＩＦＯ１（６３）のデータ蓄積量（残量）は、その記憶容量の１／２であるＴＨとなる。
【００１７】
また、このＤＭＡ転送が終了すると、前記ＤＭＡＣ６１からＣＰＵ１に対して転送終了割り込みが発生する（図５のステップＳ１９）。全ての部屋での再生が終了したわけではないので（ステップＳ２０）、前記ＣＰＵ１は、ステップＳ１１にもどり、ＤＭＡ転送処理を繰り返し、次回のＤＭＡ転送の先頭アドレスとしてＧをセットし、転送ブロック数として１ブロック分をセットする。
【００１８】
上述のように、第１回目のＤＭＡ転送が終了した後の前記ＦＩＦＯ６３のデータ蓄積量はＴＨ（＝記憶容量の１／２）に等しくＴＨを超えていないため、前記ＦＩＦＯ制御部６２は、さらに転送要求信号（ＲＥＱ１）を出力し続ける。
したがって、上述と同様にして、第２回目のＤＭＡ転送が行われる（図２の時刻Ｔ３）。これにより、前記図４における曲データ「Ｒ１データ１」がＦＩＦＯ６３に転送され、前記ＦＩＦＯ１（６３）の記憶容量一杯まで曲データが蓄積されることとなる。
前記ＦＩＦＯ制御部６３は、ＦＩＦＯ１（６３）の曲データ蓄積量が一杯であることを検知すると、対応するＤＡＣインターフェース回路６４に通知し、ＤＡＣインターフェース回路６４は所定周期のリードストローブ信号（ＲＤ信号）の生成を開始して（図２の時刻Ｔ４）、該ＲＤ信号をＦＩＦＯ６３に出力し、これにより、ＦＩＦＯ６３から所定周期で曲データが読み出されＤＡＣ６５に供給され、ＤＡＣ６５からアナログのオーディオ出力信号がルーム１に供給されることとなる。これにより、ルーム１での曲の再生が開始された。
以下、ＲＤ信号によりＦＩＦＯ６３から曲データが読み出されていく。そして、ＦＩＦＯ６３に蓄積されているデータ量（残量）が前記ＴＨ以下となったとき、前述のように、前記ＦＩＦＯ制御部６２が転送要求信号（ＲＥＱ１）を生成し、ＤＭＡ転送を行う。以下、これを繰り返すことにより、曲データの再生が行われる。
一方、前記ＣＰＵ１は、前記メモリ２のバッファ領域における曲データの蓄積量を監視し、所定量以下となったことを検出したときは、前述と同様に、前記ＨＤＤ５から後続する曲データを読み出してメモリ２のバッファ領域に転送する。
以上の処理を繰り返すことにより、ルーム１に対する曲データの配信が行われる。
【００１９】
さて、時刻Ｔ５（図２）において、ルーム２に対する再生要求が発生したとする。前記ＣＰＵ１は、この再生要求に応じて、前記ＦＩＦＯ制御部６２に対して対応するＦＩＦＯ２（７３）をイネーブルとするように設定する。そして、このルーム２で再生する曲の曲データの、ＨＤＤ５から前記メモリ２のバッファ領域への転送を開始する。すなわち、この時点より、前記ＨＤＤ５からメモリ２のバッファ領域に、ルーム１の曲データとルーム２の曲データの両者（合わせて２ブロック分のデータ）を転送する。これにより、メモリ２のアドレスＨ以降の領域に、ルーム１への曲データ（Ｒ１データｍ＋１）とルーム２への曲データの最初のブロック（Ｒ２データ０）とが１回の転送処理で転送されることとなる。そして、このアドレスＨを記憶しておく。
【００２０】
以下、前述のようにしてルーム１に対する曲の再生が進行して行き、次回の転送の先頭アドレスが前記Ｈとなったときは、前記ＤＭＡ転送処理のステップＳ１１において再生部屋数が２とされ、ＤＭＡＣ６１に転送バイト数として２ブロック分セットし（ステップＳ１５）、先頭アドレスとしてＨ（図４）をセットする（ステップＳ１７）。
そして、前記ＦＩＦＯ１（６３）に記憶されている曲データの残量がその記憶容量の１／２（ＴＨ）以下となり、ＦＩＦＯ制御部６２により転送要求信号（ＲＥＱ１）が生成され、バスアービター３から転送要求受付信号（ＡＣＫ１）が返されると、前述のようにＤＭＡＣ６１による転送処理が開始される。すなわち、前記ＤＭＡＣ６１は、前記メモリ２のアドレスＨ（先頭アドレス）から２ブロック分（転送バイト数）のデータを読み出す。前記ＦＩＦＯ制御部６２は、前記データバス１０上に読み出された曲データの先頭１ブロック分のデータについては、ライトイネーブル信号ＷＥ１を発生して、ＦＩＦＯ６３に蓄積し（時刻Ｔ６）、後の１ブロック分のデータについては、ライトイネーブル信号ＷＥ２を発生してＦＩＦＯ７３に蓄積する（時刻Ｔ７）。
これにより、図２に示すように、ＦＩＦＯ１（６３）には一杯まで曲データＲ１が蓄積され、ＦＩＦＯ２（７３）にはその記憶容量の１／２（ＴＨ）まで曲データＲ２が蓄積される。
したがって、この時点では、ＦＩＦＯ１（６３）に蓄積された曲データはＤＡＣインターフェース回路６４からのＲＤ信号により読み出されて再生されるが、ＦＩＦＯ２（７３）に蓄積された曲データは、ＤＡＣインターフェース回路７４を駆動する指示がＦＩＦＯ制御部６２から供給されていないため、読み出されない。
【００２１】
このようにして、曲データ１の再生が進み、前記ＦＩＦＯ１（６３）に記憶されている曲データの量（残量）がＴＨ以下となると、前述と同様に、ＦＩＦＯ制御部６１から転送要求信号（ＲＥＱ１）が生成され、ＤＭＡ転送が行われる。このＤＭＡ転送の先頭アドレスはＩである。このＤＭＡ転送により、図２に示すように、ＦＩＦＯ２（７３）も曲データが記憶容量一杯まで蓄積される。これにより、前記ＦＩＦＯ制御部６２は、前記ＤＡＣインターフェース回路６４に対すると同様に、ＤＡＣインターフェース回路７４に対しても、ＲＤ信号（ＲＤ２）の生成を開始させる指示信号を供給する。これにより、このＲＤ２信号により、前記ＦＩＦＯ２（７３）から所定の周期（サンプリング周期）ごとに曲データが読み出され、ＤＡＣ７５でアナログ信号に変換されて、ルーム２にオーディオ信号が出力される（時刻Ｔ１０）。このようにして、ルーム２における再生が開始される。
【００２２】
そして、時刻Ｔ１１に、ルーム３に対する再生要求が発生したとする。前述と同様に、前記ＣＰＵ１は、この再生要求に応じて、前記ＦＩＦＯ制御部６２に対して対応するＦＩＦＯ３（８３）をイネーブルとするように設定する。そして、このルーム３で再生する曲の曲データＲ３をＨＤＤ５から前記メモリ２のバッファ領域に転送する。すなわち、この時点より、前記ＨＤＤ５からメモリ２のバッファ領域に、ルーム１の曲データＲ１、ルーム２の曲データＲ２及びルーム３の曲データＲ３を１回の転送処理で各１ブロックずつ転送するようにする。
これにより、図４に示すように、メモリ２のアドレスＪ以降には、各曲データＲ１〜Ｒ３が１ブロック分ずつ蓄積されていく。
以下、前述と同様にルーム１とルーム２の再生が進行して行き、次回の先頭アドレスがＪとなったとき、前記ＤＭＡ転送処理において、再生部屋数が３（ステップＳ１１）、転送バイト数が３ブロック分（ステップＳ１６）、先頭アドレスがＪ（ステップＳ１７）にセットされる。
【００２３】
そして、前記ＦＩＦＯ１（６３）とＦＩＦＯ２（７３）の記憶残量がＴＨ以下になると、前記ＦＩＦＯ制御部６２から転送要求信号（ＲＥＱ１）が生成され、ＤＭＡＣ６１により前記メモリ２のアドレスＪから３ブロック分の曲データ（「Ｒ１データｎ＋１」、「Ｒ２データｐ＋１」、「Ｒ３データ０」）がデータバス１０上に読み出され、ＦＩＦＯ制御部６２は、最初の１ブロック分の曲データはライトイネーブル信号ＷＥ１によりＦＩＦＯ１（６３）に転送し（時刻Ｔ１２）、次の１ブロック分の曲データはＷＥ２によりＦＩＦＯ２（７３）に転送し（Ｔ１３）、最後の１ブロック分の曲データはＷＥ３によりＦＩＦＯ３（８３）に転送する（Ｔ１４）。これにより、ＦＩＦＯ３（８３）には、ＴＨまで曲データが蓄積される。
そして、時刻Ｔ１５から開始される次回のＤＭＡ転送により、ＦＩＦＯ３（８３）に曲データが一杯まで蓄積される（Ｔ１７）。これにより、ＦＩＦＯ制御部６２は、ＤＡＣインターフェース回路８４に対してＲＤ信号（ＲＤ３）の生成を開始する指示信号を供給し、前述と同様にしてルーム３に対するオーディオ信号の配信が開始される（Ｔ１８）。
以上のようにして、複数の部屋に対する曲データの配信を単一のＤＭＡＣ６１を用いて行うことができる。
【００２４】
次に、ハードウェア設計やソフトウェア処理を簡素化した本発明の記録再生装置の第２の実施の形態について説明する。この実施の形態は、１回のＤＭＡ転送のデータ転送量を一定（例えば、３ブロック分）とすることにより、ハード設計やソフトウェア処理を簡素化するものである。
図６は、本発明の第２の実施の形態における動作の一例を示すタイミングチャート、図７は、この実施の形態における前記メモリ２のバッファ領域のメモリマップの一例を示す図、図８は、この実施の形態におけるＤＭＡ転送処理を示すフローチャートである。なお、ここでは、前述と同様に全部屋数が３（再生チャンネル数が３）であるものとして説明するが、任意の複数の再生チャンネルを有する場合に同様に適用することができる。
図７のメモリマップに示すように、この実施の形態においては、実際に曲データを再生する部屋数にかかわらず、全部屋分（この例では、３室分）のデータを単位として転送するようにしている。すなわち、ルーム１のみを再生するときでも常に３ブロック分のデータをバッファリングするようにし、再生を行っていない部屋に対応する部分はヌルデータで埋めておくようにしている。また、ルーム１とルーム２とで再生を行なっている場合には、ルーム３に対応する第３番目のブロックをヌルデータで埋めておくようにしている。
【００２５】
図８は、ＤＭＡ転送処理の流れを示すフローチャートである。この実施の形態においては、再生時にはＤＭＡＣ６１の起動に関しては、再生部屋数にかかわらず常に同じ処理を実行すればよい。すなわち、転送バイト数は常に３ブロック分にセットし（ステップＳ３１）、転送の先頭アドレスを３ブロック分ずつずらしてセットする（ステップＳ３２）のみで良い。このように、前記第１の実施の形態におけるＤＭＡ転送処理（図５）よりもソフトウェア処理を簡単化することができる。ただし、メモリ２の使用効率は低下する。
【００２６】
図６は、この第２の実施の形態の動作の一例を示すタイミングチャートである。
この図に示すように、時刻Ｔ１において再生要求（例えば、ルーム１への再生要求）が発生すると、以下、３つのＦＩＦＯ（６３，７３，８３）全てに対して、データ転送が行われる。前記ＦＩＦＯ制御部６２は、ＤＭＡ転送される３ブロック分のデータ（曲データ又はヌルデータ）が前記３つのＦＩＦＯに順に格納されるように、ＷＥ１，ＷＥ２，ＷＥ３を順次出力する。ＤＭＡ転送を２回実行することにより、ＦＩＦＯ１（６３）に実際に再生される曲データがフルまで蓄積され、ＦＩＦＯ２（７３）とＦＩＦＯ３（８３）にはそれぞれヌルデータがフルまで蓄積されることとなる。これにより、前記ＦＩＦＯ制御部６２は各ＤＡＣインターフェース回路（６４，７４，８４）に対し、リードストローブ信号（ＲＤ信号）を生成させる指示を送り、これに基づいて、前記ＦＩＦＯからＤＡＣに曲データ又はヌルデータがサンプリング周期ごとに読み出されることとなる。
【００２７】
このように、この実施の形態によれば、リードストローブ信号（ＲＤｎ）は、再生部屋数にかかわらず、いずれかのＦＩＦＯがフルになった状態で生成を開始するようにすればよく、ライトイネーブル信号（ＷＥｎ）は常に３ブロック分のデータが転送されることを前提に１ブロック分のデータが転送される毎にＷＥ１→ＷＥ２→ＷＥ３と切り替えて出力すればよい。したがって、ハードウェア構成も簡単なものとすることができる。これに対し、前述した第１の実施の形態の場合には、ＦＩＦＯ制御部６２がＤＭＡＣ６１からの転送バイト数の切り換えに応じてＷＥｎ信号の生成を制御することが必要であった。
【００２８】
なお、上述した各実施の形態においては、曲データの再生について説明したが、録音の場合も、データの流れる方向が変わるだけで全く同様に構成することができる。
例えば、前記図１においては、単一のオーディオ入力部１１のみが設けられていたが（録音チャンネル数が１）、複数チャンネルの外部信号を入力することができるように、複数のオーディオ入力部（録音チャンネル）を設け、そのうちの１つにのみＤＭＡＣとＦＩＦＯ制御部を設けるようにする。そして、外部からの複数チャンネルのオーディオ入力信号を、各オーディオ入力部のＡＤＣでデジタルデータに変換し、各ＡＤＣインターフェース回路の制御により各録音用ＦＩＦＯに書き込む。このとき、各ＦＩＦＯへの書き込みは同期したライトイネーブル信号により行うようにする。録音用ＦＩＦＯに所定量のデジタルデータが蓄積されると、共通に設けられた録音用ＦＩＦＯ制御部がバスアービター３に対して転送要求信号（ＲＥＱ２）を生成する。バスの使用権を獲得し転送要求受付信号信号（ＡＣＫ２）が返されると、共通に設けられた録音用ＤＭＡＣの制御により各録音用ＦＩＦＯに蓄積されているデータが前記メモリ２のバッファ領域に一括して転送される。該メモリ２のバッファ領域に蓄積されたデータはＣＰＵ１の制御のもとに前記ＨＤＤ５に転送される。このようにして、複数チャンネルのオーディオ信号を外部から取り込んでＨＤＤに記録することができる。
あるいは、前述した第２の実施の形態と同様に、実際に記録しているか否かにかかわらず、複数の録音チャンネル分のデータを一括してメモリに転送するようにしてもよい。
なお、図１に示したように、録音と再生が混在するシステムにおいては、共通に用いるＤＭＡＣとＦＩＦＯ制御部を録音側と再生側とにそれぞれ設ければよい。
【００２９】
さらに、前述した各実施の形態においては、前記ＨＤＤ５からメモリ２へのデータ転送はＣＰＵ１が実行するものとして説明したが、ＤＭＡＣを設けて、該ＤＭＡＣによりＨＤＤ５からメモリ２へのデータ転送を行わせるようにしてもよい。この場合には、さらに効率的に転送を行うことができる。
さらにまた、上述した各実施の形態においてはＨＤＤ５に蓄積されている曲データは、そのままＤ／Ａ変換することによりオーディオ信号となるサンプリングデータであるとして説明したが、これに限られることはなく、圧縮された曲データであってもよい。この場合には、Ｄ／Ａに入力される前のいずれかの個所でデコードすればよい。
【００３０】
【発明の効果】
以上のように、本発明の記録再生装置によれば、少ない個数、典型的には１個のＤＭＡＣを用いることで、複数のＦＩＦＯに曲データを転送制御することが可能となり、複数のＦＩＦＯを有する記録再生装置を少ない部品数で構成することが可能となる。
また、複数のＦＩＦＯを同期させて動作させているため、ＦＩＦＯがＴＨに達するタイミングが同期している。したがって、１回のＣＰＵ割り込みにより複数のＦＩＦＯ分のＤＭＡＣセッティングが可能となり、ＣＰＵの負荷を低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の記録再生装置の一実施の形態の構成を示すブロック図である。
【図２】本発明の記録再生装置の第１の実施の形態の動作について説明するためのタイムチャートである。
【図３】曲データがＨＤＤ内に蓄積されている様子を示す図である。
【図４】第１の実施の形態において、メモリ２に曲データがバッファリングされる様子を示す図である。
【図５】第１の実施の形態におけるＤＭＡ転送処理を説明するためのフローチャートである。
【図６】本発明の記録再生装置の第２の実施の形態の動作について説明するためのタイムチャートである。
【図７】第２の実施の形態において、メモリ２に曲データがバッファリングされる様子を示す図である。
【図８】第２の実施の形態におけるＤＭＡ転送処理を説明するためのフローチャートである。
【図９】従来の記録再生装置の構成を示すブロック図である。
【図１０】従来の記録再生装置におけるバッファ領域のメモリマップの一例を示す図である。
【図１１】従来の記録再生装置におけるＤＭＡ転送処理のフローチャートである。
【図１２】従来の記録再生装置におけるＦＩＦＯについて説明するための図である。
【符号の説明】
１：ＣＰＵ、２：メモリ、３：バスアービター、４：ＡＴＡＰＩインターフェース回路、５：ハードディスク装置、６〜９：オーディオ出力部、１０：データバス、６１：ＤＭＡＣ、６２：ＦＩＦＯ制御部、６３，７３，８３，９３：ＦＩＦＯバッファ、６４，７４，８４，９４：ＤＡＣインターフェース回路、６５，７５，８５，９５：ＤＡＣ、１１：オーディオ入力部、１１１：ＡＤＣ、１１２：ＡＤＣインターフェース回路、１１３：ＦＩＦＯバッファ、１１４：ＦＩＦＯ制御部、１１５：ＤＭＡＣ
Claims (4)
- 複数の再生チャンネルを有する記録再生装置であって、
メモリと、
前記各再生チャンネルにそれぞれ対応して設けられたＦＩＦＯバッファと、
前記メモリと複数の前記ＦＩＦＯバッファとの間のデータ転送を行うＤＭＡコントローラと、
前記ＤＭＡコントローラと前記複数のＦＩＦＯバッファとに接続されたＦＩＦＯ制御部とを有し、
前記複数のＦＩＦＯバッファは同期して書き込みが行われるようになされており、
前記ＤＭＡコントローラは、１回のＤＭＡ転送において、前記メモリと前記複数のＦＩＦＯバッファとの間におけるデータ転送を一括して実行するものであり、
前記ＦＩＦＯ制御部は、前記複数のＦＩＦＯバッファに蓄積されているデータ量に応じて前記ＤＭＡコントローラによるＤＭＡ転送を要求する信号を生成する処理と、前記メモリから一括してＤＭＡ転送される前記複数のＦＩＦＯバッファ分のデータを対応するＦＩＦＯバッファに書き込む処理を行うものである
ことを特徴とする記録再生装置。 - 複数の録音チャンネルを有する記録再生装置であって、
メモリと、
前記各録音チャンネルにそれぞれ対応して設けられたＦＩＦＯバッファと、
前記メモリと複数の前記ＦＩＦＯバッファとの間のデータ転送を行うＤＭＡコントローラと、
前記ＤＭＡコントローラと前記複数のＦＩＦＯバッファとに接続されたＦＩＦＯ制御部とを有し、
前記複数のＦＩＦＯバッファは同期して読み出しが行われるようになされており、
前記ＤＭＡコントローラは、１回のＤＭＡ転送において、前記複数のＦＩＦＯバッファと前記メモリとの間におけるデータ転送を一括して実行するものであり、
前記ＦＩＦＯ制御部は、前記複数のＦＩＦＯバッファに蓄積されているデータ量に応じて前記ＤＭＡコントローラによるＤＭＡ転送を要求する信号を生成する処理と、前記複数のＦＩＦＯバッファのデータを一括して前記メモリにＤＭＡ転送するために前記複数のＦＩＦＯバッファからデータを順次読み出す処理を行うものである
ことを特徴とする記録再生装置。 - 前記ＤＭＡコントローラは、１回のＤＭＡ転送において、実際にデータが再生あるいは記録されている前記ＦＩＦＯバッファ分のデータを一括して転送するものであることを特徴とする請求項１又は２記載の記録再生装置。
- 前記ＤＭＡコントローラは、１回のＤＭＡ転送において、実際にデータが再生あるいは記録されているか否かにかかわらず前記複数のＦＩＦＯバッファ分のデータを一括して転送するものであることを特徴とする請求項１又は２記載の記録再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003038011A JP4023332B2 (ja) | 2003-02-17 | 2003-02-17 | 記録再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2003038011A JP4023332B2 (ja) | 2003-02-17 | 2003-02-17 | 記録再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004247008A true JP2004247008A (ja) | 2004-09-02 |
| JP4023332B2 JP4023332B2 (ja) | 2007-12-19 |
Family
ID=33022647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003038011A Expired - Fee Related JP4023332B2 (ja) | 2003-02-17 | 2003-02-17 | 記録再生装置 |
Country Status (1)
| Country | Link |
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| JP (1) | JP4023332B2 (ja) |
-
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