JP2004246262A - 映像処理回路、映像処理方法及び映像表示装置並びに映像表示方法 - Google Patents
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Abstract
【課題】フィールドメモリを用いた動き検出処理を用いずとも、擬似輪郭の発生をフィールド内処理だけで未然に防ぐ事ができる映像処理回路及び該映像処理回路を用いた映像表示装置、映像処理方法及び該映像処理方法を用いた映像表示方法を提供する。
【解決手段】映像信号の入力を受けて、遅延回路１が、映像信号を所定の表示ドット蓄積する。ブロック分割回路２が、映像信号と、遅延回路の出力信号との入力を受けて、それぞれ信号の表示階調の大きさに基づいて、複数のブロックに分割する。判断回路３が、ブロック分割回路２が出力する映像信号のブロック値と、ブロック分割回路２が出力する遅延回路１の出力信号のブロック値とを比較する。切替回路４が、判断回路３の比較結果に基づいて、映像信号の点灯パターンを切り替えて出力する
【選択図】 図１
【解決手段】映像信号の入力を受けて、遅延回路１が、映像信号を所定の表示ドット蓄積する。ブロック分割回路２が、映像信号と、遅延回路の出力信号との入力を受けて、それぞれ信号の表示階調の大きさに基づいて、複数のブロックに分割する。判断回路３が、ブロック分割回路２が出力する映像信号のブロック値と、ブロック分割回路２が出力する遅延回路１の出力信号のブロック値とを比較する。切替回路４が、判断回路３の比較結果に基づいて、映像信号の点灯パターンを切り替えて出力する
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＰＤＰ（プラズマディスプレイパネル）における、映像処理回路及び該映像処理回路を用いた映像表示装置、映像処理方法及び該映像処理方法を用いた映像表示方法に関する。
【０００２】
【従来の技術】
近年、ＰＤＰは、輝度やコントラスト向上などの画質改善が図られてきており、大画面フラットディスプレイとして多用されるようになってきている。
このＰＤＰにおいて、ＡＣ型ＰＤＰでは一般的に、階調表現を行うため、画素の点灯制御にサブフィールド方式が用いられている。
図７は８サブフィールドで、２５６階調を表示する時のサブフィールドシーケンスである。図７に示すように、各サブフィールドは、アドレス期間とサステイン期間を有し、アドレス期間は各サブフィールドで同じだが、サステイン期間は、各サブフィールドで異なる。図７に示す各サブフィールドの下の数字は、そのサブ フィールドの重み付けであり、その比率でそのサブ フィールドに与えられるサステインパルスの数が増えて行くため、サステイン期間もそれに順じて長くなって行く。
この各サブ フィールドの点灯／非点灯の組み合わせで階調表現を行う。
また、図７は、２５６階調表示の時に、実際に表示される階調と点灯するサブフィールドの組み合わせを表した図であり、○印のサブ フィールドが点灯するサブフィールドである。この点灯パターンによって、ＡＣ型ＰＤＰは階調表現を行うことができる。
しかし、この階調表現方式では、動画像表示を行う時にはサブ フィールド方式固有の擬似輪郭と呼ばれる現象が現れる。擬似輪郭は、発光スキームが大きく変わるところで発生する。具体的には図４の各ブロックの境界において発生する。
ＰＤＰの動画擬似輪郭を解消するためにはいくつかの手段が有る。その中でも動き検出を行い、検出された動き部分に対して、図６に示すように、発光スキームの連続する階調だけを適用して対処する方法は、現状の表示性能を維持したまま動画擬似輪郭を低減できるという点で有効である（特願２００２−３４２２１２号のプラズマディスプレイ駆動回路を参照）。
【０００３】
【非特許文献１】
川原功、関本邦夫、“高精細ＰＤＰのための動画疑似輪郭抑制方式の開発”，２０００年映像情報メディア学会年次大会，講演予稿集，ｐｐ．３６９−３７０
【０００４】
【発明が解決しようとする課題】
上述したように、動き検出のためには、図８に示すように、通常フィールドメモリを用い、フィールド間の信号レベル差を検出し、あるレベル位以上の差が有る時に動きと判断するのが一般的である。
しかし、このためには、１フィールドの間、映像信号を保持するためにフィールドメモリが必要となり、回路規模およびコストを増大させる要因となる。
【０００５】
本発明は、このような事情を考慮してなされたものであり、その目的は、フィールドメモリを用いた動き検出処理を用いずとも、擬似輪郭の発生をフィールド内処理だけで未然に防ぐ事ができる映像処理回路及び該映像処理回路を用いた映像表示装置、映像処理方法及び該映像処理方法を用いた映像表示方法を提供することにある。
【０００６】
【課題を解決するための手段】
この発明は上記の課題を解決すべくなされたもので、請求項１に記載の発明は、映像信号の入力を受けて、該映像信号を所定の表示ドット蓄積する遅延回路と、該映像信号と、該遅延回路の出力信号との入力を受けて、該映像信号と、該遅延回路の出力信号とを、それぞれ信号の表示階調の大きさに基づいて、複数のブロックに分割するブロック分割回路と、該分割回路が出力する該映像信号のブロック値と、該分割回路が出力する該遅延回路の出力信号のブロック値とを比較する判断回路と、該判断回路の比較結果に基づいて、前記映像信号の点灯パターンを切り替えて出力する切替回路とを具備することを特徴とする。
【０００７】
また、請求項２に記載の発明は、請求項１に記載の映像処理回路において、前記遅延回路は、映像信号の入力を受けて、該映像信号を水平方向に所定の表示ドット蓄積することを特徴とする。
【０００８】
また、請求項３に記載の発明は、請求項１に記載の映像処理回路において、前記遅延回路は、映像信号の入力を受けて、該映像信号を水平方向に１表示ドット蓄積することを特徴とする。
【０００９】
また、請求項４に記載の発明は、請求項１に記載の映像処理回路において、前記遅延回路は、映像信号の入力を受けて、該映像信号を所定のライン蓄積することを特徴とする。
【００１０】
また、請求項５に記載の発明は、請求項１に記載の映像処理回路において、前記遅延回路は、映像信号の入力を受けて、該映像信号を所定の水平ライン蓄積することを特徴とする。
【００１１】
また、請求項６に記載の発明は、請求項１に記載の映像処理回路において、前記遅延回路は、映像信号の入力を受けて、該映像信号を１水平ライン蓄積することを特徴とする。
【００１２】
また、請求項７に記載の発明は、請求項１に記載の映像処理回路において、前記遅延回路は、映像信号の入力を受けて、該映像信号を水平方向に３表示ドット、垂直方向に３水平ライン蓄積することを特徴とする。
【００１３】
また、請求項８に記載の発明は、請求項１から請求項７のいずれかの項に記載の映像処理回路において、前記切替回路は、前記映像信号の入力を受けて、該映像信号を蓄積する遅延回路と、前記映像信号の入力を受けて、該映像信号を発光スキームの連続する諧調に階調変換し、該変換後の映像信号を多階調化する多諧調化処理回路とを具備し、該遅延回路と、該多諧調化処理回路とを切り替えて、前記映像信号を出力することを特徴とする。
【００１４】
また、請求項９に記載の発明は、映像信号の入力を受けて、該映像信号を所定の表示ドット蓄積する遅延処理部と、該映像信号と、該遅延処理部の出力信号との入力を受けて、該映像信号と、該遅延処理部の出力信号とを、それぞれ信号の表示階調の大きさに基づいて、複数のブロックに分割するブロック分割処理部と、該分割処理部が出力する該映像信号のブロック値と、該分割処理部が出力する該遅延処理部の出力信号のブロック値とを比較する判断処理部と、該判断処理部の比較結果に基づいて、前記映像信号の点灯パターンを切り替えて出力する切替処理部と、該切替処理部の出力する映像信号に基づいて、映像を表示する表示部とを具備することを特徴とする。
【００１５】
また、請求項１０に記載の発明は、映像信号の入力を受けて、遅延回路が、該映像信号を所定の表示ドット蓄積し、該映像信号と、該遅延回路の出力信号との入力を受けて、分割回路が、該映像信号と、該遅延回路の出力信号とを、それぞれ信号の表示階調の大きさに基づいて、複数のブロックに分割し、該分割回路が出力する該映像信号のブロック値と、該分割回路が出力する該遅延回路の出力信号のブロック値とを判断回路が比較し、該判断回路の比較結果に基づいて、前記映像信号の点灯パターンを切替回路が切り替えて出力することを特徴とする。
【００１６】
また、請求項１１に記載の発明は、遅延処理部が、映像信号の入力を受けて、該映像信号を所定の表示ドット蓄積し、分割処理部が、該映像信号と、該遅延処理部の出力信号との入力を受けて、該映像信号と、該遅延処理部の出力信号とを、それぞれ信号の表示階調の大きさに基づいて、複数のブロックに分割し、判断処理部が、該分割処理部が出力する該映像信号のブロック値と、該分割処理部が出力する該遅延処理部の出力信号のブロック値とを比較し、切替処理部が、該判断処理部の比較結果に基づいて、前記映像信号の点灯パターンを切り替え、表示部が、該切替処理部の出力する映像信号に基づいて、映像を表示することを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を参照して、本発明の映像処理回路の一実施形態について説明する。図１は、本実施形態の映像処理回路の構成を示す構成図である。
本実施形態の映像処理回路は、遅延回路１と、ブロック分割回路２と、判断回路３と、切替回路４とから構成される。
遅延回路１は、映像信号の入力を受けて、映像信号を所定の表示ドット蓄積し、それぞれの蓄積ドットをブロック分割回路２に出力する。
ここで、遅延回路１に入力される映像信号は、例えば、ＲＧＢ（レッド／グリーン／ブルーの３原色利用）方式のデジタルデータである。
遅延回路１は、具体的には、図２に示すように、１ライン遅延回路１０−１、２と、１ドット遅延回路１１−１〜３と、１ドット遅延回路１２−１〜３と空構成される。
【００１８】
１ライン遅延回路１０−１、２は、映像信号を所定の水平ライン、例えば、１水平ライン分だけ蓄積する。すなわち、１ライン遅延回路１０−２は、遅延のない映像信号の入力を受けて、１水平ライン分だけ映像信号を蓄積して、これをブロック分割回路２と、１ライン遅延回路１０−１と、１ドット遅延回路１１−２とに出力する。
また、１ライン遅延回路１０−１は、１ライン遅延回路１０−２より映像信号に対して１ライン分遅延している映像信号の入力を受けて、さらに、１水平ライン分だけ映像信号を蓄積して、これをブロック分割回路２と、１ドット遅延回路１１−１とに出力する。
【００１９】
１ドット遅延回路１１−１〜３及び１ドット遅延回路１２−１〜３は、映像信号を水平方向に所定の表示ドット、例えば、水平方向に１表示ドット蓄積する。すなわち、１ドット遅延回路１１−１は、１ライン遅延回路１０−１より映像信号に対して２ライン分遅延している映像信号の入力を受けて、１水平ドット分だけ映像信号を蓄積して、これをブロック分割回路２と、１ドット遅延回路１２−１とに出力する。
また、１ドット遅延回路１２−１は、１ドット遅延回路１１−１より映像信号に対して２ライン分と、水平方向に１表示ドット分だけ遅延している映像信号の入力を受けて、１水平ドット分だけ映像信号を蓄積して、これをブロック分割回路２に出力する。
【００２０】
また、１ドット遅延回路１１−２は、１ライン遅延回路１０−２より映像信号に対して１ライン分遅延している映像信号の入力を受けて、１水平ドット分だけ映像信号を蓄積して、これをブロック分割回路２と、１ドット遅延回路１２−２と、切替回路４（具体的には、遅延回路２０と、多階調化処理回路２１）に出力する。
また、１ドット遅延回路１２−２は、１ドット遅延回路１１−２より映像信号に対して１ライン分と、水平方向に１表示ドット分だけ遅延している映像信号の入力を受けて、１水平ドット分だけ映像信号を蓄積して、これをブロック分割回路２に出力する。
【００２１】
また、１ドット遅延回路１１−３は、遅延のない映像信号の入力を受けて、１水平ドット分だけ映像信号を蓄積して、これをブロック分割回路２と、１ドット遅延回路１２−３とに出力する。
また、１ドット遅延回路１２−３は、１ドット遅延回路１１−３より映像信号に対して水平方向に１表示ドット分だけ遅延している映像信号の入力を受けて、１水平ドット分だけ映像信号を蓄積して、これをブロック分割回路２に出力する。
すなわち、本実施形態において、遅延回路１は、時系列的に連続する映像信号を水平方向に３表示ドット、垂直方向に３水平ライン蓄積する。
【００２２】
ブロック分割回路２は、遅延のない映像信号と、１ドット遅延回路１２−１〜３及び１ドット遅延回路１１−１〜３の出力信号と、１ライン遅延回路１０−１、２の出力信号の入力を受けて、これらの映像信号と、遅延回路の出力信号とを、それぞれ信号の表示階調の大きさに基づいて、複数のブロックに分割する。
ここで、図２に示す入力信号の番号１〜９は、図３に示す、実際の表示部の表示画面を想定した９つの表示ドット枠（１：左上、２：上、３：右上、４：左、５：中央、６：右、７：左下、８：下、９：右下）の番号１〜９と対応する。
【００２３】
つまり、１ドット遅延回路１２−１からの入力信号１は、図３の３×３行列の左上の表示ドット１（＝画素１）において、表示される。また、１ドット遅延回路１１−１からの入力信号２は、図３の３×３行列の上の表示ドット２（＝画素２）において、表示される。また、１ライン遅延回路１０−１からの入力信号３は、図３の３×３行列の右上の表示ドット３（＝画素３）において、表示される。
また、１ドット遅延回路１２−２からの入力信号４は、図３の３×３行列の左の表示ドット４（＝画素４）において、表示される。また、１ドット遅延回路１１−２からの入力信号５は、図３の３×３行列の中央の表示ドット５（＝画素５）において、表示される。また、１ライン遅延回路１０−２からの入力信号６は、図３の３×３行列の右の表示ドット６（＝画素６）において、表示される。
また、１ドット遅延回路１２−３からの入力信号７は、図３の３×３行列の左下の表示ドット７（＝画素７）において、表示される。また、１ドット遅延回路１１−３からの入力信号８は、図３の３×３行列の下の表示ドット８（＝画素８）において、表示される。また、映像信号出力（図示せず）からの入力信号９は、図３の３×３行列の右下の表示ドット９（＝画素９）において、表示される。
【００２４】
そして、ブロック分割回路２は、入力信号１〜９の各画素の表示階調の大きさ（階調度０〜２５５）に基づいて、図４に示すように複数のブロック（ブロック１〜８）に分割する。図４は、２５６階調表示のときに、実際に表示される階調と、点灯するサブフィールドの組み合わせを示す点灯パターンとの関係を示したものである。この図４においては、サブフィールドの番号が大きいほど、階調度が高くなるように設定されている。
すなわち、ブロック分割回路２は、まず１表示ドット単位（表示画面単位）に、各画素毎の階調度に対応して、点灯パターンを図５に示すように変換し、さらに、この変換された点灯パターンを、所定の規則に基づき、図４に示すように複数のブロックに分類し、各点灯パターン毎に、この点灯パターンが分類されて属するブロックのブロック番号を出力し、このブロック番号を各画素に対応させて判断回路３に出力する。
このため、ブロック分割回路２には、上記所定の規則に基づき、図４に示すように、点灯パターンが複数のブロックに分類されている。
【００２５】
例えば、図４の例においては、２５６階調を示す点灯パターンにおいて、階調度の高いサブフィールドの変化点を、各ブロックの区分として用いている。
すなわち、図４においては、階調度を表現する点灯パターンで、点灯状態となっている各サブフィールドにおいて、最も点灯期間の長いサブフィールド（階調度が高いサブフィールド）により、各点灯パターンを分類するブロック構成が設定されている。
このため、図４の各点灯パターンにおいて、ブロック０は、サブフィールド番号１までが点灯する階調度０，１から構成されている。
ブロック１は、最も高い階調度のサブフィールドとして、サブフィールド番号２が点灯しているもの（階調度２，３）である。
ブロック２は、最も高い階調度のサブフィールドとして、サブフィールド番号３が点灯しているもの（階調度４から７まで）である。
ブロック３は、最も高い階調度のサブフィールドとして、サブフィールド番号４が点灯しているもの（階調度８から１５まで）である。
ブロック４は、最も高い階調度のサブフィールドとして、サブフィールド番号５が点灯しているもの（階調度１６から３１まで）である。
ブロック５は、最も高い階調度のサブフィールドとして、サブフィールド番号６が点灯しているもの（階調度３２から６３まで）である。
ブロック６は、最も高い階調度のサブフィールドとして、サブフィールド番号７が点灯しているもの（階調度６４から１２７まで）である。
ブロック７は、最も高い階調度のサブフィールドとして、サブフィールド番号８が点灯しているもの（階調度１２８から２５５まで）である。
【００２６】
なお、上記図４の分類は一例であり、各ブロックの区切りをいずれの点灯パターンとするか、各々のブロックに含む点灯パターンの範囲をどの程度とするか，及び点灯パターンを分類するブロックの数（分類数）をいくつとするかは、疑似輪郭の抑制処理の度合い及び解像度／階調度などの条件によって任意に決定される。
【００２７】
判断回路３は、ブロック分割回路２が出力する映像信号のブロック値と、ブロック分割回路２の遅延回路の出力信号のブロック値とを比較し、比較結果を切替回路４に出力する。
具体的には、判断回路３は、画素５の映像信号のブロック値を、隣接する画素、つまり、画素１〜４および画素６〜９のブロック値（＝点灯パターン、ブロック番号）のうちのいずれか一つ、または、複数と比較し、互いに異なる場合、動き有りと判定する。
あるいは、判断回路３は、画素５の映像信号のブロック値を、隣接する画素、つまり、画素１〜４および画素６〜９のブロック値と比較し、どれか一つの画素とでもブロック値が異なる場合、動き有りと判定する。
そして、ここで、動きありと判定される画素は、擬似輪郭の発生する画素である。ここで、動きと呼ぶのは、従来のように、１フィールド前の信号と比較しているわけではない。したがって、正確には「動き」ではないが、本実施形態においては、便宜上、このように表記するものとする。
【００２８】
切替回路４は、判断回路の比較結果に基づいて、映像信号の点灯パターンを切り替えて出力する。
また、切替回路４は、具体的には、図２に示すように、遅延回路２０と、多階調化処理回路２１と、切替回路２２とから構成される。
遅延回路２０は、多階調化処理回路２１が多諧調化処理に要するのと同じ時間だけ、１ドット遅延回路１１−２から入力される映像信号を蓄積し、多階調化処理回路２１と同じタイミングで、切替回路２２に対して出力する。
多階調化処理回路２１は、１ドット遅延回路１１−２から入力される映像信号を発光スキームの連続する諧調に階調変換し、変換後の映像信号を多階調化し、遅延回路２０と同じタイミングで、切替回路２２に対して出力する。
【００２９】
すなわち、多階調化処理回路２１は、中心画素５の映像信号（２５６階調）を、階調度に基づいて、図６に示す発光スキームが連続する階調（９階調）に変換する。また、隣接する画素においても、同様に、中心画素５の映像信号と同一の階調度で、発光スキームが連続する階調に変換する。そして、例えば、階調変換した３×３行列について、誤差拡散等の多諧調化処理をし、もとの映像信号の階調（本実施形態においては、２５６階調）を表示する。
ここで、発光スキームが連続する階調とは、図５に示す、表示階調０、１、３、７、１５、３１、６３、１２７、２５５のように、連続するサブフィールド番号（なし、１、１〜２、１〜３、１〜４、１〜５、１〜６、１〜７、１〜８）がすべて点灯しているもののみからなる階調である。
【００３０】
切替回路２２は、判断回路３の出力信号、遅延回路２０及び多諧調化処理回路２１の出力信号の入力を受けて、判断回路３の出力信号に基づいて、遅延回路２０と、多諧調化処理回路２１とを切り替えて、映像信号を出力する。
すなわち、切替回路２２は、判断回路３が動き有りと判定した場合、多諧調化処理回路２１を選択し、多諧調化処理回路２１から入力される映像信号を出力する。一方、判断回路３が動き無しと判定した場合、切替回路２２は、遅延回路２０を選択し、遅延回路２０から入力される映像信号を出力する。
【００３１】
次に、図面を参照して、本実施形態の画像処理回路の動作について説明する。
今、映像信号が、遅延回路１に入力されると、遅延回路１は、時系列的に連続する映像信号を水平方向に３表示ドット、垂直方向に３水平ライン蓄積し、信号１〜９それぞれをブロック回路２に対して出力する。
ブロック分割回路２は、入力信号１〜９の入力を受けて、各画素１〜９について、それぞれブロック１〜８に分割する。今、入力信号４〜６が、例えば、２５６階調で、１４、１５、１６であった場合、ブロック分割回路２は、図４に示すように、画素４、５をブロック４に分割し、画素６をブロック５に分割する。したがって、画素４、５のブロック値は４、画素６のブロック値は６となる。
判断回路３は、画素１〜９の各画素のブロック値（１〜８）の入力をそれぞれ受けて、画素５の映像信号のブロック値を、画素１〜４および画素６〜９のブロック値と比較し、どれか一つの画素とでもブロック値が異なる場合には動き有りと判定する。入力信号４〜６が、２５６階調で、１４、１５、１６であった場合、画素５のブロック値は、画素４のブロック値とは一致するが、画素６のブロック値とは一致しない。このため、判断回路３は、動き有りと判定し、切替回路４（具体的には、切替回路２２）に対して、動き有りの判定結果を示す信号を出力する。
【００３２】
一方、切替回路４は、遅延回路２０及び多階調回路２１において、ブロック分割回路２の１ドット遅延回路１１−２が出力する遅延信号（＝信号５）の入力を受けるとともに、切替回路２２において、動き有り、又は動き無しの判定結果を示す信号の入力を受ける。
このとき、遅延回路２０は、上述したように、多階調化処理回路２１が多諧調化処理に要するのと同じ時間だけ、１ドット遅延回路１１−２から入力される映像信号を蓄積し、多階調化処理回路２１と同じタイミングで、切替回路２２に対して出力する。
また、多階調回路２１は、１ドット遅延回路１１−２から入力される映像信号を発光スキームの連続する諧調に階調変換し、変換後の映像信号を多階調化し、遅延回路２０と同じタイミングで、切替回路２２に対して出力する。
すなわち、多階調化処理回路２１は、まず中心画素５の映像信号を、階調度に基づいて、図６に示す発光スキームが連続する階調に変換する。また、多階調化処理回路２１は、隣接する画素においても、同様に、中心画素５と同一の階調度に基づいて、発光スキームが連続する階調に変換する。そして、階調変換した３×３行列について、誤差拡散等の多諧調化処理により、もとの映像信号の階調を表示する。
【００３３】
切替回路２２は、判断回路３の出力信号、遅延回路２０及び多諧調化処理回路２１の出力信号の入力を受けて、判断回路３の出力信号に基づいて、遅延回路２０と、多諧調化処理回路２１とを切り替えて、映像信号を出力する。
すなわち、切替回路２２は、判断回路３が動き有りと判定した場合、多諧調化処理回路２１を選択し、多諧調化処理回路２１から入力される映像信号を表示装部５へ出力する。一方、判断回路３が動き無しと判定した場合、切替回路２２は、遅延回路２０を選択し、遅延回路２０から入力される映像信号を表示装部５へ出力する。
表示部５は、切替回路４の出力する映像信号に基づいて、映像を表示する。
【００３４】
以上説明したように、本実施形態の画像処理回路によれば、実際の動きではなく、動いた場合に擬似輪郭が発生する画素を事前に検知し、その画素に対して、発光スキームの連続する階調で表示を行うので、擬似輪郭を低減することができる効果が得られる。また、フィールドメモリを用いずに、フィールド内の処理だけで、フィールドメモリを用いた場合と同等の効果を得る事ができる。
【００３５】
上述の映像表示装置は内部に、コンピュータシステムを有している。そして、上述した映像表示処理に関する一連の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。
すなわち、映像表示装置における、各処理手段、処理部は、ＣＰＵ等の中央演算処理装置がＲＯＭやＲＡＭ等の主記憶装置に上記プログラムを読み出して、情報の加工・演算処理を実行することにより、実現されるものである。
ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしても良い。
【００３６】
【発明の効果】
以上説明したように、本発明は、映像信号の入力を受けて、遅延回路が、映像信号を所定の表示ドット蓄積し、映像信号と、遅延回路の出力信号との入力を受けて、分割回路が、映像信号と、遅延回路の出力信号とを、それぞれ信号の表示階調の大きさに基づいて、複数のブロックに分割し、分割回路が出力する映像信号のブロック値と、分割回路が出力する遅延回路の出力信号のブロック値とを判断回路が比較し、判断回路の比較結果に基づいて、映像信号の点灯パターンを切替回路が切り替えて出力するので、フィールドメモリを用いた動き検出処理を用いずとも、擬似輪郭の発生をフィールド内処理だけで未然に防ぐ事ができる効果を得ることができる。
【図面の簡単な説明】
【図１】本実施形態の映像処理回路及び表示装置の構成を示す構成図である。
【図２】本実施形態の映像処理回路及び表示装置の詳細な構成を示す構成図である。
【図３】３×３の表示ドット枠を示す説明図である。
【図４】２５６階調表示のときに、実際に表示される階調と、点灯するサブフィールドの組み合わせを示す点灯パターンとの関係を示す説明図である。
【図５】各画素毎の階調度に対応する点灯パターンのテーブル構成を示す説明図である。
【図６】発光スキームが連続する階調の点灯パターンを示す説明図である。
【図７】８サブフィールドで、２５６階調を表示する時のサブフィールドシーケンスである。
【図８】従来の擬似輪郭の発生防止のための動き検出回路の構成を示す構成図である。
【符号の説明】
１…遅延回路
２…ブロック分割回路
３…判断回路
４…切替回路
５…表示部
１０−１、２…１ライン遅延回路
１１−１〜３、１２−１〜３…１ドット遅延回路
２０…遅延回路
２１…多階調化処理回路
２２…切替回路
【発明の属する技術分野】
本発明は、ＰＤＰ（プラズマディスプレイパネル）における、映像処理回路及び該映像処理回路を用いた映像表示装置、映像処理方法及び該映像処理方法を用いた映像表示方法に関する。
【０００２】
【従来の技術】
近年、ＰＤＰは、輝度やコントラスト向上などの画質改善が図られてきており、大画面フラットディスプレイとして多用されるようになってきている。
このＰＤＰにおいて、ＡＣ型ＰＤＰでは一般的に、階調表現を行うため、画素の点灯制御にサブフィールド方式が用いられている。
図７は８サブフィールドで、２５６階調を表示する時のサブフィールドシーケンスである。図７に示すように、各サブフィールドは、アドレス期間とサステイン期間を有し、アドレス期間は各サブフィールドで同じだが、サステイン期間は、各サブフィールドで異なる。図７に示す各サブフィールドの下の数字は、そのサブ フィールドの重み付けであり、その比率でそのサブ フィールドに与えられるサステインパルスの数が増えて行くため、サステイン期間もそれに順じて長くなって行く。
この各サブ フィールドの点灯／非点灯の組み合わせで階調表現を行う。
また、図７は、２５６階調表示の時に、実際に表示される階調と点灯するサブフィールドの組み合わせを表した図であり、○印のサブ フィールドが点灯するサブフィールドである。この点灯パターンによって、ＡＣ型ＰＤＰは階調表現を行うことができる。
しかし、この階調表現方式では、動画像表示を行う時にはサブ フィールド方式固有の擬似輪郭と呼ばれる現象が現れる。擬似輪郭は、発光スキームが大きく変わるところで発生する。具体的には図４の各ブロックの境界において発生する。
ＰＤＰの動画擬似輪郭を解消するためにはいくつかの手段が有る。その中でも動き検出を行い、検出された動き部分に対して、図６に示すように、発光スキームの連続する階調だけを適用して対処する方法は、現状の表示性能を維持したまま動画擬似輪郭を低減できるという点で有効である（特願２００２−３４２２１２号のプラズマディスプレイ駆動回路を参照）。
【０００３】
【非特許文献１】
川原功、関本邦夫、“高精細ＰＤＰのための動画疑似輪郭抑制方式の開発”，２０００年映像情報メディア学会年次大会，講演予稿集，ｐｐ．３６９−３７０
【０００４】
【発明が解決しようとする課題】
上述したように、動き検出のためには、図８に示すように、通常フィールドメモリを用い、フィールド間の信号レベル差を検出し、あるレベル位以上の差が有る時に動きと判断するのが一般的である。
しかし、このためには、１フィールドの間、映像信号を保持するためにフィールドメモリが必要となり、回路規模およびコストを増大させる要因となる。
【０００５】
本発明は、このような事情を考慮してなされたものであり、その目的は、フィールドメモリを用いた動き検出処理を用いずとも、擬似輪郭の発生をフィールド内処理だけで未然に防ぐ事ができる映像処理回路及び該映像処理回路を用いた映像表示装置、映像処理方法及び該映像処理方法を用いた映像表示方法を提供することにある。
【０００６】
【課題を解決するための手段】
この発明は上記の課題を解決すべくなされたもので、請求項１に記載の発明は、映像信号の入力を受けて、該映像信号を所定の表示ドット蓄積する遅延回路と、該映像信号と、該遅延回路の出力信号との入力を受けて、該映像信号と、該遅延回路の出力信号とを、それぞれ信号の表示階調の大きさに基づいて、複数のブロックに分割するブロック分割回路と、該分割回路が出力する該映像信号のブロック値と、該分割回路が出力する該遅延回路の出力信号のブロック値とを比較する判断回路と、該判断回路の比較結果に基づいて、前記映像信号の点灯パターンを切り替えて出力する切替回路とを具備することを特徴とする。
【０００７】
また、請求項２に記載の発明は、請求項１に記載の映像処理回路において、前記遅延回路は、映像信号の入力を受けて、該映像信号を水平方向に所定の表示ドット蓄積することを特徴とする。
【０００８】
また、請求項３に記載の発明は、請求項１に記載の映像処理回路において、前記遅延回路は、映像信号の入力を受けて、該映像信号を水平方向に１表示ドット蓄積することを特徴とする。
【０００９】
また、請求項４に記載の発明は、請求項１に記載の映像処理回路において、前記遅延回路は、映像信号の入力を受けて、該映像信号を所定のライン蓄積することを特徴とする。
【００１０】
また、請求項５に記載の発明は、請求項１に記載の映像処理回路において、前記遅延回路は、映像信号の入力を受けて、該映像信号を所定の水平ライン蓄積することを特徴とする。
【００１１】
また、請求項６に記載の発明は、請求項１に記載の映像処理回路において、前記遅延回路は、映像信号の入力を受けて、該映像信号を１水平ライン蓄積することを特徴とする。
【００１２】
また、請求項７に記載の発明は、請求項１に記載の映像処理回路において、前記遅延回路は、映像信号の入力を受けて、該映像信号を水平方向に３表示ドット、垂直方向に３水平ライン蓄積することを特徴とする。
【００１３】
また、請求項８に記載の発明は、請求項１から請求項７のいずれかの項に記載の映像処理回路において、前記切替回路は、前記映像信号の入力を受けて、該映像信号を蓄積する遅延回路と、前記映像信号の入力を受けて、該映像信号を発光スキームの連続する諧調に階調変換し、該変換後の映像信号を多階調化する多諧調化処理回路とを具備し、該遅延回路と、該多諧調化処理回路とを切り替えて、前記映像信号を出力することを特徴とする。
【００１４】
また、請求項９に記載の発明は、映像信号の入力を受けて、該映像信号を所定の表示ドット蓄積する遅延処理部と、該映像信号と、該遅延処理部の出力信号との入力を受けて、該映像信号と、該遅延処理部の出力信号とを、それぞれ信号の表示階調の大きさに基づいて、複数のブロックに分割するブロック分割処理部と、該分割処理部が出力する該映像信号のブロック値と、該分割処理部が出力する該遅延処理部の出力信号のブロック値とを比較する判断処理部と、該判断処理部の比較結果に基づいて、前記映像信号の点灯パターンを切り替えて出力する切替処理部と、該切替処理部の出力する映像信号に基づいて、映像を表示する表示部とを具備することを特徴とする。
【００１５】
また、請求項１０に記載の発明は、映像信号の入力を受けて、遅延回路が、該映像信号を所定の表示ドット蓄積し、該映像信号と、該遅延回路の出力信号との入力を受けて、分割回路が、該映像信号と、該遅延回路の出力信号とを、それぞれ信号の表示階調の大きさに基づいて、複数のブロックに分割し、該分割回路が出力する該映像信号のブロック値と、該分割回路が出力する該遅延回路の出力信号のブロック値とを判断回路が比較し、該判断回路の比較結果に基づいて、前記映像信号の点灯パターンを切替回路が切り替えて出力することを特徴とする。
【００１６】
また、請求項１１に記載の発明は、遅延処理部が、映像信号の入力を受けて、該映像信号を所定の表示ドット蓄積し、分割処理部が、該映像信号と、該遅延処理部の出力信号との入力を受けて、該映像信号と、該遅延処理部の出力信号とを、それぞれ信号の表示階調の大きさに基づいて、複数のブロックに分割し、判断処理部が、該分割処理部が出力する該映像信号のブロック値と、該分割処理部が出力する該遅延処理部の出力信号のブロック値とを比較し、切替処理部が、該判断処理部の比較結果に基づいて、前記映像信号の点灯パターンを切り替え、表示部が、該切替処理部の出力する映像信号に基づいて、映像を表示することを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を参照して、本発明の映像処理回路の一実施形態について説明する。図１は、本実施形態の映像処理回路の構成を示す構成図である。
本実施形態の映像処理回路は、遅延回路１と、ブロック分割回路２と、判断回路３と、切替回路４とから構成される。
遅延回路１は、映像信号の入力を受けて、映像信号を所定の表示ドット蓄積し、それぞれの蓄積ドットをブロック分割回路２に出力する。
ここで、遅延回路１に入力される映像信号は、例えば、ＲＧＢ（レッド／グリーン／ブルーの３原色利用）方式のデジタルデータである。
遅延回路１は、具体的には、図２に示すように、１ライン遅延回路１０−１、２と、１ドット遅延回路１１−１〜３と、１ドット遅延回路１２−１〜３と空構成される。
【００１８】
１ライン遅延回路１０−１、２は、映像信号を所定の水平ライン、例えば、１水平ライン分だけ蓄積する。すなわち、１ライン遅延回路１０−２は、遅延のない映像信号の入力を受けて、１水平ライン分だけ映像信号を蓄積して、これをブロック分割回路２と、１ライン遅延回路１０−１と、１ドット遅延回路１１−２とに出力する。
また、１ライン遅延回路１０−１は、１ライン遅延回路１０−２より映像信号に対して１ライン分遅延している映像信号の入力を受けて、さらに、１水平ライン分だけ映像信号を蓄積して、これをブロック分割回路２と、１ドット遅延回路１１−１とに出力する。
【００１９】
１ドット遅延回路１１−１〜３及び１ドット遅延回路１２−１〜３は、映像信号を水平方向に所定の表示ドット、例えば、水平方向に１表示ドット蓄積する。すなわち、１ドット遅延回路１１−１は、１ライン遅延回路１０−１より映像信号に対して２ライン分遅延している映像信号の入力を受けて、１水平ドット分だけ映像信号を蓄積して、これをブロック分割回路２と、１ドット遅延回路１２−１とに出力する。
また、１ドット遅延回路１２−１は、１ドット遅延回路１１−１より映像信号に対して２ライン分と、水平方向に１表示ドット分だけ遅延している映像信号の入力を受けて、１水平ドット分だけ映像信号を蓄積して、これをブロック分割回路２に出力する。
【００２０】
また、１ドット遅延回路１１−２は、１ライン遅延回路１０−２より映像信号に対して１ライン分遅延している映像信号の入力を受けて、１水平ドット分だけ映像信号を蓄積して、これをブロック分割回路２と、１ドット遅延回路１２−２と、切替回路４（具体的には、遅延回路２０と、多階調化処理回路２１）に出力する。
また、１ドット遅延回路１２−２は、１ドット遅延回路１１−２より映像信号に対して１ライン分と、水平方向に１表示ドット分だけ遅延している映像信号の入力を受けて、１水平ドット分だけ映像信号を蓄積して、これをブロック分割回路２に出力する。
【００２１】
また、１ドット遅延回路１１−３は、遅延のない映像信号の入力を受けて、１水平ドット分だけ映像信号を蓄積して、これをブロック分割回路２と、１ドット遅延回路１２−３とに出力する。
また、１ドット遅延回路１２−３は、１ドット遅延回路１１−３より映像信号に対して水平方向に１表示ドット分だけ遅延している映像信号の入力を受けて、１水平ドット分だけ映像信号を蓄積して、これをブロック分割回路２に出力する。
すなわち、本実施形態において、遅延回路１は、時系列的に連続する映像信号を水平方向に３表示ドット、垂直方向に３水平ライン蓄積する。
【００２２】
ブロック分割回路２は、遅延のない映像信号と、１ドット遅延回路１２−１〜３及び１ドット遅延回路１１−１〜３の出力信号と、１ライン遅延回路１０−１、２の出力信号の入力を受けて、これらの映像信号と、遅延回路の出力信号とを、それぞれ信号の表示階調の大きさに基づいて、複数のブロックに分割する。
ここで、図２に示す入力信号の番号１〜９は、図３に示す、実際の表示部の表示画面を想定した９つの表示ドット枠（１：左上、２：上、３：右上、４：左、５：中央、６：右、７：左下、８：下、９：右下）の番号１〜９と対応する。
【００２３】
つまり、１ドット遅延回路１２−１からの入力信号１は、図３の３×３行列の左上の表示ドット１（＝画素１）において、表示される。また、１ドット遅延回路１１−１からの入力信号２は、図３の３×３行列の上の表示ドット２（＝画素２）において、表示される。また、１ライン遅延回路１０−１からの入力信号３は、図３の３×３行列の右上の表示ドット３（＝画素３）において、表示される。
また、１ドット遅延回路１２−２からの入力信号４は、図３の３×３行列の左の表示ドット４（＝画素４）において、表示される。また、１ドット遅延回路１１−２からの入力信号５は、図３の３×３行列の中央の表示ドット５（＝画素５）において、表示される。また、１ライン遅延回路１０−２からの入力信号６は、図３の３×３行列の右の表示ドット６（＝画素６）において、表示される。
また、１ドット遅延回路１２−３からの入力信号７は、図３の３×３行列の左下の表示ドット７（＝画素７）において、表示される。また、１ドット遅延回路１１−３からの入力信号８は、図３の３×３行列の下の表示ドット８（＝画素８）において、表示される。また、映像信号出力（図示せず）からの入力信号９は、図３の３×３行列の右下の表示ドット９（＝画素９）において、表示される。
【００２４】
そして、ブロック分割回路２は、入力信号１〜９の各画素の表示階調の大きさ（階調度０〜２５５）に基づいて、図４に示すように複数のブロック（ブロック１〜８）に分割する。図４は、２５６階調表示のときに、実際に表示される階調と、点灯するサブフィールドの組み合わせを示す点灯パターンとの関係を示したものである。この図４においては、サブフィールドの番号が大きいほど、階調度が高くなるように設定されている。
すなわち、ブロック分割回路２は、まず１表示ドット単位（表示画面単位）に、各画素毎の階調度に対応して、点灯パターンを図５に示すように変換し、さらに、この変換された点灯パターンを、所定の規則に基づき、図４に示すように複数のブロックに分類し、各点灯パターン毎に、この点灯パターンが分類されて属するブロックのブロック番号を出力し、このブロック番号を各画素に対応させて判断回路３に出力する。
このため、ブロック分割回路２には、上記所定の規則に基づき、図４に示すように、点灯パターンが複数のブロックに分類されている。
【００２５】
例えば、図４の例においては、２５６階調を示す点灯パターンにおいて、階調度の高いサブフィールドの変化点を、各ブロックの区分として用いている。
すなわち、図４においては、階調度を表現する点灯パターンで、点灯状態となっている各サブフィールドにおいて、最も点灯期間の長いサブフィールド（階調度が高いサブフィールド）により、各点灯パターンを分類するブロック構成が設定されている。
このため、図４の各点灯パターンにおいて、ブロック０は、サブフィールド番号１までが点灯する階調度０，１から構成されている。
ブロック１は、最も高い階調度のサブフィールドとして、サブフィールド番号２が点灯しているもの（階調度２，３）である。
ブロック２は、最も高い階調度のサブフィールドとして、サブフィールド番号３が点灯しているもの（階調度４から７まで）である。
ブロック３は、最も高い階調度のサブフィールドとして、サブフィールド番号４が点灯しているもの（階調度８から１５まで）である。
ブロック４は、最も高い階調度のサブフィールドとして、サブフィールド番号５が点灯しているもの（階調度１６から３１まで）である。
ブロック５は、最も高い階調度のサブフィールドとして、サブフィールド番号６が点灯しているもの（階調度３２から６３まで）である。
ブロック６は、最も高い階調度のサブフィールドとして、サブフィールド番号７が点灯しているもの（階調度６４から１２７まで）である。
ブロック７は、最も高い階調度のサブフィールドとして、サブフィールド番号８が点灯しているもの（階調度１２８から２５５まで）である。
【００２６】
なお、上記図４の分類は一例であり、各ブロックの区切りをいずれの点灯パターンとするか、各々のブロックに含む点灯パターンの範囲をどの程度とするか，及び点灯パターンを分類するブロックの数（分類数）をいくつとするかは、疑似輪郭の抑制処理の度合い及び解像度／階調度などの条件によって任意に決定される。
【００２７】
判断回路３は、ブロック分割回路２が出力する映像信号のブロック値と、ブロック分割回路２の遅延回路の出力信号のブロック値とを比較し、比較結果を切替回路４に出力する。
具体的には、判断回路３は、画素５の映像信号のブロック値を、隣接する画素、つまり、画素１〜４および画素６〜９のブロック値（＝点灯パターン、ブロック番号）のうちのいずれか一つ、または、複数と比較し、互いに異なる場合、動き有りと判定する。
あるいは、判断回路３は、画素５の映像信号のブロック値を、隣接する画素、つまり、画素１〜４および画素６〜９のブロック値と比較し、どれか一つの画素とでもブロック値が異なる場合、動き有りと判定する。
そして、ここで、動きありと判定される画素は、擬似輪郭の発生する画素である。ここで、動きと呼ぶのは、従来のように、１フィールド前の信号と比較しているわけではない。したがって、正確には「動き」ではないが、本実施形態においては、便宜上、このように表記するものとする。
【００２８】
切替回路４は、判断回路の比較結果に基づいて、映像信号の点灯パターンを切り替えて出力する。
また、切替回路４は、具体的には、図２に示すように、遅延回路２０と、多階調化処理回路２１と、切替回路２２とから構成される。
遅延回路２０は、多階調化処理回路２１が多諧調化処理に要するのと同じ時間だけ、１ドット遅延回路１１−２から入力される映像信号を蓄積し、多階調化処理回路２１と同じタイミングで、切替回路２２に対して出力する。
多階調化処理回路２１は、１ドット遅延回路１１−２から入力される映像信号を発光スキームの連続する諧調に階調変換し、変換後の映像信号を多階調化し、遅延回路２０と同じタイミングで、切替回路２２に対して出力する。
【００２９】
すなわち、多階調化処理回路２１は、中心画素５の映像信号（２５６階調）を、階調度に基づいて、図６に示す発光スキームが連続する階調（９階調）に変換する。また、隣接する画素においても、同様に、中心画素５の映像信号と同一の階調度で、発光スキームが連続する階調に変換する。そして、例えば、階調変換した３×３行列について、誤差拡散等の多諧調化処理をし、もとの映像信号の階調（本実施形態においては、２５６階調）を表示する。
ここで、発光スキームが連続する階調とは、図５に示す、表示階調０、１、３、７、１５、３１、６３、１２７、２５５のように、連続するサブフィールド番号（なし、１、１〜２、１〜３、１〜４、１〜５、１〜６、１〜７、１〜８）がすべて点灯しているもののみからなる階調である。
【００３０】
切替回路２２は、判断回路３の出力信号、遅延回路２０及び多諧調化処理回路２１の出力信号の入力を受けて、判断回路３の出力信号に基づいて、遅延回路２０と、多諧調化処理回路２１とを切り替えて、映像信号を出力する。
すなわち、切替回路２２は、判断回路３が動き有りと判定した場合、多諧調化処理回路２１を選択し、多諧調化処理回路２１から入力される映像信号を出力する。一方、判断回路３が動き無しと判定した場合、切替回路２２は、遅延回路２０を選択し、遅延回路２０から入力される映像信号を出力する。
【００３１】
次に、図面を参照して、本実施形態の画像処理回路の動作について説明する。
今、映像信号が、遅延回路１に入力されると、遅延回路１は、時系列的に連続する映像信号を水平方向に３表示ドット、垂直方向に３水平ライン蓄積し、信号１〜９それぞれをブロック回路２に対して出力する。
ブロック分割回路２は、入力信号１〜９の入力を受けて、各画素１〜９について、それぞれブロック１〜８に分割する。今、入力信号４〜６が、例えば、２５６階調で、１４、１５、１６であった場合、ブロック分割回路２は、図４に示すように、画素４、５をブロック４に分割し、画素６をブロック５に分割する。したがって、画素４、５のブロック値は４、画素６のブロック値は６となる。
判断回路３は、画素１〜９の各画素のブロック値（１〜８）の入力をそれぞれ受けて、画素５の映像信号のブロック値を、画素１〜４および画素６〜９のブロック値と比較し、どれか一つの画素とでもブロック値が異なる場合には動き有りと判定する。入力信号４〜６が、２５６階調で、１４、１５、１６であった場合、画素５のブロック値は、画素４のブロック値とは一致するが、画素６のブロック値とは一致しない。このため、判断回路３は、動き有りと判定し、切替回路４（具体的には、切替回路２２）に対して、動き有りの判定結果を示す信号を出力する。
【００３２】
一方、切替回路４は、遅延回路２０及び多階調回路２１において、ブロック分割回路２の１ドット遅延回路１１−２が出力する遅延信号（＝信号５）の入力を受けるとともに、切替回路２２において、動き有り、又は動き無しの判定結果を示す信号の入力を受ける。
このとき、遅延回路２０は、上述したように、多階調化処理回路２１が多諧調化処理に要するのと同じ時間だけ、１ドット遅延回路１１−２から入力される映像信号を蓄積し、多階調化処理回路２１と同じタイミングで、切替回路２２に対して出力する。
また、多階調回路２１は、１ドット遅延回路１１−２から入力される映像信号を発光スキームの連続する諧調に階調変換し、変換後の映像信号を多階調化し、遅延回路２０と同じタイミングで、切替回路２２に対して出力する。
すなわち、多階調化処理回路２１は、まず中心画素５の映像信号を、階調度に基づいて、図６に示す発光スキームが連続する階調に変換する。また、多階調化処理回路２１は、隣接する画素においても、同様に、中心画素５と同一の階調度に基づいて、発光スキームが連続する階調に変換する。そして、階調変換した３×３行列について、誤差拡散等の多諧調化処理により、もとの映像信号の階調を表示する。
【００３３】
切替回路２２は、判断回路３の出力信号、遅延回路２０及び多諧調化処理回路２１の出力信号の入力を受けて、判断回路３の出力信号に基づいて、遅延回路２０と、多諧調化処理回路２１とを切り替えて、映像信号を出力する。
すなわち、切替回路２２は、判断回路３が動き有りと判定した場合、多諧調化処理回路２１を選択し、多諧調化処理回路２１から入力される映像信号を表示装部５へ出力する。一方、判断回路３が動き無しと判定した場合、切替回路２２は、遅延回路２０を選択し、遅延回路２０から入力される映像信号を表示装部５へ出力する。
表示部５は、切替回路４の出力する映像信号に基づいて、映像を表示する。
【００３４】
以上説明したように、本実施形態の画像処理回路によれば、実際の動きではなく、動いた場合に擬似輪郭が発生する画素を事前に検知し、その画素に対して、発光スキームの連続する階調で表示を行うので、擬似輪郭を低減することができる効果が得られる。また、フィールドメモリを用いずに、フィールド内の処理だけで、フィールドメモリを用いた場合と同等の効果を得る事ができる。
【００３５】
上述の映像表示装置は内部に、コンピュータシステムを有している。そして、上述した映像表示処理に関する一連の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。
すなわち、映像表示装置における、各処理手段、処理部は、ＣＰＵ等の中央演算処理装置がＲＯＭやＲＡＭ等の主記憶装置に上記プログラムを読み出して、情報の加工・演算処理を実行することにより、実現されるものである。
ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしても良い。
【００３６】
【発明の効果】
以上説明したように、本発明は、映像信号の入力を受けて、遅延回路が、映像信号を所定の表示ドット蓄積し、映像信号と、遅延回路の出力信号との入力を受けて、分割回路が、映像信号と、遅延回路の出力信号とを、それぞれ信号の表示階調の大きさに基づいて、複数のブロックに分割し、分割回路が出力する映像信号のブロック値と、分割回路が出力する遅延回路の出力信号のブロック値とを判断回路が比較し、判断回路の比較結果に基づいて、映像信号の点灯パターンを切替回路が切り替えて出力するので、フィールドメモリを用いた動き検出処理を用いずとも、擬似輪郭の発生をフィールド内処理だけで未然に防ぐ事ができる効果を得ることができる。
【図面の簡単な説明】
【図１】本実施形態の映像処理回路及び表示装置の構成を示す構成図である。
【図２】本実施形態の映像処理回路及び表示装置の詳細な構成を示す構成図である。
【図３】３×３の表示ドット枠を示す説明図である。
【図４】２５６階調表示のときに、実際に表示される階調と、点灯するサブフィールドの組み合わせを示す点灯パターンとの関係を示す説明図である。
【図５】各画素毎の階調度に対応する点灯パターンのテーブル構成を示す説明図である。
【図６】発光スキームが連続する階調の点灯パターンを示す説明図である。
【図７】８サブフィールドで、２５６階調を表示する時のサブフィールドシーケンスである。
【図８】従来の擬似輪郭の発生防止のための動き検出回路の構成を示す構成図である。
【符号の説明】
１…遅延回路
２…ブロック分割回路
３…判断回路
４…切替回路
５…表示部
１０−１、２…１ライン遅延回路
１１−１〜３、１２−１〜３…１ドット遅延回路
２０…遅延回路
２１…多階調化処理回路
２２…切替回路
Claims (11)
- 映像信号の入力を受けて、該映像信号を所定の表示ドット蓄積する遅延回路と、
該映像信号と、該遅延回路の出力信号との入力を受けて、該映像信号と、該遅延回路の出力信号とを、それぞれ信号の表示階調の大きさに基づいて、複数のブロックに分割するブロック分割回路と、
該分割回路が出力する該映像信号のブロック値と、該分割回路が出力する該遅延回路の出力信号のブロック値とを比較する判断回路と、
該判断回路の比較結果に基づいて、前記映像信号の点灯パターンを切り替えて出力する切替回路と
を具備することを特徴とする映像処理回路。 - 前記遅延回路は、映像信号の入力を受けて、該映像信号を水平方向に所定の表示ドット蓄積する
ことを特徴とする請求項１に記載の映像処理回路。 - 前記遅延回路は、映像信号の入力を受けて、該映像信号を水平方向に１表示ドット蓄積する
ことを特徴とする請求項１に記載の映像処理回路。 - 前記遅延回路は、映像信号の入力を受けて、該映像信号を所定のライン蓄積する
ことを特徴とする請求項１に記載の映像処理回路。 - 前記遅延回路は、映像信号の入力を受けて、該映像信号を所定の水平ライン蓄積する
ことを特徴とする請求項１に記載の映像処理回路。 - 前記遅延回路は、映像信号の入力を受けて、該映像信号を１水平ライン蓄積する
ことを特徴とする請求項１に記載の映像処理回路。 - 前記遅延回路は、映像信号の入力を受けて、該映像信号を水平方向に３表示ドット、垂直方向に３水平ライン蓄積する
ことを特徴とする請求項１に記載の映像処理回路。 - 前記切替回路は、
前記映像信号の入力を受けて、該映像信号を蓄積する遅延回路と、
前記映像信号の入力を受けて、該映像信号を発光スキームの連続する諧調に階調変換し、該変換後の映像信号を多階調化する多諧調化処理回路と
を具備し、
該遅延回路と、該多諧調化処理回路とを切り替えて、前記映像信号を出力することを特徴とする請求項１から請求項７のいずれかの項に記載の映像処理回路。 - 映像信号の入力を受けて、該映像信号を所定の表示ドット蓄積する遅延処理部と、
該映像信号と、該遅延処理部の出力信号との入力を受けて、該映像信号と、該遅延処理部の出力信号とを、それぞれ信号の表示階調の大きさに基づいて、複数のブロックに分割するブロック分割処理部と、
該分割処理部が出力する該映像信号のブロック値と、該分割処理部が出力する該遅延処理部の出力信号のブロック値とを比較する判断処理部と、
該判断処理部の比較結果に基づいて、前記映像信号の点灯パターンを切り替えて出力する切替処理部と、
該切替処理部の出力する映像信号に基づいて、映像を表示する表示部と
を具備することを特徴とする映像表示装置。 - 映像信号の入力を受けて、遅延回路が、該映像信号を所定の表示ドット蓄積し、
該映像信号と、該遅延回路の出力信号との入力を受けて、分割回路が、該映像信号と、該遅延回路の出力信号とを、それぞれ信号の表示階調の大きさに基づいて、複数のブロックに分割し、
該分割回路が出力する該映像信号のブロック値と、該分割回路が出力する該遅延回路の出力信号のブロック値とを判断回路が比較し、
該判断回路の比較結果に基づいて、前記映像信号の点灯パターンを切替回路が切り替えて出力する
ことを特徴とする映像処理方法。 - 遅延処理部が、映像信号の入力を受けて、該映像信号を所定の表示ドット蓄積し、
分割処理部が、該映像信号と、該遅延処理部の出力信号との入力を受けて、該映像信号と、該遅延処理部の出力信号とを、それぞれ信号の表示階調の大きさに基づいて、複数のブロックに分割し、
判断処理部が、該分割処理部が出力する該映像信号のブロック値と、該分割処理部が出力する該遅延処理部の出力信号のブロック値とを比較し、
切替処理部が、該判断処理部の比較結果に基づいて、前記映像信号の点灯パターンを切り替え、
表示部が、該切替処理部の出力する映像信号に基づいて、映像を表示する
ことを特徴とする映像表示方法。
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