JP2004241546A - 電子部品実装用フィルムキャリアテープ及びその製造方法 - Google Patents
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Abstract
【解決手段】絶縁層11と、絶縁層11の表面に設けられた導電層12からなる配線パターン13とを有し、配線パターン13上に実装される電子部品100に一端が接続される導電性ワイヤ102の他端が配線パターン13にボンディング接続される電子部品実装用フィルムキャリアテープ10において、導電層12が常温又は180℃で9%以上の伸び率を有する銅箔からなり、且つ導電性ワイヤ102の他端をボンディング接続する部分の配線パターン13上に、厚さが0.4μm以上のニッケルメッキ層19を設けることにより、配線パターン13の断線を防止できると共に半導体チップ実装ラインの信頼性を向上できる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、ICあるいはLSI等の電子部品を実装するために用いる電子部品実装用フィルムキャリアテープ及びその製造方法に関する。
【0002】
【従来技術】
エレクトロニクス産業の発達に伴い、IC(集積回路)、LSI(大規模集積回路)等の電子部品を実装するプリント配線基板の需要が急激に増加しているが、電子機器の小型化、軽量化、高機能化が要望されている。
【0003】
このような特性を実現するための電子部品の実装方法として、半導体実装パッケージにマトリックス状に配列した微小な半田ボールを形成し、これらの半田ボールを外部配線基板と接続するBGA(Ball Grid Array)方式が普及しつつあり、このBGA方式によるパッケージ材料の中でもフィルムキャリアテープを利用したものも増加しつつある。
【0004】
また、半導体実装パッケージ自体のサイズを半導体チップのサイズにまで縮小したCSP(Chip Size Package)が採用されつつあり、このCSPにも、フィルムキャリアテープのパッケージ自体のサイズをIC(半導体チップ)のサイズまで縮小し、その接続方法がBGA方式と同じであるCSPフィルムキャリアテープが用いられるようになっている。
【0005】
また、電子部品実装用フィルムキャリアテープは、近年のプリンタやカラー液晶ディスプレーなどの普及に伴いファインピッチ化(高密度化)が急速に進行している。
【0006】
ところで、このような電子部品実装用フィルムキャリアテープは、ポリイミドからなる絶縁層に、例えば、半田ボール接続用穴や搬送用のスプロケットホール等を形成した後に、絶縁層の一方面に設けられた銅箔をパターニングすることにより配線パターンを形成し、その後、必要に応じて配線パターン上に所定形状のソルダーレジスト層を形成し、さらに、このソルダーレジスト層で覆われていない配線パターン上にメッキ層を形成することで製造される。
【0007】
このようにして製造された電子部品実装用フィルムキャリアテープには、例えば、ソルダーレジスト層上に半導体チップ等の電子部品が実装され、電子部品と配線パターンとが導電性ワイヤを介してボンディング接続される。その後、半導体チップを導電性ワイヤと共にモールド樹脂で封止し、パッケージを形成する。
【0008】
なお、このように、電子部品を実装する際には、導電性ワイヤをソルダーレジスト層で覆われていない部分にボンディング接合するのが一般的である。このようにボンディング接合する方法としては、例えば、接合部分に超音波及び熱を加えながら圧着する、いわゆる超音波併用圧着法を用いてボンディング接合する方法が知られている(例えば、特許文献1及び2参照)。
【0009】
【特許文献1】
特開平10−303254号公報(特許請求の範囲、段落[0028])
【特許文献2】
特開2002−26084号公報(段落[0041])
【0010】
【発明が解決しようとする課題】
しかしながら、従来の電子部品実装用フィルムキャリアテープでは、半導体チップを実装すると共にその半導体チップ全体をモールド樹脂により封止してパッケージを形成する際に加熱処理を伴うため、例えば、接着剤やモールド樹脂中に巻き込まれた気泡の膨張や、電子部品実装用フィルムキャリアテープを構成する各層の間に材料の違いによる熱膨張係数差等が原因となって、パッケージ内部に歪(応力)が発生し、この応力が大きくなると配線パターンが断線してしまうという問題がある。
【0011】
また、上述した配線パターンの断線は、近年のファインピッチ化に伴って増大している。
【0012】
本発明は、このような事情に鑑み、半導体チップ実装中又は実装後に内部応力に起因して発生する配線パターンの断線を防止できる電子部品実装用フィルムキャリアテープ及びその製造方法を提供することを課題とする。
【0013】
【発明が解決するための手段】
上記課題を解決する本発明の第1の態様は、絶縁層と、当該絶縁層の表面に設けられた導電層からなる配線パターンとを有し、前記配線パターン上に実装される電子部品に一端が接続される導電性ワイヤの他端が当該配線パターンにボンディング接合される電子部品実装用フィルムキャリアテープにおいて、前記導電層が常温及び180℃で9%以上の伸び率を有する銅箔からなり、且つ前記導電性ワイヤの他端をボンディング接合する部分の前記配線パターン上には、厚さが0.4μm以上のニッケルメッキ層が設けられていることを特徴とする電子部品実装用フィルムキャリアテープにある。
【0014】
かかる第1の態様では、半導体チップ実装において、熱的あるいは機械的にパッケージ内部に発生する応力(歪)が配線パターンの伸び性によって吸収され、配線パターンの断線が防止される。そして、ニッケルメッキ層の厚さを0.4μm以上とすることで、配線パターンの伸び性に伴うボンディング部分の硬度の低下が実質的に抑えられ、ワイヤボンディングに必要な硬度を確保することができる。
【0015】
本発明の第2の態様は、第1の態様において、前記ニッケルメッキ層上には、金メッキ層が設けられていることを特徴とする電子部品実装用フィルムキャリアテープにある。
【0016】
かかる第2の態様では、ニッケルメッキ層上に金メッキ層を設けることで、導電性ワイヤとの所望のボンディング性を確保することができる。
【0017】
本発明の第3の態様は、第1又は2の態様において、前記導電性ワイヤは、超音波併用熱圧着法によりボンディング接合されることを特徴とする電子部品実装用フィルムキャリアテープにある。
【0018】
かかる第3の態様では、超音波併用熱圧着に起因したパッケージ内部に発生する応力が配線パターンの伸び性によって吸収され、配線パターンの断線が防止される。
【0019】
本発明の第4の態様は、絶縁層と、当該絶縁層の表面に設けられた導電層からなる配線パターンとを有し、前記配線パターン上に実装される電子部品に一端が接続される導電性ワイヤの他端が当該配線パターンにボンディング接合される電子部品実装用フィルムキャリアテープの製造方法において、前記絶縁層上に常温及び180℃で9%以上の伸び率を有する銅箔からなる導電層を形成する工程と、前記導電層に前記配線パターンを形成する工程と、前記導電性ワイヤの他端がボンディング接合される前記配線パターン上に厚さが0.4μm以上のニッケルメッキ層を形成する工程とを具備することを特徴とする電子部品実装用フィルムキャリアテープの製造方法にある。
【0020】
かかる第4の態様では、半導体チップ実装ラインにおいて、熱的あるいは機械的にパッケージ内部に発生する応力(歪)が配線パターンの伸び性によって吸収され、配線パターンの断線が防止される。そして、ニッケルメッキ層の厚さを0.4μm以上とすることで、配線パターンの伸び性に伴うボンディング部分の硬度の低下が実質的に抑えられ、ワイヤボンディングに必要な硬度を確保することができる。
【0021】
本発明の第5の態様は、第4の態様において、前記ニッケルメッキ層を形成する工程の後に、当該ニッケルメッキ層上に金メッキ層を形成する工程をさらに具備することを特徴とする電子部品実装用フィルムキャリアテープの製造方法にある。
【0022】
かかる第5の態様では、ニッケルメッキ層上に金メッキ層を設けることで、導電性ワイヤとの所望のボンディング性を確保することができる。
【0023】
【発明の実施の形態】
図1は、本発明の一実施形態に係る電子部品実装用フィルムキャリアテープを示す概略図であって、(a)は平面図であり、(b)は断面図であり、(c)は半導体実装パッケージ形成後の断面図である。
【0024】
本発明の電子部品実装用フィルムキャリアテープは、導電層からなる配線パターン上に半導体チップ等の電子部品を実装する半導体チップ実装ラインに供給され、実装される電子部品に一端が接続された導電性ワイヤの他端が配線パターンの端子部分にボンディング接合されるものである。
【0025】
このような電子部品実装用フィルムキャリアテープとしては、本実施形態では、図1に示すように、BGAタイプのフィルムキャリアテープであり、テープ状の電子部品実装用フィルムキャリアテープ10には、電子部品等が実装される領域が複数個連続的に設けられている。
【0026】
そして、このような電子部品実装用フィルムキャリアテープ10は、絶縁層11と、導電層12をパターニングすることで形成された配線パターン13と、この配線パターン13の幅方向両側に設けられたスプロケットホール14と、配線パターン13が形成される領域に複数設けられたスルーホール15とを具備する。このスプロケットホール14は、電子部品実装用フィルムキャリアテープ10の製造時や電子部品実装時の位置決め搬送用として用いられる。
【0027】
ここで、絶縁層11の材料としては、例えば、ポリイミドの他、ポリエステル、ポリアミド、ポリエーテルサルホン、液晶ポリマー等を用いることができるが、特に、ピロメリット酸2無水物と芳香族ジアミンとから合成される全芳香族ポリイミド(例えば、商品名:カプトン;東レ・デュポン(株)製)、ビフェニル骨格を有する全芳香族ポリイミド(例えば、商品名:ユーピレックス;宇部興産(株)製)を用いるのが好ましい。このような絶縁層11の厚さは、一般的には、12.5〜75μmであり、好ましくは、25〜75μmである。
【0028】
一方、このような絶縁層11上に導電層12をパターニングすることで形成された配線パターン13は、本発明では、常温及び180℃での伸び率(Elongation)が9%以上である。すなわち、導電層12として、常温及び180℃での伸び率が9%以上のものを用いて、配線パターン13を形成した。このような導電層12としては、例えば、銅箔が好ましい。銅箔としては、電解銅箔、圧延銅箔など何れも使用することができる。このような導電層12の厚さは、一般的には、1〜70μmであり、好ましくは、5〜35μmである。例えば、本実施形態では、導電層12として厚さが18μmの銅箔(商品名:SuperHTE;三井金属鉱業(株)製)を用いた。また、本実施形態で用いる導電層12の伸び率は、常温で10%、180℃で25%、180℃加熱後さらに1時間経過時で17%とした。
【0029】
このように、本実施形態では、所定の伸び率を有する導電層12を用い、この導電層12をパターニングして配線パターン13を形成することで、配線パターン13に伸び性を付与することができ、詳しくは後述するが、半導体チップ実装時又は実装後において、配線パターン13の断線を防止できる。
【0030】
また、このような導電層12からなる配線パターン13上には、スクリーン印刷技術により必要な領域のみにソルダーレジスト材料塗布溶液が塗布され、その後、加熱硬化することでソルダーレジスト層16が形成される。なお、ソルダーレジスト層16の形成方法としてスクリーン印刷技術を用いたが、これに限定されず、フォトリソグラフィー法を用いてもよい。この場合には、ソルダーレジスト材料塗布溶液の代わりに、例えば、ネガ型又はポジ型のフォトソルダーレジスト材料塗布溶液が用いられる。このようなフォトソルダーレジスト材料としては、一般的なフォトソルダーレジストの性質と、配線パターン13を保護する性質とを備えたものであればよい。例えば、アクリレート系樹脂、特に、エポキシアクリレート樹脂などの感光性樹脂に光重合開始剤等を添加したものである。エポキシアクリレート樹脂としては、ビスフェノールA型エポキシアクリレート樹脂、ノボラック型エポキシアクリレート樹脂、ビスフェノールA型エポキシメタアクリレート樹脂、ノボラック型エポキシメタアクリレート樹脂等を挙げることができる。また、本実施形態では、各配線パターン13上にソルダーレジスト層16を設けるようにしたが、これに限定されず、ソルダーレジスト層は、実装方式等により必要に応じて設ければよい。
【0031】
このようなソルダーレジスト層16に覆われていない配線パターン13は、デバイス側接続端子17となる。さらに、スルーホール15を設けた位置に対応する配線パターン13、すなわち、半導体チップが実装されるデバイス側とは反対側の外部接続端子18は、図1(c)に示すように、半田ボール30を介して外部と接続される。
【0032】
また、これらデバイス側接続端子17及び外部接続端子18上には、例えば、電気メッキによって厚さが0.4μm以上のニッケルメッキ層19が形成され、このニッケルメッキ層19上に金メッキ層20が形成されている。そして、図1(c)に示すように、ソルダーレジスト層16上に電子部品100が接着剤101を用いてダイボンディングされ、半導体チップ実装装置(図示なし)により、金ワイヤ等の導電性ワイヤ102の一端が電子部品100に接合されると共に、その導電性ワイヤ102の他端がデバイス側接続端子17にボンディング接合される。
【0033】
ここで、本発明では、導電性ワイヤ102とデバイス側接続端子17とのワイヤボンディングに関してはニッケルメッキ層19の厚さと硬度が重要である。ニッケルメッキ層19の厚さは、0.4μm以上であり、0.4〜4.0μmの範囲内であることが好ましく、さらに好ましい範囲としては、1.0〜4.0μmであるが、勿論このような範囲に限定されず、例えば、超音波併用熱圧着時の条件、すなわち、ステージ温度、加熱時間、押圧力及び超音波出力値等により適宜調整すればよい。このように、本発明では、デバイス側接続端子17上に形成するニッケルメッキ層19の厚さを0.4μm以上とすることで、導電性ワイヤ102をボンディング接合する部分の表面硬度が実質的に高められ、ボンディング強度を十分に確保することができる。すなわち、ニッケルメッキ層19は、ボンディング部分を所望の硬度とするための下地層としての役割がある。ニッケルメッキ層19の硬度は、その厚さにより異なるが、例えば、ビッカース硬度150Hv以上であることが好ましい。
【0034】
このようなニッケルメッキ層19上に形成される金メッキ層20の厚さは、特に限定されないが、例えば、0.02〜3μmであり、好ましくは、0.02〜1.5μmである。例えば、本実施形態では、0.65μmとした。このように、デバイス側接続端子17及び外部接続端子18に対応するニッケルメッキ層19上に金メッキ層20を設けることで、金ワイヤ等の導電性ワイヤ102との所望のボンディング性を確保することができ、半田ボール30との所望の接合強度を確保することができる。なお、このような金メッキ層20を厚く形成すれば、更に良好なボンディング性及び接合強度を得ることができる。
【0035】
そして、このような構成の電子部品実装用フィルムキャリアテープ10は、半導体チップ実装ラインにおいて、半導体等の電子部品100が配線パターン13、すなわち、ソルダーレジスト層16上に実装される。実際には、例えば、半導体チップ20〜30個分に相当する大きさで且つ短冊状に切断した電子部品実装用フィルムキャリアテープ10を実装装置に供給して電子部品100の実装が行われる。
【0036】
このような半導体チップ実装では、まず、ニッケルメッキ層19及び金メッキ層20が形成された部分、すなわち、デバイス側接続端子17には、図1(c)に示すように、電子部品100との接続を行うための金ワイヤ等の導電性ワイヤ102を接合する。
【0037】
すなわち、導電性ワイヤ102の一端を電子部品100に接続し、その他端をソルダーレジスト層16で覆われていない配線パターン13の一部であるデバイス側接続端子17の金メッキ層20上にワイヤボンディングにより接合する。例えば、本実施形態では、超音波併用熱圧着法を用いてワイヤボンディングした。このような超音波併用熱圧着法では、導電性ワイヤ102とデバイス側接続端子17とを接合する部分に超音波及び熱を加えながら圧着する。これによって、電子部品100と配線パターン13とが電気的に接続される。
【0038】
次に、図1(c)に示すように、電子部品100を導電性ワイヤ102と共にモールド樹脂110で封止することでパッケージを形成する。
【0039】
すなわち、電子部品100を導電性ワイヤ102と共にモールド樹脂110で封止し、さらに、その全体を加熱処理することによりモールド樹脂110を硬化させてパッケージを形成する。
【0040】
このように、電子部品実装用フィルムキャリアテープ10に電子部品100を実装してパッケージを形成する際には、それぞれ加熱処理を伴うため、例えば、接着剤101やモールド樹脂110の内部に巻き込まれた気泡の膨張、電子部品実装用フィルムキャリアテープ10を構成する各層の材料の違いによる熱膨張係数差等が原因となって、パッケージ内部に歪(応力)が発生する。そして、このようなパッケージ内部に発生する応力が大きくなると、従来の電子部品実装用フィルムキャリアテープでは配線パターンが断線してしまう。
【0041】
しかしながら、本発明では、上述したように、導電層12として常温及び180℃での伸び率が9%以上の銅箔(商品名;Super HTE:三井金属鉱業(株)製)を用い、この導電層12をパターニングして配線パターン13を形成するようにし、パッケージ内部に発生する気泡の膨張や熱膨張係数差等に起因した応力を、その配線パターン13の伸び性によって吸収させるようにした。これにより、配線パターン13の断線を防止することができる。
【0042】
そして、本発明では、このような伸び性を有する導電層12を用いたことに起因するボンディング強度の低下を防止するため、導電性ワイヤ102の他端が接合される部分の配線パターン13上に厚さが0.4μm以上のニッケルメッキ層19を設けるようにした。
【0043】
すなわち、ニッケルメッキ層19の厚さを0.4μm以上と比較的厚く形成することでボンディング部分の表面硬度を実質的に高め、導電性ワイヤ102との所望のボンディング強度を確保するようにした。
【0044】
このように、本発明の電子部品実装用フィルムキャリアテープ10では、所定の伸び率を有する導電層12を用いて配線パターン13を形成することで、半導体チップ実装ラインにおける加熱処理によりパッケージ内部に発生する応力を配線パターン13の延び性によって吸収させるようにし、ニッケルメッキ層19の厚さを0.4μm以上としてボンディング部分の硬度を実質的に高めるようにしたので、配線パターン13の断線を防止できると共に所望のボンディング強度を確保することができる。これにより、半導体チップ実装ラインの信頼性が向上する。
【0045】
また、本発明では、高密度ピッチの配線パターン13を有する電子部品実装用フィルムキャリアテープ10であっても、半導体チップ実装ラインで発生する配線パターン13の断線を確実に防止できる。
【0046】
さらに、配線パターン13上にソルダーレジスト層16が設けられた電子部品実装用フィルムキャリアテープ10では、ソルダーレジスト層16と配線パターン13との間に熱膨張係数差によって応力が発生することも考えられるが、本発明によれば、このような応力も配線パターン13の伸び性により吸収することができるという効果がある。
【0047】
ここで、図2を参照して、上述した電子部品実装用フィルムキャリアテープ10の製造方法の一例を説明する。なお、図2は、本発明の一実施形態に係る電子部品実装用フィルムキャリアテープの製造方法を説明する図である。
【0048】
まず、図2(a)に示すように、絶縁層11としてポリイミドフィルムを用意し、この絶縁層11は、例えば、本実施形態では、パンチング等によって、予め絶縁層11を貫通してスプロケットホール14、スルーホール15を同時に形成し、これを銅箔からなる導電層12に熱圧着して形成した。なお、導電層12はスプロケットホール14を設けた幅方向両側以外の部分にのみ圧着されている。
【0049】
ここで、導電層12としては、本実施形態では、常温での伸び率が10%、180℃の加熱下での伸び率が25%の銅箔(商品名;Super HTE:三井金属鉱業(株)製)を用いた。これにより、後述するプロセスにて、パッケージ内部に発生する内部応力を導電層12の伸び性によって吸収させることができ、電子部品実装用フィルムキャリアテープ10の配線パターン13の断線を防止できるという効果がある。
【0050】
次に、図2(b)に示すように、一般的なフォトリソグラフィー法を用いて、導電層12上の配線パターン13が形成される領域に、例えば、ネガ型フォトレジスト材料塗布溶液を塗布してフォトレジスト材料塗布層21を形成する。勿論、ポジ型フォトレジスト材料塗布溶液を用いてもよい。
【0051】
さらに、スプロケットホール14内に位置決めピン(図示しない)を挿入して導電層12及び絶縁層11の位置決めを行った後、図2(c)に示すように、フォトマスク22を介して露光・現像することで、フォトレジスト材料塗布層21をパターニングして、図2(d)に示すような配線パターン用レジストパターン23を形成する。
【0052】
次に、配線パターン用レジストパターン23をマスクパターンとして導電層12をエッチング液で溶解除去することにより、図2(e)に示すような配線パターン13を形成する。続いて、図2(f)に示すように、例えば、スクリーン印刷法を用いて、熱硬化型のソルダーレジスト材料塗布液を塗布して熱硬化させることによってソルダーレジスト層16を形成する。
【0053】
次いで、デバイス側接続端子17及び外部接続端子18上には、本実施形態では、電気メッキによって厚さ0.4μm以上のニッケルメッキ層19を形成し、その後、このニッケルメッキ層19上に金メッキ層20を形成することにより、電子部品実装用フィルムキャリアテープ10が完成する。
【0054】
ここで、ニッケルメッキ層19及び金メッキ層20は、従来と同様なメッキ液を用いて形成されるもので、メッキ方法、メッキ条件等は特に限定されない。すなわち、無電解又は電解メッキ法によって形成してもよく、メッキ液組成、印加電圧、電流密度、メッキ温度等を調整することにより所望の厚さに形成することができる。また、金メッキ層20は金のみで構成されていてもよく、金を主要金属として含む金合金であってもよい。一方、ニッケルメッキ層19はニッケルのみで構成されていてもよく、ニッケルを主要金属として含むニッケル合金であってもよい。また、ニッケルと共にニッケルメッキ層19を形成することのできる金属の例としては、Sn−Ni、Co−Ni等が挙げられる。また、ニッケルメッキ層19と金メッキ層20との間に、パラジウム等のメッキ層を形成するようにしてもよい。
【0055】
ニッケルメッキ層19を形成することができるニッケルメッキ浴としては、例えば、スルファミン酸ニッケル浴等を挙げることができる。また、金メッキ層20を形成することができる金メッキ浴としては、例えば、シアン金浴等を挙げることができる。
【0056】
なお、このようにして製造された電子部品実装用フィルムキャリアテープ10はソルダーレジスト層16上に電子部品100が接着剤101を用いてダイボンディングされ、半導体チップ実装装置(図示なし)にて、図1(c)に示すように、デバイス側接続端子17上にニッケルメッキ層19を介して設けられた金メッキ層20の表面上に導電性ワイヤ102がボンディング接合される。次に、モールド樹脂110により電子部品100及び導電性ワイヤ102を封止してパッケージを形成する。その後、外部接続端子18に対応するスルーホール15内に半田ボール30を搭載する。
【0057】
ここで、本発明を実施例及び比較例に基づいてさらに詳細に説明する。
【0058】
(実施例)
まず、スプロケットホール及びスルーホールが形成された絶縁層の一方面上に、常温での伸び率が10%、180℃での伸び率が25%の銅箔「Super HTE」(商品名:三井金属鉱業(株)製)を用いて厚さが18μmの導電層を形成し、その導電層をパターニングして配線パターンを形成した。次に、その配線パターン上にソルダーレジスト層を形成し、ソルダーレジスト層で覆われていない配線パターン上に厚さの異なるニッケルメッキ層を形成した後、このニッケルメッキ層上に厚さが0.65μmの金メッキ層を形成した。そして、ニッケルメッキ層の厚さをそれぞれ0.4、1、2、4μmとしたものを実施例1〜4の電子部品実装用フィルムキャリアテープとした。
【0059】
(比較例)
比較のため、常温で伸び率が8%、180℃加熱下での伸び率が5%である通常の銅箔からなる導電層上に、厚さが0.4μmのニッケルメッキ層を形成した以外実施例と同じものを比較例1の電子部品実装用フィルムキャリアテープとした。
【0060】
そして、各配線パターンに対応するソルダーレジスト層上にエポキシ系接着剤を介して電子部品をそれぞれダイボンディングした後、その電子部品に一端が接続された25μmφの金ワイヤからなる導電性ワイヤの他端を、実施例1〜4及び比較例1の金メッキ層上に、超音波併用熱圧着法を用いてボンディング接合した。
【0061】
ここで、ワイヤボンディングでは、K&S社製の装置を用い、超音波出力を各レベル1〜3(レベル1;163mW、レベル2;271mW、レベル3;422mW)のうちレベル3に設定してボンディングを行った。なお、そのときの共通条件としては、各レベルでの超音波及び熱の印加時間を22msecとし、加重を80g、ステージ温度を160℃とした。
【0062】
(試験例1)
さらに、実施例1〜4及び比較例1の各電子部品が実装された部分に対応して、その上からエポキシ系樹脂からなるモールド樹脂で電子部品及び導電性ワイヤを封止してパッケージを形成し、実施例1〜4及び比較例1のそれぞれについてホットプレート試験及び耐リフロー試験をそれぞれ行った。
【0063】
ホットプレート試験では、電子部品を実装した側とは反対側を260℃に熱したホットプレート上に載置して60秒間保持し、その後冷却して、配線パターンの導通の有無を検査した。ここでは、実施例1〜4及び比較例1のそれぞれについて1000個ずつ導通の有無を検査し、導通が確認されない割合を断線率として評価した。その結果、比較例1の断線率を100%とした場合に、実施例1〜4の断線率は80〜85%であった。そして、このような断線率の確認のため、耐リフロー試験を行い、ピーク温度を235℃としてリフロー炉を3回通過させて断線率を上述したホットプレート試験と同じ方法で検査したところ、ホットプレート試験と同等の結果が得られた。
【0064】
以上の試験結果から、比較例1では、常温で伸び率が8%、180℃での伸び率が5%である通常の銅箔からなる導電層を用いているため、パッケージの内部応力により配線パターンが断線してしまうのに対し、実施例1〜4では、配線パターンの伸び性によりパッケージ内部に発生する応力が吸収され、配線パターンの断線を防止できることが確認された。
【0065】
(試験例2)
ここで、上述した実施例1〜4と同じ条件で、導電層上にニッケルメッキ層及び金メッキ層を形成した後、その金メッキ層上に、超音波出力を各レベル1〜3(レベル1;163mW、レベル2;271mW、レベル3;422mW)にそれぞれ変えて、25μmφの金ワイヤからなる導電性ワイヤをそれぞれボンディング接合したサンプル1〜4を用意した。
【0066】
また、比較のため、上述した比較例1と同じ条件で作製した以外はサンプル1〜4と同一のサンプル5を用意した。
【0067】
そして、これらサンプル1〜5のボンディング性について評価した。なお、ここでのボンディング性の評価は、導電性ワイヤがメッキ面に接合されたか否かについて、サンプル1〜5をそれぞれ1000個ずつ試験し、メッキ面に全くボンディング接合されていない割合(%)を評価した。その結果を下記表1に示す。
【0068】
【表1】
【0069】
上記表1の結果から、サンプル5については、サンプル1〜4と比べて伸び性の低い導体層を用いているため、ボンディング性は問題ないが、上述したように半導体実装中又は実装後において配線パターンが断線してしまう。これに対し、サンプル1〜4は、常温での伸び率が10%、180℃での伸び率が25%の導体層を用いているため、サンプル5と比べると超音波出力レベルが低い場合にボンディング性がやや低下しているが、ニッケルメッキ層を厚く形成すればサンプル5と同等のボンディング性が得られることが確認された。
【0070】
また、サンプル1〜4については、超音波出力レベルを高くすれば、ニッケルメッキ層の厚さを0.4μmとしてもボンディング性に問題はないことも確認され、さらに、超音波出力レベルが低い場合を考慮すると1μm以上であることが好ましいことも分かった。
【0071】
以上の試験例1及び2の結果をまとめると、電子部品実装用フィルムキャリアテープに常温及び180℃で9%以上の伸び性を有する導電層を用いることで半導体実装中又は実装後に内部応力に起因して発生する配線パターンの断線を防止することができ、超音波出力レベルを適宜調整すれば、ニッケルメッキ層の厚さを0.4μm以上とすることで十分なボンディング強度が得られることが分かった。特に、ニッケルメッキ層の厚さを1μmよりも厚くすれば、超音波出力レベルにあまり影響を受けずに、より確実にボンディング性を高めることができることも分かった。
【0072】
(他の実施形態)
以上、本発明の一実施形態を説明したが、勿論、電子部品実装用フィルムキャリアテープ及びその製造方法は上述したものに限定されるものではない。
【0073】
例えば、上述した実施形態では、デバイス側接続端子17及び外部接続端子18上に所定厚さのニッケルメッキ層19を設けたが、ボンディング部分に所望の硬度を確保できれば、ニッケル以外の金属を用いた所定厚さの金属層を設けてもよい。
【0074】
また、上述した実施形態では、配線パターン13やスプロケットホール14等からなるキャリアパターンを1列設けた電子部品実装用フィルムキャリアテープ10を例示して説明したが、これに限定されず、例えば、キャリアパターンを複数列並設した多条の電子部品実装用フィルムキャリアテープであってもよい。また、配線パターンの列を2列以上設けるようにしてもよい。
【0075】
さらに、上述した実施形態では、BGAタイプの電子部品実装用フィルムキャリアテープを例示したが、ワイヤボンディングにより実装が行われる電子部品実装用フィルムキャリアテープであれば、その構成等は限定されるものではない。
【0076】
【発明の効果】
以上説明したように、本発明によれば、導電層として常温及び180℃で9%以上の伸び率を有する銅箔を用い、導電性ワイヤをボンディング接合する部分の配線パターン上に厚さが0.4μm以上のニッケルメッキ層を設けるようにしたので、配線パターンの断線を防止できると共に、十分なボンディング強度を得ることができる。したがって、半導体チップ実装ラインの信頼性を向上することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る電子部品実装用フィルムキャリアテープを示す概略構成図であって、(a)は平面図であり、(b)は断面図であり、(c)は半導体実装パッケージ形成後の断面図である。
【図2】本発明の一実施形態に係る電子部品実装用フィルムキャリアテープの製造方法を説明する断面図である。
【符号の説明】
10 電子部品実装用フィルムキャリアテープ
11 絶縁層
12 導電層
13 配線パターン
14 スプロケットホール
15 スルーホール
16 ソルダーレジスト層
17 デバイス側接続端子
18 外部接続端子
19 ニッケルメッキ層
20 金メッキ層
30 半田ボール
100 電子部品
101 接着剤
102 導電性ワイヤ
110 モールド樹脂
Claims (5)
- 絶縁層と、当該絶縁層の表面に設けられた導電層からなる配線パターンとを有し、前記配線パターン上に実装される電子部品に一端が接続される導電性ワイヤの他端が当該配線パターンにボンディング接合される電子部品実装用フィルムキャリアテープにおいて、
前記導電層が常温及び180℃で9%以上の伸び率を有する銅箔からなり、且つ前記導電性ワイヤの他端をボンディング接合する部分の前記配線パターン上には、厚さが0.4μm以上のニッケルメッキ層が設けられていることを特徴とする電子部品実装用フィルムキャリアテープ。 - 請求項1において、前記ニッケルメッキ層上には、金メッキ層が設けられていることを特徴とする電子部品実装用フィルムキャリアテープ。
- 請求項1又は2において、前記導電性ワイヤは、超音波併用熱圧着法によりボンディング接合されることを特徴とする電子部品実装用フィルムキャリアテープ。
- 絶縁層と、当該絶縁層の表面に設けられた導電層からなる配線パターンとを有し、前記配線パターン上に実装される電子部品に一端が接続される導電性ワイヤの他端が当該配線パターンにボンディング接合される電子部品実装用フィルムキャリアテープの製造方法において、
前記絶縁層上に常温及び180℃で9%以上の伸び率を有する銅箔からなる導電層を形成する工程と、前記導電層に前記配線パターンを形成する工程と、前記導電性ワイヤの他端がボンディング接合される前記配線パターン上に厚さが0.4μm以上のニッケルメッキ層を形成する工程とを具備することを特徴とする電子部品実装用フィルムキャリアテープの製造方法。 - 請求項4において、前記ニッケルメッキ層を形成する工程の後に、当該ニッケルメッキ層上に金メッキ層を形成する工程をさらに具備することを特徴とする電子部品実装用フィルムキャリアテープの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003028134A JP2004241546A (ja) | 2003-02-05 | 2003-02-05 | 電子部品実装用フィルムキャリアテープ及びその製造方法 |
Applications Claiming Priority (1)
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Publications (1)
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Family
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Application Number | Title | Priority Date | Filing Date |
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Country | Link |
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-
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