JP2004236013A - データ伝送装置 - Google Patents
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Abstract
【課題】ＩＥＥＥ１３９４規格の特性を有効に利用して、データ転送能力をできるだけ減少させることなく回路規模を小さくしたデータ伝送装置を提供する。
【解決手段】使用するプロトコルの状態により、第１，第２のパケット送受信用バッファ６０６，６０７の、ＳＢＰ２プロトコル制御回路６０４、またはＡＣプロトコル制御回路６０５に対する接続を切り替えるバッファセレクタ６０８と、受信したパケットを解析してＳＢＰ２プロトコル制御回路６０４とＡＣプロトコル制御回路６０５に必要ない情報を削除し振り分けを行う受信パケットフィルタ６０２と、ＳＢＰ２プロトコル制御回路６０４とＡＣプロトコル制御回路６０５からのヘッダー領域の情報からＩＥＥＥ１３９４パケットフォーマットに変換してＬＩＮＫ層処理回路６０１へ出力する送信パケット生成回路６０３と、を備える。
【選択図】 図６
【解決手段】使用するプロトコルの状態により、第１，第２のパケット送受信用バッファ６０６，６０７の、ＳＢＰ２プロトコル制御回路６０４、またはＡＣプロトコル制御回路６０５に対する接続を切り替えるバッファセレクタ６０８と、受信したパケットを解析してＳＢＰ２プロトコル制御回路６０４とＡＣプロトコル制御回路６０５に必要ない情報を削除し振り分けを行う受信パケットフィルタ６０２と、ＳＢＰ２プロトコル制御回路６０４とＡＣプロトコル制御回路６０５からのヘッダー領域の情報からＩＥＥＥ１３９４パケットフォーマットに変換してＬＩＮＫ層処理回路６０１へ出力する送信パケット生成回路６０３と、を備える。
【選択図】 図６
Description
【０００１】
【発明の属する技術分野】
本発明は、ＩＥＥＥ１３９４等の通信媒体を介してデータを伝送するデータ伝送装置に関する。
【０００２】
【従来の技術】
ＩＥＥＥ１３９４は、コンピュータ周辺機器と、家電製品等とを直接接続して、相互に制御することのできるシリアスインターフェースであり、音声／映像／制御データなどを１本のケーブルで接続することができるものである。このようにＩＥＥＥ１３９４では、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）やＵＳＢと異なり、ホストとなるＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）を必要とせず機器同士の通信が可能で、利便性がよいため、近年、ＩＥＥＥ１３９４をデジタルインターフェースとして搭載した機器が数多く登場している。そして、このようなＩＥＥＥ１３９４の普及に伴い、近年、データ伝送装置においても、１つのプロトコルだけに対応するのではなく、複数のプロトコルに対応可能なものが求められつつある。
【０００３】
上記ＩＥＥＥ１３９４のデータ転送方式は、大きく２種類に分けられ、一つは、一定の保障された帯域でデータ転送を行うＩｓｏｃｈｒｏｎｏｕｓ転送で、もう一つは、そのＩｓｏｃｈｒｏｎｏｕｓ転送の空き期間を使用してパケット単位でデータ転送を行うＡｓｙｎｃｈｒｏｎｏｕｓ転送である。
【０００４】
そして、ＩＥＥＥ１３９４プロトコルの上位層には、上述した２つの転送方法を使用する様々なプロトコルがあり、例えば、画像や音声等のリアルタイム性の必要なデータを送受信するプロトコルには上記Ｉｓｏｃｈｒｏｎｏｕｓ転送が使用され、また、大容量かつ高速で信頼性の必要なデータを送受信するプロトコルには上記Ａｓｙｎｃｈｒｏｎｏｕｓ転送が使用される。
【０００５】
そして、この上記Ａｓｙｎｃｈｒｏｎｏｕｓ転送を使用するプロトコルの代表としては、ＩＥＥＥ１３９４上でＳＣＳＩ３コマンドを実装するためのプロトコルであるＳＢＰ２（Ｓｅｒｉａｌ Ｂｕｓ Ｐｒｏｔｏｃｏｌ−２）や、リアルタイム性や転送速度が求められない大容量のデータ転送を想定したプロトコルであるＡＣ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｓｅｒｉａｌ Ｂｕｓ Ｃｏｎｎｅｃｔｉｏｎ）等があり、上記ＳＢＰ２は、主にパソコン等の外部ストレージ機器（ＤＶＤ−ＲＡＭ，ハードディスク）に使用され、また上記ＡＣは、プリンターやＯＳＤ（Ｏｎ Ｓｃｒｅｅｎ Ｄｉｓｐｌａｙ）に使用されている。
【０００６】
そして、上記のようなＳＢＰ２プロトコル、あるいはＡＣプロトコルのどちらか一方を実装するデータ伝送装置の構成として、例えば、特許文献１に示されるようなものがあり、また、複数のプロトコルに対応可能なデータ伝送装置の構成としては、図７に示されるようなものがある。
【０００７】
以下、図７を用いて、従来における、ＳＢＰ２とＡＣの両プロトコルを実装するデータ伝送装置について説明する。図７は、ＳＢＰ２とＡＣの両プロトコルを実装したデータ伝送装置の構成を示す図である。
【０００８】
図７において、従来のデータ伝送装置は、ＩＥＥＥ１３９４バスに接続されるＰＨＹ層処理回路の上位に位置するＬＩＮＫ層の処理回路であるＬＩＮＫ層処理回路７０１と、該ＬＩＮＫ層処理回路７０１から受信したパケットデータのうちのＳＢＰ２のパケットデータに対してＳＢＰ２プロトコル処理を行うＳＢＰ２プロトコル制御回路７０４と、上記ＬＩＮＫ層処理回路７０１から受信したパケットデータのうちのＡＣのパケットデータに対してＡＣプロトコル処理を行うＡＣプロトコル制御回路７０５と、各プロトコル制御回路７０４，７０５からの送信要求信号を選択してＬＩＮＫ層処理回路へ出力する送信パケットセレクタ７０３と、上記ＳＢＰ２プロトコル制御回路７０４において処理される送受信パケットを格納する第１，第２のＳＢＰ２パケット送受信用バッファ７０６，７０７と、上記ＡＣプロトコル制御回路７０５において処理される送受信パケットを格納する第１，第２のＡＣパケット送受信用バッファ７０８，７０９と、を備えるものである。そして、上記ＳＢＰ２プロトコル制御回路７０４は、受信したパケットデータのヘッダ情報を解析して、ＳＢ２のパケットデータであるかを判定する受信パケット解析回路７１１と、該受信パケット解析回路７１１においてＳＢ２パケットデータと判定されたパケットデータや、ＤＭＡバスを介して受信したデータに対して転送処理を行うＳＢＰ２データ転送処理回路７１３と、受信したデータに対してＩＥＥＥ１３９４パケットフォーマットの生成を行うパケット生成回路７１２と、ＤＭＡバスへのデータ送受信の制御を行うＤＭＡコントロール回路７１４とで構成され、またＡＣプロトコル制御回路７０５は、受信したパケットデータのヘッダ情報を解析して、ＡＣのパケットデータであるかを判定する受信パケット解析回路７２１と、該受信パケット解析回路７２１においてＡＣパケットデータと判定されたパケットデータや、ＤＭＡバスを介して受信したデータに対して転送処理を行うＡＣデータ転送処理回路と、受信したデータに対してＩＥＥＥ１３９４パケットフォーマットの生成を行うパケット生成回路７２２と、ＤＭＡバスへのデータ送受信の制御を行うＤＭＡコントロール回路７２４と、で構成されている。
【０００９】
以下、上述したような構成を有するデータ伝送装置における通常の送受信動作について説明する。
ＩＥＥＥ１３９４のＡｓｙｎｃｈｒｏｎｏｕｓパケットは、ヘッダー領域とデータ領域とで構成されており、該パケットのヘッダー領域の情報から、そのパケットがＳＢＰ２かＡＣのどちらのパケットであるのかを識別することができる。したがって、従来のデータ伝送装置がデータを受信した場合は、まず各プロトコル制御回路７０４，７０５内の受信パケット解析回路７１１，７２１において、受信パケットのヘッダー領域を解析して各プロトコルに対応するパケットデータを判定し、各データ転送処理回路７１３，７２３により、該各プロトコルに対応するパケットデータを各第１のパケット送受信バッファ７０６，７０８に格納していく。そして、上記データ転送処理回路７１３，７２３は、上記各第１のパケット送受信用バッファ７０６，７０８に格納されたパケットデータを読み出し、対応するプロトコル処理を行った後に、各ＤＭＡコントロール回路７１４，７２４を介してＤＭＡバスに出力するものである。
【００１０】
そして、このようなプロトコル処理中にパケットを受信した場合でも、従来装置には、上記各プロトコル制御回路７０４，７０５に２つずつパケット送受信用バッファが接続されているため、もう一方のバッファ、つまり第２のパケット送受信用バッファ７０７，７０９に、その受信したパケットを格納することができ、プロトコル処理期間のオーバーヘッドによる遅延が生じず、データを高速に受信することができる。
【００１１】
一方、データを送信する場合は、まずＤＭＡバスから各プロトコル制御回路７０４，７０５においてデータを受信し、各データ転送処理回路７１３，７２３により、該受信したデータを各パケット生成回路７１２，７２２に出力し、各パケット生成回路７１２，７２２において、ＩＥＥＥ１３９４パケットフォーマットの生成を行う。そして、そのパケット化されたデータは、各データ転送処理回路７１３，７２３より、各第１のパケット送受信用バッファ７０６，７０８に格納していく。
【００１２】
そして、パケットフォーマットの生成処理の終了後、上記各パケット生成回路７１２，７２２は、送信パケットセレクタ７０３に送信要求信号を出力し、該送信要求信号を受信した送信パケットセレクタ７０３は、それぞれのプロトコル制御回路７０４，７０５からの送信要求信号を、そのヘッダー情報から優先順位を付けてＬＩＮＫ層処理回路７０１へセレクトして出力するか、あるいは先に送信要求があった順番にＬＩＮＫ層処理回路７０１へセレクトして出力する。
【００１３】
そして、ＬＩＮＫ層処理回路７０１は、ＩＥＥＥ１３９４規格に基づいてＰＨＹ層処理回路へ送信要求を行い、伝送帯域を獲得できれば、その伝送帯域を獲得したプロトコルのパケットを、上記第１のパケット送受信用バッファから読み出して送信する。そして、データ送信の場合も、受信の場合と同様に、パケット送信中にデータを受信しても、もう一方のパケット送受信用バッファ、つまり第２のＳＢＰ２パケット送信用バッファ７０７、及び第２のＡＣパケット送信用バッファ７０９を使用してパケット処理を行うことができるため、データが途切れることなく高速に送信することができる。
【００１４】
【特許文献１】
特開２００１−１１９４１５号公報
【００１５】
【発明が解決しようとする課題】
上述のように、従来のＳＢＰ２とＡＣの両プロトコルを実装したデータ伝送装置の構成では、比較的簡単な構成で、且つデータが途切れることなく高速に送受信することを実現することができる。
【００１６】
しかしながら、従来装置に実装されているＳＢＰ２及びＡＣの両プロトコルはともに大容量のデータを取り扱うものであるため、従来装置に設けるパケット送受信用バッファは、ＳＢＰ２及びＡＣの両プロトコルが取り扱うデータ量に見合うように、大容量のバッファでなければならず、この結果、従来装置においては、データ伝送装置の回路規模を小さくできないという課題を有していた。
【００１７】
本発明は、上記課題を解決するためになされたものであり、ＩＥＥＥ１３９４規格の特性を有効に利用して、データ転送能力をできるだけ減少させることなく回路規模を小さくしたデータ伝送装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１に記載のデータ伝送装置は、非同期に発生する帯域を利用してデータを送受信する通信方式を用いて、複数のプロトコルのパケットデータを送受信するデータ伝送装置において、パケットデータの受信時には該受信したパケットデータのヘッダー情報を解析して、各々のプロトコルに対応するパケットデータを外部へ出力し、パケットデータの送信時には送信するデータを上記通信方式のパケットフォーマットにして外部へ出力する、上記複数のプロトコルに対応して同数個設けられた複数のプロトコル制御回路と、上記複数のプロトコル制御回路に対応して同数個設けられた複数のバッファと、上記複数のプロトコルの各々の上記帯域の使用に応じて、上記複数のプロトコル制御回路の各々と、上記複数のバッファの各々との接続を切替えるバッファセレクタと、を備えるものである。
【００１９】
また、本発明の請求項２に記載のデータ伝送装置は、非同期に発生する帯域を利用してデータを送受信する通信方式を用いて、複数のプロトコルのパケットデータを送受信するデータ伝送装置において、受信したパケットデータのヘッダー情報を解析して、上記複数のプロトコル毎に振り分ける受信パケットフィルタと、送信するデータを上記通信方式のパケットフォーマットにする送信パケット生成手段と、パケットデータ受信時には上記受信パケットフィルタからのパケットデータを外部へ出力し、パケットデータ送信時には上記送信パケットフィルタからのパケットデータを外部へ出力する、上記複数のプロトコルに対応して同数個設けられた複数のプロトコル制御回路と、上記複数のプロトコル制御回路の各々に複数個が対応して設けられた複数のバッファと、を備えるものである。
【００２０】
また、本発明の請求項３に記載のデータ伝送装置は、非同期に発生する帯域を利用してデータを送受信する通信方式を用いて、複数のプロトコルのパケットデータを送受信するデータ伝送装置において、受信したパケットデータのヘッダー情報を解析して、上記複数のプロトコル毎に振り分ける受信パケットフィルタと、送信するデータを上記通信方式のパケットフォーマットにする送信パケット生成手段と、パケットデータ受信時には上記受信パケットフィルタからのパケットデータを外部へ出力し、パケットデータ送信時には上記送信パケットフィルタからのパケットデータを外部へ出力する、上記複数のプロトコルに対応して同数個設けられた複数のプロトコル制御回路と、上記複数のプロトコル制御回路に対応して同数設けられた複数のバッファと、上記複数のプロトコルの各々の上記帯域の使用に応じて、上記複数のプロトコル制御回路の各々と、上記複数のバッファの各々との接続を切替えるバッファセレクタと、を備えるものである。
【００２１】
また、本発明の請求項４に記載のデータ伝送装置は、上記通信方式は、ＩＥＥＥ１３９４−１９９５規格、ＩＥＥＥ１３９４ａ−２０００規格、ＩＥＥＥ１３９４ｂ規格であるものである。
【００２２】
また、本発明の請求項５に記載のデータ伝送装置は、請求項１ないし請求項３のいずれかに記載のデータ伝送装置において、上記プロトコルは、Ｓｅｒｉａｌ Ｂｕｓ Ｐｒｏｔｏｃｏｌ−２， Ａｓｙｎｃｈｒｏｎｏｕｓ Ｓｅｒｉａｌ Ｂｕｓ Ｃｏｎｎｅｃｔｉｏｎ であるものである。
【００２３】
【発明の実施の形態】
（実施の形態１）
以下、図１から図４を用いて、本発明の請求項１に対応する実施の形態１にかかるデータ伝送装置について説明する。
本実施の形態１においては、ＳＢＰ２及びＡＣの各プロトコル制御回路で処理するデータを格納するバッファ数を減らすことで、データ伝送装置の回路規模を小さくするものである。
【００２４】
まず、図１を用いて、本実施の形態１におけるデータ伝送装置の構成について説明する。図１は、本実施の形態１におけるデータ伝送装置の構成を示す図である。
【００２５】
図１において、１０６，１０７は、各プロトコル制御回路１０４，１０５で処理するデータを格納する第１，第２のパケット送受信用バッファであり、１０８は、各プロトコル制御回路１０４，１０５に接続するバッファの切替えを行うバッファセレクタである。なお、ここでは、図２，３に示すように、上記バッファセレクタ１０８がスイッチＡ１，Ａ２，Ｂ１，Ｂ２を備え、各プロトコル制御回路１０４，１０５と、バッファ１０６，１０７との接続を切替えるものである。また、本実施の形態１のデータ伝送装置におけるその他の構成は、従来構成と同一、あるいは相当するものであるため、ここでは説明を省略する。
【００２６】
以下、図２〜図４を用いて、本実施の形態１のデータ伝送装置の送受信動作について説明する。
まず、図２を用いて、本データ伝送装置においてＳＢＰ２プロトコルしか使用されていない場合の送受信動作について説明する。図２は、本実施の形態１におけるデータ伝送装置において、ＳＢＰ２プロトコルのみ使用されている場合のバッファセレクタの状況を示している図である。
【００２７】
ＳＢＰ２プロトコルしか使用しない場合は、ＡＣプロトコル制御回路１０５にバッファを接続させる必要がないため、本データ伝送装置全体を制御するＣＰＵ（図示せず）により、バッファセレクタ１０８内のスイッチを制御して、図２に示すように、スイッチＢ１，Ｂ２を閉じ、スイッチＡ１，Ａ２を開け、第１，第２のパケット送受信用バッファ１０６，１０７の両方が、ＳＢＰ２プロトコル制御回路１０４に接続されるようにする。
【００２８】
このようにすれば、ＳＢＰ２プロトコル制御回路１０４については、図７に示す従来構成と同等の構成になり、バッファ数を削減しても、従来と同等のデータ転送レートの性能を実現することができる。
【００２９】
なお、ＡＣプロトコルしか使用されていない場合は、逆にＳＢＰ２プロトコル制御回路１０４にバッファを設ける必要がないため、上記ＣＰＵ（図示せず）により、スイッチＡ１，Ａ２を閉じ、スイッチＢ１，Ｂ２を開けるように制御して、第１，第２のパケット送受信用バッファ１０６，１０７の両方をＡＣプロトコル制御回路１０５に接続するようにすればよい。
【００３０】
次に、図３，４を用いて、本データ伝送装置においてＳＢＰ２とＡＣの両プロトコルが使用されている場合の送受信動作について説明する。図３は、本実施の形態１におけるデータ伝送装置において、ＳＢＰ２及びＡＣの両プロトコルが使用されている場合のバッファセレクタの状況を示している図であり、図４は、本実施の形態１におけるデータ伝送装置において、ＳＢＰ２プロトコル制御回路及びＡＣプロトコル制御回路が、送信パケットセレクタに対して送信要求した状態からの状態遷移を示す図である。
【００３１】
ＳＢＰ２及びＡＣの両プロトコルが使用されている場合は、本データ伝送装置に両プロトコルを実装しなければいけないので、ＳＢＰ２プロトコル制御回路１０４及びＡＣプロトコル制御回路１０５の両方にバッファを接続させる必要がある。
【００３２】
従って、両プロトコルが使用されている場合には、上記ＣＰＵ（図示せず）によりバッファセレクタ１０８内のスイッチを制御して、図３に示すように、スイッチＡ２，Ｂ１を閉じ、スイッチＡ１，Ｂ２を開け、第１のパケット送受信用バッファ１０６がＳＢＰ２プロトコル制御回路１０４に、また第２のパケット送受信用バッファ１０７がＡＣプロトコル制御回路１０５に接続されるようにする。
【００３３】
このようにすれば、ＳＢＰ２プロトコル制御回路１０４及びＡＣプロトコル制御回路１０５のそれぞれにバッファが接続され、両方のプロトコルを実装したデータ伝送装置を提供することができる。
【００３４】
ここで、図７に示す従来構成と、上述した図３に示す構成とを比較すれば明らかであるが、図３の構成では、各プロトコル制御回路１０４，１０５にパケット送受信用バッファが１つしか接続されないため、プロトコル処理期間のオーバーヘッドによる遅延が生じて、データ転送レートの性能が半分になると考えられる。
【００３５】
しかし、ＩＥＥＥ１３９４規格は、Ａｓｙｎｃｈｒｏｎｏｕｓ転送のパケットデータの送信要求が生じた場合、あるプロトコル制御回路からの送信要求が一旦バス占有権を獲得してパケットを送信すると、その全ての送信要求が完了するまでは次の送信要求をすることができないという特性を有しており、このＩＥＥＥ１３９４上でＳＢＰ２とＡＣの両プロトコルを同時に使用すれば、Ａｓｙｎｃｈｒｏｎｏｕｓ転送の帯域が混み合って、ＳＢＰ２とＡＣの両プロトコル制御回路からのパケット送信要求が同時に発生する確率が高くなり、同じノードが連続してバス占有権を獲得してパケット送信できる頻度が低くなる。
【００３６】
従って、ＩＥＥＥ１３９４上でＳＢＰ２とＡＣの両プロトコルを同時に使用する場合は、同じノードが連続してバス占有権を獲得してパケット送信できる頻度が低いので、各プロトコル制御回路１０４，１０５にてプロトコル処理中にデータを送受信する可能性が低く、さらには、一方のプロトコル制御回路がデータを送受信している間に、もう一方のプロトコル制御回路がプロトコル処理をすることが可能となるため、図３に示すように各プロトコル制御回路１０４，１０５にバッファが一つしか接続されていなくても、データ転送レートの性能は従来の構成と比べてほとんど変わらないといえる。
【００３７】
以下、ＩＥＥＥ１３９４上でＳＢＰ２とＡＣの両プロトコルを同時に使用する場合の、各プロトコル制御回路の状態遷移について、図４を用いて説明する。図４は、ＳＢＰ２プロトコル制御回路及びＡＣプロトコル制御回路が送信要求した場合の状態遷移を示す図である。なお、ここでは、送信パケットセレクタ１０３がＡＣプロトコル制御回路１０５からの送信要求信号を先に選択するものとする。
【００３８】
図４に示すように、ＡＣプロトコル制御回路１０５及びＳＢＰ２プロトコル制御回路１０４から送信要求が送信パケットセレクタ１０３に出力されると（期間▲１▼）、まずＡＣプロトコル制御回路１０５からの送信要求信号が、送信パケットセレクタ１０３を通じてＬＩＮＫ層処理回路１０１に出力され、これによってＡＣプロトコルが伝送帯域を獲得し、ＡＣプロトコル制御回路１０５からＡＣプロトコル処理後のパケットがＤＭＡバスを介して送信される（期間▲２▼）。そして、ＡＣプロトコル制御回路１０５からの送信が終了後、今度はＳＢＰ２プロトコル制御回路１０４からの送信要求信号が送信パケットセレクタ１０３を通じてＬＩＮＫ層処理回路１０１に出力されるが、このとき、他のノードが伝送帯域を使用しておりパケットデータを送信できないため、ＳＢＰ２プロトコル制御回路１０４は、該他ノードによる送信が終了し、伝送帯域を獲得できるまで待機する。一方、ＡＣプロトコル制御回路１０５では、この間に、次のデータをＤＭＡバスから書き込み、パケット生成等のプロトコル処理を行い、パケット化されたデータを第２の送受信用バッファ１０７に格納していく（期間▲３▼）。
【００３９】
そして、他のノードの送信が終了後、ＳＢＰ２プロトコルが伝送帯域を獲得し、これにより、ＳＢＰ２プロトコル制御回路１０４は、第１の送受信用バッファ１０６に格納されているパケットデータを読み出して、ＤＭＡバスを介して送信していく（期間▲４▼）。この間、ＡＣプロトコル制御回路１０５は、上述したＤＭＡから受信したデータに対するプロトコル処理を続ける。
【００４０】
そして、ＳＢＰ２プロトコル制御回路１０４からのパケットデータの送信が終了後、上記ＳＢＰ２プロトコル制御回路１０４は、次のデータをＤＭＡバスから書き込み、パケット生成等のプロトコル処理を行い、パケット化されたデータを第１の送受信用バッファ１０６に格納していく。一方、上記ＡＣプロトコル制御回路１０５は、ＤＭＡバスから受信したデータに対するプロトコル処理が終了後に、送信パケットセレクタ１０３に対して、再び送信要求信号を出力する。しかし、他のノードが伝送帯域を獲得してデータ送信をしているため、パケットデータを送信することはできなため、上記ＡＣプロトコル制御回路１０５は伝送帯域が獲得できるまで待機する。
【００４１】
このように、上述したＩＥＥＥ１３９４規格の特性上、各プロトコルは、伝送帯域を連続して獲得することができないものとなっているので、各プロトコル制御回路１０４，１０５は、その各プロトコルが伝送帯域を獲得するまで時間と、お互いのパケット送信時間とをオーバーヘッドとして、これらの時間を利用してパケット処理を行うことができる。
【００４２】
このようにすれば、各プロトコル制御回路１０４，１０５に、図３に示すようにバッファが１つしか接続されていない本実施の形態１の構成と、図７に示すようにバッファが２つ接続されている従来構成とで、データ転送レートの差をほとんどないものにすることができ、ほぼ同等のデータ転送レートを実現することが可能である。
【００４３】
以上のように本実施の形態１によれば、データ伝送装置にバッファセレクタ１０８を設けて、各プロトコル制御回路１０４，１０５において処理されるデータを格納するバッファ数を削減し、一方のプロトコルしか使用していない場合は、上記バッファセレクタ１０８を制御して、２つあるパケット送受信用バッファの両方をその使用しているプロトコルに対応するプロトコル制御回路に接続させ、また、両方のプロトコルが使用されている場合は、２つあるパケット送受信用バッファのそれぞれを各プロトコル制御回路に接続させるようにしたので、従来装置とほぼ同等のデータ転送レートを実現しつつ、データ伝送装置の回路規模を小さくすることが可能となる。
【００４４】
（実施の形態２）
以下、図５を用いて、本発明の請求項２に対応する実施の形態２にかかるデータ伝送装置について説明する。
上記実施の形態１においては、ＳＢＰ２及びＡＣの各プロトコル制御回路で処理するデータを格納するバッファを減らすことでデータ伝送装置の回路規模を小さくするようにしたが、本実施の形態２においては、ＳＢＰ２及びＡＣの両プロトコル制御回路の回路規模を小さくすることで、データ伝送装置の回路規模を小さくするものである。
【００４５】
まず、図５を用いて、本実施の形態２におけるデータ伝送装置の構成について説明する。図５は、本実施の形態２におけるデータ伝送装置の構成を示す図である。
【００４６】
図５において、５０２は、受信パケットのヘッダー領域からパケットを解析して、該受信パケットがＳＢＰ２か、ＡＣのどちらのパケットであるかを識別し、さらに、そのパケットを識別するためのヘッダー領域を除く受信パケットフィルタであり、５０３は、各プロトコル制御回路５０４，５０５からの送信要求を選択し、且つ該各プロトコル制御回路５０４，５０５から入力されたヘッダー領域情報及びデータを用いて、ＩＥＥＥ１３９４規格パケットフォーマットの生成を行うものである。そして、上記ＳＢＰ２プロトコル制御回路５０４は、ＳＢＰ２データ転送回路５１３と、ＤＭＡコントロール回路５１４と、からなるものであり、上記ＡＣプロトコル制御回路５０５は、ＡＣデータ転送回路５２３と、ＤＭＡコントロール回路５２４と、からなるものである。なお、そのほかの構成については、従来構成と同一、あるいは相当するものであるため、ここでは説明を省略する。
【００４７】
以下、図５を用いて、本実施の形態２のデータ伝送装置において、ＳＢＰ２ＡＣの両プロトコルが使用されている場合の送受信動作について説明する。
データ伝送装置があるパケットを受信する場合、まずＬＩＮＫ層処理回路５０１から受信パケットフィルタ５０２に入力される。受信パケットフィルタ５０２では、受信パケットのヘッダー領域からパケットを解析してＳＢＰ２か、ＡＣのどちらのパケットであるかを識別した後、該パケットを識別するためのヘッダー領域の情報を除いたヘッダー領域の情報とデータ領域とを、上記識別結果に基づいて、ＳＢＰ２プロトコル制御回路５０４か、あるいはＡＣプロトコル制御回路５０５のどちらかへ出力する。
【００４８】
このように、各プロトコル制御回路５０４，５０５の前段に受信パケットフィルタ５０２を設け、パケットを識別する際には該回路５０２をＳＢＰ２及びＡＣの両プロトコルが共通して使用するようにすれば、各プロトコル制御回路５０４，５０５に設けられていた、受信したパケットがＳＢＰ２かＡＣのいずれかを識別するための回路（例えば、図７に示す従来装置では、各プロトコル制御回路内の受信パケット解析回路７１１，７２１）を削減することができる。
【００４９】
そして、上述したようにして、上記受信パケットフィルタ５０２において、ヘッダー情報により識別されたパケットデータは、各プロトコル制御回路５０４，５０５に振り分けられ、該各プロトコル制御回路５０４，５０５内の各データ転送処理回路５１３，５２３を介して、各第１のパケット送受信用バッファ５０６，５０８に格納され、各データ転送処理回路５１３，５２３により、格納されたパケットデータを読み出して、各ＤＭＡコンとコロール回路５１４，５２４を介してＤＭＡバスに出力するものである。
【００５０】
一方、パケットを送信する場合は、まずＤＭＡバスから入力されるデータを各プロトコル制御回路５０４，５０５で受信し、該受信されたデータを、各データ転送処理回路５１３，５２４により、パケット生成回路５０３に出力する。
【００５１】
ここでＳＢＰ２、及びＡＣの両プロトコルは、共にＡｓｙｎｃｈｒｏｎｏｕｓパケットを使用してデータ送受信を行うプロトコルであるので、パケットの構造という点から見るとヘッダー領域の識別子が異なるだけでフォーマットは同一である。従って、Ａｓｙｎｃｈｒｏｎｏｕｓパケットを生成する回路構成は、ＳＢＰ２とＡＣとで何ら変わらず、上記送信パケット生成回路５０３では、ＳＢＰ２プロトコル制御回路５０４、及びＡＣプロトコル制御回路５０５から、それぞれのヘッダー領域の情報と送信要求信号とを受信して、ＩＥＥＥ１３９４パケットフォーマットを生成する。
【００５２】
さらに、上記送信パケット生成回路５０３は、該受信した送信要求信号を、そのヘッダー情報から優先順位をつけて、あるいは先に送信要求信号が出力された順番に、ＬＩＮＫ層処理回路５０１へ出力する。
【００５３】
このように、各プロトコル制御回路５０４，５０５の前段に送信パケット生成回路５０３を設け、ＩＥＥＥ１３９４パケットフォーマットに変換する際には該回路５０３をＳＢＰ２及びＡＣの両プロトコルが共通して使用するようにすれば、各プロトコル制御回路５０４，５０５に設けられていた、パケットフォーマットに変換するための回路（例えば、図７に示す従来装置の各プロトコル制御回路内のパケット生成回路７１２，７２２）を削減することができる。
【００５４】
そして、上述したようにして、上記送信パケット生成回路５０３において、ＩＥＥＥ１３９４パケットフォーマット化されたパケットデータは、各データ転送処理回路５１３，５２３を介して、各第１のパケット送受信用バッファ５０６，５０８に格納され、各プロトコルが伝送帯域を獲得後、ＳＢＰ２データ転送処理回路５１３，５２３より、各第１のパケット送受信用バッファ５０６，５０８に格納されたパケットデータを読み出して、ＤＭＡコントロール回路５１４，５２４を介してＤＭＡバスに出力する。
【００５５】
なお、本実施の形態２においては、従来の構成と同様、各プロトコル制御回路に、バッファを２つ接続させているので、データが途切れることなく高速に送受信することが可能であり、データ転送レートが従来装置に比べて減少することはない。
【００５６】
このように本実施の形態２によれば、上記プロトコル制御回路の外部に、受信したパケットデータを解析して各プロトコル制御回路５０４，５０５にその受信したパケットデータを振り分ける受信パケットフィルタ５０２と、送信するデータをＩＥＥＥ１３９４パケットフォーマットにする送信パケット生成回路５０３とを設けることで、各プロトコル制御回路５０４，５０５内の、受信パケットを解析する回路と、パケットフォーマットを生成する回路とを削除するようにしたので、データ転送レートを減少させることなく、データ伝送装置の回路規模を小さくすることが可能となる。
【００５７】
（実施の形態３）
以下、図６を用いて、本発明の請求項３に対応する実施の形態３にかかるデータ伝送装置について説明する。
本実施の形態３は、上記実施の形態１と上記実施の形態２との構成上の特徴部分を組み合わせることで、データ伝送装置の回路規模をさらに小さくするものである。
【００５８】
まず、図６を用いて、本実施の形態３にかかるデータ伝送装置の構成について説明する。図６は、本実施の形態３におけるデータ伝送装置の構成を示す図である。
【００５９】
図６において、本実施の形態３におけるデータ伝送装置は、ＬＩＮＫ層処理回路６０１と、受信パケットフィルタ６０２と、送信パケット生成回路６０３と、ＳＢＰ２プロトコル制御回路６０４、ＡＣプロトコル制御回路６０５と、バッファセレクタ６０８と、第１，第２のパケット送受信用バッファ６０６，６０７と、で構成されている。
【００６０】
以下、図６を用いて、本実施の形態３のデータ伝送装置の送受信動作について説明する。
まず、本データ伝送装置において、どちらか一方のプロトコル、例えばＢＰ２プロトコルしか使用されていない場合の送受信動作について説明する。
【００６１】
ＳＢＰ２プロトコルしか使用しない場合は、上記実施の形態１において説明したように、ＡＣプロトコル制御回路６０５にバッファを接続させる必要がないため、当該データ伝送装置全体を制御するＣＰＵ（図示せず）によりバッファセレクタ６０８を制御して、第１，第２のパケット送受信用バッファ６０６，６０７の両方が、ＳＢＰ２プロトコル制御回路６０４に接続されるようにする（図２参照）。
【００６２】
さらに、受信パケットフィルタ６０２、及び送信パケット生成回路６０３の動作については、ＳＢＰ２プロトコルしか使用しない場合、そのＳＢＰ２プロトコル制御回路６０４に２つのバッファが接続されることになるので、上記実施の形態２と同様の構成になり、この結果、データが途切れることなく、高速に送受信することができ、データ転送レートが従来装置に比べて減少することはない。
【００６３】
なお、ＡＣプロトコルしか使用されていない場合は、逆にＳＢＰ２プロトコル制御回路６０４にバッファを設ける必要がないため、上記ＣＰＵ（図示せず）によりバッファセレクタ６０８を制御して、第１，第２のパケット送受信用バッファ６０６，６０７の両方をＡＣプロトコル制御回路６０５に接続するようにすればよい。
【００６４】
次に、本データ伝送装置において、ＳＢＰ２とＡＣの両プロトコルが使用されている場合の送受信動作について説明する。
ＳＢＰ２及びＡＣの両プロトコルが使用されている場合は、本データ伝送装置に両プロトコルを実装しなければいけないので、上記実施の形態１と同様、上記ＣＰＵ（図示せず）によりバッファセレクタ６０８を制御して、ＳＢＰ２プロトコル制御回路６０４に第１のパケット送受信用バッファ６０６を、ＡＣプロトコル制御回路６０５に第２のパケット送受信用バッファ６０７を接続するようにする（図３参照）。
【００６５】
ここで、ＩＥＥＥ１３９４規格の特性上、各プロトコル制御回路６０４，６０５は、上記実施の形態１で説明した図４と同様の状態遷移をとるため、各プロトコル制御回路６０４，６０５がプロトコル処理中にデータを受信する可能性が低く、また、各プロトコル制御回路６０４，６０５は、それぞれが伝送帯域を獲得するまで時間と、他のプロトコル制御回路がパケットを送信するパケット送信時間とを、プロトコル処理期間のオーバーヘッドにし、これらの時間を利用してパケット処理を行うことができる。
【００６６】
さらに、受信パケットフィルタ６０２、及び送信パケット生成回路６０３については、上記実施の形態２と同様の動作を行うことにより、各プロトコルのパケットデータの送受信を実現することができる。
【００６７】
このように本実施の形態３によれば、データ伝送装置にバッファセレクタ６０８を設けることで、各プロトコル制御回路６０４，６０５において処理されるデータを格納するバッファ数を削減し、且つ、上記プロトコル制御回路の外部に受信パケットフィルタ６０２と、送信パケット生成回路６０３とを設けることで、各プロトコル制御回路６０４，６０５内の、受信パケットを解析する回路と、パケットフォーマットを生成する回路とを削除するようにしたので、データ転送レートの減少を最小限におさえて、データ伝送装置の回路規模をさらに小さくすることが可能となる。
【００６８】
なお、実施の形態１〜３においては、データ伝送装置の通信方式がＩＥＥＥ１３９４規格として説明したが、より具体的に述べれば、ＩＥＥＥ１３９４−１９９５規格、ＩＥＥＥ１３９４ａ−２０００規格、ＩＥＥＥ１３９４ｂ規格が挙げられる。
【００６９】
【発明の効果】
以上のように、本発明の請求項１に記載のデータ伝送装置によれば、非同期に発生する帯域を利用してデータを送受信する通信方式を用いて、複数のプロトコルのパケットデータを送受信するデータ伝送装置において、パケットデータの受信時には該受信したパケットデータのヘッダー情報を解析して、各々のプロトコルに対応するパケットデータを外部へ出力し、パケットデータの送信時には送信するデータを上記通信方式のパケットフォーマットにして外部へ出力する、上記複数のプロトコルに対応して同数個設けられた複数のプロトコル制御回路と、上記複数のプロトコル制御回路に対応して同数個設けられた複数のバッファと、上記複数のプロトコルの各々の上記帯域の使用に応じて、上記複数のプロトコル制御回路の各々と、上記複数のバッファの各々との接続を切替えるバッファセレクタと、を備えるようにしたので、従来装置とほぼ同等のデータ転送レートを実現しつつ、バッファ数を削減してその回路規模を小さくしたデータ伝送装置を提供することが可能となる。
【００７０】
また、本発明の請求項２に記載のデータ伝送装置によれば、非同期に発生する帯域を利用してデータを送受信する通信方式を用いて、複数のプロトコルのパケットデータを送受信するデータ伝送装置において、受信したパケットデータのヘッダー情報を解析して、上記複数のプロトコル毎に振り分ける受信パケットフィルタと、送信するデータを上記通信方式のパケットフォーマットにする送信パケット生成手段と、パケットデータ受信時には上記受信パケットフィルタからのパケットデータを外部へ出力し、パケットデータ送信時には上記送信パケットフィルタからのパケットデータを外部へ出力する、上記複数のプロトコルに対応して同数個設けられた複数のプロトコル制御回路と、上記複数のプロトコル制御回路の各々に複数個が対応して設けられた複数のバッファと、を備えるようにしたので、データ転送レートを減少させることなく、回路規模を小さくしたデータ伝送装置を提供することが可能となる。
【００７１】
また、本発明の請求項３に記載のデータ伝送装置によれば、非同期に発生する帯域を利用してデータを送受信する通信方式を用いて、複数のプロトコルのパケットデータを送受信するデータ伝送装置において、受信したパケットデータのヘッダー情報を解析して、上記複数のプロトコル毎に振り分ける受信パケットフィルタと、送信するデータを上記通信方式のパケットフォーマットにする送信パケット生成手段と、パケットデータ受信時には上記受信パケットフィルタからのパケットデータを外部へ出力し、パケットデータ送信時には上記送信パケットフィルタからのパケットデータを外部へ出力する、上記複数のプロトコルに対応して同数個設けられた複数のプロトコル制御回路と、上記複数のプロトコル制御回路に対応して同数設けられた複数のバッファと、上記複数のプロトコルの各々の上記帯域の使用に応じて、上記複数のプロトコル制御回路の各々と、上記複数のバッファの各々との接続を切替えるバッファセレクタと、を備えるようにしたので、データ転送レートの減少を最小限におさえて、データ伝送装置の回路規模をさらに小さくすることができる。
【００７２】
また、本発明の請求項４に記載のデータ伝送装置によれば、請求項１ないし請求項３のいずれかに記載のデータ伝送装置において、上記通信方式は、ＩＥＥＥ１３９４−１９９５規格、ＩＥＥＥ１３９４ａ−２０００規格、ＩＥＥＥ１３９４ｂ規格であるようにしたので、ＩＥＥＥ１３９４−１９９５規格、ＩＥＥＥ１３９４ａ−２０００規格、ＩＥＥＥ１３９４ｂ規格上で、データ送受信するデータ伝送装置において、データ転送レートの最小限におさえつつ、その回路規模を小さくすることができる。
【００７３】
また、本発明の請求項５に記載のデータ伝送装置によれば、請求項１ないし請求項３のいずれかに記載のデータ伝送装置において、上記プロトコルは、ＳｅｒｉａｌＢｕｓ Ｐｒｏｔｏｃｏｌ −２， Ａｓｙｎｃｈｒｏｎｏｕｓ Ｓｅｒｉａｌ Ｂｕｓ Ｃｏｎｎｅｃｔｉｏｎであるようにしたので、ＳＢＰ２及び、ＡＣの両プロトコルを実装したデータ伝送装置を、データ転送レートの減少を最小限におさえつつ、その回路規模を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるデータ転送装置の構成を示す図である。
【図２】本発明の実施の形態１において、ＳＢＰ２プロトコルのみを使用している際の、データ転送装置の構成をを示す図である。
【図３】本発明の実施の形態１において、ＳＢＰ２及びＡＣの両プロトコルを使用してる際の、データ転送装置の構成を示す図である。
【図４】本発明の実施の形態１におけるデータ伝送装置の動作を示す図である。
【図５】本発明の実施の形態２における、データ転送装置の構成を示す図である。
【図６】本発明の実施の形態３における、データ伝送装置の構成を示す図である。
【図７】従来のデータ伝送装置の構成を示す図である。
【符号の説明】
１０１，５０１，６０１，７０１ ＬＩＮＫ層処理回路
１０２，７０２ 受信パケット解析回路
１０３，７０３ 送信パケットセレクタ
１０４，５０４，６０４，７０４ ＳＢＰ２プロトコル制御回路
１０５，５０５，６０５，７０５ ＡＣプロトコル制御回路
１０６，６０６ 第１のパケット送受信用バッファ
１０７，６０７ 第２のパケット送受信用バッファ
１０８，６０８ バッファセレクタ
５０２，６０２ 受信パケットフィルタ
５０３，６０３ 送信パケット生成回路
５０６，７０６ 第１のＳＢＰ２パケット送受信用バッファ
５０７，７０７ 第２のＳＢＰ２パケット送受信用バッファ
５０８，７０８ 第１のＡＣパケット送受信用バッファ
５０９，７０９ 第２のＡＣパケット送受信用バッファ
【発明の属する技術分野】
本発明は、ＩＥＥＥ１３９４等の通信媒体を介してデータを伝送するデータ伝送装置に関する。
【０００２】
【従来の技術】
ＩＥＥＥ１３９４は、コンピュータ周辺機器と、家電製品等とを直接接続して、相互に制御することのできるシリアスインターフェースであり、音声／映像／制御データなどを１本のケーブルで接続することができるものである。このようにＩＥＥＥ１３９４では、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）やＵＳＢと異なり、ホストとなるＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）を必要とせず機器同士の通信が可能で、利便性がよいため、近年、ＩＥＥＥ１３９４をデジタルインターフェースとして搭載した機器が数多く登場している。そして、このようなＩＥＥＥ１３９４の普及に伴い、近年、データ伝送装置においても、１つのプロトコルだけに対応するのではなく、複数のプロトコルに対応可能なものが求められつつある。
【０００３】
上記ＩＥＥＥ１３９４のデータ転送方式は、大きく２種類に分けられ、一つは、一定の保障された帯域でデータ転送を行うＩｓｏｃｈｒｏｎｏｕｓ転送で、もう一つは、そのＩｓｏｃｈｒｏｎｏｕｓ転送の空き期間を使用してパケット単位でデータ転送を行うＡｓｙｎｃｈｒｏｎｏｕｓ転送である。
【０００４】
そして、ＩＥＥＥ１３９４プロトコルの上位層には、上述した２つの転送方法を使用する様々なプロトコルがあり、例えば、画像や音声等のリアルタイム性の必要なデータを送受信するプロトコルには上記Ｉｓｏｃｈｒｏｎｏｕｓ転送が使用され、また、大容量かつ高速で信頼性の必要なデータを送受信するプロトコルには上記Ａｓｙｎｃｈｒｏｎｏｕｓ転送が使用される。
【０００５】
そして、この上記Ａｓｙｎｃｈｒｏｎｏｕｓ転送を使用するプロトコルの代表としては、ＩＥＥＥ１３９４上でＳＣＳＩ３コマンドを実装するためのプロトコルであるＳＢＰ２（Ｓｅｒｉａｌ Ｂｕｓ Ｐｒｏｔｏｃｏｌ−２）や、リアルタイム性や転送速度が求められない大容量のデータ転送を想定したプロトコルであるＡＣ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｓｅｒｉａｌ Ｂｕｓ Ｃｏｎｎｅｃｔｉｏｎ）等があり、上記ＳＢＰ２は、主にパソコン等の外部ストレージ機器（ＤＶＤ−ＲＡＭ，ハードディスク）に使用され、また上記ＡＣは、プリンターやＯＳＤ（Ｏｎ Ｓｃｒｅｅｎ Ｄｉｓｐｌａｙ）に使用されている。
【０００６】
そして、上記のようなＳＢＰ２プロトコル、あるいはＡＣプロトコルのどちらか一方を実装するデータ伝送装置の構成として、例えば、特許文献１に示されるようなものがあり、また、複数のプロトコルに対応可能なデータ伝送装置の構成としては、図７に示されるようなものがある。
【０００７】
以下、図７を用いて、従来における、ＳＢＰ２とＡＣの両プロトコルを実装するデータ伝送装置について説明する。図７は、ＳＢＰ２とＡＣの両プロトコルを実装したデータ伝送装置の構成を示す図である。
【０００８】
図７において、従来のデータ伝送装置は、ＩＥＥＥ１３９４バスに接続されるＰＨＹ層処理回路の上位に位置するＬＩＮＫ層の処理回路であるＬＩＮＫ層処理回路７０１と、該ＬＩＮＫ層処理回路７０１から受信したパケットデータのうちのＳＢＰ２のパケットデータに対してＳＢＰ２プロトコル処理を行うＳＢＰ２プロトコル制御回路７０４と、上記ＬＩＮＫ層処理回路７０１から受信したパケットデータのうちのＡＣのパケットデータに対してＡＣプロトコル処理を行うＡＣプロトコル制御回路７０５と、各プロトコル制御回路７０４，７０５からの送信要求信号を選択してＬＩＮＫ層処理回路へ出力する送信パケットセレクタ７０３と、上記ＳＢＰ２プロトコル制御回路７０４において処理される送受信パケットを格納する第１，第２のＳＢＰ２パケット送受信用バッファ７０６，７０７と、上記ＡＣプロトコル制御回路７０５において処理される送受信パケットを格納する第１，第２のＡＣパケット送受信用バッファ７０８，７０９と、を備えるものである。そして、上記ＳＢＰ２プロトコル制御回路７０４は、受信したパケットデータのヘッダ情報を解析して、ＳＢ２のパケットデータであるかを判定する受信パケット解析回路７１１と、該受信パケット解析回路７１１においてＳＢ２パケットデータと判定されたパケットデータや、ＤＭＡバスを介して受信したデータに対して転送処理を行うＳＢＰ２データ転送処理回路７１３と、受信したデータに対してＩＥＥＥ１３９４パケットフォーマットの生成を行うパケット生成回路７１２と、ＤＭＡバスへのデータ送受信の制御を行うＤＭＡコントロール回路７１４とで構成され、またＡＣプロトコル制御回路７０５は、受信したパケットデータのヘッダ情報を解析して、ＡＣのパケットデータであるかを判定する受信パケット解析回路７２１と、該受信パケット解析回路７２１においてＡＣパケットデータと判定されたパケットデータや、ＤＭＡバスを介して受信したデータに対して転送処理を行うＡＣデータ転送処理回路と、受信したデータに対してＩＥＥＥ１３９４パケットフォーマットの生成を行うパケット生成回路７２２と、ＤＭＡバスへのデータ送受信の制御を行うＤＭＡコントロール回路７２４と、で構成されている。
【０００９】
以下、上述したような構成を有するデータ伝送装置における通常の送受信動作について説明する。
ＩＥＥＥ１３９４のＡｓｙｎｃｈｒｏｎｏｕｓパケットは、ヘッダー領域とデータ領域とで構成されており、該パケットのヘッダー領域の情報から、そのパケットがＳＢＰ２かＡＣのどちらのパケットであるのかを識別することができる。したがって、従来のデータ伝送装置がデータを受信した場合は、まず各プロトコル制御回路７０４，７０５内の受信パケット解析回路７１１，７２１において、受信パケットのヘッダー領域を解析して各プロトコルに対応するパケットデータを判定し、各データ転送処理回路７１３，７２３により、該各プロトコルに対応するパケットデータを各第１のパケット送受信バッファ７０６，７０８に格納していく。そして、上記データ転送処理回路７１３，７２３は、上記各第１のパケット送受信用バッファ７０６，７０８に格納されたパケットデータを読み出し、対応するプロトコル処理を行った後に、各ＤＭＡコントロール回路７１４，７２４を介してＤＭＡバスに出力するものである。
【００１０】
そして、このようなプロトコル処理中にパケットを受信した場合でも、従来装置には、上記各プロトコル制御回路７０４，７０５に２つずつパケット送受信用バッファが接続されているため、もう一方のバッファ、つまり第２のパケット送受信用バッファ７０７，７０９に、その受信したパケットを格納することができ、プロトコル処理期間のオーバーヘッドによる遅延が生じず、データを高速に受信することができる。
【００１１】
一方、データを送信する場合は、まずＤＭＡバスから各プロトコル制御回路７０４，７０５においてデータを受信し、各データ転送処理回路７１３，７２３により、該受信したデータを各パケット生成回路７１２，７２２に出力し、各パケット生成回路７１２，７２２において、ＩＥＥＥ１３９４パケットフォーマットの生成を行う。そして、そのパケット化されたデータは、各データ転送処理回路７１３，７２３より、各第１のパケット送受信用バッファ７０６，７０８に格納していく。
【００１２】
そして、パケットフォーマットの生成処理の終了後、上記各パケット生成回路７１２，７２２は、送信パケットセレクタ７０３に送信要求信号を出力し、該送信要求信号を受信した送信パケットセレクタ７０３は、それぞれのプロトコル制御回路７０４，７０５からの送信要求信号を、そのヘッダー情報から優先順位を付けてＬＩＮＫ層処理回路７０１へセレクトして出力するか、あるいは先に送信要求があった順番にＬＩＮＫ層処理回路７０１へセレクトして出力する。
【００１３】
そして、ＬＩＮＫ層処理回路７０１は、ＩＥＥＥ１３９４規格に基づいてＰＨＹ層処理回路へ送信要求を行い、伝送帯域を獲得できれば、その伝送帯域を獲得したプロトコルのパケットを、上記第１のパケット送受信用バッファから読み出して送信する。そして、データ送信の場合も、受信の場合と同様に、パケット送信中にデータを受信しても、もう一方のパケット送受信用バッファ、つまり第２のＳＢＰ２パケット送信用バッファ７０７、及び第２のＡＣパケット送信用バッファ７０９を使用してパケット処理を行うことができるため、データが途切れることなく高速に送信することができる。
【００１４】
【特許文献１】
特開２００１−１１９４１５号公報
【００１５】
【発明が解決しようとする課題】
上述のように、従来のＳＢＰ２とＡＣの両プロトコルを実装したデータ伝送装置の構成では、比較的簡単な構成で、且つデータが途切れることなく高速に送受信することを実現することができる。
【００１６】
しかしながら、従来装置に実装されているＳＢＰ２及びＡＣの両プロトコルはともに大容量のデータを取り扱うものであるため、従来装置に設けるパケット送受信用バッファは、ＳＢＰ２及びＡＣの両プロトコルが取り扱うデータ量に見合うように、大容量のバッファでなければならず、この結果、従来装置においては、データ伝送装置の回路規模を小さくできないという課題を有していた。
【００１７】
本発明は、上記課題を解決するためになされたものであり、ＩＥＥＥ１３９４規格の特性を有効に利用して、データ転送能力をできるだけ減少させることなく回路規模を小さくしたデータ伝送装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１に記載のデータ伝送装置は、非同期に発生する帯域を利用してデータを送受信する通信方式を用いて、複数のプロトコルのパケットデータを送受信するデータ伝送装置において、パケットデータの受信時には該受信したパケットデータのヘッダー情報を解析して、各々のプロトコルに対応するパケットデータを外部へ出力し、パケットデータの送信時には送信するデータを上記通信方式のパケットフォーマットにして外部へ出力する、上記複数のプロトコルに対応して同数個設けられた複数のプロトコル制御回路と、上記複数のプロトコル制御回路に対応して同数個設けられた複数のバッファと、上記複数のプロトコルの各々の上記帯域の使用に応じて、上記複数のプロトコル制御回路の各々と、上記複数のバッファの各々との接続を切替えるバッファセレクタと、を備えるものである。
【００１９】
また、本発明の請求項２に記載のデータ伝送装置は、非同期に発生する帯域を利用してデータを送受信する通信方式を用いて、複数のプロトコルのパケットデータを送受信するデータ伝送装置において、受信したパケットデータのヘッダー情報を解析して、上記複数のプロトコル毎に振り分ける受信パケットフィルタと、送信するデータを上記通信方式のパケットフォーマットにする送信パケット生成手段と、パケットデータ受信時には上記受信パケットフィルタからのパケットデータを外部へ出力し、パケットデータ送信時には上記送信パケットフィルタからのパケットデータを外部へ出力する、上記複数のプロトコルに対応して同数個設けられた複数のプロトコル制御回路と、上記複数のプロトコル制御回路の各々に複数個が対応して設けられた複数のバッファと、を備えるものである。
【００２０】
また、本発明の請求項３に記載のデータ伝送装置は、非同期に発生する帯域を利用してデータを送受信する通信方式を用いて、複数のプロトコルのパケットデータを送受信するデータ伝送装置において、受信したパケットデータのヘッダー情報を解析して、上記複数のプロトコル毎に振り分ける受信パケットフィルタと、送信するデータを上記通信方式のパケットフォーマットにする送信パケット生成手段と、パケットデータ受信時には上記受信パケットフィルタからのパケットデータを外部へ出力し、パケットデータ送信時には上記送信パケットフィルタからのパケットデータを外部へ出力する、上記複数のプロトコルに対応して同数個設けられた複数のプロトコル制御回路と、上記複数のプロトコル制御回路に対応して同数設けられた複数のバッファと、上記複数のプロトコルの各々の上記帯域の使用に応じて、上記複数のプロトコル制御回路の各々と、上記複数のバッファの各々との接続を切替えるバッファセレクタと、を備えるものである。
【００２１】
また、本発明の請求項４に記載のデータ伝送装置は、上記通信方式は、ＩＥＥＥ１３９４−１９９５規格、ＩＥＥＥ１３９４ａ−２０００規格、ＩＥＥＥ１３９４ｂ規格であるものである。
【００２２】
また、本発明の請求項５に記載のデータ伝送装置は、請求項１ないし請求項３のいずれかに記載のデータ伝送装置において、上記プロトコルは、Ｓｅｒｉａｌ Ｂｕｓ Ｐｒｏｔｏｃｏｌ−２， Ａｓｙｎｃｈｒｏｎｏｕｓ Ｓｅｒｉａｌ Ｂｕｓ Ｃｏｎｎｅｃｔｉｏｎ であるものである。
【００２３】
【発明の実施の形態】
（実施の形態１）
以下、図１から図４を用いて、本発明の請求項１に対応する実施の形態１にかかるデータ伝送装置について説明する。
本実施の形態１においては、ＳＢＰ２及びＡＣの各プロトコル制御回路で処理するデータを格納するバッファ数を減らすことで、データ伝送装置の回路規模を小さくするものである。
【００２４】
まず、図１を用いて、本実施の形態１におけるデータ伝送装置の構成について説明する。図１は、本実施の形態１におけるデータ伝送装置の構成を示す図である。
【００２５】
図１において、１０６，１０７は、各プロトコル制御回路１０４，１０５で処理するデータを格納する第１，第２のパケット送受信用バッファであり、１０８は、各プロトコル制御回路１０４，１０５に接続するバッファの切替えを行うバッファセレクタである。なお、ここでは、図２，３に示すように、上記バッファセレクタ１０８がスイッチＡ１，Ａ２，Ｂ１，Ｂ２を備え、各プロトコル制御回路１０４，１０５と、バッファ１０６，１０７との接続を切替えるものである。また、本実施の形態１のデータ伝送装置におけるその他の構成は、従来構成と同一、あるいは相当するものであるため、ここでは説明を省略する。
【００２６】
以下、図２〜図４を用いて、本実施の形態１のデータ伝送装置の送受信動作について説明する。
まず、図２を用いて、本データ伝送装置においてＳＢＰ２プロトコルしか使用されていない場合の送受信動作について説明する。図２は、本実施の形態１におけるデータ伝送装置において、ＳＢＰ２プロトコルのみ使用されている場合のバッファセレクタの状況を示している図である。
【００２７】
ＳＢＰ２プロトコルしか使用しない場合は、ＡＣプロトコル制御回路１０５にバッファを接続させる必要がないため、本データ伝送装置全体を制御するＣＰＵ（図示せず）により、バッファセレクタ１０８内のスイッチを制御して、図２に示すように、スイッチＢ１，Ｂ２を閉じ、スイッチＡ１，Ａ２を開け、第１，第２のパケット送受信用バッファ１０６，１０７の両方が、ＳＢＰ２プロトコル制御回路１０４に接続されるようにする。
【００２８】
このようにすれば、ＳＢＰ２プロトコル制御回路１０４については、図７に示す従来構成と同等の構成になり、バッファ数を削減しても、従来と同等のデータ転送レートの性能を実現することができる。
【００２９】
なお、ＡＣプロトコルしか使用されていない場合は、逆にＳＢＰ２プロトコル制御回路１０４にバッファを設ける必要がないため、上記ＣＰＵ（図示せず）により、スイッチＡ１，Ａ２を閉じ、スイッチＢ１，Ｂ２を開けるように制御して、第１，第２のパケット送受信用バッファ１０６，１０７の両方をＡＣプロトコル制御回路１０５に接続するようにすればよい。
【００３０】
次に、図３，４を用いて、本データ伝送装置においてＳＢＰ２とＡＣの両プロトコルが使用されている場合の送受信動作について説明する。図３は、本実施の形態１におけるデータ伝送装置において、ＳＢＰ２及びＡＣの両プロトコルが使用されている場合のバッファセレクタの状況を示している図であり、図４は、本実施の形態１におけるデータ伝送装置において、ＳＢＰ２プロトコル制御回路及びＡＣプロトコル制御回路が、送信パケットセレクタに対して送信要求した状態からの状態遷移を示す図である。
【００３１】
ＳＢＰ２及びＡＣの両プロトコルが使用されている場合は、本データ伝送装置に両プロトコルを実装しなければいけないので、ＳＢＰ２プロトコル制御回路１０４及びＡＣプロトコル制御回路１０５の両方にバッファを接続させる必要がある。
【００３２】
従って、両プロトコルが使用されている場合には、上記ＣＰＵ（図示せず）によりバッファセレクタ１０８内のスイッチを制御して、図３に示すように、スイッチＡ２，Ｂ１を閉じ、スイッチＡ１，Ｂ２を開け、第１のパケット送受信用バッファ１０６がＳＢＰ２プロトコル制御回路１０４に、また第２のパケット送受信用バッファ１０７がＡＣプロトコル制御回路１０５に接続されるようにする。
【００３３】
このようにすれば、ＳＢＰ２プロトコル制御回路１０４及びＡＣプロトコル制御回路１０５のそれぞれにバッファが接続され、両方のプロトコルを実装したデータ伝送装置を提供することができる。
【００３４】
ここで、図７に示す従来構成と、上述した図３に示す構成とを比較すれば明らかであるが、図３の構成では、各プロトコル制御回路１０４，１０５にパケット送受信用バッファが１つしか接続されないため、プロトコル処理期間のオーバーヘッドによる遅延が生じて、データ転送レートの性能が半分になると考えられる。
【００３５】
しかし、ＩＥＥＥ１３９４規格は、Ａｓｙｎｃｈｒｏｎｏｕｓ転送のパケットデータの送信要求が生じた場合、あるプロトコル制御回路からの送信要求が一旦バス占有権を獲得してパケットを送信すると、その全ての送信要求が完了するまでは次の送信要求をすることができないという特性を有しており、このＩＥＥＥ１３９４上でＳＢＰ２とＡＣの両プロトコルを同時に使用すれば、Ａｓｙｎｃｈｒｏｎｏｕｓ転送の帯域が混み合って、ＳＢＰ２とＡＣの両プロトコル制御回路からのパケット送信要求が同時に発生する確率が高くなり、同じノードが連続してバス占有権を獲得してパケット送信できる頻度が低くなる。
【００３６】
従って、ＩＥＥＥ１３９４上でＳＢＰ２とＡＣの両プロトコルを同時に使用する場合は、同じノードが連続してバス占有権を獲得してパケット送信できる頻度が低いので、各プロトコル制御回路１０４，１０５にてプロトコル処理中にデータを送受信する可能性が低く、さらには、一方のプロトコル制御回路がデータを送受信している間に、もう一方のプロトコル制御回路がプロトコル処理をすることが可能となるため、図３に示すように各プロトコル制御回路１０４，１０５にバッファが一つしか接続されていなくても、データ転送レートの性能は従来の構成と比べてほとんど変わらないといえる。
【００３７】
以下、ＩＥＥＥ１３９４上でＳＢＰ２とＡＣの両プロトコルを同時に使用する場合の、各プロトコル制御回路の状態遷移について、図４を用いて説明する。図４は、ＳＢＰ２プロトコル制御回路及びＡＣプロトコル制御回路が送信要求した場合の状態遷移を示す図である。なお、ここでは、送信パケットセレクタ１０３がＡＣプロトコル制御回路１０５からの送信要求信号を先に選択するものとする。
【００３８】
図４に示すように、ＡＣプロトコル制御回路１０５及びＳＢＰ２プロトコル制御回路１０４から送信要求が送信パケットセレクタ１０３に出力されると（期間▲１▼）、まずＡＣプロトコル制御回路１０５からの送信要求信号が、送信パケットセレクタ１０３を通じてＬＩＮＫ層処理回路１０１に出力され、これによってＡＣプロトコルが伝送帯域を獲得し、ＡＣプロトコル制御回路１０５からＡＣプロトコル処理後のパケットがＤＭＡバスを介して送信される（期間▲２▼）。そして、ＡＣプロトコル制御回路１０５からの送信が終了後、今度はＳＢＰ２プロトコル制御回路１０４からの送信要求信号が送信パケットセレクタ１０３を通じてＬＩＮＫ層処理回路１０１に出力されるが、このとき、他のノードが伝送帯域を使用しておりパケットデータを送信できないため、ＳＢＰ２プロトコル制御回路１０４は、該他ノードによる送信が終了し、伝送帯域を獲得できるまで待機する。一方、ＡＣプロトコル制御回路１０５では、この間に、次のデータをＤＭＡバスから書き込み、パケット生成等のプロトコル処理を行い、パケット化されたデータを第２の送受信用バッファ１０７に格納していく（期間▲３▼）。
【００３９】
そして、他のノードの送信が終了後、ＳＢＰ２プロトコルが伝送帯域を獲得し、これにより、ＳＢＰ２プロトコル制御回路１０４は、第１の送受信用バッファ１０６に格納されているパケットデータを読み出して、ＤＭＡバスを介して送信していく（期間▲４▼）。この間、ＡＣプロトコル制御回路１０５は、上述したＤＭＡから受信したデータに対するプロトコル処理を続ける。
【００４０】
そして、ＳＢＰ２プロトコル制御回路１０４からのパケットデータの送信が終了後、上記ＳＢＰ２プロトコル制御回路１０４は、次のデータをＤＭＡバスから書き込み、パケット生成等のプロトコル処理を行い、パケット化されたデータを第１の送受信用バッファ１０６に格納していく。一方、上記ＡＣプロトコル制御回路１０５は、ＤＭＡバスから受信したデータに対するプロトコル処理が終了後に、送信パケットセレクタ１０３に対して、再び送信要求信号を出力する。しかし、他のノードが伝送帯域を獲得してデータ送信をしているため、パケットデータを送信することはできなため、上記ＡＣプロトコル制御回路１０５は伝送帯域が獲得できるまで待機する。
【００４１】
このように、上述したＩＥＥＥ１３９４規格の特性上、各プロトコルは、伝送帯域を連続して獲得することができないものとなっているので、各プロトコル制御回路１０４，１０５は、その各プロトコルが伝送帯域を獲得するまで時間と、お互いのパケット送信時間とをオーバーヘッドとして、これらの時間を利用してパケット処理を行うことができる。
【００４２】
このようにすれば、各プロトコル制御回路１０４，１０５に、図３に示すようにバッファが１つしか接続されていない本実施の形態１の構成と、図７に示すようにバッファが２つ接続されている従来構成とで、データ転送レートの差をほとんどないものにすることができ、ほぼ同等のデータ転送レートを実現することが可能である。
【００４３】
以上のように本実施の形態１によれば、データ伝送装置にバッファセレクタ１０８を設けて、各プロトコル制御回路１０４，１０５において処理されるデータを格納するバッファ数を削減し、一方のプロトコルしか使用していない場合は、上記バッファセレクタ１０８を制御して、２つあるパケット送受信用バッファの両方をその使用しているプロトコルに対応するプロトコル制御回路に接続させ、また、両方のプロトコルが使用されている場合は、２つあるパケット送受信用バッファのそれぞれを各プロトコル制御回路に接続させるようにしたので、従来装置とほぼ同等のデータ転送レートを実現しつつ、データ伝送装置の回路規模を小さくすることが可能となる。
【００４４】
（実施の形態２）
以下、図５を用いて、本発明の請求項２に対応する実施の形態２にかかるデータ伝送装置について説明する。
上記実施の形態１においては、ＳＢＰ２及びＡＣの各プロトコル制御回路で処理するデータを格納するバッファを減らすことでデータ伝送装置の回路規模を小さくするようにしたが、本実施の形態２においては、ＳＢＰ２及びＡＣの両プロトコル制御回路の回路規模を小さくすることで、データ伝送装置の回路規模を小さくするものである。
【００４５】
まず、図５を用いて、本実施の形態２におけるデータ伝送装置の構成について説明する。図５は、本実施の形態２におけるデータ伝送装置の構成を示す図である。
【００４６】
図５において、５０２は、受信パケットのヘッダー領域からパケットを解析して、該受信パケットがＳＢＰ２か、ＡＣのどちらのパケットであるかを識別し、さらに、そのパケットを識別するためのヘッダー領域を除く受信パケットフィルタであり、５０３は、各プロトコル制御回路５０４，５０５からの送信要求を選択し、且つ該各プロトコル制御回路５０４，５０５から入力されたヘッダー領域情報及びデータを用いて、ＩＥＥＥ１３９４規格パケットフォーマットの生成を行うものである。そして、上記ＳＢＰ２プロトコル制御回路５０４は、ＳＢＰ２データ転送回路５１３と、ＤＭＡコントロール回路５１４と、からなるものであり、上記ＡＣプロトコル制御回路５０５は、ＡＣデータ転送回路５２３と、ＤＭＡコントロール回路５２４と、からなるものである。なお、そのほかの構成については、従来構成と同一、あるいは相当するものであるため、ここでは説明を省略する。
【００４７】
以下、図５を用いて、本実施の形態２のデータ伝送装置において、ＳＢＰ２ＡＣの両プロトコルが使用されている場合の送受信動作について説明する。
データ伝送装置があるパケットを受信する場合、まずＬＩＮＫ層処理回路５０１から受信パケットフィルタ５０２に入力される。受信パケットフィルタ５０２では、受信パケットのヘッダー領域からパケットを解析してＳＢＰ２か、ＡＣのどちらのパケットであるかを識別した後、該パケットを識別するためのヘッダー領域の情報を除いたヘッダー領域の情報とデータ領域とを、上記識別結果に基づいて、ＳＢＰ２プロトコル制御回路５０４か、あるいはＡＣプロトコル制御回路５０５のどちらかへ出力する。
【００４８】
このように、各プロトコル制御回路５０４，５０５の前段に受信パケットフィルタ５０２を設け、パケットを識別する際には該回路５０２をＳＢＰ２及びＡＣの両プロトコルが共通して使用するようにすれば、各プロトコル制御回路５０４，５０５に設けられていた、受信したパケットがＳＢＰ２かＡＣのいずれかを識別するための回路（例えば、図７に示す従来装置では、各プロトコル制御回路内の受信パケット解析回路７１１，７２１）を削減することができる。
【００４９】
そして、上述したようにして、上記受信パケットフィルタ５０２において、ヘッダー情報により識別されたパケットデータは、各プロトコル制御回路５０４，５０５に振り分けられ、該各プロトコル制御回路５０４，５０５内の各データ転送処理回路５１３，５２３を介して、各第１のパケット送受信用バッファ５０６，５０８に格納され、各データ転送処理回路５１３，５２３により、格納されたパケットデータを読み出して、各ＤＭＡコンとコロール回路５１４，５２４を介してＤＭＡバスに出力するものである。
【００５０】
一方、パケットを送信する場合は、まずＤＭＡバスから入力されるデータを各プロトコル制御回路５０４，５０５で受信し、該受信されたデータを、各データ転送処理回路５１３，５２４により、パケット生成回路５０３に出力する。
【００５１】
ここでＳＢＰ２、及びＡＣの両プロトコルは、共にＡｓｙｎｃｈｒｏｎｏｕｓパケットを使用してデータ送受信を行うプロトコルであるので、パケットの構造という点から見るとヘッダー領域の識別子が異なるだけでフォーマットは同一である。従って、Ａｓｙｎｃｈｒｏｎｏｕｓパケットを生成する回路構成は、ＳＢＰ２とＡＣとで何ら変わらず、上記送信パケット生成回路５０３では、ＳＢＰ２プロトコル制御回路５０４、及びＡＣプロトコル制御回路５０５から、それぞれのヘッダー領域の情報と送信要求信号とを受信して、ＩＥＥＥ１３９４パケットフォーマットを生成する。
【００５２】
さらに、上記送信パケット生成回路５０３は、該受信した送信要求信号を、そのヘッダー情報から優先順位をつけて、あるいは先に送信要求信号が出力された順番に、ＬＩＮＫ層処理回路５０１へ出力する。
【００５３】
このように、各プロトコル制御回路５０４，５０５の前段に送信パケット生成回路５０３を設け、ＩＥＥＥ１３９４パケットフォーマットに変換する際には該回路５０３をＳＢＰ２及びＡＣの両プロトコルが共通して使用するようにすれば、各プロトコル制御回路５０４，５０５に設けられていた、パケットフォーマットに変換するための回路（例えば、図７に示す従来装置の各プロトコル制御回路内のパケット生成回路７１２，７２２）を削減することができる。
【００５４】
そして、上述したようにして、上記送信パケット生成回路５０３において、ＩＥＥＥ１３９４パケットフォーマット化されたパケットデータは、各データ転送処理回路５１３，５２３を介して、各第１のパケット送受信用バッファ５０６，５０８に格納され、各プロトコルが伝送帯域を獲得後、ＳＢＰ２データ転送処理回路５１３，５２３より、各第１のパケット送受信用バッファ５０６，５０８に格納されたパケットデータを読み出して、ＤＭＡコントロール回路５１４，５２４を介してＤＭＡバスに出力する。
【００５５】
なお、本実施の形態２においては、従来の構成と同様、各プロトコル制御回路に、バッファを２つ接続させているので、データが途切れることなく高速に送受信することが可能であり、データ転送レートが従来装置に比べて減少することはない。
【００５６】
このように本実施の形態２によれば、上記プロトコル制御回路の外部に、受信したパケットデータを解析して各プロトコル制御回路５０４，５０５にその受信したパケットデータを振り分ける受信パケットフィルタ５０２と、送信するデータをＩＥＥＥ１３９４パケットフォーマットにする送信パケット生成回路５０３とを設けることで、各プロトコル制御回路５０４，５０５内の、受信パケットを解析する回路と、パケットフォーマットを生成する回路とを削除するようにしたので、データ転送レートを減少させることなく、データ伝送装置の回路規模を小さくすることが可能となる。
【００５７】
（実施の形態３）
以下、図６を用いて、本発明の請求項３に対応する実施の形態３にかかるデータ伝送装置について説明する。
本実施の形態３は、上記実施の形態１と上記実施の形態２との構成上の特徴部分を組み合わせることで、データ伝送装置の回路規模をさらに小さくするものである。
【００５８】
まず、図６を用いて、本実施の形態３にかかるデータ伝送装置の構成について説明する。図６は、本実施の形態３におけるデータ伝送装置の構成を示す図である。
【００５９】
図６において、本実施の形態３におけるデータ伝送装置は、ＬＩＮＫ層処理回路６０１と、受信パケットフィルタ６０２と、送信パケット生成回路６０３と、ＳＢＰ２プロトコル制御回路６０４、ＡＣプロトコル制御回路６０５と、バッファセレクタ６０８と、第１，第２のパケット送受信用バッファ６０６，６０７と、で構成されている。
【００６０】
以下、図６を用いて、本実施の形態３のデータ伝送装置の送受信動作について説明する。
まず、本データ伝送装置において、どちらか一方のプロトコル、例えばＢＰ２プロトコルしか使用されていない場合の送受信動作について説明する。
【００６１】
ＳＢＰ２プロトコルしか使用しない場合は、上記実施の形態１において説明したように、ＡＣプロトコル制御回路６０５にバッファを接続させる必要がないため、当該データ伝送装置全体を制御するＣＰＵ（図示せず）によりバッファセレクタ６０８を制御して、第１，第２のパケット送受信用バッファ６０６，６０７の両方が、ＳＢＰ２プロトコル制御回路６０４に接続されるようにする（図２参照）。
【００６２】
さらに、受信パケットフィルタ６０２、及び送信パケット生成回路６０３の動作については、ＳＢＰ２プロトコルしか使用しない場合、そのＳＢＰ２プロトコル制御回路６０４に２つのバッファが接続されることになるので、上記実施の形態２と同様の構成になり、この結果、データが途切れることなく、高速に送受信することができ、データ転送レートが従来装置に比べて減少することはない。
【００６３】
なお、ＡＣプロトコルしか使用されていない場合は、逆にＳＢＰ２プロトコル制御回路６０４にバッファを設ける必要がないため、上記ＣＰＵ（図示せず）によりバッファセレクタ６０８を制御して、第１，第２のパケット送受信用バッファ６０６，６０７の両方をＡＣプロトコル制御回路６０５に接続するようにすればよい。
【００６４】
次に、本データ伝送装置において、ＳＢＰ２とＡＣの両プロトコルが使用されている場合の送受信動作について説明する。
ＳＢＰ２及びＡＣの両プロトコルが使用されている場合は、本データ伝送装置に両プロトコルを実装しなければいけないので、上記実施の形態１と同様、上記ＣＰＵ（図示せず）によりバッファセレクタ６０８を制御して、ＳＢＰ２プロトコル制御回路６０４に第１のパケット送受信用バッファ６０６を、ＡＣプロトコル制御回路６０５に第２のパケット送受信用バッファ６０７を接続するようにする（図３参照）。
【００６５】
ここで、ＩＥＥＥ１３９４規格の特性上、各プロトコル制御回路６０４，６０５は、上記実施の形態１で説明した図４と同様の状態遷移をとるため、各プロトコル制御回路６０４，６０５がプロトコル処理中にデータを受信する可能性が低く、また、各プロトコル制御回路６０４，６０５は、それぞれが伝送帯域を獲得するまで時間と、他のプロトコル制御回路がパケットを送信するパケット送信時間とを、プロトコル処理期間のオーバーヘッドにし、これらの時間を利用してパケット処理を行うことができる。
【００６６】
さらに、受信パケットフィルタ６０２、及び送信パケット生成回路６０３については、上記実施の形態２と同様の動作を行うことにより、各プロトコルのパケットデータの送受信を実現することができる。
【００６７】
このように本実施の形態３によれば、データ伝送装置にバッファセレクタ６０８を設けることで、各プロトコル制御回路６０４，６０５において処理されるデータを格納するバッファ数を削減し、且つ、上記プロトコル制御回路の外部に受信パケットフィルタ６０２と、送信パケット生成回路６０３とを設けることで、各プロトコル制御回路６０４，６０５内の、受信パケットを解析する回路と、パケットフォーマットを生成する回路とを削除するようにしたので、データ転送レートの減少を最小限におさえて、データ伝送装置の回路規模をさらに小さくすることが可能となる。
【００６８】
なお、実施の形態１〜３においては、データ伝送装置の通信方式がＩＥＥＥ１３９４規格として説明したが、より具体的に述べれば、ＩＥＥＥ１３９４−１９９５規格、ＩＥＥＥ１３９４ａ−２０００規格、ＩＥＥＥ１３９４ｂ規格が挙げられる。
【００６９】
【発明の効果】
以上のように、本発明の請求項１に記載のデータ伝送装置によれば、非同期に発生する帯域を利用してデータを送受信する通信方式を用いて、複数のプロトコルのパケットデータを送受信するデータ伝送装置において、パケットデータの受信時には該受信したパケットデータのヘッダー情報を解析して、各々のプロトコルに対応するパケットデータを外部へ出力し、パケットデータの送信時には送信するデータを上記通信方式のパケットフォーマットにして外部へ出力する、上記複数のプロトコルに対応して同数個設けられた複数のプロトコル制御回路と、上記複数のプロトコル制御回路に対応して同数個設けられた複数のバッファと、上記複数のプロトコルの各々の上記帯域の使用に応じて、上記複数のプロトコル制御回路の各々と、上記複数のバッファの各々との接続を切替えるバッファセレクタと、を備えるようにしたので、従来装置とほぼ同等のデータ転送レートを実現しつつ、バッファ数を削減してその回路規模を小さくしたデータ伝送装置を提供することが可能となる。
【００７０】
また、本発明の請求項２に記載のデータ伝送装置によれば、非同期に発生する帯域を利用してデータを送受信する通信方式を用いて、複数のプロトコルのパケットデータを送受信するデータ伝送装置において、受信したパケットデータのヘッダー情報を解析して、上記複数のプロトコル毎に振り分ける受信パケットフィルタと、送信するデータを上記通信方式のパケットフォーマットにする送信パケット生成手段と、パケットデータ受信時には上記受信パケットフィルタからのパケットデータを外部へ出力し、パケットデータ送信時には上記送信パケットフィルタからのパケットデータを外部へ出力する、上記複数のプロトコルに対応して同数個設けられた複数のプロトコル制御回路と、上記複数のプロトコル制御回路の各々に複数個が対応して設けられた複数のバッファと、を備えるようにしたので、データ転送レートを減少させることなく、回路規模を小さくしたデータ伝送装置を提供することが可能となる。
【００７１】
また、本発明の請求項３に記載のデータ伝送装置によれば、非同期に発生する帯域を利用してデータを送受信する通信方式を用いて、複数のプロトコルのパケットデータを送受信するデータ伝送装置において、受信したパケットデータのヘッダー情報を解析して、上記複数のプロトコル毎に振り分ける受信パケットフィルタと、送信するデータを上記通信方式のパケットフォーマットにする送信パケット生成手段と、パケットデータ受信時には上記受信パケットフィルタからのパケットデータを外部へ出力し、パケットデータ送信時には上記送信パケットフィルタからのパケットデータを外部へ出力する、上記複数のプロトコルに対応して同数個設けられた複数のプロトコル制御回路と、上記複数のプロトコル制御回路に対応して同数設けられた複数のバッファと、上記複数のプロトコルの各々の上記帯域の使用に応じて、上記複数のプロトコル制御回路の各々と、上記複数のバッファの各々との接続を切替えるバッファセレクタと、を備えるようにしたので、データ転送レートの減少を最小限におさえて、データ伝送装置の回路規模をさらに小さくすることができる。
【００７２】
また、本発明の請求項４に記載のデータ伝送装置によれば、請求項１ないし請求項３のいずれかに記載のデータ伝送装置において、上記通信方式は、ＩＥＥＥ１３９４−１９９５規格、ＩＥＥＥ１３９４ａ−２０００規格、ＩＥＥＥ１３９４ｂ規格であるようにしたので、ＩＥＥＥ１３９４−１９９５規格、ＩＥＥＥ１３９４ａ−２０００規格、ＩＥＥＥ１３９４ｂ規格上で、データ送受信するデータ伝送装置において、データ転送レートの最小限におさえつつ、その回路規模を小さくすることができる。
【００７３】
また、本発明の請求項５に記載のデータ伝送装置によれば、請求項１ないし請求項３のいずれかに記載のデータ伝送装置において、上記プロトコルは、ＳｅｒｉａｌＢｕｓ Ｐｒｏｔｏｃｏｌ −２， Ａｓｙｎｃｈｒｏｎｏｕｓ Ｓｅｒｉａｌ Ｂｕｓ Ｃｏｎｎｅｃｔｉｏｎであるようにしたので、ＳＢＰ２及び、ＡＣの両プロトコルを実装したデータ伝送装置を、データ転送レートの減少を最小限におさえつつ、その回路規模を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるデータ転送装置の構成を示す図である。
【図２】本発明の実施の形態１において、ＳＢＰ２プロトコルのみを使用している際の、データ転送装置の構成をを示す図である。
【図３】本発明の実施の形態１において、ＳＢＰ２及びＡＣの両プロトコルを使用してる際の、データ転送装置の構成を示す図である。
【図４】本発明の実施の形態１におけるデータ伝送装置の動作を示す図である。
【図５】本発明の実施の形態２における、データ転送装置の構成を示す図である。
【図６】本発明の実施の形態３における、データ伝送装置の構成を示す図である。
【図７】従来のデータ伝送装置の構成を示す図である。
【符号の説明】
１０１，５０１，６０１，７０１ ＬＩＮＫ層処理回路
１０２，７０２ 受信パケット解析回路
１０３，７０３ 送信パケットセレクタ
１０４，５０４，６０４，７０４ ＳＢＰ２プロトコル制御回路
１０５，５０５，６０５，７０５ ＡＣプロトコル制御回路
１０６，６０６ 第１のパケット送受信用バッファ
１０７，６０７ 第２のパケット送受信用バッファ
１０８，６０８ バッファセレクタ
５０２，６０２ 受信パケットフィルタ
５０３，６０３ 送信パケット生成回路
５０６，７０６ 第１のＳＢＰ２パケット送受信用バッファ
５０７，７０７ 第２のＳＢＰ２パケット送受信用バッファ
５０８，７０８ 第１のＡＣパケット送受信用バッファ
５０９，７０９ 第２のＡＣパケット送受信用バッファ
Claims (5)
- 非同期に発生する帯域を利用してデータを送受信する通信方式を用いて、複数のプロトコルのパケットデータを送受信するデータ伝送装置において、
パケットデータの受信時には該受信したパケットデータのヘッダー情報を解析して、各々のプロトコルに対応するパケットデータを外部へ出力し、パケットデータの送信時には送信するデータを上記通信方式のパケットフォーマットにして外部へ出力する、上記複数のプロトコルに対応して同数個設けられた複数のプロトコル制御回路と、
上記複数のプロトコル制御回路に対応して同数個設けられた複数のバッファと、
上記複数のプロトコルの各々の上記帯域の使用に応じて、上記複数のプロトコル制御回路の各々と、上記複数のバッファの各々との接続を切替えるバッファセレクタと、を備える、
ことを特徴とするデータ伝送装置。 - 非同期に発生する帯域を利用してデータを送受信する通信方式を用いて、複数のプロトコルのパケットデータを送受信するデータ伝送装置において、
受信したパケットデータのヘッダー情報を解析して、上記複数のプロトコル毎に振り分ける受信パケットフィルタと、
送信するデータを上記通信方式のパケットフォーマットにする送信パケット生成手段と、
パケットデータ受信時には上記受信パケットフィルタからのパケットデータを外部へ出力し、パケットデータ送信時には上記送信パケットフィルタからのパケットデータを外部へ出力する、上記複数のプロトコルに対応して同数個設けられた複数のプロトコル制御回路と、
上記複数のプロトコル制御回路の各々に複数個が対応して設けられた複数のバッファと、を備える、
ことを特徴とするデータ伝送装置。 - 非同期に発生する帯域を利用してデータを送受信する通信方式を用いて、複数のプロトコルのパケットデータを送受信するデータ伝送装置において、
受信したパケットデータのヘッダー情報を解析して、上記複数のプロトコル毎に振り分ける受信パケットフィルタと、
送信するデータを上記通信方式のパケットフォーマットにする送信パケット生成手段と、
パケットデータ受信時には上記受信パケットフィルタからのパケットデータを外部へ出力し、パケットデータ送信時には上記送信パケットフィルタからのパケットデータを外部へ出力する、上記複数のプロトコルに対応して同数個設けられた複数のプロトコル制御回路と、
上記複数のプロトコル制御回路に対応して同数設けられた複数のバッファと、
上記複数のプロトコルの各々の上記帯域の使用に応じて、上記複数のプロトコル制御回路の各々と、上記複数のバッファの各々との接続を切替えるバッファセレクタと、を備える、
ことを特徴とするデータ伝送装置。 - 請求項１ないし請求項３のいずれかに記載のデータ伝送装置において、
上記通信方式は、ＩＥＥＥ１３９４−１９９５規格、ＩＥＥＥ１３９４ａ−２０００規格、ＩＥＥＥ１３９４ｂ規格である、
ことを特徴とするデータ伝送装置。 - 請求項１ないし請求項３のいずれかに記載のデータ伝送装置において、
上記プロトコルは、Ｓｅｒｉａｌ Ｂｕｓ Ｐｒｏｔｏｃｏｌ−２， Ａｓｙｎｃｈｒｏｎｏｕｓ Ｓｅｒｉａｌ Ｂｕｓ Ｃｏｎｎｅｃｔｉｏｎである、
ことを特徴とするデータ伝送装置。
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