KR100985745B1

KR100985745B1 - 직렬 통신 버스용 데이터 링크 레이어 디바이스

Info

Publication number: KR100985745B1
Application number: KR1020047021485A
Authority: KR
Inventors: 티모시 하이웨이; 클라우스 게드케; 지그프리트 쉬바이들러
Original assignee: 톰슨 라이센싱
Priority date: 2002-06-29
Filing date: 2003-06-17
Publication date: 2010-10-06
Also published as: KR20050014895A; US7254662B2; CN1663202A; AU2003242717A1; US20050262283A1; JP4200133B2; EP1518376B1; DE60331545D1; JP2005536089A; EP1518376A1; EP1376960A1; MXPA04012696A; CN100574288C; WO2004004256A1

Abstract

한 주기 동안의 혼합된 데이터 전송을 관리하는 IEEE1394 버스 프로토콜에 따라서, 전송할 비동기성 데이터만을 갖는 버스 노드는, 하위-동작 간격(sub-action gap)이 지시된 주기 동안의 비동기성 데이터 전송의 끝까지 그 송신 요청을 대기해야 한다. 본 발명은 버스 노드 중 하나가 비동기성 데이터를 전송할 필요가 있는 경우에 대해 데이터 전송의 효율을 개선하는 것이다. 본 발명에 따른 데이터 링크 레이어 디바이스는 비동기성 데이터가 전송될 것인지의 여부를 점검하기 위한 수단을 포함하며, 만약 전송되지 않을 것이라면, 이들 데이터는 주기 마스터가 없는 상태로 스위칭되며, 이 상태에서 로컬 주기 동기화 이벤트는 무시된다. 노드는 비동기성 송신 요청을 작성하기 이전에 로컬 주기 이벤트 이후의 하위-동작 간격을 대기할 필요는 없다.

Description

직렬 통신 버스용 데이터 링크 레이어 디바이스{DATA LINK LAYER DEVICE FOR A SERIAL COMMUNICATION BUS}

본 발명은 직렬 통신 버스를 통한 데이터 통신 분야에 관한 것이다. 좀더 구체적으로, 본 발명은 이러한 직렬 통신 버스용의 데이터 링크 레이어 디바이스에 관한 것이다.

꽤 오랫동안, 한 측면의 가전기기 제품 분야(HiFi, 비디오, 오디오)와 다른 한 측면의 개인용 컴퓨터의 컨버전스(convergence)가 캐치워드 멀티미디어(catchword multimedia) 하에서 널리알려져 왔으며, 실제로 두 측면의 많은 제조사에 의해 추진되어 왔다. 두 제품 분야의 통합이 의미하는 점은, 서로 다른 제품 분야의 장비 간의 또는 그렇지 않으면 한 제품 분야 내의 장비 간의 데이터 교환 문제에 관한 연구는 점점더 중요하게 되고 있다는 점이다. 이것은 또한 이미 충분히 진전된 이러한 문제에 관한 표준화 노력으로부터 분명해졌다. 구체적으로, 소위 IEEE1394 직렬 버스는 두 제품 그룹으로부터의 단자간의 데이터 교환용의 이미 국제적으로 표준화되고 매우 널리 수용된 버스를 제공한다. 전술된 표준의 정확한 호칭은 고성능 직렬 버스용 IEEE1394 표준, (IEEE) STD 1394/1995(IEEE 뉴욕, 1996년 8월)이다.

여기서 기술될 본 발명은 버스 관리에 관한 것이다. 이러한 IEEE1394 버스는 등시성 데이터 전송 서비스와 비동기성 데이터 전송 서비스를 제공한다. 이러한 연결에서, 등시성 데이터 전송은 송신될 데이터가 데이터 소스에서 정기적으로 도달함을 의미하며, 이때 데이터는 또한 매번 대략 동일한 크기로 도달한다. 이러한 데이터 소스의 예는 비디오 레코더나 캠코더, DVD 플레이어, CD 플레이어나 MP3 플레이어와 같은 오디오 디바이스 등이다. 비동기성 전송 모드는 제어 명령 및 구성 메시지를 포함하는 모든 다른 데이터 전송에 대해 사용되며, 이러한 제어 명령 및 구성 메시지는 스트리밍 비디오나 오디오의 경우에서만큼 중요하지 않다.

IEEE1394 직렬 버스의 규격은 가전 기기 분야로부터의 제품에서 매우 중요한 일련의 기준을 포함한다:

- 최대 63 개의 단자를 갖는 거의 자유롭게 선택 가능한 버스 토폴로지(topology){예컨대, 체인, 트리(chain, tree) 등등},

- 2 개의 장비 간의 최대 4.5m 거리로 4 또는 6개의 컨덕터를 구비한 케이블에 걸친 비트 직렬 데이터 송신,

- 현재에는 최대 400MBit/s인 송신율,

- 단자는 동작하는 동안{생명 삽입(life insertion)} 연결 및 단절될 수 있음.

IEEE1394 인터페이스를 생성하기 위해, 하드웨어를 사용하여 IEEE1394 표준의 두 레이어를 구현할 필요가 있다: 이들은 데이터 통신의 OSI/IEC-7-레이어 기준 모델로부터 알려져 있는 데이터 링크 레이어와 물리 레이어이다. 버스에 대한 연결 은 물리 레이어로 관리되는 반면, 버스 프로토콜의 핵심 부분은 데이터 링크 레이어로 구현된다. 물리 레이어와 데이터 링크 레이어 간의 갈바니 분리(galvanic separation)가 1394 표준에서 제공되므로, 구현이 별도의 IC를 사용하여 일반적으로 실현된다.

1394 버스의 주어진 구성에서, 버스 관리는, 버스가 등시성 데이터 패킷 및 비동기성 데이터 패킷의 전송을 위해 적절한 방식으로 공유됨을 보장하며, 이것은 소위 주기 마스터를 네트워크에서 소개함으로써 기본적으로 이뤄진다. 주기 마스터로서 할당될 것은 주기 마스터 성능을 구비한 버스 노드이다. 이러한 버스 노드는 정상적인 간격에서 주기 시작 패킷을 송신함으로써 네트워크에서 모든 버스 노드를 위한 시간 동기화를 제공한다. 모든 버스 노드는 주기 시작 패킷의 수신 이후 그 시간 클록을 재동기화해야 한다. 이러한 동기화 프로세스를 보장하기위해, 버스 노드 각각에서, 그 자신의 시간 클록으로 로컬 주기 동기화 이벤트를 생성하는, 실행중인 주기 타이머가 있다. 로컬 주기 동기화 이벤트 이후, 버스 노드는 자신의 송신 요청을 하기 이전에 주기 시작 패킷의 수신을 대기할 것이다. 주기 시작 패킷의 수신 이후, 버스 노드는 있다면 만기가 된 등시성 데이터에 대한 송신 요청을 생성하기 이전에 짧은 등시성 간격을 대기할 것이다. 등시성 송신 요청을 했었던 노드 각각은 공칭 주기 기간 동안에 버스에 대한 액세스를 얻을 것이다. 이것은 1394 표준으로 또한 수립된 등시성 자원 관리자에 의해 확인된다. 만약 1394 버스의 데이터 전송 용량이 등시성 관리자에 의해 포착되지 않았다면, 비동기성 송신 요청을 했었던 모든 다른 노드는 소위 하위-동작 간격인 특정한 양의 시간이 경과한 이후 버스에 액세스할 수 있다. 그러므로, 주기 기간의 나머지는 비동기성 송신 전용이다.

등시성 데이터 전송 용량이 보장되고, 나머지 데이터 전송 용량이 비동기성 송신을 위해 예비된 간단히 설명한 버스 관리 프로시저는 다음의 단점을 갖는다:

등시성 데이터를 전송할 필요가 없는 디바이스 간의 직렬 통신용의 IEEE1394 버스를 사용하는 경우에, 주기 마스터와 전용 주기 기간을 갖는 버스 관리는 가장 효율 적인 관리는 아니다. 각 버스 노드는 각 로컬 주기 동기화 이벤트 이후 주기 시작 패킷의 수신을 대기해야 하며, 또한 비동기성 송신을 요청할 수 있기 이전에 하위-동작 간격을 대기해야 한다. 이것은 다소 시간, 즉 주기 시작 패킷을 위한 송신 시간 및 하위-동작 간격에 대한 대기시간의 낭비이다. 주기 기간 각각의 이러한 시간 동안에, 어떠한 데이터 전송도 발생하지 않을 수 있다.

본 발명의 목적은, 주기 기간의 주기 마스터를 기초로 해서 IEEE1394 버스에서의 버스 관리의 전술된 단점을 극복하는 것이다. 다시 말해, 본 발명의 목적은 직렬 버스의 데이터 전송 용량을 좀더 효율적으로 사용하는 개선된 버스 관리를 개시한다.

이들 및 다른 목적은 독립항 1 및 3에 나열된 수단을 통해 달성된다. 청구항 1에 따라, 해법은, 로컬 주기 동기화 이벤트에 연속한 주기 시작 패킷의 생성 또는 제출이 주기 마스터 전송이 되지 않는 모드를 지원하기 위해 미리 결정된 조건에 응답하여 디스에이블되게 하는 직렬 통신 버스를 위한 데이터 링크 레이어 디바이 스에 구성 수단을 제공하는 것이다.

청구항 1의 경우에, 데이터 링크 레이어 디바이스 자체는 네트워크에서의 주기 마스터이지만, 주기마스터로서 동작하기 이전에, 이 데이터 링크 레이어 디바이스는 등시성 자원 관리자가 등시성 데이터 전송을 위한 대역폭을 실제로 할당하였는지를 점검한다. 만약 대역폭을 할당하지 않았다면, 본 발명에 따른 데이터 링크 층 디바이스는 주기 마스터가 없는 상태로 스위칭할 것이며, 데이터 송신의 효율을 개선하기 위해 주기 시작 패킷을 생성하지 않을 것이다.

독립항 3은 데이터 링크 레이어 디바이스가 주기 마스터 성능을 가지 않거나 주기 슬레이브로서 동작하는 버스 노드, 즉 버스에서 주기 마스터가 되는 것을 시도하거나 성공하지 않았던 버스 노드에 통합되어 있다는 관점으로부터 본 발명에 따른 또 다른 해법을 개시한다. 이러한 데이터 링크 레이어 디바이스에 대해, 주기 마스터가 네트워크에 존재하는지를 점검하고, 만약 없다면 주기 마스터가 없는 모드로 스위칭하는 구성 수단을 활성화하기 위한 수단을 구현하는 것이 유리하다. 이러한 모드에서, 비동기성 송신 요청의 생성은 주기 시작 패킷을 대기하지 않고 인에이블되고, 비동기성 데이터 전송 래스터(raster)가 인에이블된다.

두 구현을 통해, 네트워크에서 데이터 전송 용량을 증가시키는 것이 가능하다.

제 3항에 한정된 데이터 링크 레이어 디바이스의 추가적인 개선은 종속항 4항 및 5항에서 명시된 수단에 의해 가능하다. 주기 마스터가 네트워크에 존재하는지를 점검하는 방법에 대한 두 가지 가능성이 있다. 하나는 데이터 링크 레이어 디 바이스의 내부 메모리에 저장된, 네트워크에서의 모든 노드로부터의 자기-식별 패킷의 평가를 기초로 한다. 버스 리셋 이후, 각 버스 노드, 즉 각 데이터 링크 레이어 디바이스는 버스 리셋 단계에서 버스 노드로부터 송신된 자기-식별 패킷을 수집하고, 이들을 그 내부 메모리에 저장한다. IEEE1394 표준에 따라서, 자기-식별 패킷은, 대응하는 노드는 등시성 자원 관리자에 대한 경쟁자(contender)임을 지시하는 기존의 엔트리가 있는 포맷을 갖는다. 만약 자기-식별 패킷 중 어떤 패킷에서도, 이러한 엔트리가 세팅되어 있지 않다면, 네트워크 상의 어느 누구도 등시성 데이터 패킷을 전송하기 원하지 않을 것이라는 점은 분명하며, 그러므로, 각 데이터 링크 레이어 디바이스는 주기 마스터가 없는 상태로 스위칭할 수 있다.

주기 마스터가 네트워크에 존재하는지를 점검하기 위한 대안적인 해법은 기준 클록의 클록 펄스를 카운팅하는 제 1 카운터로서, 미리 결정된 카운팅 간격 이후 매번 주기 동기화 이벤트를 생성하는 제 1 카운터와, 어떤 주기 시작 패킷도 주기 동기화 이벤트에 연속하여 수신되지 않았다면 매번 증가된느 제 2 카운터로서, 만약 제 2 카운터가 미리 결정된 값에 도달한다면, 주기 마스터가 없는 전송 모드로의 스위칭이 이뤄지는 제 2 카운터를 제공하는 것이다.

본 발명의 예시적인 실시예는 도면에서 예시되어 있고, 다음의 설명에서 좀더 상세하게 설명된다.

도 1은 개인용 컴퓨터, XDSL 모뎀, 프린터, 및 디지털 스틸 카메라를 구비한 IEEE1394 버스 구성의 예를 도시한 도면.

도 2는 IEEE1394 인터페이스에 대한 간단한 블록도.

도 3은 IEEE1394 직렬 버스 프로토콜 스택을 도시한 도면.

도 4는 IEEE1394 버스 프로토콜에 따른 주기 구조를 도시한 도면.

도 5는 주기 마스터 전송 모드를 예시하기 위한 간략화된 도면.

도 6은 본 발명에 따른 주기 마스터가 없는 전송 모드의 구조를 도시한 도면.

도 7은 데이터 링크 레이어 디바이스의 블록도.

도 8은 IEEE1394 자기-식별 패킷의 포맷을 도시한 도면.

도 9는 주기 슬레이브로서 구성된 데이터 링크 레이어 디바이스를 위한 제 1 상태도.

도 10은 주기 슬레이브로서 구성된 데이터 링크 레이어 디바이스를 위한 제 2 상태도.

도 1에서, 참조번호(10)는 개인용 컴퓨터를 표시한다. 개인용 컴퓨터(10)에는 1394 케이블을 통해 XDSL 모뎀(11), 프린터(12), 및 디지털 스틸 카메라(13)가 연결된다. XDSL 모뎀(11)은 전화라인에 연결되며, 이 전화라인을 통해 인터넷에 액세스한다. 개인용 컴퓨터(10)는 주변 디바이스(11 내지 13)에 대한 모든 연결을 관리할 수 있기 위해서 적어도 3개 포트를 구비한 1394 물리 레이어 IC를 구비할 필요가 있다. 도 1에 도시된 바와 같은 버스 구성은, 주변 디바이스(11 및 12) 중 어떤 것도 등시성 데이터 패킷을 송신하거나 수신하는 성능을 갖지 않는다는 사실을 특징으로 한다. 이러한 실시예에 따른 프린터, 디지털 스틸 카메라, 또는 XDSL 모뎀에서는 어떠한 스트리밍 오디오 또는 비디오도 가능하지 않다. 개인용 컴퓨터(10)는 등시성 데이터 패킷을 수신 및 전송할 성능을 가질 수 있지만, 이러한 구성에서, 이러한 성능을 사용하지 않을 것이며, 이는 주변 디바이스 중 어떤 것도 이들 등시성 데이터 패킷을 관리할 수 없기 때문이다. 그러므로 1394 버스 상의 모든 트래픽은 비동기성 송신에 관계될 것이다.

도 2는 IEEE1394 인터페이스의 주요한 구조를 도시한다. 데이터 통신의 OSI/ISO 기준 모델에 따른 통신 레이어 중 두 레이어는 하드웨어에 의해 구현될 필요가 있다. 이들은 물리 레이어 및 데이터 링크 레이어이다. IEEE1394 표준에 따라, 물리 레이어 회로와 데이터 링크 레이어 회로 간의 갈바니 절연(galvanic insulation)이 구현될 수 있다. 그러므로, 도 2에서, 두 별도의 IC는 데이터 링크 레이어와 물리 레이어에 대해 도시된다. 참조번호(20)는 물리 레이어용 IC를 표시하며, 참조번호(30)는 데이터 링크 레이어용 IC를 표시한다. 물리 레이어 IC는 1394 버스 라인(DTx, StrbTX, DRx, 및 StrbRx)에 연결된다. 물리 레이어 IC(20)와 데이터 링크 레이어 IC(30) 간의 연결라인이 또한 도시되어 있다. 데이터 비트 전송을 전담하는 최대 8개의 라인이 있으며, 이들중 두 개의 라인은 두 IC 간의 제어를 전담하고, 링크 IC로부터 PHY-IC로의 링크 요청 라인(LReq)이 있다. 이러한 연결의 세부사항을 나열하지 않고도 외부 마이크로제어기에 대한 링크 IC의 연결이 도시되었다. 49.512MHz의 수정 안정 클록을 PHY-IC(20)에 전달하는 클록 생성기(14)가 또한 도시되었다. 이러한 클록 신호는 또한 클록 생성기(14)의 절반으로 클 록 주파수를 줄이는 2분할 회로(15)에 공급된다. 24.576MHz의 감소된 클록 신호는 링크 IC(30)에 전달된다. 이러한 클록은 나중에 더 상세하게 설명될 링크 IC(30)에 32-비트 주기 타이머 레지스터를 증가시키는데 사용된다. 본 발명의 또 다른 실시예에서, 2분할 회로는 링크 IC에 통합된다.

도 3은 IEEE1394 버스 표준에 도시된 버스 프로토콜 스택을 도시한다. 오른편 상에서는 물리적인 레이어(20), 데이터 링크 레이어(30), 및 트랜잭션 레이어(50)가 별도로 도시되어 있다. 상부 레이어 모두는 IEEE1394 버스 표준에 명시되어 있지 않다. 도 3의 왼편 상에는 버스 관리자(41), 등시성 자원 관리자(42), 노드 제어기(43)와 같은 직렬 버스 관리 소프트웨어 툴이 도시되어 있다. 이들 툴은 각 1394 버스 노드의 마이크로제어기 상에서 실행 중인 소프트웨어에 의해 대부분 실현된다. 동일한 관계가 트랜잭션 레이어 구현에도 적용된다. 물리 레이어와 데이터 링크 레이어만이 하드웨어에 의해 구현된다. 물리 레이어(20)에 대한 중요한 부분은 다음과 같은 구성요소, 즉 중재 논리회로(21), 연결기/미디어 논리회로(22), 데이터 재동기화 논리회로(23), 버스 초기화 논리회로(24), 데이터 스트로브 인코딩/디코딩 및 버스 신호 레벨 생성에 기여하는 인코딩/디코딩 논리회로(25), 및 디코딩 논리회로(26)이다. 다른 논리회로 및 물리 레이어 기능에 대한 전체적인 세부사항에 대해서는, IEEE1394 버스 표준 자체를 참조하기 바란다.

본 발명에서는 데이터 링크 레이어 프로토콜(30)의 구현이 좀더 중요하다. 도 3은 주기 제어 논리회로(31), 패킷 수신기(33), 및 패킷 송신기(32)와 같은 세 개의 별도의 구성요소를 도시한다. 데이터 링크 레이어 구현의 구조는 이후에 더 상세하게 설명될 수 있다. 그러나, 본 발명에 중요하지 않는 링크 레이어의 모든 특성에 대해서는, IEEE1394 버스 표준을 또한 참조하기 바란다. 다른 레이어 중 하나와 직렬 버스 관리 아이템과 정보를 교환하기 위해, 다수의 요청, 구성, 지시 및 레지스터 액세스 메시지가 도 3에 도시되어 있으며, 이들은 여기서 상세하게 설명되지 않을 것이다. 이들은 표준화된 메시지이며, 이들 메시지를 개시하기 위해 1394 버스 표준을 또한 참조하기 바란다. 트랜잭션 레이어(50)의 기능은 또한 1394 버스 표준에 개시된다. 여기서 본 발명의 구현에 필요한 어떠한 변경도 없다.

직렬 버스 프로토콜은 또한 직렬 버스 관리를 포함하며, 이러한 관리는 노드를 제어하거나 버스 자원을 관리하는데 필요한 기본 제어 기능과 표준 제어 및 상태 레지스터(CSR)를 제공한다. 버스 관리자 구성요소는 단지 전체 버스에 대한 관리 책임을 담당하는 단일 노드에서 활성화된다. 관리된 노드(버스 관리자는 아닌 모든 노드)에서, 직렬 버스 관리는 노드 제어기 구성요소로만 구성된다. 추가적인 구성요소인 등시성 자원 관리자(42)는 대역폭 및 다른 등시성 자원을 할당하는데 필요한 서비스를 중앙집중화한다. 예컨대, 등시성 자원 관리자(42)는 많은 특수용도 레지스터가 등시성 자원 관리자를 위해 한정된 소프트웨어 수단에 의해 구현된다. 예컨대, 이들 레지스터 중 하나는 얼마나 많은 등시성 대역폭이 현재 네트워크에 대해 할당되는지에 대한 정보에 대응한다. 이들 레지스터는 데이터 링크 레이어로부터 액세스될 수 있다. 이것은 후에 설명될 본 발명의 구현을 위해 사용될 것이다.

본 출원의 구성 부분에서 이미 언급된 바와 같이, IEEE1394 버스 표준은 주 기 기간에 데이터 전송을 제공한다. 이러한 주기 기간이 도 4에 도시된다. 기본 전송 모드는 관리된 버스로서 불리며, 여기서, 주기 마스터는 네트워크에 걸쳐서 공통 클록을 유지한다. 케이블 환경에서, 가장 높은 우선순위의 노드는 라우트(route)이고, 주기 마스터가 라우트일 것이다. 주기 마스터는 특정한 간격, 예컨대 각 125㎲마다 주기 시작 패킷을 송신하고자 시도한다. 만약 전송이 주기 동기화 이벤트가 발생할 때 진행중이라면, 주기 시작 패킷은 지연될 것이며, 이것은 전송 시작 시간에 상당한 지터(jitter)를 초래할 것이다. 이러한 지터는 빈번하게 용납하기 어려울 수 있으므로, 주기 시작 패킷이 지연되었던 시간의 양은 각 노드의 주기 타이머 레지스터로 방송된 트랜잭션 레이어 쿼들렛(quadlet) 기록 요청으로서 패킷 내에서 인코딩된다. 모든 다른 노드는 노드의 주기 타이머 레지스터 엔트리를 이 값으로 동기화할 수 있다. 노드는 32-비트 주기 타이머 레지스터를 갖는다. 레지스터의 하위 12 비트는 모듈로 3072 카운트이며, 이것은 각 24.576MHz 클록 기간에 한번씩 증가한다. 그 다음 13개의 상위 비트는 8KHz 주기 카운트이고, 최상위 7-비트는 초를 카운트한다. 로컬 동기화 이벤트는 주기 타이머 레지스터의 하위 12-비트가 3071에서 0으로 래핑할 때(wrap) 노드 각각에서 생성된다. 이것은 125㎲의 간격에서 주기 동기화 이벤트와 같다. 주기 마스터가 아닌 모든 노드는 또 다른 송신 요청을 하기 이전에 주기 시작 패킷을 대기함으로써 로컬 주기 동기화 이벤트의 발생에 응답한다. 노드는 주기 동기 이벤트가 발생했을 때 진행중인 데이터 송신 이후에 하위-동작 간격의 시간 주기를 적어도 대기하고 있다. 주기 시작 패킷의 수신 이후, 이들 노드는 자신의 등시성 송신 요청을 세팅하기 이전에 더 짧은 등시성 간 격을 단지 대기해야 한다. 송신할 등시성 데이터를 갖지 않는 모든 버스 노드는 자신의 비동기성 송신 요청을 제공하기 이전에 마지막 등시성 데이터 패킷 이후 또 다른 하위-동작 간격을 대기한다.

주기 마스터 제어 하에서의 데이터 전송은 또한 간단하게 도 5에 도시되어 있다. 도 5의 상단 상에는 로컬 주기 동기 이벤트가 도시된다. 주기 마스터 기능을 갖는 버스 노드는 진행 중인 데이터 송신의 끝을 대기하고, 그런 다음 버스를 통한 주기 시작 패킷을 생성하고 제출한다. 주기 시작 패킷의 송신이 종료할 때까지 로컬 주기 동기 이벤트로부터의 모든 시간 동안에, 모든 비동기성 송신 요청 및 등시성 송신 요청은 금지된다. 비동기성 송신 요청은 등시성 데이터 송신을 먼저 보장하기 위해 주기 시작 패킷을 수신한 직후 다음의 시간 기간에 금지된 상태로 유지된다. 이러한 기간은 등시성 버스 트래픽 뒤의 버스 상의 하위-동작 간격이 발생하고 종료한다. 이것이 도 5의 제 3 및 제 4 라인에 도시되어있다.

본 발명에서, 어떠한 주기 마스터도 버스 상에 존재하지 않는 주요한 특징을 갖는 새로운 전송 모드가 소개될 것이다. 이러한 전송 모드는 타이머 레지스터가 동기화되었던 정상 전송 모드를 먼저 셋업한 이후 진입하게될 것이다. 그러면, 주기 마스터가 없는 전송 모드는, 로컬 주기 동기 이벤트가 발생한 이후 두 번 어떤 주기 시작 패킷도 수신되지 않았음을 검출한 이후 진입될 것이다. 도 6의 라인 3은, 로컬 주기 동기 이벤트 이후의 제 1 주기 기간에서, 비동기성 송신 요청의 주문은 금지됨을 도시한다. 제 2 로컬 주기 동기 이벤트 뒤에 주기 시작 패킷을 수신하지 않은 이후에만, 비동기성 송신 요청은 인에이블되고, 주기 마스터가 없는 상 태가 검출된다. 주기 마스터가 없는 상태로 스위칭하면, 데이터 링크 레이어 디바이스는 주기 마스터가 없는 전송 모드로 재구성되며, 이 모드에서, 후속한 로컬 주기 동기 이벤트는 무시되고, 비동기성 송신 요청은 전체 주기 기간 동안에 허용된다.

도 7에는, 데이터 링크 레이어 디바이스의 원칙적인 구조가 도시된다. 전술된 도면 중 하나와 동일한 참조번호는 앞서 청구된 동일한 구성요소를 표시한다. 이러한 데이터 링크 레이어 디바이스의 구조는 텍사스 인스트러먼트 사로부터의 TSB12LV01A 데이터 링크 레이어 IC의 구조를 기초로 한다. 본 발명의 개시를 위해, 그러므로, 또한 이러한 IC의 데이터 시트를 참조해야 한다. 물리 레이어 인터페이스(35)는 한편에서는 송신기 및 수신기 구성요소(32 및 33)에 인터페이스하고, 다른 한편에서는 물리 레이어 칩에 또한 인터페이스하며, IEEE1394 버스 표준의 부록 J에 기술된 PHY-링크 인터페이스 규격에 부합한다. 송신기(32)는 내부 메모리(37)로부터 데이터를 회수하고, PHY 인터페이스(35)를 통해 송신될, 정확하게 포맷된 직렬 버스 패킷을 생성한다.

수신기는 PHY 인터페이스(35)로부터 인입되는 데이터를 받아서, 인입된 데이터가 이 노드에 어드레싱되는지를 결정한다. 인입되는 패킷이 이 노드에 어드레싱된다면, 패킷 헤더의 CRC는 CRC 계산 유닛(34)에서 점검된다. 만약 헤더 CRC가 양호하다면, 헤더는 내부 메모리(37)에 저장될 것이다. 내부 메모리(37)는 두 개의 송신 FIFO와 하나의 수신 FIFO로 구성된다. 이들 FIFO 각각은 쿼들렛 폭을 갖는다.

주기 타이머(31a)는 32-비트 레지스터이다. 주기 타이머 레지스터는 세 개의 필드, 즉 주기 오프셋, 주기 카운트 및 초 카운트로 구성된다. 앞서 설명된 바와 같이, 타이머의 하위 12-비트는 모듈로 3072 카운터이며, 이 카운터는 24.576MHz 클록 기간 마다 한번씩 증가하며, 이를 통해 정확히 125㎲이후 래핑한다. 그 다음 13개의 상위 비트는 8,000Hz 또는 125㎲ 주기의 카운트이며, 최상위 7-비트는 초를 카운트한다.

주기 모니터(31b)는 로컬 주기 동기 이벤트를 생성할 뿐만아니라 주기 시작 패킷의 수신이나 송신을 모니터링한다. 그러므로, 이것은 수신된 주기 시작 패킷의 엔트리로 주기 타이머를 재동기화한다. 주기 모니터는 로컬 주기 동기 이벤트 이후 손실된 주기 시작 패킷을 검출하고 카운트하며, 전술된 바와 같이 주기 마스터가 없는 상태로 스위칭한다.

구성 레지스터(38)는 CSR(제어 및 상태 레지스터) 아키텍쳐의 데이터 링크 레이어 디바이스의 동작을 잘 알려진 방식으로 제어한다. 호스트 버스 인터페이스(36)는 호스트 프로세서에 대한 손쉬운 연결을 허용한다.

도 6과 연계하여, 데이터 링크 레이어 디바이스가 어떻게 주기 마스터가 없는 전송 모드로 스위칭될 수 있는지에 대한 제 1 실시예가 설명되었다. 대안적인 방식으로 이러한 스위칭 프로세스를 수행하는 것이 가능하다. 이러한 대안적인 해법은 버스 리셋 이후에 모든 버스 노드로부터 수집되며 그 내부 메모리에 저장된 모든 자기 식별 패킷의 데이터 링크 레이어 디바이스에 대한 분석을 기초로 한다. 자기-식별 패킷의 구조가 도 8에 도시되어 있다. 처음 두 비트는 자기-식별 패킷 식별자에 대응한다. 다음의 6비트는 이 패킷의 송신자의 물리 노드 식별자에 관계 된다. L 비트는 만약 능동 링크 및 트랜잭션 레이어가 이 패킷의 송신자에서 존재한다면 세팅된다. 다음의 6비트는 간격 카운트 값에 대응한다. 2비트(sp)는 이 패킷을 보내고 있는 버스 노드의 속도 성능에 관해 알려준다. 2비트(dil)는 최악의 경우의 중계기 데이터 지연에 관해 알려준다. c비트는 만약 전송중인 노드가 버스나 등시성 자원 관리자에 대해 경쟁자라면 세팅된다. 이 비트가 바로 주기 마스터가 없는 모드에 진입될 수 있는지의 여부를 결정하기 위해 분석될 필요가 있다. pwr 비트는 이 노드의 전력 소비 및 자원 특징에 대해 알려준다. 필드(p0, p1, p2)에 대한 비트는 전송중인 노드의 포트 상태에 대해 알려준다. i 비트는 전송중인 노드가 현재의 버스 리셋을 초기화하였다면 세팅된다. m 비트는 또 다른 자기-식별 패킷이 이 노드에 뒤따를지의 여부를 지시한다. 자기-식별 패킷(#0) 내의 제 2 쿼들렛은 에러 점검 용도로 제 1 쿼들렛의 논리 역이다. 수집된 자기-식별 패킷 중 임의의 하나에서 c비트가 세팅되는지의 여부를 평가함으로써, 데이터 링크 레이어 주기 모니터(31b)는 등시성 트래픽이 발생할 것인지를 찾을 수 있다. 자기-식별 패킷 중 어떤 것도 c 비트를 세팅하지 않은 경우, 네트워크 내에 어떤 등시성 자원 관리자도 없으며, 그러므로, 어떠한 등시성 서비스도 제공될 수 없음이 즉시 분명하게 된다. 결과적으로, 주기 마스터가 없는 상태로의 즉각적인 스위칭이 이뤄질 수 있다. 이러한 해법을 통해 주기 마스터가 없는 상태로의 스위칭은 도 6에 따라 앞서 설명된 해법에 비해 더 빠르게 이뤄질 수 있다.

두 대안적인 해법이 또한 다음의 도 9 및 도 10에서 개시되어 있다. 도 9는 제 1 개시된 해법에 대한 상태도를 도시한다. 데이터 링크 레이어 디바이스의 주기 마스터 상태에서, 주기 시작 패킷 검출이 뒤따르는 각 로컬 주기 동기 이벤트는 카운터를 값 0으로 리셋한다. 주기 시작 패킷을 다음에 수신하지 않고도 로컬 주기 동기 이벤트를 검출한 후, 카운터는 증가될 것이다. 데이터 링크 레이어 디바이스는, 카운터 값이 미리 결정된 값(n)에 도달한다면 주기 마스터가 없는 상태로 스위칭한다. 주기 시작 패킷이 검출되었다면 주기 마스터가 없는 상태에서 떠나게 될 것이며, 데이터 링크 레이어 디바이스는 주기 마스터 상태로 복귀한다.

도 10에 따른 대안적인 해법에 대한 상태도에서, 연결된 버스 노드 중 어떤 노드도 도 8과 연계하여 기술된 바와 같이 등시성 자원 관리자를 경쟁하지 않는다고 모든 자기-식별 패킷의 평가가 개시한 다면, 주기 마스터가 없는 상태로 스위칭될 것이다. 다시, 주기 시작 패킷을 검출하면 주기 마스터가 없는 상태에서 떠나게될 것이며, 주기 마스터 상태로 복귀한다.

두 대안적으로 개시된 해법은 주기 마스터로서 동작할 수 없는 버스 노드에 대해 적절하다. 도 1에 도시된 상태에 대해, 이것은 모든 주변 디바이스(11, 12, 및 13)에 대한 경우일 것이다. 그러나, 개인용 컴퓨터(10)는 주기 마스터 성능 및 등시성 자원 성능을 가질 것이다. 그러나, 개인용 컴퓨터(10)에 위치한 데이터 링크 레이어 디바이스는, 자기-식별 단계 이후에 루트, 등시성 자원 관리자 및 주기 마스터가 되도록 구성되었다면 주기 마스터가 없는 상태에 바로 진입할 수 있다. 이 디바이스는 단지 등시성 대역폭 할당에 관한 정보를 요청하는 요청을 등시성 자원 관리자에게 할 필요가 있다. 이것은 잘 알려진 방식으로 호스트 인터페이스(36)를 통해 주기 모니터(31b)에 의해 이뤄질 수 있다. 호스트 프로세서는 할당된 등시 성 대역폭에 관한 정보에 대한 소프트웨어 레지스터를 갖는다. 이것은 호스트 인터페이스(36)를 통해 판독될 것이며, 주기 모니터(31b)는 어떠한 등시성 대역폭도 할당되지 않는다면 주기 마스터가 없는 상태로 스위칭할 수 있다.

상술한 바와 같이, 본 발명은 직렬 통신 버스를 통한 데이터 통신 분야에 이용된다.

Claims

IEEE1394 버스인 직렬 통신 버스용의 데이터 링크 레이어 디바이스로서, 물리 레이어 유닛(20)에 대한 인터페이스(35)와, OSI/ISO 데이터 통신 기준 모델의 더 높은 레이어를 지원하는 적어도 하나의 호스트 프로세서에 대한 인터페이스(36)를 포함하는, 직렬 통신 버스용의 데이터 링크 레이어 디바이스에 있어서,

상기 데이터 링크 레이어 디바이스는, 직렬 통신 버스에 걸친 등시성 및 비동기성 데이터 송신의 최소 시작 시간을 결정하는 주기 시작 패킷을 송신할 수 있는 주기 마스터가 네트워크에 존재하는지를 점검하기 위한 주기 모니터(31b)를 더 포함하고,

만약 주기 마스터가 없다면, 상기 주기 모니터(31b)는, 주기 마스터가 없는 전송 모드를 지원하기 위해서 주기 시작 패킷과 등시성 데이터 전송을 대기하지 않고도 비동기성 송신 요청의 생성을 가능케 하는 구성 수단(38)을 활성화 시키는,

것을 특징으로 하는, 직렬 통신 버스용의 데이터 링크 레이어 디바이스.
제 1항에 있어서, 상기 주기 마스터가 네트워크 내에 존재하는지를 점검하기 위한 주기 모니터(31b)는 네트워크 내의 모든 노드로부터의 자기-식별 패킷을 저장한 메모리(37)와, 자기-식별 패킷 중 하나에서 대응하는 노드가 등시성 자원 관리자(42)에 대한 경쟁자임을 지시하는 엔트리(entry)가 발견되는지를 점검하기 위한 평가 수단을 포함하는, 직렬 통신 버스용의 데이터 링크 레이어 디바이스.
제 1항에 있어서, 상기 주기 마스터가 네트워크 내에 존재하는지를 점검하기 위한 주기 모니터(31b)는, 기준 클록의 클록 펄스를 카운팅하고 미리 결정된 카운팅 간격 이후 매번 주기 동기화 이벤트를 생성하는 제 1 카운터(31a)와, 어떠한 주기 시작 패킷도 주기 동기화 이벤트에 이어서 수신되지 않을 때마다 증가되는 제 2 카운터를 포함하여, 상기 제 2 카운터가 미리 결정된 값에 도달한다면 상기 구성 수단을 활성화시키는, 직렬 통신 버스용의 데이터 링크 레이어 디바이스.
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