JP2004233354A - 集積回路の並列試験 - Google Patents

Abstract

【課題】 いくつかの同一の集積回路チップを、テスタと各チップとの間の２つの物理的接点を介して非同期動作で並列に試験する方法を提供する。
【解決手段】 その方法は、集積回路チップに対してテスタ側で第１の試験制御信号を送出し、各集積回路チップによって試験を非同期化された方法で実行させ、前記第１の制御信号の送出に続く所定の時間間隔の後、集積回路チップへ第２の結果要求制御信号をテスタ側で送出し、前記第２の制御信号を受信すると、すべてのチップを同期して応答させる手段を含む。
【選択図】 図３

Description

本発明は、集積回路の試験に関し、より詳細には、２つの物理的接点、一般的にはティップボード型の装置による、集積回路チップの機能試験に関する。本発明は、より詳細には、チップ内部の回路が外部環境に関して非同期に動作するいわゆる安全性応用を意図した、非接触トランスポンダ集積回路の試験に関する。

図１は、集積回路１の従来の試験の例を、単純化し、ブロック図で表した図である。このようなテスタは、集積回路チップに対応するパッドに接続された２つのポインタ３、４を備えた接触素子２を有する。チップ１は、テスタの支持具５上に乗っており、ティップボード２は試験システムの中央装置（ＵＣ）６と通信する。

図２は、本発明が適用する型のチップ１を、ブロック図で概略的に表した図である。チップ１は、本適用に関連した処理回路及びこの領域の２つの入力／出力パッド１１、１２を有する領域２を有する。パッド１１及び１２は、より詳細には、続いて誘導巻線の両端に接続されるようになっており、該巻線は、電磁トランスポンダへの応用において、一般的には並列の共振回路に加わっている。本発明が関係する機能試験は、共振回路を組み立てる前の回路の試験を含む。

機能試験は、無線周波数モード試験とも呼ばれ、一般的にはテスタのポインタ３及び４に対するパッド１１及び１２を用いて実行される。

いわゆる非安全性応用において、機能試験は、一般的にはいくつかの集積回路を並列に接続することで実行される。従ってこのような試験は、切断される前に集積回路のウェーハによって実行される。

いわゆる安全性応用において、特定の問題は、チップごとに含まれている秘密量又は秘密アルゴリズムの同期動作に基づいた、つまりチップ外部のクロックに基づいた脅威を防ぐために、集積回路チップの動作が自然に非同期化されることである。従って、該チップはすべて、各パッド１１及び１２で受信された制御信号に、予想不可能な可変遅延で対応する。安全性応用の製品のこのような特徴は、いくつかのチップの並列試験を妨げ、試験時間を著しく増加させる。

本発明は、従来の解決方法における少なくともいくつかの不利な点を解消する、新しい集積回路チップの試験方法を提供することを目的としている。

本発明はより詳細には、非同期動作を意図された場合でも、並列であるいくつかの同一のチップを処理する、集積回路チップの試験方法を提供することを目的としている。

本発明はより詳細には、集積回路チップ及びテスタの現在の構造と互換性のある解決方法、特に、従来より用いられていた２つのパッドに関し、追加のパッドへのアクセスを必要としない解決方法を提供することを目的としている。

本発明は、チップごとの試験結果の従来のような利用と互換性のある解決方法を提供することを目的としている。

これらおよびその他の目的を達成するために、本発明は、いくつかの同一の集積回路チップを、テスタと各チップとの間の２つの物理的接点を介して非同期動作で並列に試験するための方法であって、該方法は、
集積回路チップに対してテスタ側で第１の試験制御信号を送出するステップと、
各集積回路チップによって、試験を非同期化された方法で実行させるステップと、
第１の制御信号の送出に続く所定の時間間隔の後、集積回路チップへ第２の結果要求制御信号をテスタ側で送出するステップと、
前記第２の制御信号を受信すると、すべてのチップを同期して応答させるステップと
を備える。

本発明の実施形態によると、所定の時間間隔は、集積回路チップによる試験ステップの最大実行時間よりも長いように選択される。

本発明の実施形態によると、前記第１の制御信号を受信する集積回路チップは、試験ステップの非同期実行の後、同期応答制御信号を受け入れる準備のできた状態に設定される。

本発明の実施形態によると、期待された２値応答がテスタ側で蓄積された所定のデータワードと異なっていると、試験は負とみなされる。

本発明はまた、同一の集積回路チップのセットを２配線接点を用いて並列に試験するためのシステムを提供し、該システムは、各チップのパッドと接触するよう意図された複数の物理的接触対、及び試験装置を有する。

本発明の実施形態によれば、試験される各集積回路チップは、同期動作モードに切り換えるための少なくとも１つの制御信号を解釈することができる。

上記の本発明における目的、特徴及び利点は、図面と関連した特定の実施例の、制限されていない記述で詳述される。

同一の要素は、異なる図面でも同一の参照番号で示される。わかりやすくするために、本発明の理解に必要な要素のみが図で表され、詳述される。特に、集積回路チップの回路の内部構造は詳述されていない。同様に実際の試験ステップも、本発明が、従来より行われてきた試験と互換性があるため、詳述されていない。

本発明の特徴は、集積回路チップ側で同期動作モードに切り替えることを可能にする特定の制御信号を提供することであり、この制御信号は、実際の同期信号（クロック）とは異なる。

本発明の別の特徴によれば、この特定の制御信号の送出は、テスタから来ていくつかのチップへ並列に送信される。

図３は、機能的ブロック図の形式で本発明の実施形態を表した図である。

本発明によると、いくつかのチップ１は、各ポインタ３、４の対によって試験装置６（ＴＥＳＴ）に並列に接続されている。従って装置６は、並列に処理されるチップと同じ数だけ、接点（ティップ）及び入力部−出力部を有する。

従来では、チップ上で実行される望ましい試験は、無線周波数モードでの機能試験である。つまり、試験装置６は、各集積回路１の端子１１及び１２に接続された共振回路の存在をエミュレートするよう意図されている。

図では示されていないが、本発明による試験は、特に、ウェーハ上で、つまりカード又はパッケージに組み立てるために集積回路チップ１を切断する前に、実行されるよう意図されている。しかし、並列に試験されるチップの数は、ウェーハ内のチップの数と一致する必要はない。

図４は、本発明による試験方法の実施形態を示している。この図では、左側に、テスタ（ＴＥＳＴＥＲ）側で実行されるステップが示され、右側に、集積回路（ＩＣ）側で実行されるステップが示されている。

本発明によると、試験手順は、すべての集積回路チップへ制御信号ＣＴＲＬ１を並列に送信することで始まる（ブロック２０、ＳＥＮＤ ＣＴＲＬ１）。制御信号ＣＴＲＬ１は、本発明によれば同期動作の受け入れ要求を有する試験開始制御信号として、異なる集積回路チップにより解釈される。チップ１側では、実際の試験が非同期に（各チップがそれぞれのクロックによってレートされる）実行され（ブロック２１、ＰＲＯＣＥＳＳ１）、その後チップすべてがテスタから来る応答要求制御信号を待つよう設定される（ブロック２２、ＷＡＩＴ ＣＴＲＬ２）。

テスタは、ステップ２０からの時間間隔Δｔが終わった後、すべてのチップに応答要求を送信する（ブロック２３、ＳＥＮＤ ＣＴＲＬ２）。制御信号ＣＴＲＬ２はすべてのチップに同時に到達し、そして、該チップは、テスタに対して同期して応答する、つまりテスタのクロックに同期化される（ブロック２４、ＳＥＮＤ ＡＮＳＷ）。応答するとすぐに、各チップは同期動作モードを終了する（ブロック２５、ＳＹＮＣ ＯＵＴ）。

テスタ側では、同期して受信された応答が解釈される（ブロック２６、ＩＮＴＥＲＰ）。テスタは、バッチごとにチップを試験できる数と同じ数の入力部−出力部を有するので、並列に受信された応答は、（例えばバッチ内の位置によって）認識可能な異なるチップに対して解釈される。実際、期待された２値応答が、テスタ側で蓄積されていた所定のデータワードと異なっていればすぐに、チップの試験は負であるとみなされる。これは動作認証試験であるので、正しく動作しないチップのうち１つが、誤っていることを宣言され、適切な除去手順を行うことで十分である。

バッチ処理は、バッチ内のすべてのチップ上で並列に実行されるので、それにより、直列試験でかかるかなりの時間を省くことが可能になる。すべての不良チップが識別され、従来の除去手順で除かれる。

図５は、集積回路チップ側の本発明の試験方法の実施を表した図である。

トランスポンダの集積回路チップは、給電されると、制御信号を受信しそれを解釈するよう期待されている。従来、その給電は、非接触トランスポンダの場合、読み出し／書き込み端末の電磁放射から来ていた。これは特に共振回路の機能の一つであり、共振回路が電力を獲得する。試験段階では、電力は、接点３及び４により遠隔供給キャリアによって同様に供給される。

待ち段階では、チップは周期的に制御信号ＣＴＲＬ１の受信を試験する（ブロック３０、ＣＴＲＬ１？）。試験モードの選択はすでに上流で実行されているとみなされ、従って試験モードで起こりやすい命令のみがその後考慮される。

試験３０の結果が試験命令ＣＴＲＬ１の存在を示した場合、集積回路チップはデフォルトで非同期動作モードに設定される（ブロック３３、ＡＳＹＮＣＨ）。そして、提供された試験手順が制御信号ＣＴＲＬ１の動作のもと実行される（ブロック３４、ＰＲＯＣ）。最後に、動作の同期化を受け入れることが可能な状態に設定される（ブロック３５、ＳＹＮＣ ＡＵＴＨ）。そしてチップは元に戻り、新たな命令を待つ。

制御信号が受信されたがそれが命令ＣＴＲＬ１ではなかった場合、チップはそれが命令ＣＴＲＬ２かどうかを試験する（ブロック３１、ＣＴＲＬ２？）。

原則として、命令ＣＴＲＬ１のあとに受信される命令は、テスタによって送出された命令ＣＴＲＬ２である（ブロック２３、図４）。従って、それぞれ、試験３０は負であり、試験３１は正である。チップは一時的に同期動作モードに設定され（ブロック３６、ＳＹＮＣ ＩＮ）、同期して応答ＡＮＳＷを命令ＣＴＲＬ１の実行された試験に送る（ブロック３７、ＡＮＳＷ ＰＲＯＣ）。応答ＡＮＳＷを送出するとすぐに、チップは同期モードに切り換える許可をリセットし（ブロック３８、ＲＥＳＥＴ ＳＹＮＣ ＡＵＴＨ）、次の命令の待ちへ戻る。

どんな理由であっても、命令ＣＴＲＬ１に続く命令が命令２ではない場合、試験３１は負である。これはすなわち、試験モードは終了され、チップは同期モードに設定されないということである。直接ブロック３８に行くと、チップは同期モードに切り換える許可をリセットし（ブロック３８、ＲＥＳＥＴ ＳＹＮＣ ＡＵＴＨ）、次の命令の待ちへ戻る。命令は同期モードで通常の命令のように処理される。

同様に、制御信号ＣＴＲＬ２が受信されるが命令ＣＴＲＬ１の後でない場合、試験３１は正である。しかし手順３５で同期モードへの切り換えが許可されていないため、ステップ３６には何の影響も与えない。従って、チップの応答の同期送信は起こらない。

本発明の利点は、実際の試験の（非同期動作での）安全な実行が尊重されることである。試験手順（ブロック３４、図５）のあとでのみ、チップは同期動作制御信号を受け入れる準備ができていることを宣言する。この制御信号ＣＴＲＬ２は、受信されたとき、同期して応答を試験に送出することを可能にする。

デフォルトで、本発明が適用する型のチップ内でのすべての処理は、非同期化された方法、つまり外部クロックとのリンクなしに、行われる処理である。本発明によると、制御信号ＣＴＲＬ２の終了時のみ、チップは、同期モード、つまり外部クロックに依存したモードに切り換わる。

本発明の利点は、試験の非同期処理を尊重しつつ、並列ないくつかのチップを試験手順により処理できることである。

２つの制御信号の送出間の、テスタによる待ちの遅延時間Δｔは、試験されるチップによる試験命令の処理の最大可能遅延に従って、予め決められ選択される。

本発明の別の利点は、本発明が、従来の試験手順及び従来の集積回路構造と完全に互換性があることである。その実行に対し、本発明が集積回路チップから必要とするものは、同期動作モードに切り換えることを可能にする特定の制御信号（ＣＴＲＬ２）の理解のみである。

一般に、本発明の適用する、試験される集積回路チップは、異なる制御信号を解釈できるマイクロ制御装置を備えている。これらのマイクロ制御装置によって理解可能な制御信号を加えるだけで充分である。

本発明の実際の実行は、上記の機能的指摘に基づく当業者の能力の範囲内である。特に、本発明の必要性に基づいた試験される集積回路チップにもたらされる修正、例えば同期許可表示器（ブロック３５、図５）を含むレジスタを追加するといった修正は、当業者の能力の範囲内である。さらに、バッチごとのチップの数の決定は、当業者の能力の範囲内であり、特に、テスタ（異なる試験を並列で処理する能力）、ティップボード及びチップの大きさを考慮に入れる。

もちろん、本発明は、当業者が容易に発想できる様々な変更、修正、改善がなされる可能性をもつ。そのような変更、修正、改善は、本開示の一部であり、本発明の精神と範囲内であることを意図している。従って、上記の記述は例のみによるものであり、制限されることを意図したものではない。本発明は、請求項及びその均等物で定義されているようにのみ制限される。

上述の通り、本発明が適用する型の試験ツールの構造を概略的に表した図である。 上述の通り、本発明が関係する型の集積回路チップの単純化した表面図である。 本発明による並列試験システムの実施形態のブロック図である。 本発明による試験方法の実施形態を表した図である。 試験される集積回路側で実行される処理を表した図である。

符号の説明

１ チップ
２ ティップボード
３、４ ポインタ
５ 支持具
６ 中央装置
１１、１２ パッド

Claims (6)

1. いくつかの同一の集積回路チップ（１）を、テスタと該各チップとの間の２つの物理的接点を介して非同期動作で並列に試験するための方法であって、
   前記集積回路チップに対して前記テスタ側（６）で第１の試験制御信号（ＣＴＲＬ１）を送出するステップ（２０）と、
   前記各集積回路チップによって、前記試験を非同期化された方法で実行させるステップ（２１）と、
   前記第１の制御信号の送出に続く所定の時間間隔の後、前記集積回路チップへ、第２の結果要求制御信号（ＣＴＲＬ２）を前記テスタ側で送出するステップ（２３）と、
   前記第２の制御信号を受信すると、すべてのチップを同期して応答させるステップ（２４）と
   を備える方法。
2. 前記所定の時間間隔は、集積回路チップによる前記試験ステップ（２１）の最大実行時間よりも長いように選択されることを特徴とする請求項１に記載の方法。
3. 前記第１の制御信号（ＣＴＲＬ１）を受信する集積回路チップは、前記試験ステップ（３４）の非同期実行の後、同期応答制御信号を受け入れる準備のできた状態に設定されることを特徴とする請求項１に記載の方法。
4. 期待された２値応答が、前記テスタ側（６）で蓄積された所定のデータワードと異なっていると、前記試験は負とみなされることを特徴とする請求項１に記載の方法。
5. 同一の集積回路チップのセットを２配線接点を用いて並列に試験するためのシステムであって、
   前記各チップのパッド（１１、１２）と接触するよう意図された複数の物理的接触対（３、４）と、
   請求項１に記載の方法を実行することのできる装置と
   を有するシステム。
6. 試験される各集積回路チップ（１）は、同期動作モードに切り換えるための少なくとも１つの制御信号（ＣＴＲＬ２）を解釈することができることを特徴とする請求項５に記載のシステム。
   

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