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Die
vorliegende Erfindung betrifft den Test bzw. die Prüfung der
integrierten Schaltungen und im besonderen die funktionelle Testung
integrierter Schaltungschips mit Hilfe von zwei physischen Kontaktnahmen,
im allgemeinen durch Vorrichtungen vom Typ der Punktkarten. Die
vorliegende Erfindung betrifft insbesondere die Testprüfung integrierter
kontaktloser Transponderschaltungen, wie sie für sogenannte geschützte oder
gesicherte Anwendungen bestimmt sind, wo interne Schaltungen des
Chips in bezüglich
seiner Außenumgebung
asynchroner Weise arbeiten.
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1 zeigt
in schematischer Ansicht und in Blockform ein Beispiel eines herkömmlichen
Tests einer integrierten Schaltung 1. Eine derartige Testvorrichtung
weist ein Element 2 zur Kontaktnahme auf, das mit zwei
Punkten 3, 4 zur Verbindung mit entsprechenden
Plots an dem integrierten Schaltungschip versehen ist. Der Chip 1 ruht
auf einem Träger 5 der
Testvorrichtung und die Spitzenkontaktkarte 2 steht mit
einer Zentraleinheit 6 (UC) des Testsystems in Verbindung.
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2 veranschaulicht
in sehr schematischer Weise und in Blockform einen Chip 1 des
Typs, auf welchen sich die vorliegende Erfindung bezieht. Der Chip 1 weist
eine Zone 2 auf, welche die mit der betreffenden Anwendung
verbundenen Be- bzw. Verarbeitungsschaltungen umfasst, sowie zwei
Eingangs-/Ausgangs-Plots 11, 12 dieser Zone. Die
Plots 11 und 12 sind näherhin letztlich zur Verbindung
mit den Enden einer Induktionswicklung bestimmt, welche, in einem
Anwendungsfall bei einem elektromagnetischen Transponder, Teil eines
Resonanzkreises, im allgemeinen eines Parallel-Resonanzkreises,
ist. Der Funktionstest, welchen die Erfindung betrifft, besteht
in einer Testung der Schaltung vor dem Zusammenbau bzw. der Montage
mit ihrem Resonanzkreis.
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Der
Funktionstest, der auch als Test im HF-Mode bezeichnet wird, wird
allgemein unter Verwendung der Plots 11 und 12 für die Punkte 3 und 4 der
Testvorrichtung durchgeführt.
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In
sogenannten nicht-gesicherten, nicht-geschützten Anwendungen realisiert
man allgemein einen Funktionstest, indem man mehrere integrierte Schaltungen
parallel anschließt.
Ein derartiger Test erfolgt somit für eine ganze Plakette (Wafer)
integrierter Schaltungen vor dem Zerschneiden.
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In
sogenannten gesicherten oder geschützten Anwendungen besteht ein
besonderes Problem darin, dass die Betriebs- bzw. Arbeitsweise der
integrierten Schaltungschips absichtlich desynchronisiert wird,
um keine Hacker-Piraterie betreffend in den Chips enthaltener geheimer
Größen oder
geheimer Algorithmen zu ermöglichen,
ausgehend von einer synchronisierten Betriebsweise auf der Grundlage
einer bezüglich
dem Chip externen Taktung. Die Chips reagieren daher sämtlich mit
variablen und nicht vorhersagbaren Verzögerungen auf an ihren betreffenden
Plots 11 und 12 empfangene Befehle. Ein derartiges
charakteristisches Verhalten der gesicherten bzw. geschützten Er zeugnisse
verhindert daher parallele Tests mehrerer Chips, was die Tastdauern
beträchtlich
erhöht.
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Die
vorliegende Erfindung betrifft die Schaffung einer neuen Methode
zur Testung integrierter Schaltungschips, welche die Nachteile der
bekannten Lösungen
vermeidet.
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Die
Erfindung bezweckt insbesondere die Schaffung eines Verfahrens zum
Testen integrierter Schaltungschips mit paralleler Verarbeitung
mehrerer identischer Chips, selbst wenn diese Chips für eine desynchronisierte
Betriebsweise bestimmt sind.
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Die
Erfindung bezweckt auch die Schaffung einer mit der derzeitigen
Struktur der integrierten Schaltungschips und der Testvorrichtungen
kompatiblen Lösung
und einer Lösung,
die insbesondere keinen Zugang zu einem zusätzlichen Plot relativ bezüglich der
herkömmlicherweise
verwendeten zwei Plots erfordert.
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Die
Erfindung bezweckt auch die Schaffung einer Lösung, die mit der herkömmlichen
Nutzbarmachung und Anwendung der mit Chip-für-Chip-Tests erhaltenen Ergebnisse
kompatibel ist.
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Das
Dokument US-B-6 466 007 beschreibt ein Testsystem für Chipkarten
mit einer Synchronisationsschaltung, welche Antwortsignale autorisiert,
die zu Zufallszeitpunkten nach einem Stimulus erzeugt werden.
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Das
Dokument FR-A-2 733 058 beschreibt ein Verfahren und eine Vorrichtung
zur automatischen Paralleltestung elektronischer Bauteile, bei welchem
durch einen Testprogrammspeicher gesteuerte Zeitgeneratoren zur
Gewinnung getrennter Testsignale von einem elektronischen Bauteil
zu einem anderen verwendet werden.
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Das
Dokument US-A-2002/176288 beschreibt ein Verfahren und eine Vorrichtung
zum Testen integrierter Schaltungen unter Verwendung eines Signaturkalküls.
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Zur
Erreichung dieser und weiterer Ziele sieht die vorliegende Erfindung
vor ein Verfahren zur parallelen Testung bzw. Prüfung mehrerer identischer integrierter
Schaltungschips in asynchroner Betriebsweise, gemäß dem Anspruch
1, vermittels zweier physischer Kontakte zwischen einer Testvorrichtung
und jedem der Chips, wobei das Verfahren die folgenden Schritte
bzw. Stufen umfasst:
- – Aussenden, von Seiten der
Testvorrichtung, eines ersten Testbefehls mit Bestimmung für die integrierten
Schaltungschips,
- – Ausführen des
Tests in desynchronisierter Betriebsweise durch jeweils jeden der
integrierten Schaltungschips,
- – Aussenden,
von Seiten der Testvorrichtung, eines zweiten Befehls zur Ergebnis-Abfrage
an die integrierten Schaltungschips, am Ende eines vorgegebenen
Zeitintervalls nach dem Aussenden des ersten Befehls,, sowie
- – Veranlassen
sämtlicher
Chips zur Beantwortung in binärer
Form in synchroner Betriebsweise, beim Empfang des genannten zweiten
Befehls.
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Gemäß einer
Ausführungsform
der vorliegenden Erfindung wird das vorbestimmte Zeitintervall so
gewählt,
dass es größer als
die maximale Ausführungszeit
der Testverfahrensschritte durch jeden beliebigen integrierten Schaltungschip
ist.
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Gemäß der vorliegenden
Erfindung setzt sich ein den genannten ersten Befehl empfangender integrierter
Schaltungschip nach desynchronisierter Ausführung der Testverfahrensschritte
in einen zum Empfang eines synchronisierten Beantwortungs-Befehls
bereiten Zustand.
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Gemäß einer
Ausführungsform
der vorliegenden Erfindung wird der Test als negativ betrachtet,
sobald die erwartete Binärantwort
von einem auf Seiten der Testvorrichtung gespeicherten Datenwort verschieden
ist.
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Die
Erfindung sieht auch ein System zur parallelen Testung bzw. Prüfung mittels
Bifilar-Kontaktierung einer Gruppe identischer integrierter Schaltungschips
vor, gemäß Anspruch
4, wobei das System mehrere Paare von zur Kontaktierung von Kontaktplots
der betreffenden Chips bestimmten physischen Kontakten aufweist,
sowie eine Testvorrichtung.
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Gemäß der vorliegenden
Erfindung ist jeweils jeder zu testende integrierter Schaltungstyp
in der Lage, wenigstens einen Befehl zum Übergang in eine synchrone Betriebsart
zu interpretieren.
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Diese
sowie weitere Gegenstände,
Ziele, Eigenschaften, Merkmale und Vorteile der vorliegenden Erfindung
werden in der folgenden, nicht-einschränkenden Beschreibung spezieller
Anwendungsformen und Ausführungsbeispiele
im einzelnen auseinandergesetzt, in Verbindung mit den beigefügten Zeichnungsfiguren;
in diesen zeigen:
die bereits zuvor beschriebene 1 schematisch den
Strukturaufbau eines Testwerkzeugs bzw. einer Testvorrichtung des
Typs, auf weichen sich die vorliegende Erfindung bezieht,
die
bereits zuvor beschriebene 2 in schematischer
Draufsicht einen integrierten Schaltungschip des Typs, auf welchen
sich die vorliegende Erfindung bezieht,
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3 in
Blockschaltbildform eine Ausführungsform
eines Systems zur parallelen Testung gemäß der vorliegenden Erfindung,
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4 eine
Anwendungsform des Testverfahrens gemäß der Erfindung und
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5 die
auf Seiten der getesteten integrierten Schaltung ausgeführten Behandlungsschritte.
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Gleiche
Elemente sind in den verschiedenen Zeichnungsfiguren mit denselben
Bezugszeichen bezeichnet. Aus Gründen
der Klarheit und Übersichtlichkeit
sind in den Zeichnungsfiguren nur die zum Verständnis der Erfindung erforderlichen
Verfahrensstufen bzw. -schritte und Elemente dargestellt und nachfolgend
beschrieben. Insbesondere sind der Innenaufbau und die inneren Strukturen
der Schaltungen des integrierten Schaltungschips nicht im einzelnen
gezeigt und sind nicht Gegenstand der Erfindung. Desgleichen sind
die eigentlichen Testverfahrensschritte bzw. -stufen nicht im einzelnen
dargelegt, da die Erfindung mit den herkömmlich ausgeführten Tests
kompatibel ist.
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Ein
charakteristisches Merkmal der vorliegenden Erfindung ist, auf Seiten
des integrierten Schaltungschips einen speziellen Befehl vorzusehen,
der diesen zum Übergang
in eine synchronisierte Betriebs- bzw. Funktionsart autorisiert,
wobei dieser Befehl von einem eigentlichen Synchronisierungs (d.
h. Takt-)signal verschieden ist.
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Ein
anderes charakteristisches Merkmal der Erfindung ist, dass die Aussendung
dieses speziellen Befehls von der Testvorrichtung kommt und parallel mehreren
Chips zugeleitet wird.
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3 veranschaulicht
in Form von Funktionsblöcken
eine Anwendungsform der vorliegenden Erfindung.
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Gemäß der Erfindung
sind mehrere Chips 1 durch Paare von Punkten 3, 4 in
Parallelschaltung mit einer Testvorrichtung 6 (TEST) verbunden.
Somit weist die Vorrichtung 6 so viel Kontakte (Punkte)
und Eingänge/Ausgänge auf,
wie Chips parallel zu testen sind.
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In
herkömmlicher
Weise ist der Test, der an den Chips realisiert werden soll, ein
Funktionstest in HF-Betriebsweise, d. h. dass die Testvorrichtung 6 bestimmt
ist, das Vorliegen einer an den Anschlüssen 11 und 12 jeder
integrierten Schaltung 1 angeschlossenen Resonanzschaltung
darzustellen.
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Wenngleich
dies nicht aus den Figuren hervorgeht, ist der Test gemäß der Erfindung
insbesondere zur Ausführung
an ganzen Plaketten (Wafern) bestimmt, d. h. vor dem Zerschneiden
in integrierte Schaltungschips 1 zur Montage entweder in
Karten oder in Kästen
bzw. Gehäusen.
Die Zahl von parallel getesteten Chips entspricht jedoch nicht notwendigerweise
der Zahl von Chips einer Plakette.
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4 veranschaulicht
eine Anwendungsform des Testverfahrens gemäß der vorliegenden Erfindung.
Diese Figur veranschaulicht im linken Teil die auf Seiten der Testvorrichtung
(TESTER) ausgeführten
Stufen bzw. Schritte und auf der rechter Seite die auf Seiten der
integrierten Schaltung (IC) durchgeführten Schritte bzw. Stufen.
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Ein
Testverfahren beginnt gemäß der Erfindung
durch Aussenden eines Befehls CTRL1 (Block 20, SEND CTRL1)
parallel an sämtliche
integrierten Schaltungschips. Der Befehl CTRL1 ist durch die verschiedenen
integrierten Schaltungschips interpretierbar als ein Befehl zum
Beginn des Tests, was gemäß der Erfindung
eine Aufforderung zum Übergang
in synchrone Betriebsweise einschließt. Auf Seiten des Chips 1 erfolgt
die Durchführung
des eigentlichen Tests (Block 21, PROCESS1) in asynchroner
Weise (d. h. jeder Chip wird durch seinen eigenen Taktgeber getaktet),
bevor die Chips sich alle in Wartestellung für einen von der Testvorrichtung
ausgehenden (Block 22, WAIT CTRL2) Befehl mit Antwortanforderung
setzen.
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Die
Testvorrichtung schickt, mit Bestimmung für sämtliche Chips und nach Ablauf
eines Zeitintervalls Δt
nach dem Schritt 20, eine Antwortanforderung (Block 23,
SEND CTRL2). Dieser Befehl CTRL2 trifft gleichzeitig bei sämtlichen
Chips ein, die sodann in synchroner Weise mit Bestimmung für die Testvorrichtung
antworten (Block 24, SEND ANSW), d. h. durch den Taktgeber
der Testvorrichtung synchronisiert. Sobald die Chips geantwortet
haben, kehrt jeder der Chips wieder aus dem Synchronbetriebsmode
zurück
(Block 25, SYNC OUT).
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Auf
Seiten der Testvorrichtung werden die in synchroner Form empfangenen
Antworten interpretiert (Block 26, INTERP). Da die Testvorrichtung
so viel Eingänge/Ausgänge besitzt,
dass sie Chips chargenweise testen kann, werden die parallel empfange nen
Antworten für
die verschiedenen Chips interpretiert, die identifizierbar sind
(beispielsweise nach ihrer Stellung in der Charge). In der Praxis
wird der Test eines Chips als negativ angesehen, sobald die erwartete
binäre
Antwort von einem auf Seiten der Testvorrichtung gespeicherten vorgegebenen
Datenwort verschieden ist. Da es sich um einen Betriebs-Verifizierungstest
handelt, ist es ausreichend, dass einer der Chips nicht korrekt
funktioniert, damit er als fehlerhaft erklärt wird und eine geeignete
Ausschuss-Behandlung erfährt.
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Die
chargenweise Behandlung und Verarbeitung gestattet einen beträchtlichen
Zeitgewinn im Vergleich zu einem serien- oder reihenweisen Test, da
der Test parallel an sämtlichen
Chips der Charge vorgenommen wird. Sämtliche schadhaften bzw. mangelhaften
Chips werden identifiziert und wie für ein herkömmliches Ausschuss-Verfahren
eliminiert.
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5 veranschaulicht
die Ausführung
des erfindungsgemäßen Testverfahrens
auf Seiten eines integrierten Schaltungschips.
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Nach
dem Einschalten bzw. der Energiebeaufschlagung wartet der integrierte
Schaltungschip eines Transponders auf den Empfang eines Befehls, den
er interpretiert. Die Einschaltung bzw. Energiebeaufschlagung erfolgt
herkömmlich
durch elektromagnetische Strahlung eines Lese-/Schreib-Kopfes im
Fall eines kontaktlosen Transponders. Die Aufnahme dieser Energie
ist insbesondere eine der Rollen der Resonanzschaltung. In der Testphase
wird die Energie in ähnlicher
Weise durch einen Träger der
Fernspeisung mittels der Kontakte 3 und 4 zugeführt.
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In
der Wartephase testet der Chip periodisch den Empfang eines Befehls
CTRL1 (Block 30, CTRL1 ?). Es sei angenommen, dass die Wahl
des Testmodes bereits stromaufwärts
erfolgt ist, und in der Folge beschäftigt man sich daher nur mit
den Befehlen, wie sie im Testmode auftreten können.
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Falls
das Ergebnis des Tests 30 das Vorhandensein des Testbefehls
CTRL1 ergibt, versetzt sich der integrierte Schaltungschip, wie
im Falle eines Fehlerzustands, in einen asynchronen Betriebsmode (Block 33,
ASYNCH). Sodann führt
er unter der Wirkung des Befehls CTRL1 (Block 34, PROC)
das vorgesehene Testverfahren aus. Sodann versetzt sich der Chip
in einen zum Übergang
in eine Synchronisation seiner Betriebsweise geeigneten Zustand
(Block 35, SYNC AUTH). Der Chip versetzt sich sodann in Wartestellung
auf einen neuen Befehl.
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Wenn
ein Befehl empfangen wird, es sich jedoch nicht um den Befehl CTRL1
handelt, testet der Chip sodann, ob es sich um den Befehl CTRL2
handelt (Block 31, CTRL2 ?).
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Im
Prinzip ist der nach einem Befehl CTRL1 empfangene Befehl der von
der Testvorrichtung ausgesandte Befehl CTRL2 (Block 23, 4).
Die Tests 30 und 31 sind dann negativ bzw. positiv.
Der Chip versetzt sich dann in einen zeitweilig oder vor übergehend
synchronen Betriebsmode (Block 36, SYNC IN) und sendet
in synchroner Weise die Antwort ANSW auf den Test betreffend die
Ausführung
des Befehls CTRL1 (Block 37, ANSW PROC). Sobald er die
Antwort ANSW ausgesandt hat, reinitialisiert der Chip die Autorisierung
zum Übergang
in synchronen Betrieb (Block 38, RESET SYNC AUTH) und kehrt
in die Stellung der Erwartung eines folgenden Befehls zurück.
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Falls
aus irgendeinem Grund der auf den Befehl CTRL1 folgende Befehl nicht
der Befehl CTRL2 ist, ist der Test 31 negativ.
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Dies
bedeutet, dass man aus dem Testmode herausfällt und der Chip sich dann
nicht mehr im Synchronmode befindet. Er geht direkt in den Block 38 über, d.
h. er reinitialisiert die Autorisierung des Übergangs in den Synchronmode
(Block 38, RESET SYNC AUTH), bevor er in die Wartestellung
auf einen folgenden Befehl zurückkehrt.
Der Befehl wird dann wie ein herkömmlicher Befehl in Asynchronmode
verarbeitet.
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Ebenso
ist, wenn ein Befehl CTRL2 empfangen wird, er jedoch nicht auf einen
Befehl CTRL1 folgt, der Test 31 positiv. Da jedoch der Übergang
in den Synchronmode nicht durch den Verfahrensschritt 35 autorisiert
wurde, bleibt der Verfahrensschritt 36 ohne Wirkung. Daher
kommt es nicht zu einer synchronen Aussendung der Antwort des Chips.
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Ein
Vorteil der Erfindung ist, dass sie die gesicherte Ausführung (in
asynchronem Betrieb) des eigentlichen Tests respektiert. Tatsächlich erklärt sich der
Chip erst nach den Testprozeduren (Block 34, 5)
bereit zum Empfang eines Synchronbetrieb-Befehls. Nachdem dieser
Befehl CTRL2 vom Chip empfangen ist, gestattet er diesem die Aussendung
der Antwort auf den Test in synchroner Form.
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Es
sei daran erinnert, dass, gemäß einem Fehlerzustand,
sämtliche
Be- bzw. Verarbeitungsvorgänge
im Inneren eines Chips des Typs, auf welchen sich die Erfindung
bezieht, Ver- bzw. Bearbeitungen sind, die in desynchronisierter
Weise erfolgen, d. h. ohne Verbindung mit einer äußeren Taktung. Gemäß der Erfindung
geht der Chip erst nach Aussendung des Befehls CTRL2 in einen Synchronmode über, d. h.
in Abhängigkeit
von einer äußeren Taktung.
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Ein
Vorteil der Erfindung ist, dass sie die parallele Verarbeitung mehrerer
Chips nach dem Testverfahren gestattet, bei gleichzeitiger Respektierung einer
desynchronisierten Verarbeitung des Tests.
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Die
Länge der
Wartedauer Δt
der Testvorrichtung zwischen den Aussendungen der beiden Befehle
ist vorgegeben und wird in Abhängigkeit
von der maximal möglichen
Verzögerung
der Bearbeitung des Testbefehls durch die zu testenden Chips gewählt.
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Ein
weiterer Vorteil der Erfindung ist, dass sie vollständig mit
den herkömmlichen
Testprozeduren und mit den herkömmlichen
integrierten Schaltungsstrukturen kompatibel ist. Tatsächlich ist
für die
Anwendung der Erfindung in bezug auf den integrierten Schaltungschip
nur erforderlich, dass dieser einen speziellen Befehl (CTRL2) aufnehmen
und verstehen kann, der ihn zum Übergang
in einen synchronen Betriebsmode autorisiert.
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Im
allgemeinen sind die zu testenden integrierten Schaltungschips,
auf welche sich die vorliegende Erfindung bezieht, mit Mikrosteuerungen
versehen, die verschiedene Befehle zu interpretieren vermögen. Es
genügt
dann, einen für
diese Mikrosteuerungen verständlichen
Befehl hinzuzufügen.
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Die
praktische Anwendung der Erfindung liegt im Bereich des fachmännischen
Könnens,
auf der Grundlage der hier gegebenen funktionellen Angaben. Im besonderen
sind die an den zu testenden integrierten Schaltungschips in Abhängigkeit
von den Bedürfnissen
der Erfindung vorzunehmenden Modifizierungen, wie beispielsweise
die Zufügung
eines den Indikator zur Autorisierung der Synchronisation (Block 35, 5)
enthaltenden Registers, im Bereich des fachmännischen Könnens. Des weiteren liegt die Bestimmung
der Zahl von Chips je Charge im Bereich des fachmännischen
Könnens,
unter Berücksichtigung
insbesondere der Testvorrichtung (ihres Vermögens zur Parallelverarbeitung
der verschiedenen Tests), der Karte mit Kontaktpunkten und der Abmessungen
der Chips.