JP2004220748A

JP2004220748A - 集積回路装置

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Publication number: JP2004220748A
Application number: JP2003150611A
Authority: JP
Inventors: Michael C Parris; マイケル・シィ・パリス
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Priority date: 2003-01-16
Filing date: 2003-05-28
Publication date: 2004-08-05
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Also published as: US20040141401A1; US7161214B2; JP4124699B2

Abstract

【課題】データアクセス時間およびクロックレイテンシを低減するインターフェイスおよび出力バッファ回路を提供する。
【解決手段】同期ダイナミックランダムアクセスメモリ（「ＳＤＲＡＭ」）装置などのランダムアクセスメモリアレイ、または混載メモリアレイを内蔵する他の集積回路装置のための、ゲート遅延低減多重化インターフェイスおよび出力バッファ回路において、データは、先行技術の方法のように出力パッド領域（または混載ＲＡＭマクロの端）ではなく、メモリバンクのレベルで多重化され（または選択され）、出力される。
【選択図】図５

Description

【０００１】
【発明の背景】
この発明は、一般に集積回路（「ＩＣ」）装置の分野に関する。特に、この発明は、集積回路記憶装置および混載ランダムアクセスメモリアレイを内蔵する集積回路記憶装置のためのゲート遅延低減多重化インターフェイスおよび出力バッファ回路に関する。
【０００２】
拡張データ出力（「ＥＤＯ」）、同期型ＤＲＡＭ（「ＳＤＲＡＭ」）、ダブルデータレート（「ＤＤＲ」）ＤＲＡＭ等を含む、多くの種類のＤＲＡＭベースの装置、または集積回路が現在利用可能である。構成にかかわらず、ＤＲＡＭの主目的はデータを記憶することである。機能的には、データをメモリに書込み、そこから読出し、または定期的にリフレッシュして記憶されるデータの一致性を維持することができる。現在の高密度設計では、各ＤＲＡＭメモリセルは、対応のキャパシタに結合される単一のパストランジスタを含み、このキャパシタは、充電して論理レベル「１」または「０」を表わす値を記憶することができる。これらのメモリセルに記憶されるデータは、これらのセルの列を相互に接続する相補ビット線に結合されるセンスアンプの行を介して読出および書込することができる。
【０００３】
現在では、出力ドライバは、集積回路記憶装置の中のチップの端またはその近くに配置されるか、もしくは混載メモリアレイを含むそれらの装置中のマクロの端に隣接する。この配置および必要な協働回路は、「読出」データ経路における全体的な性能の問題につながり得る。たとえば、通常、汎用ＤＲＡＭの代表的な出力容量（「Ｃ」）仕様は５０ｐＦ（または３０ｐＦから１００ｐＦ）であるため、出力ドライバをチップの端から遠隔に配置すると、出力バッファが駆動しなければならない負荷容量を大きく増やすことはない。しかしながら、最大の問題は容量ではなく、抵抗（「Ｒ」）にあり、たとえば、この５０ｐＦの負荷に直列に１００オームを接続すると、アクセス時間に対して５．０ミリ秒の集中ＲＣ加算器が配置されることになる。前世代のＤＲＡＭでは、出力バッファをちょうど出力パッド側に配置することなく、この抵抗を十分低く保つことは困難であった。混載ＤＲＡＭの場合、出力負荷容量は一般に低く、このパラメータの典型的な仕様はおよそ０．２ｐＦである。
【０００４】
【発明の概要】
ここに開示されるのは、同期ダイナミックランダムアクセスメモリ（「ＳＤＲＡＭ」）装置などのランダムアクセスメモリアレイ、または混載メモリアレイを内蔵するその他の集積回路装置のための、データアクセス時間およびクロックレイテンシを低減する、ゲート遅延低減多重化インターフェイスおよび出力バッファ回路である。この発明によると、データは、先行技術の方法のように出力パッド領域（または混載ＲＡＭマクロの端）ではなく、メモリバンクのレベルで多重化され（または選択され）、出力される。
【０００５】
出力ドライバをチップの端またはマクロの端から取除き、代わりにメモリアレイの各バンクのインターフェイスに配置すると、読出経路の性能を従来の設計のものより改善することができる。上述のように、前世代のＤＲＡＭでは、出力バッファをちょうど装置の出力パッドに配置しなければ、データ経路の抵抗を十分低く保つことは困難であった。しかしながら、今日の高度な多層メタル技術を用いれば、出力バッファからボンディングパッドに抵抗の低い経路を配線することが可能である。この発明によると、ドライバをメモリバンクインターフェイスまたはその近隣に配置することにより、いくつかのゲートを出力データ経路から取除くことができ、これによってメモリのアクセス時間を向上することができる。
【０００６】
先行技術の回路では、異なるバンクからのデータ読出（「ＤＲ」）線のグローバルデータ読出（「ＧＤＲ」）線への多重化は、特定のバンクインターフェイスに対して使用されるクロックと共に取込まれたバンクアドレス情報を用いて行なわれていた。この発明の開示によると、これは、各バンクインターフェイスについて、出力段またはドライバの３状態化も行なうセンスアンプ活性化信号を使用することによって行なわれる。このセンスアンプ活性化信号はまた、その発生器を用いてバンクアドレス情報を有する。この発明の新規のインターフェイスおよび出力バッファ回路を実現することで、出力経路のゲートをいくつか取除くことによってｔ_ＡＣ（アクセス時間）が改善されるだけでなく、「読出」アクセスのクロックレイテンシも取除かれ、全体として「読出」アクセス時間が高速化する。
【０００７】
特にここに開示されるのは、複数のメモリバンクと、複数のメモリバンクの各々に対応して配置されるインターフェイスおよび出力バッファ回路とを含む集積回路装置であり、インターフェイスおよび出力バッファ回路の各々は装置のデータ出力線に結合される。
【０００８】
さらにここで開示されるのは、複数のメモリバンクと、複数のメモリバンクの各々に対応して配置されるインターフェイスおよびバッファ回路とを含む集積回路装置であり、インターフェイスおよびバッファ回路は、活性化信号に応答して動作する主センスアンプ回路と、主センスアンプ回路と装置のデータ出力線とに結合される出力段とを含み、出力段は遅延活性化信号に応答して動作する。
【０００９】
さらにここで開示されるのは、相補データ読出ローカル線を対応する相補データ読出線に選択的に結合するためのサブアレイインターフェイス回路を含む集積回路である。サブアレイインターフェイス回路は、相補データ読出ローカル線の第１の線を相補データ読出線の第１の線に選択的に結合するための第１のスイッチング素子を含み、第１のスイッチング素子の制御端子は読出活性化信号を受けるように結合される。第２のスイッチング素子は相補データ読出ローカル線の第２の線を相補データ読出線の第２の線に選択的に結合し、第２のスイッチング素子の制御端子も読出活性化信号を受けるように結合される。第３のスイッチング素子は相補読出データ線の第１および第２の線を選択的に結合し、第３のスイッチング素子の制御端子は読出活性化信号の補の信号を受けるように結合される。
【００１０】
以下の好ましい実施例の説明を添付の図面と共に参照することにより、この発明の上述およびその他の特徴ならびに目的、およびそれらを実現する態様がさらに明らかになり、この発明自身が最良に理解されるであろう。
【００１１】
【代表的な実施例の説明】
図１を参照すると、従来の同期ＤＲＡＭ「ＳＤＲＡＭ」装置１００アーキテクチャの簡略化した機能的ブロック図が示される。装置１００はいくつかのバンク１０（たとえば、バンク＜０＞からバンク＜３＞）に区分されるメモリアレイを含み、メモリアレイから読出されたデータを出力線Ｑに転送するための出力バッファ１０４を含む。バンク１０２の各々は、図示のようにそれぞれのクロックされるバンクインターフェイス１０６を含む。いくつかの個々のメモリアレイ１０８は、各々がいくつかのサブアレイを含み、バンクインターフェイス１０６と共に装置１００のメモリアレイを形成する。
【００１２】
グローバルデータ読出バー線（「ＧＤＲＢ」）１１０は、メモリバンク１０２から読出されるデータをＱ出力線に与え、バンクインターフェイス１０６の各々に結合される。図示のように、メモリバンク１０２の各々は対応のバンクデータ読出線（「ＤＲ」線、その補の「ＤＲＢ」線は図示せず）１１２を有する。クロックされるサブアレイインターフェイス（図示せず）は、図示のデータ読出ローカル線（「ＤＲＬ」線、その補の「ＤＲＬＢ」線は図示せず）１１４に結合される。
【００１３】
装置１００のこの従来の実施例では、出力バッファ１０４は第１のクロック信号によってクロックされ、個々のバンクインターフェイス１０６も第２のクロック信号によってクロックされる。さらに、ＤＲＢ線１１４に結合されるサブアレイインターフェイスも第３のクロック信号によってクロックされる。従来、これら３つのクロック信号は入力クロック信号の３つの異なる位相（または半位相）であり得る。
【００１４】
さらに図２を参照すると、先行技術のサブアレイインターフェイス回路２００の概略図が示される。サブアレイインターフェイス回路２００は、先行する図面の従来のＳＤＲＡＭ装置１００の一部分を形成する。
【００１５】
相補バンクデータ読出（「ＤＲ」および「ＤＲＢ」）信号は、線２０６および２０８上でそれぞれ入力される相補データ読出ローカル（「ＤＲＬ」および「ＤＲＬＢ」）信号に応答して、サブアレイインターフェイス回路２００から線２０２および２０４上にそれぞれ出力される。直列に接続されるＮチャネルトランジスタ２１０および２１２は、電源電圧源（「ＶＣＣ」）と回路接地との間に結合され、両者の中間のノードはＤＲ線２０２を規定する。同様に、直列に接続されるＮチャネルトランジスタ２１４および２１６もＶＣＣと回路接地との間に結合され、両者の中間のノードはＤＲＢ線２０４を規定する。トランジスタ２１０および２１６のゲート端子はＤＲＬＢ線２０８に結合され、トランジスタ２１２および２１４のゲート端子はＤＲＬ線２０６に結合される。
【００１６】
Ｎチャネルトランジスタ２１８の一方の端子はＤＲＬＢ線２０８に結合され、他方の端子は回路接地に結合される。そのゲート端子はＤＲＬ線２０６に接続される。同様の態様で、Ｎチャネルトランジスタ２２０も一方の端子はＤＲＬ線２０６に結合され、他方の端子は回路接地に結合される。そのゲート端子はＤＲＬＢ線２０８に接続される。ＤＲＬＢ線２０８は、線２２６上の読出活性化バー（「ＲＥＮＢ」）信号を受けるようにそのゲート端子が結合されているＮチャネルトランジスタ２２２を介して、選択的に回路接地に結合される。別のＮチャネルトランジスタ２２４はＤＲＬ線２０６を回路接地に結合し、そのゲート端子もＲＥＮＢ線２２６に接続されている。
【００１７】
さらに図３を参照すると、先行技術のバンクインターフェイス回路３００の概略図が示される。バンクインターフェイス回路３００も図１の従来のＳＤＲＡＭ装置の一部を形成する（そこではバンクインターフェイス１０６として示される）。
【００１８】
バンクインターフェイス回路３００は、ＤＲおよびＤＲＢ信号を線２０２および２０４上でそれぞれ受け、さらにＤＲラッチ（「ＤＲＬＡＴ」）信号を線３０２上で受ける。ＤＲＬＡＴ信号はインバータ３０４によって反転され、Ｎチャネルトランジスタ３０６および３０８のゲートに与えられるが、これらはそれぞれ線２０４上のＤＲＢ信号と線２０２上のＤＲ信号とを、交差結合される相補型金属酸化膜半導体（「ＣＭＯＳ」）インバータの対を含むラッチ３１０の入力に結合する。Ｐチャネルトランジスタ３１２はラッチ３１０をＶＣＣに結合し、そのゲートはインバータ３０４の出力に結合され、Ｎチャネルトランジスタ３１４はラッチ３１０を回路接地に結合し、そのゲートは線３０２に結合される。
【００１９】
線２０２上のＤＲ信号は、反転されたＤＲＬＡＴ信号に応答してトランジスタ３０８によって制御されると、図示のようにＶＣＣと回路接地との間でＰチャネルトランジスタ３１８とＮチャネルトランジスタ３２０および３２２とに直列に結合されるＰチャネルトランジスタ３１６のゲート端子に結合される。トランジスタ３１６のゲート端子は、またトランジスタ３２２のゲート端子に接続される。トランジスタ３１８のゲート端子はクロック信号ＣＬＫ１に結合され、その補の信号ＣＬＫＢ１はトランジスタ３２０のゲートに結合される。
【００２０】
トランジスタ３１８と３２０との中間のノードはインバータ３２４の入力に結合され、さらにＣＭＯＳ伝送ゲート３２８の出力に結合される。ＣＭＯＳ伝送ゲート３２８は、ＣＬＫＢ１およびＣＬＫ１信号をそれぞれ受けるようにそれらのゲート端子が結合されている並列に結合されるＰチャネルおよびＮチャネルトランジスタを含む。別のインバータ３２６はインバータ３２４の出力とＣＭＯＳ伝送ゲート３２８の入力との間に結合される。インバータ３２４の出力はまた、そのゲートが「ノーシフト」（「ＮＳ＜０＞」）信号を受けるように接続されるＮチャネルトランジスタ３３０の一方の端子に結合される。トランジスタ３３０の他方の端子はインバータ３３６の入力に結合され、インバータ３３６の入力はまた、「左シフト」（「ＳＬ＜０＞」）信号に応答してＮチャネルトランジスタ３３２を介して「データ読出プライム」（「ＤＲＰ＜０＞」）信号を受け、「右シフト」（「ＳＲ＜０＞」）信号に応答してＮチャネルトランジスタ３３４を介してＤＲＰ＜２＞信号を受けるように結合される。「ノーシフト」、「左シフト」および「右シフト」信号は、冗長列の選択用の救済制御信号である。「データ読出プライム」信号（「ＤＲＰ＜０＞」および「ＤＲＰ＜２＞」）は、欠陥が存在する場合、示される出力にシフト可能な隣接するデータ線を表わす。
【００２１】
インバータ３３６の出力は、第２のＣＭＯＳ伝送ゲート３３８の入力に結合されるが、第２のＣＭＯＳ伝送ゲート３３８は、並列に結合されるＰチャネルおよびＮチャネルトランジスタを含み、それらのゲート端子は第２の相補クロック信号ＣＬＫＢ２およびＣＬＫ２をそれぞれ受けるように結合されている。伝送ゲート３３８からの出力は、図示の直列に接続されるインバータ３４０と３４２とを介してＤＲＢ線３４４に結合される。
【００２２】
さらに図４を参照すると、先行技術のメモリインターフェイス回路４００（または出力バッファ）の概略図が示される。メモリインターフェイス回路４００も図１の記憶装置１００の一部分を形成し、そこでは出力バッファ１０４として示される。
【００２３】
図示のように、メモリインターフェイス回路４００は、並列に接続されるＰチャネルおよびＮチャネルトランジスタを含む別のＣＭＯＳ伝送ゲート４０２を介して、ＧＤＲＢ信号を線３４４上で受ける。Ｐチャネル素子のゲートはＯＴ１信号を受けるように結合され、Ｎチャネル素子のゲート端子は補のＯＴＢ１信号を受ける。ＣＭＯＳ伝送ゲート４０２からの出力は、その出力がＰチャネルトランジスタ４０６のゲート端子に結合されるインバータ４０４の入力に接続される。トランジスタ４０６は、ＶＣＣと回路接地との間でＰチャネルトランジスタ４０８とＮチャネルトランジスタ４１０および４１２とに直列に接続される。トランジスタ４０６のゲート端子はトランジスタ４１２のゲート端子に結合され、トランジスタ４０８のゲート端子はＯＴＢ１に結合され、トランジスタ４１０のゲート端子はＯＴ１に結合される。トランジスタ４０８と４１０との中間のノードはインバータ４０４の入力に結合される。
【００２４】
インバータ４０４の出力もＰチャネルトランジスタ４１４のゲート端子に結合される。トランジスタ４１４は、ＶＣＣと回路接地との間でＰチャネルトランジスタ４１６とＮチャネルトランジスタ４１８および４２０とに直列に接続される。トランジスタ４１４のゲート端子はトランジスタ４２０のゲート端子に結合され、トランジスタ４１６のゲート端子は信号ＯＴＢ２を受けるように結合され、トランジスタ４１８のゲート端子はその補の信号ＯＴ２を受けるように結合される。トランジスタ４１６と４１８との中間のノードは、直列に接続されるＰチャネルおよびＮチャネルトランジスタを含むインバータ４２２の入力に結合される。インバータ４２２からの出力はデータ出力（「Ｑ」）線４２４に与えられる。
【００２５】
さらに図５を参照すると、この発明によるゲート遅延低減多重化出力バッファ５１６を内蔵する集積回路記憶装置５００の代表的な実現例の簡略化した機能的ブロック図が示される。記憶装置５００はいくつかのメモリバンク５０２を含み、図１の従来の記憶装置１００にあるような出力バッファ１０４を必要としない。
【００２６】
バンク５０２の各々は、後にさらに詳しく説明するようにそれぞれのバンクインターフェイスおよび出力バッファ５０４を含む。いくつかの個々のメモリアレイ５０６は、各々がいくつかのサブアレイを含み、バンクインターフェイスおよび出力バッファ５０４と共に、記憶装置５００のメモリアレイを形成する。
【００２７】
データ出力（「Ｑ」）線５０８はメモリバンク５０２から読出されるデータを与え、バンクインターフェイスおよび出力バッファ５０４の各々に結合される。図示のように、メモリバンク５０２の各々はそれぞれのバンクデータ読出線（「ＤＲ」線、その補の「ＤＲＢ」線は図示せず）５１０を有する。クロックされるサブアレイインターフェイス（図示せず）は、図示のデータ読出ローカル線（「ＤＲＬ」線、その補の「ＤＲＬＢ」線は図示せず）５１２に結合される。
【００２８】
さらに図６を参照すると、先行図の記憶装置５００と共に使用可能とするためのサブアレイインターフェイス回路６００の概略図が示される。サブアレイインターフェイス回路６００は、相補のＤＲＬおよびＤＲＬＢ信号を線６０２（図５の線５１２に類似する）および線６０４上でそれぞれ受け、読出活性化（「ＲＥＮ」信号）および補の読出活性化バー（「ＲＥＮＢ」）信号を線６０６および線６０８上でそれぞれ受ける。Ｎチャネルトランジスタ６１０は線６０２と線６０４との間に結合され、そのゲート端子は線６０８に結合される。別のＮチャネルトランジスタ６１２は線６０４とＤＲＢ線６１８との間に結合され、第３のＮチャネルトランジスタ６１４は線６０２とＤＲ線６１６（図５の線５１０に類似する）との間に結合される。トランジスタ６１２および６１４のゲート端子はＲＥＮ線６０６に結合される。
【００２９】
さらに図７を参照すると、新規のバンクインターフェイスおよび出力バッファ回路７００の概略図が示される。バンクインターフェイスおよび出力バッファ回路７００は、たとえば、図５に示される記憶装置５００の一部分として使用することができ、相補のＤＲおよびＤＲＢ信号を線６１６および６１８上でそれぞれ受ける。
【００３０】
Ｐチャネルトランジスタ７０２は、そのゲート端子が回路接地に結合されており、線６１６とＶＣＣとの間に結合される。同様に、別のＰチャネルトランジスタ７０４も、そのゲート端子が回路接地に接続され、線６１８とＶＣＣとの間に結合される。線７０６上の主センスアンプ活性化（「ＭＳＡＥＮ」）信号は、一方の端子がＶＣＣに結合されているＰチャネルトランジスタ７１０のゲートに結合される。トランジスタ７１０の他方の端子はＰチャネルトランジスタ７１２のゲート端子に結合され、さらに、トランジスタ７１２とＮチャネルトランジスタ７１４との中間のノードに結合される。トランジスタ７１２の他方の端子は線６１６に接続され、トランジスタ７１４の他方の端子は、そのゲート端子が線７０６に結合されているＮチャネルトランジスタ７０８を介して回路接地に選択的に結合される。
【００３１】
Ｐチャネルトランジスタ７１６はＤＲＰ線６１８とＮチャネルトランジスタ７１８とに結合され、これは図示のようにトランジスタ７０８に結合される。トランジスタ７１６のゲート端子はトランジスタ７１２のゲート端子に接続され、トランジスタ７１４のゲート端子はＤＲＢ線６１８に結合され、トランジスタ７１８のゲート端子はＤＲ線６１６に結合される。線７０６上のＭＳＡＥＮ信号は、その一方の端子がＶＣＣに接続され、他方の端子がインバータ７２２の入力でトランジスタ７１６と７１８との中間のノードに接続されている、Ｐチャネルトランジスタ７２０のゲート端子に結合される。
【００３２】
インバータ７２２の出力はＮチャネルトランジスタ７２４を介して別のインバータ７３０の入力に接続される。トランジスタ７２４のゲート端子はＮＳ＜０＞信号を受け、Ｎチャネルトランジスタ７２６は、ＮＳ＜０＞信号に応答してＤＲＰ＜０＞信号をインバータ７３０の入力に結合する。同様に、Ｎチャネルトランジスタ７２８は、ＳＲ＜０＞信号に応答してＤＲＰ＜２＞信号をインバータ７３０の入力に結合する。インバータ７３０の出力は、２つのＣＭＯＳ伝送ゲート７３２および７３４の入力に結合され、これらの各々は並列に接続されるＰチャネルおよびＮチャネルトランジスタの対を含む。
【００３３】
線７３６上の遅延活性化信号または主センスアンプ活性化遅延（「ＭＳＡＥＮＤ」）信号は伝送ゲート７３２および７３４のＮチャネル素子に与えられる。インバータ７３８は線７３６に接続されて、反転信号（「ＭＳＡＥＮＤＢ」）を伝送ゲート７３２および７３４のＰチャネル素子に与える。Ｐチャネルトランジスタ７４０は、線７３６上のＭＳＡＥＮＤ信号をそのゲート端子に受け、ＶＣＣと伝送ゲート７３２の出力との間に結合される。Ｎチャネルトランジスタ７４２は、ＭＳＡＥＮＤＢ信号をそのゲート端子に受け、回路接地と伝送ゲート７３４の出力との間に結合される。Ｐチャネルトランジスタ７４４およびＮチャネルトランジスタ７４６はＶＣＣと回路接地との間に直列に接続され、両者の中間のノードはデータ出力（「Ｑ」）線７４８（図５の線５０８に類似する）を規定する。
トランジスタ７４４のゲート端子は伝送ゲート７３２の出力に結合され、トランジスタ７４６のゲート端子は伝送ゲート７３４の出力に結合される。
【００３４】
バンクインターフェイス回路７００の主センスアンプ７５０（破線によって示される）は、トランジスタ７０２、７０４、７０８、７１０、７１２、７１４、７１６、７１８、７２０およびインバータ７２２を含む。主センスアンプ７５０の出力は、インバータ７３０の入力の信号データ出力プライム（「ＱＰ＜１＞」）である。
【００３５】
具体的な回路および実現例とともにこの発明の原理を説明してきたが、上述の説明は、この発明の範囲を限定することでなく、例を示すことによってのみ行なわれていることを明らかに理解されたい。特に、上述の開示の教示により、関連技術の当業者には他の変形が示唆されることが認識される。そのような変形は、それ自体としては既に公知であり、ここに既に記載される特徴の代わりにまたはそれに加えて使用することのできる、他の特徴を伴い得る。この出願では、請求項は特徴の特定の組合せについて規定されているが、ここでの開示の範囲には、それがここでいずれかの請求項で請求される同じ発明に関連するか否か、およびこの発明が直面する同じ技術的な課題のいずれかまたはすべてを緩和するか否かにかかわらず、明示的にまたは暗黙に開示される如何なる新規の特徴もしくは特徴の如何なる新規の組合せ、または関連技術の当業者にとって明白であろうそれらの一般化または変形が含まれることを理解されたい。ここに出願人は、この出願またはそこから派生するさらなる出願の手続処理中、そのような特徴および／またはそのような特徴の組合せに対して新しい請求項を作成する権利を有する。
【図面の簡単な説明】
【図１】個々のバンクインターフェイスにわたってメモリアレイのメモリインターフェイス（または出力バッファ）に延びるグローバルデータ読出バー（「ＧＤＲＢ」）線を示す、従来の同期ＤＲＡＭ「ＳＤＲＡＭ」装置アーキテクチャの簡略化した機能的ブロック図である。
【図２】先行図の従来のＳＤＲＡＭ装置の一部分を形成する先行技術のサブアレイインターフェイス回路の概略図である。
【図３】これも図１の従来のＳＤＲＡＭ装置の一部分を形成する先行技術のバンクインターフェイス回路の概略図である。
【図４】図１の従来のＳＤＲＡＭ装置の一部分をさらに形成する先行技術のメモリインターフェイス回路（または出力バッファ）の概略図である。
【図５】この発明によるゲート遅延低減多重化出力バッファを内蔵する集積回路記憶装置の代表的な実現例の簡略化した機能的ブロック図である。
【図６】先行図の記憶装置と共に使用するためのサブアレイインターフェイス回路の概略図である。
【図７】図５の記憶装置と共に使用するための新規のバンクインターフェイス回路の概略図である。
【符号の説明】
５００集積回路記憶装置、５０２メモリバンク、５０４インターフェイスおよび出力バッファ、５０８データ出力線、５１０バンクデータ読出線、５１２データ読出ローカル線。

Claims

集積回路装置であって、
複数のメモリバンクと、
前記複数のメモリバンクの各々に対応して配置されるインターフェイスおよび出力バッファ回路とを含み、前記インターフェイスおよび出力バッファ回路の各々は前記装置のデータ出力線に結合される、集積回路装置。
前記インターフェイスおよび出力バッファ回路は、
相補データ読出線と主センスアンプ活性化信号とに結合され、データ出力信号を与える主センスアンプを含む、請求項１に記載の集積回路装置。
前記インターフェイスおよび出力バッファ回路は、
前記データ出力信号を受けるように結合される出力段をさらに含み、前記データ出力段は、少なくとも１つの主センスアンプ遅延信号を受け、前記主センスアンプ遅延信号に応答して前記データ出力信号を前記データ出力線に選択的に結合するように動作する、請求項２に記載の集積回路装置。
前記出力段は、
前記データ出力信号を受けるように結合され、前記少なくとも１つの主センスアンプ遅延信号の相補信号に応答して動作し、前記データ出力信号を前記データ出力線に結合する、第１および第２のパスゲートをさらに含む、請求項３に記載の集積回路装置。
前記第１および第２のパスゲートは、ＣＭＯＳ伝送ゲートを備える、請求項４に記載の集積回路装置。
前記出力段は、
前記データ出力線に結合される出力ノードを規定する第１および第２の出力スイッチング素子をさらに含み、前記第１の出力スイッチング素子の制御端子は前記第１のパスゲートの出力に結合され、前記第２の出力スイッチング素子の制御端子は前記第２のパスゲートの出力に結合される、請求項４に記載の集積回路装置。
前記第１および第２の出力スイッチング素子は、ＭＯＳトランジスタを備える、請求項６に記載の集積回路装置。
前記第１の出力スイッチング素子はＰチャネル素子であり、前記第２の出力スイッチング素子はＮチャネル素子である、請求項７に記載の集積回路装置。
前記主センスアンプ遅延信号の第１の状態に応答して、前記第１のパスゲートの前記出力を電源電圧源に選択的に結合するためのプルアップ素子と、
前記主センスアンプ遅延信号の第２の逆の状態に応答して、前記第２のパスゲートの前記出力を基準電圧源に選択的に結合するためのプルダウン素子とをさらに含む、請求項６に記載の集積回路装置。
前記プルアップおよびプルダウン素子は、ＭＯＳトランジスタを備える、請求項９に記載の集積回路装置。
前記プルアップ素子はＰチャネル素子を備え、前記プルダウン素子はＮチャネル素子を備える、請求項１０に記載の集積回路装置。
相補データ読出ローカル線を対応する相補データ読出線に選択的に結合するためのサブアレイインターフェイス回路を含む集積回路装置であって、前記サブアレイインターフェイス回路は、
前記相補データ読出ローカル線の第１の線を前記相補データ読出線の第１の線に選択的に結合するための第１のスイッチング素子を含み、前記第１のスイッチング素子の制御端子は読出活性化信号を受けるように結合され、前記サブアレイインターフェイス回路はさらに、
前記相補データ読出ローカル線の第２の線を前記相補データ読出線の第２の線に選択的に結合するための第２のスイッチング素子を含み、前記第２のスイッチング素子の制御端子は前記読出活性化信号を受けるように結合され、前記サブアレイインターフェイス回路はさらに、
前記相補読出データ線の前記第１および第２の線を選択的に結合するための第３のスイッチング素子を含み、前記第３のスイッチング素子の制御端子は前記読出活性化信号の補の信号を受けるように結合される、集積回路装置。
前記第１、第２および第３のスイッチング素子は、ＭＯＳトランジスタを備える、請求項１２に記載の集積回路装置。
前記ＭＯＳトランジスタは、Ｎチャネル素子を備える、請求項１３に記載の集積回路装置。
集積回路装置であって、
複数のメモリバンクと、
前記複数のメモリバンクの各々に対応して配置されるインターフェイスおよびバッファ回路とを含み、前記インターフェイスおよびバッファ回路は、活性化信号に応答して動作する主センスアンプ回路と、前記主センスアンプ回路および前記装置のデータ出力線に結合され、遅延活性化信号に応答して動作する、出力段とを含む、集積回路装置。
前記主センスアンプは、相補データ読出線と前記活性化信号とに結合されてデータ出力信号を与える、請求項１５に記載の集積回路装置。
前記出力段は、前記データ出力信号を受けるように結合され、前記遅延活性化信号に応答して前記データ出力信号を前記データ出力線に選択的に結合するように動作する、請求項１６に記載の集積回路装置。
前記出力段は、
前記データ出力信号を受けるように結合され、前記遅延活性化信号に応答して動作し前記データ出力信号を前記データ出力線に結合する、第１および第２のパスゲートをさらに含む、請求項１７に記載の集積回路装置。
前記第１および第２のパスゲートは、ＣＭＯＳ伝送ゲートを備える、請求項１８に記載の集積回路装置。
前記出力段は、
前記データ出力線に結合される出力ノードを規定する第１および第２の出力スイッチング素子をさらに含み、前記第１の出力スイッチング素子の制御端子は前記第１のパスゲートの出力に結合され、前記第２の出力スイッチング素子の制御端子は前記第２のパスゲートの出力に結合される、請求項１８に記載の集積回路装置。
前記第１および第２の出力スイッチング素子は、ＭＯＳトランジスタを備える、請求項２０に記載の集積回路装置。
前記第１の出力スイッチング素子はＰチャネル素子であり、前記第２の出力スイッチング素子はＮチャネル素子である、請求項２１に記載の集積回路装置。
前記遅延活性化信号の第１の状態に応答して前記第１のパスゲートの前記出力を電源電圧源に選択的に結合するためのプルアップ素子と、前記遅延活性化信号の第２の逆の状態に応答して前記第２のパスゲートの前記出力を基準電圧源に選択的に結合するためのプルダウン素子とをさらに含む、請求項１９に記載の集積回路装置。
前記プルアップおよびプルダウン素子は、ＭＯＳトランジスタを備える、請求項２３に記載の集積回路装置。
前記プルアップ素子はＰチャネル素子を備える、前記プルダウン素子はＮチャネル素子を備える、請求項２４に記載の集積回路装置。