JP2004208333A - 接地され直列に接続されたスタックｆｅｔ対を備えたトーテムポール混合器 - Google Patents

接地され直列に接続されたスタックｆｅｔ対を備えたトーテムポール混合器 Download PDF

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Abstract

【課題】 ＩＦならびにＲＦバランを除去したモノリシック基板上に完全な集積能力をもつ、高性能な混合器の提供する。
【解決手段】 高いダイナミックレンジをもつ混合装置（60）ならびに手段であり、非直線性歪みの完全あるいは本質的な相殺を得るために釣合った直列対のスイッチング素子の使用によって広く高いダイナミックレンジが部品において得られる。発明の構成と手段は中間周波数（ＩＦ）バランあるいは無線周波数（ＲＦ）バランのいずれをも使わないで、背中合わせ（バックツウバック）で接続された直列対のＦＥＴ（61,62）の補正および相殺の技巧を維持する。典型的なスイッチング素子はひとつのドレイン端子（Ｄ2）が接地されてソース・ソースで接続された、例えばMESFETのようなＦＥＴ（61,62）である、さらに接地されていないあるいは浮動（フローティング）のスイッチング信号が共通のゲートと共通のソース間に加えられる。
【選択図】 図１

Description

本発明は一般に無線周波通信用素子に関し、さらに詳細には、大きなダイナミックレンジを有する混合器で使用される回路に関するものである。
従来、混合用ＦＥＴ21を有し、ＩＦとＲＦバラン（変成器の形態で）のいずれも有すると共に、平衡なＩＦおよびＲＦ信号を示すＦＥＴ混合回路20が知られている。これらの従来の混合回路におけるバランの必要性、特に低周波変成器用素子としての比較的低い信号周波数領域（典型的には約10ＭＨzから約300ＭＨz）で動作するＩＦバラン22の必要性は、従来の混合器をモノリシックマイクロ波半導体集積回路（ＭＭＩＣ）のようなモノリシック構成として作る可能性を著しく制限しており、集積構造の内部あるいはその上に最適な誘導素子を設ける上で、実施上の問題点が生じる。モノリシックでの組み立てが要求されないところでさえ、個別の部品、特に誘導素子、が集積回路構成の他に使用あるいは追加された場合には、一般に実質的な付加的な生産および材料コストをこうむるものである。
集積回路構造として形成された回路素子の一般的に小さい可変性に比して、個別の部品の典型的に高い可変性の結果として、個別の巻線誘導素子のような個別の部品が混合回路に使用される場合にも、混合器と混合器の動作上の単一性は阻害される可能性が有る。このため個別部品に依存する場合には、トリミングコンデンサまたはそのような付加的な構造が混合器回路に必要とされるであろう。
集積可能なＦＥＴ混合器のひとつのタイプがＭ/Ａ−ＣＯＭにより商品化されてきた（Ｍ/Ａ−ＣＯＭ，ＩＣ Business Ｕnit,100 Ｃhelmsford Ｓt, Ｌowell, ＭＡ01853により製造されたＭＤ54-001,-003,-004,-005,-006シリーズ）。この混合器はチャネルのどの終端上にも接地されていない、単一の混合用ＦＥＴを使用しており、およそ＋18dBmの３次抑圧ポイントをもつとＭ/Ａ−ＣＯＭが称しているが、本発明者はこの能力を実証できていない。単一のＦＥＴが無線周波（ＲＦ）バランによって与えられ、回路の本来の平衡な中間周波（ＩＦ）出力が、混合器内部のダイプレクサ経由で混合器の不平衡なＩＦ部へ無理に結合されている。明確なＩＦバランは設けられておらず、回路部品が与えるであろう如何なる歪低減も、単一の混合用ＦＥＴの回路の完成だけでは必然的に制限されてしまう。
それゆえに、大きなダイナミックレンジと、優れた直線性ならびに小さな歪みの先行技術の混合器である、完全に集積可能な混合器を提供する試みはあったが、歪みの除去あるいは望ましい完全な歪み補償を有する、相当な直線性を提供する完全に集積可能な混合器に対する要求を全く満たしていない。さらにＩＦならびにＲＦバランに対する要求を取り除いてもいない。その様な高い能力、完全に集積された実施が遠隔通信可能な基地局に対するコスト効率の良い無線通信用の製品を含む、小型の通信用の製品に対して高く望まれている。そのような製品はセルラーならびにＰＣＳ無線電話を含んでいる。これらならびに他の理由のために、ＩＦならびにＲＦバランを除去したモノリシック基板上に完全な集積能力をもつ、高性能な混合器の提供に対するニーズは続いている。
本発明は、高いダイナミックレンジをもつ混合器と、非直線性歪みの完全な、またはかなりの補償を提供するようになっている直列対のスイッチング素子を使用したことにより、広く高いダイナミックレンジが達成される混合手法を提供するものである。本発明の構成と手段が、中間周波数（ＩＦ）バランや無線周波数（ＲＦ）バランいずれかを要求することなく、直列対の逆向きで接続されたＦＥＴの補償と除去手段とをなす。代表的にスイッチング素子は、例えばＭＥＳＦＥＴのようなＦＥＴであり、一方のドレイン端子が接地されソース・ソースに接続され、また非接地のあるいは浮動のスイッチング信号が共通のゲートと共通のソース端子間に印加される。
ひとつの態様において本発明は、各々が入力端子と出力端とをもつ第１と第２の実質的に整合されたスイッチング素子を含む混合回路を提供する。これらのスイッチング素子の出力端子は接地されており、さらに他の出力端子は共通の回路ノードを作るために接地された出力端子を有するスイッチング素子の入力端子に接続される。また、本発明の混合回路は分離変成器を含む回路のような分離回路を含んでいる。分離回路は入力ポートに外部から加えられるローカル発振（ＬＯ）信号を受信するようになっており、また出力ポートが第１と第２のスイッチング素子に結合されている出力部に浮動のスイッチング信号を発生させる。この混合器回路はアップコンバータあるいはダウンコンバータとして使用してもよい。
他の態様として、混合回路、２つのスイッチング素子はＦＥＴのようなトランジスタであり、また各々の３端子トランジスタ素子は、ゲートつまり制御端子、ソース端子ならびにドレイン端子をもっている。ゲート端子は互いに接続されると共に、２つのソース端子が互いに接続されている。第１のＦＥＴの入力端子はＦＥＴドレインに対応し、第１のＦＥＴの出力端子はＦＥＴソースに対応し、第２のＦＥＴの入力端子はＦＥＴソースに対応し、さらに第２のＦＥＴの出力端子は接地されたＦＥＴドレインに対応する。この特定の実施において、浮動のスイッチング信号が該共通ゲート端子と該共通ソース端子とをまたいで接続される。
さらに他の態様として本発明の混合器は、各々がゲートとドレインとソースとをもつ、第１と第２のＦＥＴを含む混合器の出力信号を発生させる混合素子を提供する。この第１と第２のＦＥＴは互いに結ばれたゲートと互いに結ばれたソースとを持っており、第１と第２のＦＥＴがソース・ソースで直列に接続され、さらに常に実質的に同じ大きさのゲート・ソース電圧をもつようにし、そしてさらに常に実質的に同じ大きさであるが逆符号のドレイン・ソース電圧をもつようになっている。この回路において、第２のＦＥＴのドレインは接地され、ＲＦ/ＩＦダイプレクサー回路は第１のＦＥＴのドレインに接続されており、さらにＲＦとＩＦ信号が第１のＦＥＴのドレインとＲＦ（ＩＦ）およびＩＦ（ＲＦ）信号の外部の送信側（受信側）間および受信側（送信側）間で伝わるための、ＲＦ信号結合ポートとＩＦ信号結合ポートとをもっている。また、１次および２次部を有する変成器が設けられており、その１次部分（巻線）は外部のＬＯ入力信号を受信するために、ＬＯ入力部に接続された第１の端子と接地された第２の端子の端子をもち、２次部分（巻線）はＦＥＴのゲートに接続された第３の端子とＦＥＴのソースに接続された第４の端子とをもち、ここでは２次巻線とＦＥＴのゲートおよびソースは浮動であり接地されていない。変成器はローカル発振信号を受信し、さらに直列に接続されたＦＥＴの導通状態を、導通状態と非導通状態との間で切替えるために、接続されたまたは共通のＦＥＴゲート端子と、共通のまたは接続されたＦＥＴソース端子との間で浮動の駆動信号を発生する。そのＲＦ/ＩＦダイプレクサ回路は入力信号を受信し、その入力信号を第１ＦＥＴのドレインに接続し、この入力信号は、ＦＥＴが導通であり出力信号を発生するよう、浮動のローカル発振器信号と入力信号とを混合する間に第１と第２のＦＥＴとで形成されるチャンネル結合を通過する。ダイプレクサは出力信号を引き出すための出力部分を有している。作動中、一方のＦＥＴはチャンネル導通の間に、第１ＦＥＴのチャンネル抵抗の変化に関係して出力信号における相互変調歪みの第１の成分をもたらし、さらに第２ＦＥＴは、チャンネル導通の間に、第２ＦＥＴのチャンネル抵抗の変化に関係して出力信号における相互変調歪みの第２の成分をもたらし、この第２の成分は実質的に同じ大きさであるが、第１の成分とは符号が反対であり、背中合わせの直列のＦＥＴ接続は合算するように動作し第１の歪成分と第２の歪成分とを相殺し、結果として、混合器の出力端子にもたらされる全体の相互変調歪みが抑えられる。
本発明に対するこれらならびに他の特徴や利点は本発明の詳細な記述ならびに添付図面の参照によって明らかになるものである。
本発明は、相互変調歪みを含む非直線性歪みを完全に、またはほぼ完全に除去できるよう釣り合っている、若しくはそれ相応にほとんど完全な、あるいは相当な非直線性歪みの除去を提供するように、きっちりとではあるが完全には釣り合っていない、スイッチング用電界効果トランジスタ（ＦＥＴ）のようなスイッチング素子の逆向きの直列対を使用することにより、広帯域あるいは高いダイナミックレンジの混合器、特にそのダイナミックレンジがある程度達成される混合器に関連するものである。
混合器における相互変調歪みをなくすために、直列に接続された構成での使用は、米国特許出願08/574,071、発明の名称：Method and Apparatus For Reducing Intermodulation Distortion in a Mixerに説明されており、混合器における伝送線路変成器の使用については、米国特許No.5,361,409、発明の名称：FET Mixer Having Transmisson Line Transformerですでに説明されており、混合器における平衡化された反射変成器の使用については、米国特許No.5,551,074、発明の名称：Balanced Reflection Transformerですでに説明されており、さらに混合器に対して直流バイアスされた反射変成器ならびに直流バイアスされたＦＥＴ混合器の使用については、米国特許No.5,513,390、発明の名称：Biased FET Mixerですでに説明されている。これらの特許ならびに特許出願の各々がここでは全体で参照される。
本発明は、従来から設けられており、動作周波数領域に起因して通常物理的に大きな中間周波数（ＩＦ）バランを必要としないＦＥＴの直列対の構成をもつものである。しかし、発明の構成と手段はいかなる特別な周波数領域での適用あるいは動作に対し制限を加えることはなく、例えばこの発明の構成と手段は可聴周波数範囲（例えば１KHz）から10ギガヘルツ（Ghz）またはそれ以上で使用することができる。ここに示し述べられた回路の実施例では、名称上のＩＦ周波数領域は大体約10ＭHzと300ＭHzの間からであり、適切なコイルとコア変成器型ＩＦバランは6mm x 6mm x 6mm 程度であってもよい。若しくは、完全に集積されたモノリシックＩＦバランは各辺上で数百ミリメートルあるいはそれ以上を必要とするかもしれず、深刻に考察することはないかもしれない。
このことから、本発明によるＩＦバランに対する要求の排除は、シリコン（ＳI）、ガリウムヒ素（GaAs）のような、単一のモノリシック半導体集積回路チップ、あるいは、小さな寸法の、製造が容易でありかつ動作能力が強化された他の材料上に統合された本発明による混合器回路を可能とする。性能を高める方法を以下に説明する。また本発明の混合器回路は完全に集積された状態よりも他の形で、例えば個別部品を使うような、あらゆる従来の電子回路製作手段によって実現してもよいが、その様な場合には、混合器は完全に集積された実施例に備わったすべての利点を享受することができない。
本発明の混合器60の例示的な実施例が、図１における例示的な実施例に関連して述べられる。本発明のひとつの態様は、米国特許出願No.08/574,071である合衆国特許に説明されている利点を得るために、無線周波（ＲＦ）および中間周波（ＩＦ）信号が、平衡でなくその代わりにアースノード64でアース電位を基準とするような方法により、逆向きで直列に接続された２つのＦＥＴ構成63を達成するための、ＦＥＴQ1(61)およびQ2(62)のような一対の直列に接続されたスイッチング素子が使用される。
各々のＦＥＴ Q1,Q2は、ドレイン端子(D1,D2)65,66、ソース端子(S1,S2)67,68、およびゲート端子(G1,G2)69,70 を有している。接地は、例えばＦＥＴQ2のドレイン端子（D２）の接地でありここではアースノード64で示されている、単一のＦＥＴドレイン端子に接続することによってなされる。単一のＦＥＴドレイン端子を接地し後述の他の構成を設けることにより、従来のＩＦバランおよびＲＦバランが除去される。ただ単純、簡潔、完全に集積化されたＲＦ/ＩＦダイプレクサー71が、Ｑ１のドレインＤ１を、R部72およびI部73に接続している。さらに本発明の混合器構成の性能は、相互変調歪みを相殺する自身の能力によって強化される。この性能は、従来の混合器と比較して、ＲＦまたはＩＦバランのいずれかを取り除くことによって犠牲になることはない。
混合器構成60がＩＦバランを排除し、他の補償のための変更点がないので、ＦＥＴの対構成(Q1-Q2)63不平衡な構成である。つまり対のＦＥＴQ1およびQ2は不平衡であるが、ダイプレクサー回路71は単に小さな誘導素子とコンデンサを有し集積回路チップ上に実現できる。しかしながら、その回路が意図どおりに動作しさらに釣り合っている逆向きのＦＥＴ対63によって与えられた歪み除去を実現するために、共通のソース端子ノード（Ｓ1−Ｓ2）67、68はアースに対して浮動とされており、もはや接地されることはない。
ローカル発振器信号駆動を直接ＦＥＴに接続する結果として、接地されたＱ２のドレインノード(D２)に対して、共通のソース端子ノード（Ｓ1−Ｓ2）もまた接地されてはいけない。その代わりに、差動式のローカル発振器(LO)駆動信号が、変成器のLO駆動側にある１次巻線75aならびにＦＥＴ対側にある２次巻線75bをもつ変成器Ｔ１(75)を設けることによって、結合されたゲート69，70と結合されたソース67，68端子との間に供給される。１次巻線75aは２つの終端を有し、各端子はLO駆動の入力ポート76の高圧側とアース端子77との間に接続されており、一方、２次巻線75bはＦＥＴの共通のソース端子（Ｓ1,Ｓ2）と、コンデンサC8 78を経由して共通のゲート端子（Ｇ1,Ｇ2）とに接続されている。変成器は、２次巻線のどちら側も接地されていないので、２次側のＬＯ駆動信号を浮動可能とする。外部のＬＯ信号源79により与えられる定周波の正弦波信号のような、LO周波数（ｆLO）で動作する従来の如何なるＬＯ駆動信号も、変成器の1次側に印加される付加的なＬＯ信号を発生させるために使用できる。
変成器Ｔ１,75の形態でのＬＯバランは、本発明の構成において有利に設けられているが、その様なＬＯバランは、ＬＯ信号の高い周波数のために容易に集積できる。ＩＦバランが除去されているので集積できるだけでなく、本発明はさらなる利点がありそれはまたＲＦバランをも、代表的にはおよそ１−２dB程度のその損失とともに、取り除くものである。ＲＦバランは損失的であるので、ＲＦバランをなくすことはまた変換損失と雑音を減少すると言う有利な結果をもたらす。本発明の構成は、ＩＦ入力信号がＩポート73の中に投入され、ＲＦ出力がRポート72で抽出されるアップ−周波数・コネクター、あるいはＲＦ入力がＲポート72の中に投入され、ＩＦ信号がＩポート73で抽出されるダウン・コネクターのいずれかで使用できる。
本発明の混合器構成は、Ｑ２ドレイン端子Ｄ２が接地され、Ｑ２ソース端子（およびＱ１ソース端子）がアースの上方に伸びており、Ｑ１ドレイン端子は接地されたＱ２ドレイン端子に比べて一様により高電位であり、このため全体のＦＥＴ構成が北アメリカ大陸の固有の人々が有するトーテムポール構成を思い起こさせる重ねられた構成を形成し、「縦」構造である故にトーテムポール構成と呼ばれている。また、トーテムポールという用語は、アースと高い電源電圧との間で中間の電圧を与える中間増幅段をもつ増幅器を説明するためにも使用される。
従来、ＬＯの駆動回路が接地基準であったなら、平衡ＲＦ（またはＩＦ）信号をＦＥＴ対63へ与えるという可能性があったであろう。しかしながら、ＦＥＴ対を駆動するＬＯの駆動回路は、アース基準ではなくむしろアースに対して浮動であるので、逆向きのＦＥＴ構成63に流入し、かつ通過する電流を変えることなく、ＦＥＴのドレイン端66をその代わりに接地できるという認識があった。ＦＥＴを流れる電流は、この明細書中に極めて詳細に説明されているように、所望の歪みの除去を提供するものである。一般に従来の知識では、浮動となっている平衡回路の片端を接地することは動作を阻害することであるが、本発明の構成では、特殊な構成の組み合わせが、完全な歪み除去を含みながら、ＦＥＴ対の本質的な利点を維持している。
米国特許出願Ｎo.08/574,071で説明されている信号と同様の様態において、ＦＥＴ対構成63に突き当たるＲＦ信号電流は、共通のＦＥＴのソース端子（Ｓ1,Ｓ2）67,68に関して平衡とされた様態で突き当たり、そのために第１のＦＥＴＱ１61との相互作用の結果として起こるいかなる歪みも、同じ電流の第２のＦＥＴＱ２62との相互作用によって相殺され、これは平衡ＲＦがその様な利点を維持するために提供されるべきであることを信じるように導く傾向にある。しかしながら、本発明は不平衡信号が印加された場合にも列挙された利点を提供するものである。
図２は、どのようにして逆向きのＦＥＴが混合器回路60の相互変調歪みを取り除くかを示すものである。図２Aの回路に対し、各ＦＥＴのゲート・ソース電圧は等しく、さらにＦＥＴの制御電圧に対しても同様である。さらに各ＦＥＴに対しゲート・ソースと電圧とソース・ドレイン電圧の合計がゲート・ドレイン電圧に等しい。そのために、
Ｖg1s1＝Ｖcontrol
Ｖg2s2＝Ｖcontrol
Ｖg1d1＝Ｖg1s1＋Ｖs1d1
Ｖg2d2＝Ｖg2s2＋Ｖs2d2
である。第一次近似Ｖs1d1＝Ｖs2d2について、ここで、Ｖs1d1はトランジスタＱ１のソース・ドレイン電圧であり、またＶs2d2はトランジスタＱ２のソース・ドレイン電圧である。さらに第一次近似ΔＲds＝ＣｘΔＶgdについて、これはドレイン・ソースチャネルを横切るチャネル抵抗（ΔＲds）がゲートバイアス電圧（ΔＶgd）に対し直線的（リニア）であるとしている（掛算の定数Ｃとなる）。この仮定はＦＥＴが完全に導通とされている時間では殆ど正しい。２つのＦＥＴは同様に振る舞うよう理想的に釣り合っていることに着目し、さらにＲd1d2が２つのＦＥＴＱ１とＱ２の合計直流抵抗であり、チャネル抵抗の変化ΔＲd1d2が相互変調歪みを引き起こすチャネル抵抗の要素である。この時、
ΔＲd1d2＝ｃｘ（ΔＶg1d1＋ΔＶg2d2）
＝ｃｘ（Ｖs1d1＋Ｖs2d2）
＝０
である。小さな信号が、その抵抗をコントロールすることなくＦＥＴのチャネル結合を通り抜ける。この状況は無限の相互変調歪みの抑制と等価である。これが混合器60において相互変調歪みの減少を助長するために利用される技術である。
直列に接続されたＦＥＴにおける歪みを相殺する態様がここで説明する。信号電圧がＦＥＴのドレインに印加されると、そこにＦＥＴのチャネルを横断する電圧Ｖds＝Ｖsigが存在する。ゲート電圧に関わらず、ＦＥＴのチャネル抵抗（およびインピーダンス）は一定ではなく電圧Ｖsgにより変調される。この過程の結果あるい効果がチャネルをまたいで引き起こされる非直線性の歪み信号であり、歪み電圧Ｖdistとして現れる。ＦＥＴのドレイン・ソースチャネルにかかる全電圧（Ｖds）は、信号電圧（Ｖsig）と歪み電圧（Ｖdist）との合計であり、以下のようになる。
Ｖds＝Ｖsig＋Ｖdist
一般に、歪み信号は２つの個々の成分に分けることが出来る。第１の成分は「奇数番目の」歪み電圧（Ｖdist,odd）である。これはそれを引き起こす信号電圧の符号情報を保有するという特質を持っている。そこから、
Ｖdist,odd（−Ｖsig）＝−Ｖdist,odd（Ｖsig）
一方、「偶数番目の」歪み電圧（Ｖdist,even）は符号情報を持たない、従って、
Ｖdist,even（−Ｖsig）＝Ｖdist,even（Ｖsig）
２つのＦＥＴが直列に逆向きに接続されると、互いに繋がれたそれぞれのソースとそれぞれのゲートでもって、信号電圧Ｖsigが２つのドレインＤ1とＤ2の間で異なる電圧としてＦＥＴ対に印加される。このことは次の関係に帰着する。
Ｖds1＝Ｖsig/2
Ｖds2＝-Ｖsig/2
ここでＶds1は第１のＦＥＴに対するドレイン・ソース電圧であり、さらにＶds2は第２のＦＥＴに対するドレイン・ソース電圧であり、全電圧が２つの間で分けられている。歪みの成分を考慮に入れると適切な電圧は、
Ｖds1＝Ｖsig/2＋Ｖdist,odd（Ｖsig/2）＋Ｖdist,even（Ｖsig/2）
Ｖds2＝-Ｖsig/2＋Ｖdist,odd（-Ｖsig/2）＋Ｖdist,even（-Ｖsig/2）
である。
上述された偶数ならびに奇数番目の歪みの定義を使えば、これは次のようになる：
Ｖds1＝Ｖsig/2＋Ｖdist,odd（Ｖsig/2）＋Ｖdist,even（Ｖsig/2）
Ｖds2＝ -Ｖsig/2-Ｖdist,odd（Ｖsig/2）＋Ｖdist,even（Ｖsig/2）
ＦＥＴのこの関係が混合器において生じるとき、周りの回路および混合器の出力部に関連ある歪みは２つのドレイン間の電位差である。
Ｖds1−Ｖds2＝Ｖsig＋［２ｘＶdist,odd（Ｖsig/2）］
つまり、理論上で偶数番目の歪みの完全な相殺が起こり得る。一方で奇数番目の歪みは相殺されていない。これらの関係はＦＥＴのドレインD２が接地されているか否かには関係なく継続する。
図２Bの回路において、接地されたＦＥＴのドレインが、その切替えを行うＦＥＴが浮動となっている（非接地）ＬＯ駆動信号によって駆動回路において示されている。ひとつのノード（Q２ドレイン）がアースで定義されていることを除けば、図２Aにおける回路に関連して示された見方は変わらず、従ってこのトーテムポールのＦＥＴ構成に対しても相殺が生じることは明白である。
本発明のいくつかの特徴が、ＦＥＴが対に接続されていること、ならびに電圧の関係から直接的に生じる。第１に、完全な相互変調歪みの相殺は、歪みが各々の２つのＦＥＴ内で正確な同じ値で作り出され、そして歪みの相殺を達成するために相対する方向に合算されることを必要とする。規定の素子製法の違いによって存在するであろうような、大きさにいくらかの僅かな違いが存在する場合、歪みは整合の程度に応じて減少する。
第２に、各々のトランジスタ（ＦＥＴ）による同じ大きさの歪みの発生は、そのトランジスタがいつでも、つまり制御（例えばローカル発振器）信号の全ての位相にわたって、固有のゲート・ソース電圧（Ｖgs）を持つことを必要とする。
この第２の条件は、本発明においては厳密に正確である。なぜなら２つのＦＥＴが共通のゲート端子と共通のソース端子を持っており、そのため絶対的な電圧電位あるいは時間に関係なく、これらの端子対は常に同じ電圧電位にあるからである。
第３に、歪みの相殺もまた２つのＦＥＴに対する同じドレイン・ソース（Ｖds）電圧を常時有していることから利益を得ている。固有のゲート・ソース電圧（Ｖgs）が２つのＦＥＴ間の同じチャネル抵抗に帰着し、これは２つのＦＥＴチャネルをまたぐ固有の電圧降下に帰着するので、この条件もまた本発明において与えられる。
最後に、対として動作している２つのＦＥＴ67,62の各々によって作り出された歪みは、２つのＦＥＴ間の逆向きで直列に繋がっていることによって合算される。この状況は本発明において、２つのＦＥＴの共通のソース接続ならびに混合器の端子（ports）にＦＥＴ対の２つのドレインを繋ぐことによって達成される。
各々の例示的な実施例は、電界効果トランジスタ（ＦＥＴ）を示しているが、通常の知識を有する研究者はこの開示に鑑みて、ダイオード、バイポーラトランジスタ、および同様のものといった、別のスイッチング素子を使用できることを認識できる。２端子ダイオードに置換える場合には、回路への小さな変更が必要とされるであろう。さらに、ＦＥＴあるいはバイポーラトランジスタが使用される場合でも、その様なトランジスタはソース・ソース、ドレイン・ドレイン、またはドレイン・ソース結合してもよく、さらにｎチャンネル、ｐチャンネル、ならびに他の従来の素子構成を採用してもよく、いずれにしても本発明の原理から利益を得るものである。
これまで、ＦＥＴ対における相互変調歪みの相殺に対する理論的な原理を示したので、これから、混合器60に関連してスイッチングネットワーク63の詳細な動作について説明する。
本発明の別の実施例は、以下に説明されており、必要ではないが付加された特徴と同時に、混合器の重要な特徴を含んでおり、特定の混合器への適用に対して有利であり、また一般的には性能を改善するものである。
図３に図示される実施例に関して、Ｑ１とＱ２は１対のＦＥＴであり混合器100の中心である。図３と１とにおいて、同様の符号の素子は各々の実施例における同じ構成に対応している。複数のＦＥＴを釣り合った特性を持つように共通の基板上に形成する手段は知られておりこれ以上説明しない。しかしながら、本発明がその利点が特に現れるモノリシックによる実施に特に良く適合するとは言え、本発明は、共通の基板、またはモノリシックによる実施、あるいはスイッチング素子（例えばＦＥＴ）が適確に釣り合っている時の状態などに限定されるものではなく、むしろ、もし単なる部分的な相互変調歪みの相殺が許容されるならば、応用を限定しないように、あまり大きくない程度の不釣り合いが許容されるであろう。
作動時に、共通のソースノード(Ｓ1，Ｓ2)および共通のゲートノード（Ｇ1，Ｇ2）に対する全ての他の接続が浮動の構成であり、さらに信号電流に対して増勢するものを備えていないので、Ｑ１のドレイン(Ｄ1)に流入するＲＦおよびＩＦ信号電流は、Ｑ２のソース端子（Ｓ2）にも流れなければならず、ＲＦおよびＩＦ信号電流はアースへ戻らねばならならないが、浮動の構成はアースへの帰路を備えていない。
ＲＦおよびＩＦ信号はＱ１のドレインへ流れ込み、ソースＱ１へ出て、Ｑ２のソースへ流れ、さらにＱ２のドレインへ流れ出るので、Ｑ１に発生する大部分または全ての非直線性歪みは、Ｑ１に対するＱ２の反転接続（ソース・ソース）のために、反転または相対する符号を有しているが、同様にＱ２でも発生する。これはＱ１をドレインからソースへと横切り、必然的にＱ２をソースからドレインへと横切る電流である。この反転したＦＥＴ接続が設けられているので、相互変調歪みは相殺され、関連して混合器100に対して相当高い３次抑圧ポイントに帰着する。歪みが相殺される様子は図２に関連して前述されている。きっちりと整合されたＦＥＴに対して、相殺の程度はその整合の緊密さに関係している。共通の半導体基板に同時に作り込まれて得られるような、整合したＦＥＴに対しては、相殺は絶対ではなくても相当に完全である。
混合器60、100の例示的な実施例（図３ならびに表Ｉに示されている特別構造および部品の大きさのような）では、３次抑圧ポイント（混合器の性能の共通に確認されている尺度）は約３２dBmである。これは同様のＬＯ駆動力のもとで従来の構成に対しては約２２dBmであることから３次抑圧ポイントに匹敵する。
「トーテムポール」は、Ｑ１とＱ２の接地された直列結合により形成されると共に、不平衡なＲＦおよびＩＦ信号にて作動する。図示された本発明の構成は、Ｑ２のドレインを接地しており、さらにＲＦおよびＩＦ信号をＦＥＴへ、およびそこから不平衡な方法で供給する。不平衡なＲＦおよびＩＦ信号上で良好に作動するその能力は、ＲＦバランまたはＩＦバランに対するいかなる必要性をも軽減する、しかし本発明の構成と手段は、平衡なＲＦおよび／またはＩＦ信号での動作、あるいはＲＦおよび／またはＩＦバランとの動作を妨げるものではない。
混合器へのＩＦ信号は従来から低い周波数であるので、従来の実施ではＩＦバランは大きくなることを要求され、そのためにモノリシック基板上に集積できない。どのようなＲＦバランでも高周波で作動するであろうし、さらに理論上ではいくらかずっと容易に集積できるであろうが、まだ実際には望ましくない。そのため両方のバランは有利に取り除かれる。
この接地された２連ＦＥＴトーテムポール構成63でもって、共通のＱ1-Ｑ2ソースおよび共通のＱ1-Ｑ2ゲートノードは、名目上はＲＦおよびＩＦの並置された波形の電位の1/2の電位である。したがって、外付けのＬＯ信号発生器79、変成器Ｔ1 75、さらにコンデンサＣ8(78)を含むＬＯ信号回路80にとって、ＬＯ駆動信号のそれぞれのサイクルの間に、ＦＥＴＱ1およびＱ2をONおよびOFFの導電状態へ切替えるために、トーテムポールのＱ1-Ｑ2共通ゲートと共通ソース端子との間に結合される浮動のＬＯ駆動出力を供給することは負担となる。このＬＯ駆動浮動出力の必要条件は、Ｑ１ならびにＱ２における電流の平衡を乱し、従ってQ1-Q2ＦＥＴ対において電流の望ましい歪み相殺を妨げることを引き起こす、ＲＦおよび／またはＩＦ電流が、２連ＦＥＴトーテムポールであるＱ1-Ｑ2の共通のソースノード（Ｓ1,Ｓ2）から出力されることを阻止することである。（共通のソースノードに対して信号の漏洩をさらに制限または抑える混合器に対する付加的な強化が後述される。）
浮動出力は変成器Ｔ1(75)で得られる。モノリシックウエーハーで作る場合に、変成器T１は一対の挟まれた螺旋の誘導回路75a，75bとして実現され、各々ひとつの１次および２次の変成器巻線として作動する。図３に図示された回路の例示的な実施例において、変成器T1は13ミクロン幅の線と9ミクロン幅の間隔をもつ448ミクロン×448ミクロンの構成として実現される。例示的なパラメータのセットが変成器を含む各々の誘導素子に対して添付の表に与えられており、この表は一般的にひとつまたはそれ以上の線（trace）と間隔とが設けられる領域を示し、その線と間隔の長さと幅、巻数あるいはコイルの数を示している。通常の知識を有する研究者は、これらはひとつの例であり、さらに他の等価な構成が実現できることを認識するであろう。
本発明の実施例の構成と作動とが、図１に概略的に図示された構成に関連して説明されたので、特定の混合器への適用のために、性能上有利な作用を有する付加的な構成をさらに含んでいる第２の実施例に注目する。
本発明の混合器の構成の第２の実施例を図３をもとに説明する。この例示的な実施例において、標準的なダイプレクサ71が誘導素子L2(91)およびL3(92)、さらにコンデンサC2(93)とC3(94)とから構成されている。ダイプレサ71はアースに関係して、ＲＦならびにＩＦ周波数の信号をＲポート72およびＩポート73に分離するために使用される。Ｒポート72は外部から印加されたＲＦ信号を受信し、Ｉポート73にＩＦ信号を出力し、このとき混合器はＲＦ／ＩＦコンバータ（ダウン・コンバータ）として作動し、もしくは、混合器がＩＦ／ＲＦコンバータ（アップ・コンバータ）として作動する場合には、混合器100はＩポート73の信号としてＩＦ信号を受信すると共に、Ｒポート72にＲＦ信号を出力する。
Ｒポート72は、それぞれの第1端子95,96に直接結合する、直列につながったコンデンサC2 93と誘導素子L2 92に結合する共通ノードを介してＦＥＴＱ1のドレイン（Ｄ1）65に接続され、誘導素子L2の第２端子は接地されると共にコンデンサC2の第２端子98は直接Ｑ1のドレイン65に接続されている。Ｉポート73もまた直列につながったコンデンサC3 94と誘導素子L3 92のそれぞれの第1端子100,101が結合された共通のノードを経由して、ＦＥＴＱ1のドレイン（Ｄ1）65に接続されると共にコンデンサＣ3の第２端子102にも接地され、誘導素子Ｌ3 の第２端子103は、Ｑ1のドレイン（Ｄ1）65に接続すると共に、コンデンサＣ2 93の第２の端子98にも接続されている。
本発明の例示的な実施例において、Ｃ２は2.58pFのコンデンサ、Ｃ３は6.69pFのコンデンサ、Ｌ２は ミクロン× ミクロンの領域を占めさらに13ミクロン幅の線と9ミクロン幅の間隔で形成されたモノリシックの誘導素子であり、さらにＬ４は誘導素子に近い278 ミクロン×13 ミクロンの大きさをもつ線である。誘導素子と変成器とは、長方形の螺旋構造（実質的に９０度の角をもつ線の部分）として示された長方形の領域に形成され、そして殆ど完全に配置領域を満たすように巻かれている。（変成器、誘導素子、およびコンデンサは電気部品の値が線模様の長さ、ならびに幅と言うようなモノリシックの回路パラメータから決められるか、またはモノリシックの大きさが望まれる回路部品の値から決められるＳＯＮＥＴ ＥＭ分野のシミューレーション プログラムを使用してシミュレーションされている）。
トランジスタＱ３(113)およびＱ４(114)はＬＯ駆動回路に有利に設けられ、静電容量の複製のためにQ１−Q２のゲート・ソースの静電容量Ｃgsの非直線性を対称的にするのに役立っており、さらに複製されたコンデンサ（Q３−Q４）をＦＥＴスイッチ（Q１−Q２）の静電容量に反転して重ね合わせるのに役立っている。
ゲート・ソースの静電容量Ｃgsの非直線性を対称的にする以外の他の目的では作動しないので、ＦＥＴQ３−Q４は「なまけもの（drone）ＦＥＴ」として言及される。なまけものＦＥＴＱ３およびＱ４は、同時に同一プロセスでQ１およびQ２と同じ基板上に有利に形成されるので、Ｑ１およびＱ２の電気的および物理的特性と全く同一に整合しない場合でも、それらの電気的および物理的特性は本質的に整合することは注目に値する。このためＱ３およびＱ４のゲート・ソースの静電容量（Ｃgs3およびＣgs4）は、Ｑ１およびＱ２のそれと同じになる。Ｑ３およびＱ４はまた共通のソース端子と共通のゲート端子を共有し、さらにＱ３およびＱ４の両方のドレイン端子がアースに関して 浮動となっていることが注目に値する。しかしながら、ＦＥＴＱ１−Ｑ２を駆動するローカル発振器信号の位相が、Ｑ３−Ｑ４のソースを駆動するよう接続され、所望の補償キャンセルを達成するよう、逆の重ね合わせが加えられる。
Ｑ１−Ｑ２はＱ３−Ｑ４に整合しているので、逆の重ね合わせはＱ１−Ｑ２のゲート・ソースの静電容量を完全に対称的にする。Ｑ１−Ｑ４の全集合の全静電容量の変動（Δcgs）は、ＬＯ駆動信号は単一の全サイクルを通して継続するのでＶgsの偶関数である。Ｑ１−Ｑ４の累積の静電容量は、Ｖgsに関してＱ１，Ｑ２，Ｑ３，あるいはＱ４のいずれと比較してもより変動しない。なぜならＱ１-Ｑ２対が最大の場合、Ｑ３−Ｑ４対は最小であり、さらにそれらがその効果をともに合算する場合、総計はどんな単体または対よりもずっと一定となるからである。そのうえ、ピーク・ツウ・ピークの変動はより小さくなる。Ｑ１−Ｑ４の結合による静電容量は、より対称的であり変動しない。同調された共振回路は、静電容量の一定値、またはより一定に近い値でもって予測しそして最良に機能するので、この効果は非常に有利である。
図３の回路構成において、コンデンサC８(78)および C９(118)は、利益あるように直流をさえぎる機能を提供するために付加されており、Ｑ１，Ｑ２，Ｑ３およびＱ４のゲート接合の前方のバイアスは回避されている。充分な大きさの電圧まで充電することによって、コンデンサC８およびC９は上述のＦＥＴの自己バイアスは容易となる。
特定のＬＯ駆動回路の構成、動作ならびに利点が図３をさらに参照して説明される。Ｃgs（Ｃgs1およびＣgs2からの）の名目上の値に対するゲート・ソースの静電容量の変動（ΔＣgs）は、主として各々のＱ１およびＱ２の名目上の直流値（Ｖgs）からのゲート・ソース電圧変動（ΔＶgs）のために、このゲート・ソース電圧の直流値についてＱ１ならびにＱ２のゲート・ソース電圧の変動の奇関数である。換言すれば、ΔＣgsはΔＶgsの奇関数である。静電容量の変動が正弦波を非韻律様態に歪めるように作用するので、この状況は共振するＬＯ増幅器でＦＥＴを駆動することを困難にする。
付加的なＬＯ駆動回路110は二重に同調され、変成器Ｔ1の１次巻線75a（ＬＯ駆動側）はコンデンサＣ6 121およびＱ5 125のゲート・ドレインの静電容量（Ｃgd）ならびにドレイン・ソースの静電容量と共に第１の並列共振を備え、さらに変成器Ｔ1の２次巻線75b（２連のFET対側）は、Q1，Q2，Q3およびQ4の累積静電容量と共に第２の並列共振を備えている。従って、この回路はＬＯ周波数の特定のバンド以上で作動するよう有利に同調される。
付加的なＬＯ駆動回路110の構成と動作を説明する。トランジスタQ５ 125はトランジスタQ６ 126によりバイアスされる。Ｑ６のゲート（Ｇ6）ならびにソース（Ｓ6）端子はともに結合されて接地されている。Ｑ６は代表的にはＱ５のＩdss電流の約40％となるようなＩdss電流で動作する。Ｑ５のＩdss電流は、余分な負荷静電容量あるいはバイアス電流を要求することなく適当な信号利得が達成できるよう選択される。しかしながら、動作電流の広い領域はおそらく電力利用における効率の低下をもたらすであろう。例えばＱ５のＩdss電流の25％ないし100％の範囲でのＱ６動作が利用できる。
コンデンサC５ 127は、Ｑ５のソース端子（Ｓ5）を交流接地するが直流電流を遮っている。抵抗Ｒ5 128は、入力インピーダンスの整合を改善しさらに増幅器110の利得を調節する従来からの帰還抵抗である。コンデンサＣ7 129は、トランジスタＱ5の直流バイアスを乱すことなく抵抗Ｒ5（述べられたように）の使用を可能とする直流阻止コンデンサである。本発明の回路のひとつの実施例において、インピーダンスは50オームに整合されているが、部品は他の外部インピーダンスと整合するよう変更してもよい。
誘導素子L１131は、ＬＯ入力端子76とQ５のゲート端子135との間に接続された入力整合用の誘導素子であり、入力の整合に寄与している。ＬＯ入力76とアース間に接続された抵抗Ｒ6 132は、Q５のゲートを直流的な接地状態とする。また、バイアス・ポート140が設けられている。誘導素子L4 141ならびにコンデンサC11 142は、外部のバイアス源回路のインピーダンスに関わりなくバイアス・ポート140を交流的に接地する、付加的なバイアス・ポートのバイパス共振回路143である。
図３の例示的な部品の値が表Ｉに同定されており、パラメータは一般に約1400Ｍhzから約2000Ｍhzの範囲でのＬＯ周波数に対して動作をあたえる。同様にＲＦ周波数の範囲は一般に約1700Ｍhzから約2000Ｍhzである。一方、ＩＦ周波数の範囲は一般に約10Ｍhzから約250Ｍhzであり、より典型的には約100Ｍhzから約250Ｍhzである。従ってこの構成に対して、ＬＯならびにＲＦ周波数の範囲は重なり合うことができる。しかしながら、本発明の構成または混合手段の動作周波数範囲が上述された特有の範囲に限定されないこと、ならびに一般に音声信号周波数から10ギガヘルツに至る範囲の周波数が部品の値の適当な選択で使用されることは、通常の知識を有する研究者によって、ここに提供された説明に鑑みて評価されるであろう。さらに、特別なダイプレクサ回路の使用が、ＩＦ周波数がＬＯまたはＲＦと重ならないように混合器内部の反射された信号から入力信号を離すように動作するが、その様な重なり合いを与えまたは容認するために、他の構成を代用してもよい。例えば、ダイプレクサ（使用できる多くの従来型がある）の代わりに、周回分波器、方向結合器、あるいはあらゆる他の装置、回路、または波を検出しステア（stear）する手段が発明の回路と共に使用され得る。
前述の説明は、付加された選択的な特徴を含む第２の実施例（図３参照）と同様に、基本的な回路構成（例えば図１）ならびに動作を示している。他の変更が性能のいろいろな特性とコストを改善するために回路に施される。これら別の実施例を図４−８に図示される実施例に関連して以下に説明する。
例えば、混合器の性能は図４の実施例に関連するＱ１−Ｑ２の、動作上の対称性を強めるために、付加的な抵抗R１201およびR２202を付加することによって改善できる。ＬＯの入力整合用ネットワーク210は、図５における実施例に関連して図示し、示されているように、ＬＯ増幅器回路110を取り除くために設けられている。付加的な補正用コンデンサC13 205およびC14 206が、変成器T1 71に寄生する静電容量を除去するために回路に付加してもよく、図６における実施例に関連して図示および示されているように、トーテムポールの歪み相殺の働きを助長する。そしてなまけもの（ドローン）ＦＥＴ(Ｑ3およびＱ4)はＬＯ駆動増幅器110、バイアス・ポートのバイパス用共振回路143、さらに対称化用抵抗Ｒ1ならびにＲ2(図８参照)とともにあるいは単独で除去される（図７参照）。通常の知識を有する研究者は、ここに与えられた説明に鑑みて、付加的な混合器の部品の入れ替えや組み合わせが選択されることを認識できる。
図４における実施例に関して、抵抗R１201およびR２202がQ１−Q２の動作の対称性を増加するために付加されている。抵抗R１は、Ｑ１のドレインとソースをまたいで接続され、一方R２はＱ２のソースとドレインをまたいで接続されている。Ｒ１およびＲ２の各々に対する代表的な値は200オームである。これらの存在がQ1-Q2ＦＥＴのドレイン端子からの信号電流のいかなる漏洩も強めなく、Ｑ１のチャネルを流れる電流もＱ２ＦＥＴのチャネルを流れると共に、歪み相殺の程度を減じるところのソース端子へは流出しないので、Ｑ１−Ｑ２の動作の対称性はこれらの抵抗によって強化される。さらに詳細には、Ｒ１およびＲ２は大きな負荷を各々のＦＥＴをまたいで配置するよう機能するので、実質的にＦＥＴは、ＦＥＴに負荷を配置する変成器の寄生アドミッタンスに対して効果的に鈍感にされる。勿論、もっと複雑なネットワーク負荷が抵抗に取って代わることができ、それによってより正確な調整ができる。ネットワーク（例えばＲ１およびＲ２）は各々のＦＥＴが変成器の寄生アドミッタンスよりもさらに高いアドミッタンスをもつよう設けられ、これにより寄生アドミッタンスは、Ｒ１およびＲ２のアドミッタンスに比べて小さく、影響はずっと小さい。図４の構成に対する例示的な回路部品の値が表ＩＩに明記されている。
図５の実施例に関し、変成器T１75の２次巻線75bは理想的に浮動状態にあるが、実際には１次巻線75ａ、およびアースと結合している小容量の静電容量（ＣT21）を持っている。この結合静電容量は２つの小さな寄生するコンデンサとして成型できる。最初のコンデンサ（ＣT1）は、トーテムポールＦＥＴの共通のゲート(Ｇ1，Ｇ2)からアースへつながり、さらに第２のコンデンサ（ＣT2）はトーテムポールの共通のソース（Ｓ1，Ｓ2）からアースへつながっている。このため、補償コンデンサＣ13 205を共通のゲートからＱ１のドレインへ、さらに第２の補償コンデンサＣ14 206を共通のソースからＱ１のドレインへ明確につなぐことは有利である。Ｃ13およびＣ14の値は、寄生静電容量（ＣT1およびＣT2）を補正するように選ばれる、これらは先に言及した変成器の静電容量の影響をなくし、トーテムポールの歪み相殺の応動を維持することを助ける。もちろん別の、さらに／あるいはもっと複雑な補正ネットワーク、あるいは変成器Ｔ1の寄生物（代表的には変成器は抵抗と位相角として現れる）をもっと念入りに複製する手段を、コンデンサＣ13およびＣ14の代わりに設けてもよい。そしてそのことが所望の補正目標を達成するためのより大きな自由を与える。図６における構成に対する例示的な回路部品の値が表ＩＩＩに明示されている。
図５に図示される混合器の実施例に関して、図３の実施例の増幅器110は必要な外部入力のＬＯ駆動を減らすように働くのみである。従って、抵抗Ｒ7 211,Ｒ8 214およびコンデンサＣ10 212とＣ11 213とからなるひとつの可能なＬＯ入力の整合ネットワーク210を示す、図６の概略図によるＬＯ駆動の整合ネットワーク210を代わりに設けることで、増幅器110は除去できる。ＬＯ入力76に印加されるＬＯ入力パワーが増幅の損失を補うため増加される限り、ＬＯ入力ネットワーク210は、図３−４に関連して示され、説明されているようなＬＯ増幅器110に有効に置き換わる。もちろんＬＯ入力の整合ネットワーク210は、単独または基本の回路への他の強化策との組み合わせで使用してもよく、さらに他のＬＯ入力回路設計を利用してもよい。図５における構成に対する例示的な回路部品の値が表ＩＶに明記されている。
図７および図８における実施例に関して、前述のとおり、ドローンＦＥＴは本発明の動作に対して本質的なものではなく、図７および図８に図示された概略図に従って取り除くことができる。図７に示される構成は、ドローンＦＥＴＱ３およびＱ４がすでに取り除かれていることを除けば、図６に対して示され、説明された構成と比較されうる。各々の例において、コンデンサ（Ｃ９またはＣ21のいずれか）は混合ＦＥＴＱ1およびＱ2のソースとゲートの間に配置されているが、それらの静電容量の値は図に添付される表に示されるよう相異している。図８に示される構成は、ドローンＦＥＴＱ３およびＱ４がすでに取り除かれていることを除けば、図３に関連して示され説明された構成と同一であり、対称化する抵抗Ｒ１およびＲ２が、図４に関連してすでに説明されたように付加されている。図７および９における構成に対する例示的な回路部品の値が表ＶおよびＶＩに明記されている。
図９において、本発明の混合器の図７での実施例と、図９における混合器も抵抗Ｒ１およびＲ２を含んでおり、さらに異なった抵抗Ｒ８およびコンデンサＣ31をＬポートとコンデンサＣ11との間に有していることを除けば、同一である追加された実施例が示されている。コンデンサＣ21は、Ｑ3およびＱ4（回路の実施例から除かれている）における静電容量によって失われた静電容量を回復するために設けられていることが分り、それによって回路をすべて再設計する必要なくなる。コンデンサＣ12およびＣ8に関して、共通のゲートと共通のドレインとの間を直列に接続する、少なくともひとつのコンデンサがあれば充分であるが、このコンデンサは変成器のどちら側にも存在し得うるものであり、回路のひとつ以上のコンデンサの存在は（例えばＣ8およびＣ9）、特定の例示的な回路設計の過程からもたらされる単に便宜的なものである。
これらの選択的な実施例から鑑みて、本発明にとって重要な部品は、スイッチング素子（例えばＦＥＴＱ１およびＱ２のような）のトーテムポール構成ならびに分離手段（例えば分離変成器T１のような）である。基本発明を修飾する部品は、付加されたＲ１およびＲ２、あるいはコンデンサＣ１３およびＣ１４、あるいはＱ１およびＱ２の特性を補正するドローンスイッチング素子Ｑ３およびＱ４によって実現された補償構造である。付加されたＦＥＴ対（Ｑ３およびＱ４）は、本質的なトランジスタ（Ｑ１およびＱ２）の非直線性の静電容量（Ｃgs）を対称化するために使用され、共振増幅器によりそれらを容易に駆動し、さらに結果として起こるゲートの駆動波形の対称性を改善し、さらに混合回路において新規なものである。他の部品を基本素子を支えるために設けてもよく、改善された性能を提供し、さらに基本素子を支える。これらの他の部品は従来技術として知られている多様な等価の従来の回路構成で置き換えてもよい。各々の例示的な混合器回路はアップコンバータあるいはダウンコンバータのための信号を混合する手段を提供する。
本発明の背景で述べられた前述のＭ/Ａ−ＣＯＭ混合器に比較して、この明細書の主題は、異なった回路構成および動作を利用するＭ/Ａ−ＣＯＭ混合器によって達成されたと主張される＋18dBmの性能より優れる、＋30から＋35dBmの第３番目の抑圧ポイントを示した。
この明細書を通して説明された参考文献は、参照によって充分に具体化される。本発明を充分に説明したので、通常の技術知識を有する者にとって、種々の変形と変更が、ここで述べた本発明の精神または範囲を逸脱することなくおこなえることは明らかである。




































表Ｉ
Figure 2004208333








表II
Figure 2004208333




表III
Figure 2004208333






表IV
Figure 2004208333








表Ｖ
Figure 2004208333













表VI
Figure 2004208333
本発明の第１の実施の形態を示す図である。 逆向きで直列に接続された、ＦＥＴと相互変調歪みが抑えられる様子を示す図である。 逆向きで直列に接続された、ＦＥＴと相互変調歪みが抑えられる様子を示す図である。 ローカル発振増幅器と補償ドローンＦＥＴを含む付加的で選択的な素子を有する本発明の第２の実施の形態を示す図である。 ローカル発振増幅器と、補償ドローンＦＥＴおよび混合ＦＥＴの動作の対称性を強める抵抗とを含む、付加的で選択的な素子を有する本発明の第３の実施の形態を示す図である。 ローカル発振器入力の整合ネットワークと補償ＦＥＴとを含む、付加的で選択的な素子を有する本発明の第４の実施の形態を示す図である。 ローカル発振増幅器、補償ドローンＦＥＴおよび起こり得る変成器の容量をアースへつなぐための補償コンデンサを含む、付加的で選択的な素子を有する本発明の第５の実施の形態を示す図である。 ローカル発振増幅器、補償ドローンＦＥＴ、変成器の補償コンデンサを取り除き、さらに対称化用負荷抵抗器、さらに他の変更も含んだ本発明の第６の実施の形態を示す図である。 ローカル発振増幅器と対称的な抵抗器を有する、本発明の第７の実施の形態を示す図である。 対称的な高負荷抵抗器と異なるＬＯ入力回路を有する、本発明の第８の実施の形態を示す図である。

Claims (9)

  1. 第１端子と第２端子をもつ第１のスイッチング素子と；
    非線型歪みの少なくとも一部をキャンセルできるように前記第１のスイッチング素子と実質的に整合し、第３ならびに第４端子を有し、前記第１端子は前記第４端子に対応しさらに前記第２端子は前記第３端子に対応している第２のスイッチング素子と；
    前記第１と第２のスイッチング素子は、第２および第３の端子の結合部で共通の回路ノードを形成するように前記第３端子に接続された前記第２端子でもって逆向きで直列に接続されると共に前記第４の端子が接地されており；
    ２つの端子の入力ポートと２つの出力ポートとを有する分離用回路であって、該分離用回路は、前記２つの端子の入力ポートにおいて外部のローカル発振器信号を受けるようになっており、かつ、２つの端子の出力ポートで浮動のスイッチング信号を発生するようになっており、前記出力ポートが前記共通回路ノードにつながれている分離用回路から成り、
    前記第１及び第２スイッチング素子がトランジスタを有していることを特徴とする混合器回路。
  2. 前記第１と第２のスイッチング素子がバイポーラ結合トランジスタであることを特徴とする請求項１に記載した混合器回路。
  3. 前記第１と第２のスイッチング素子がＦＥＴであり、前記各々のＦＥＴはさらに前記ゲート端子がそこでともにつながれている共通のゲート端子から成り、前記第１端子はドレインから成り、前記第２端子はソースから成り、前記第３端子もソースから成り、前記第４端子は接地されたドレインから成っており、前記第１ＦＥＴのソースは前記第２ＦＥＴのソースとつながれており、ここで浮動の前記スイッチング信号が前記共通のゲート端子と前記共通のソース端子につながれることを特徴とする請求項１に記載した混合器回路。
  4. 前記分離回路が変成器であることを特徴とする請求項１に記載した混合器回路。
  5. 前記分離回路がさらに分離用コンデンサを含むことを特徴とする請求項４に記載した混合器回路。
  6. さらに前記第１ＦＥＴのドレインとソース端子の間につながれる第１のインピーダンス素子と、前記該第２ＦＥＴのドレインとソース端子の間につながれる第２のインピーダンス素子とを備えていることを特徴とする請求項２に記載した混合器回路。
  7. 第１入力端子と、直接接地された第１出力端子と、第１制御端子とを備えた第１ＦＥＴトランジスタと、
    第２入力端子と、前記第１ＦＥＴトランジスタの入力端子に接続され、共通回路ノードを形成する第２出力端子と、第２制御端子とを備えた第２ＦＥＴトランジスタと、
    ２つの端子の入力ポートと２つの出力ポートとを有する分離用回路であって、該分離用回路は、前記２つの端子の入力ポートにおいて外部のローカル発振器信号を受けるようになっており、さらに浮動のスイッチング信号を発生するようになっており、かつ、前記制御端子と共通回路端子ノードをわたって前記浮動スイッチング信号と作動的に接続するようになっている分離用回路と、
    前記第１ＦＥＴ入力および出力端子をわたって接続されている第１の抵抗器と、
    前記第２ＦＥＴ入力および出力端子に接続された第２の抵抗器であって、前記第１の抵抗器と実質的に同じ抵抗を有するものとを有し、
    前記第１および第２の抵抗器は、第１および第２ＦＥＴにかかる電圧の同期を実現するようになっており、かつ前記混合器回路の３次抑圧ポイントを改善するようになっていることを特徴とする混合器。
  8. 第１入力端子と、直接接地された第１出力端子と、第１制御端子とを備えた第１ＦＥＴトランジスタと、
    第２入力端子と、前記第１ＦＥＴトランジスタの入力端子に接続され、共通回路ノードを形成する第２出力端子と、第２制御端子とを備えた第２ＦＥＴトランジスタと、
    ２つの端子の入力ポートと２つの出力ポートとを有する分離用回路であって、該分離用回路は、前記２つの端子の入力ポートにおいて外部のローカル発振器信号を受けるようになっており、さらに浮動のスイッチング信号を発生するようになっており、かつ、前記制御端子と共通回路端子ノードをわたって前記浮動スイッチング信号と作動的に接続するようになっている分離用回路と、
    前記第１ＦＥＴ入力および出力端子をわたって接続されている第１のキャパシタと、
    前記第２ＦＥＴ入力および出力端子に接続された第２のキャパシタであって、前記第１のキャパシタと実質的に同じキャパシタンスを有するものとを有していることを特徴とする混合器。
  9. 第１入力端子と、第１出力端子とを備えた第１ＦＥＴスイッチング素子であって、前記第１出力端子が直接接地されているものと、
    第２入力端子と、第２出力端子とを備えた第２ＦＥＴスイッチング素子であって、前記第２出力端子が前記第１出力端子と接続されており、前記第２出力端子と前記第１入力端子の接続が共通回路ノードを形成しているものと、
    ２つの端子の入力ポートと２つの出力ポートとを有する分離用回路であって、該分離用回路は、前記２つの端子の入力ポートにおいて外部のローカル発振器信号を受けるようになっており、さらに浮動のスイッチング信号を発生するようになっており、かつ、前記制御端子と共通回路端子ノードをわたって前記浮動スイッチング信号と作動的に接続するようになっている分離用回路と、一致した第３および第４のＦＥＴスイッチング素子を有する補償スイッチング素子であって、該第３および第４スイッチング素子が第３および第４ソース端子をそれぞれ有しており、前記第３および第４ソース端子が直列接続されて共通ソース端子を形成しており、前記第３および第４ＦＥＴスイッチング素子が第３および第４ゲート端子をそれぞれ有しており、前記第３および第４スイッチング素子は接続されて共通のゲート端子を形成している補償スイッチング素子とを備え、
    前記第１、第２、第３および第４ＦＥＴスイッチング素子が一致した電気的特性を有しており、
    前記第１および第２ＦＥＴスイッチング素子の共通入力端子が前記第３および第４ＦＥＴスイッチング素子の前記共通ソース端子に接続されており、
    前記補償スイッチング素子が前記第１および第２ＦＥＴスイッチング素子によって示された非線型キャパシタンスを同期させるように動作するとともに、前記第１および第２ＦＥＴ素子を共鳴同調増幅器によって容易に駆動させるように動作し、さらに、生じるゲート駆動波形の対称性を改善するように動作するようになっていることを特徴とする混合器。
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