JP2004208272A - 瞬時クロック復元回路 - Google Patents

Abstract

【課題】 パルスの相互作用が全くなく、システム・クロックの位相を瞬時的にリセットすることができる、超伝導システム用クロック復元回路を提供する。
【解決手段】 クロック復元回路（１０）は、長さ２Ｔのジョセフソン伝送線オシレータ・ループ（１４）を含む。Ｔは１クロック周期に等しい。第１および第２データ入力（１６、１８）は、オシレータ・ループ（１４）上にデータ・パルスを注入する。パルス発生器（２４）は、オシレータ・ループ（１４）上に初期クロック・パルスを注入し、この初期クロック・パルスは周期的クロック信号として出力される。出力タップ（１２）は、第１および第２データ入力（１６、１８）の一方からデータ・パルスを出力し、データ・パルスがない場合周期的クロック信号を出力する。データ・パルスが第１および第２出力タップ（３２、３４）の一方に入力されると、クロックの位相が瞬時的にリセットされる。
【選択図】 図１

Description

本発明は、一般的に、超伝導システムに関し、更に特定すれば、入力データ・パルスに応答してシステム・クロックの位相を瞬時的にリセットする、超伝導システム用クロック復元回路に関する。

例えば、光データ・リンクに用いられている超伝導スイッチおよびシステムは、多数の超伝導チップを用い、ライン当たり４０ないし１５０Ｇｂｐｓもの高速相互接続を必要とする。このようなビット・レートでは、クロックの復元は、各超伝導チップ上へのデータ・リンクに関して、更にチップ間の接続に関して、重要な設計上の検討事項となる。

超伝導において用いられているクロック復元回路の一種では、単一のクロック出力タップと一方向バッファを含む単一データ入力タップとを有するジョセフソン伝送線（ＪＴＬ）ループで形成したリング・オシレータに沿ってクロック・パルスが伝達し、クロック周期に対応する周期を有するクロック・パルス列を発生する。循環するクロック・パルスは、クロック出力タップにおいて分割し、クロック出力を生成すると共に、ＪＴＬループに沿って伝達し続ける。

ＪＴＬループに沿って伝達し続けるクロック・パルスも、データ入力タップにおいて分割するが、その結果生じたデータ・パルスがデータ入力タップに入ると、一方向バッファに流入する。データ入力タップにおいてオシレータに入って来る後続のデータ・パルスは、分割し、オシレータ・ループに沿って両方向に伝搬する。順方向に伝達するパルスは、新たな位相を有する新たなクロックを確立し、逆方向に伝達するパルスは既存のクロック・パルスを消滅させることによって、ほぼ瞬時的なクロックの復元が可能となる。

しかしながら、上述のクロック復元回路には、ある種の欠点が伴う。例えば、上述の回路におけるクロック位相を進ませることはできるが、例えば、入力データ・パルスが既存のクロック・パルスに対して遅れている場合、これを遅延させることはできない。加えて、オシレータ・ループ上におけるパルスの相互作用のために、データ入力によってクロック周期が多少短縮する。また、新たに確立されたクロック・パルスには、クロックおよびデータ・パルス間の相互作用のために、誤差を伴う場合もある。これらの欠点は、総合的に、かかる回路の精度を悪化させることになる。
米国特許第５９６３３５１号明細書

したがって、本発明の目的は、システム・クロックに対する入力データ・パルスのタイミングには無関係に、システム・クロックの位相を瞬時的にリセットすることができる、超伝導システム用クロック復元回路を提供することである。

本発明の別の目的は、パルスの相互作用を抑え、したがって付随するタイミング誤差を最少限に止めつつ、システム・クロックの位相を瞬時的にリセットするように設計した、超伝導システム用クロック復元回路を提供することである。

本発明の別の目的は、単純かつ柔軟な設計パラメータを有する超伝導システム用クロック復元回路を提供することである。

前述に鑑み、本発明は、パルスの相互作用を全く生ずることなく、システム・クロックの位相を瞬時的にリセットすることができる、超伝導システム用クロック復元回路を提供する。この回路は、長さ２Ｔ（詳しくは、２Ｔに相当する距離）のジョセフソン伝送線オシレータ・ループを含み、ここでＴは１クロック周期に等しい。オシレータ・ループ上において、第１および第２データ入力（データ入力部）が距離Ｔだけ互いに離間されており、データ・パルスをオシレータ・ループ上に注入する。

パルス発生器が、初期パルスをオシレータ・ループに導入する。第１および第２信号タップは、互いに離間されており、オシレータ・ループからのクロック・パルスを受け取る。出力タップが、第１および第２信号タップの一方からのクロック・パルスを出力する。データ・パルスが第１および第２データ入力の一方に入力されると、クロックの位相は瞬時的にリセットされる。

あるいは、本発明のクロック復元回路は、追加のデータ入力および信号タップを含み、オシレータ・ループ上でパルスの相互作用が発生しないようにデータ入力および信号タップが離間されている限り、データおよび単一磁束量子クロック・パルス(single flux quantum clock pulse)を入力し出力する。

本発明の更に別の目的および利点は、添付図面と共に、以下の好適な実施形態の詳細な説明を参照することによって、一層容易に理解されよう。

これより図面を参照するが、図面において、同様の参照番号は同様の部分を示すこととする。図１は、本発明の第１実施形態によるクロック復元回路１０を示す。クロック復元回路１０は、クロック信号を発生し、このクロックの位相をリセットする際に用いられる。クロック信号は、例えば、超伝導スイッチおよび約４０ないし１５０Ｇｐｂｓの範囲の高速相互接続頻度の関連回路において用いられる種類の超伝導ディジタル回路１３において、クロック復元回路１０の出力タップ１２にて得られる。以下で詳しく論ずるが、クロックの復元は、データ・リンクの超伝導チップ上への一体部分であり、しかもチップ間接続の一体部分でもあるので、クロック復元回路１０によって行われる瞬時的クロック復元は非常に重要である。

クロック復元回路１０は、ジョセフソン伝送線（ＪＴＬ）を含む。ジョセフソン伝送線は、周期が７２０゜、即ち、２Ｔのオシレータ・ループ１４を形成する。ここで、Ｔは所望のクロック周期である。当技術分野では公知であるが、オシレータ・ループ１４は、その上を伝送されるパルス状信号（単一磁束量子パルス）を分離したり、パルス信号に電力利得および遅延を与える能動構成部品である。オシレータ・ループ１４が能動構成部品であるので、オシレータ・ループ１４に相反する側の端部から入るパルスは、受動伝送線におけるように、互いに通り抜けず、逆に２つの信号は互いに打ち消し合う。単一磁束量子パルスは過渡電圧パルスであり、典型的に数ピコ秒程度の幅を有する。

更に図１を参照すると、オシレータ・ループ１４は、２つのデータ入力（入力部）１６、１８を有し、これらは互いに３６０゜、即ち、１クロック周期Ｔ（詳しくは、１クロック周期Ｔに相当する距離）だけ離間したＪＴＬであり、各々には遅延Ｔ’が伴う。ここで、０≦Ｔ’≦Ｔ／２である。遅延Ｔ’は十分大きいので、既存のクロック・パルスと呼ぶ、直前に循環するクロック・パルスに入力データ・パルスが追従する際、これに接近し過ぎることを防止し、これによってパルスの相互作用を回避することができる。データ・パルスは、入力１６、１８の一方を通じてオシレータ・ループ１４に入力、即ち、注入され、続いて分割する。論述の目的のため、そして理解を容易にするために、図１に示すデータ・パルスＤは、入力１６においてデータ・パルスＤ１、Ｄ２に分割している。データ入力１６、１８の各々は、一方向バッファ２０、２２も含み、単一磁束量子（ＳＦＱ）発生器２４のような、誘導的に結合された初期パルス発生器によって発生される、一例としてのパルスＳのような、クロック・パルスが、データ入力１６、１８上に出力されるのを防止する。

本発明の説明全体を通じて、一例としてのデータ・パルスＤ、Ｄ１、Ｄ２およびデータ入力１６について言及するが、入力１８におけるデータ・パルスの注入の結果、データ・パルスをデータ入力１６において注入した場合よりも、オシレータ・ループ１４上において既存のクロック・ループから更に遠くに位置する結果となった場合、データ入力１６に関して先に説明したのと同様に、データ・パルスＤを入力１８においてオシレータ・ループ１４に注入し、同時にデータ・パルスに分割する。これは、データ・パルスが、既存のクロック・パルスと相互作用を行うことなく、ループ内において常にクロックの位相をリセットすることができるようにするためである。実際には、データ・パルスがデータ入力１６、１８においてオシレータ・リング上に注入される機会は相当ある。クロック復元回路１０では余分なパルスを消滅させるので、クロック復元回路１０の意図した動作には影響が及ばない。

初期パルス発生器２４は、当技術分野では周知の種類であり、オシレータ・ループ１４内をクロック・パルスとして循環する初期パルスを発生する。図１に示すように、初期パルス発生器２４は、ＳＦＱパルス（以後クロック・パルスと呼ぶ）Ｓのような、循環クロック・パルスを一例として発生し、オシレータ・ループ１４上に入力する。循環クロック・パルスは、オシレータ・ループ１４に沿って反時計回り方向に伝達する。続いて、クロック・パルスＳは、データ入力１６、１８からのデータ・パルスがない場合、クロック出力タップ１２において、周期的クロック信号として出力される。

図１に示すように、クロック出力タップ１２は、第１および第２出力タップ３２、３４を介してオシレータ・ループ１４に接続されている別のＪＴＬ３０上に位置する。このＪＴＬ３０のことを以後クロック出力ＪＴＬと呼ぶ。第１および第２出力タップ３２、３４は、互いに離間され、第１データ入力１６からのパルスＤ２のように、オシレータ・ループ１４内に存在するパルス、および既存のクロック・パルスＳを受ける。既存のクロック・パルスＳは、出力タップに到達し、オシレータ・ループ１４内において消滅させられる前に分離する。前述した一例としてのＳＦＱパルスＳに関して、ＳＦＱパルスＳが出力タップ３２においてＳＦＱパルスＳ１、Ｓ２に分離すると、ＳＦＱパルスＳ１はクロック出力ＪＴＬ３０に沿って伝達し、クロック出力タップ１２において出力される。一方、ＳＦＱパルスＳ２は、オシレータ・ループ１４上を反時計回り方向に伝達し続ける。また、クロック出力ＪＴＬ３０は、一方向バッファ３６、３８も含み、データ・パルスまたはＳＦＱパルスがクロック出力タップ１２において分離し、第１および第２出力タップ３２、３４の一方においてオシレータ・ループ１４上に再注入されるのを防止する。

更に、クロック出力ＪＴＬ３０に関連する時定数はＴ／２であり、クロック周期の半分に等しい。クロック出力タップ１２は第１および第２出力タップ３２、３４の中間に位置するので、２つの別個のパルスが、各々、Ｔ／２の時間期間以内に、それぞれ第１および第２出力タップ３２、３４を通じてクロック出力ＪＴＬ３０に入力した場合、２つのパルスの内２番目が消滅し、したがってクロック出力タップ１２には現れないことが、クロック出力ＪＴＬ３０の時定数によって保証される。

更に図１を参照して、次にクロック復元回路１０の動作について説明する。最初に、既存のクロック・パルスＳがオシレータ・ループ１４上を反時計回り方向に伝達する。これは、前述のように、第１出力タップ３２において２つの同一ＳＦＱパルスＳ１、Ｓ２に分離する。ＳＦＱパルスＳ１は、クロック出力ＪＴＬ３０に沿って伝達し、クロック・パルスとしてクロック出力タップ１２において出力される。一方、ＳＦＱパルスＳ２は、オシレータ・ループ１４上を反時計回り方向に伝達し続ける。

パルスが出力タップ３２に近づき分離する同じ時間スパンで、そして新たなクロック周期の開始前に、一例としてのデータ・パルスＤがオシレータ・ループ１４上に注入され、データ入力１６において２つの同一データ・パルスＤ１、Ｄ２に分離する。データ・パルスＤ１は、オシレータ・ループ１４上を時計回り方向に伝達し、ＳＦＱデータ・パルスＳ２によって消滅させられる。データ・パルスＤ２は、オシレータ・ループ１４に沿って反時計回り方向に伝達し、出力タップ３４を介してクロック出力ＪＴＬ３０に入り、続いてクロック出力タップ１２においてクロック・パルスとして出力される。また、データ・パルスＤ２は出力タップ３４において分離し、得られたクロック・パルスＤ３はオシレータ・ループ１４上を反時計回り方向に伝達し続け、新たなクロック・パルスとなる。データ入力１６または１８がアクティブとなるのは、既存のクロック・パルスが所与の入力から十分に離れている場合のみであるので、新たなクロック位相を設定するデータ・パルスと既存のクロック・パルスとの間の相互作用は回避される。

図２（Ａ）および図２（Ｂ）は、図１に示したクロック復元回路１０の実施結果をグラフで示す。図２（Ａ）および図２（Ｂ）における垂直線はＴだけ離間されている。即ち、図２（Ａ）において、データ・パルス４０、４１、４２が間欠的に、図１に示したデータ入力１６、１８のいずれかにおいてオシレータ・ループ１４上に注入される。図２（Ｂ）に示すように、クロック・パルス４３、４４、４５、４６、４７、４８および４９の位相は、データ・パルスの各々の入力の後、リセットされる。データ・パルスがない場合、ＳＦＱパルス４３、４４のようなクロック・パルスは、周期的に出力され、オシレータ・ループ１４（図１）上で互いにＴだけ離間されている。このように、オシレータ・ループ１４上に注入された各データ・パルスは、タップ１２において出力されるクロックの位相を常にリセットする。

ＳＦＱパルス４４に対するデータ・パルス４１の場合のように、データ・パルスがクロック・パルスに対して遅れて入力された場合、クロック位相はリセットされる。したがって、クロックの位相は、後続のＳＦＱパルス４５によって明白に示されるように、リセットされる。ＳＦＱパルス４５は、データ・パルス４１からはＴだけ離間され、ＳＦＱパルス４４からは、具体的にはデータ・パルスの入力タイミングに依存してＴ／２および３Ｔ／２の間だけ離間する。

同様に、ＳＦＱパルス４７に対するデータ・パルス４２の場合のように、データ・パルスがＳＦＱパルスに対して早く入力された場合、クロック位相はリセットされる。したがって、オシレータ・ループ１４の位相は瞬時的にリセットされ、言い換えると、データ・パルスが出力されてから正確に１クロック周期、即ち、Ｔの時点で、後続のクロック・パルスが発生する。これは、データ・パルス４２からＴだけ離間され、遅い入力データ・パルスに関して先に論じたのと同様にＳＦＱパルス４７から離間する、後続のＳＦＱパルス４８によって明白に示される。

図３（Ａ）および図３（Ｂ）は、クロック・レートＴに対して間隔を変化させてデータ・パルスをオシレータ・ループ１４上に注入したときの、図１のクロック復元回路１０のＳＰＩＣＥ分析をシミュレーションした結果を示す。図示のように、本発明のクロック復元回路は、±１６０゜までのデータ・ジッタにも拘わらず、単一のデータ・パルスでクロック・パルスをリセットすることができ、復元したクロックの位相は、古いクロックの位相に対して±１８０゜であった。例えば、５０におけるデータ・パルスのように、データ・パルスを、互いに比較的接近して、そしてＴ未満だけ離間して、オシレータ・ループ１４上に注入した場合、クロックの位相は、各データ・パルスの発生時にリセットされ、全体的に５１で示すように、互いに対して接近したクロック・パルスが発生した。しかしながら、５２におけるデータ・パルスのように、データ・パルスがまばらな場合、５３で全体的に示すように、クロック・パルスはＴ毎に周期的に注入された。最後に、５４におけるデータ・パルスのように、データ・パルスが同様に互いに比較的近接しているが、Ｔよりも大きく３Ｔ／２未満の間隔がある場合、このときにも各データ・パルスの発生時にクロック・パルスはリセットされ、Ｔよりも大きい間隔でクロック・パルスが発生した。

図４は、本発明の第２実施形態によるクロック復元回路１０’を示すが、図１におけるクロック復元回路１０における対応する要素とは異なる要素、およびこの実施形態の説明に必要な要素だけを示す。クロック復元回路１０’の構成は、クロック出力ＪＴＬ３０’の出力タップ３２’、３４’がデータ入力１６、１８からＴ／２だけ離間されていないことを除いて、図１のクロック復元回路１０と同一である。代わりに、データ入力１６、１８が互いにＴ（詳しくは、Ｔに相当する距離）だけ離間されたままでいる限りは、既存のクロック・パルスとの相互作用なく、クロック位相を瞬時的にリセットするように、データ・パルスをオシレータ・ループ１４上に常に確実に注入できるのであれば、出力タップ３２’、３４’がそれぞれのデータ入力１６、１８から離間される距離はいずれでもよい。

図５は、本発明の第３実施形態によるクロック復元回路１０”を示すが、図１におけるクロック復元回路１０における対応する要素とは異なる要素、およびこの実施形態の説明に必要な要素だけを示す。

クロック復元回路１０”において、クロック出力ＪＴＬ３０”は、それぞれ一方向バッファ３６”、３７”、３８”を有する３つの出力タップ３２”、３３”、３４”と、それぞれ一方向バッファ２０”、２１”、２２”を有する３つのデータ入力１６”、１７”、１８”を含む。３つの出力タップ３２”、３３”、３４”の各々は、残りの２つから等しくＴ（詳しくは、Ｔに相当する距離）だけ離間されており、３つのデータ入力１６”、１７”、１８”も互いにＴだけ離間されている。したがって、データ・パルスを常にオシレータ・ループ１４上に注入することができるので、一旦データ入力１６”、１７”または１８”の１つにおいてデータ・パルスが分割すると、分割したデータ・パルスの１つがクロック出力タップ１２に出力され、既存のクロック・パルスと相互作用することなく、瞬時的にクロック位相をリセットする。

クロック復元回路１０’と同様、データ入力１６”、１７”、１８”が互いにＴだけ離間されたままであり、データ・パルスをオシレータ・ループ１４上に常に確実に注入して、一旦データ・パルスがデータ入力１６”、１７”、１８”の１つにおいて分割したなら、分割データ・パルスの１つがクロック出力タップ１２に出力され、既存のクロック・パルスとの相互作用なく、クロック位相を瞬時的にリセットするようになっていれば、出力タップ３２”、３３”３４”がそれぞれのデータ入力１６”、１７”、１８”から離間される距離はいずれでもよいことは認められよう。

以上の説明は、本発明の好適な実施形態に関するが、本発明は、特許請求の範囲およびその公正な意味から逸脱することなく、変更が可能であることは認められよう。

本発明の第１実施形態によるクロック復元回路の一例の概略ブロック図。 図１のクロック復元回路によって出力される、データ例およびクロック・パルス対時間のグラフ。 図１のクロック復元回路によって出力されるデータ・パルスおよびクロック・パルスのシミュレーション結果を示すグラフ。 本発明の第２実施形態によるクロック復元回路の一例の概略ブロック図。 本発明の第３実施形態によるクロック復元回路の一例の概略ブロック図。

符号の説明

１２…クロック出力タップ、１４…オシレータ・ループ（ＪＴＬ）、１６…第１データ入力、１８…第２データ入力、２０、２２…一方向バッファ、２４…単一磁束量子（ＳＦＱ）発生器（初期パルス発生器）、３０…クロック出力ＪＴＬ、３２…第１出力タップ、３６…第２出力タップ。

Claims (8)

1. クロック復元回路であって、
   オシレータ・ループを形成し、２Ｔの長さを有するジョセフソン伝送線であって、Ｔが１クロック周期に等しい、ジョセフソン伝送線と、
   前記オシレータ・ループ上において互いに距離Ｔだけ離間され、少なくとも１つのデータ・パルスを前記オシレータ・ループ上に注入する、第１および第２データ入力と、
   クロック・パルスとして循環し、周期的クロック信号として出力される初期パルスを、前記オシレータ・ループ上に注入するパルス発生器と、
   前記オシレータ・ループ上で互いに離間され、前記オシレータ・ループ内において前記クロック・パルスおよびデータ・パルスを受ける、第１および第２出力タップと、
   前記クロック・パルスを前記周期的クロック信号として出力するクロック出力タップと、
   を備え、
   前記データ・パルスを前記オシレータ・ループに入力すると、クロックの位相が瞬時的にリセットされることを特徴とするクロック復元回路。
2. 請求項１記載のクロック復元回路において、
   前記第１および第２データ入力は、前記オシレータ・ループ上において互いにＴだけ離間されており、前記第１および第２出力タップは、前記オシレータ・ループ上において互いにＴだけ離間され、更に前記第１および第２データ入力のそれぞれからＴ／２だけ離間されていることを特徴とするクロック復元回路。
3. 請求項１記載のクロック復元回路において、
   前記第１および第２データ入力は、前記オシレータ・ループ上において互いにＴだけ離間されており、前記第１および第２出力タップは、前記オシレータ・ループ上において互いにＴだけ離間され、更に前記第１および第２データ入力からＴ／２未満だけ離間されていることを特徴とするクロック復元回路。
4. 請求項１記載のクロック復元回路において、
   前記第１および第２データ入力は、前記オシレータ・ループ上において互いに距離Ｔだけ離間され、前記オシレータ・ループ上におけるパルスの相互作用を回避するように、前記第１および第２出力タップに対して位置付けられていることを特徴とするクロック復元回路。
5. 請求項４記載のクロック復元回路において、
   前記瞬時的にリセットされるクロック位相は、直前のクロック位相とは±１８０゜位相がずれていることを特徴とするクロック復元回路。
6. 請求項１記載のクロック復元回路において、
   前記第１および第２データ入力は、前記データ・パルスの前記クロック・パルスとの相互作用を回避するように、互いに離間されていることを特徴とするクロック復元回路。
7. 請求項１記載のクロック復元回路において、
   前記第１および第２出力タップは、前記データ・パルスのタイミングに基づいて、前記クロック位相を進ませるまたは遅らせることにより、前記データ・パルスが前記クロック位相を瞬時的にリセットすることを可能とすることを特徴とするクロック復元回路。
8. 請求項１記載のクロック復元回路において、
   ２つのパルスの内、前記第１および第２出力タップの一方に２番目に入るパルスが、前記２つのパルスの最初のパルスから離間されている期間がＴ／２未満である場合、前記２番目のパルスを消滅させることを特徴とするクロック復元回路。

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