CN114399054A - 基于超导异或门生成时钟信号的方法以及时钟发生器 - Google Patents

基于超导异或门生成时钟信号的方法以及时钟发生器 Download PDF

Info

Publication number
CN114399054A
CN114399054A CN202210048631.5A CN202210048631A CN114399054A CN 114399054 A CN114399054 A CN 114399054A CN 202210048631 A CN202210048631 A CN 202210048631A CN 114399054 A CN114399054 A CN 114399054A
Authority
CN
China
Prior art keywords
gate
exclusive
clock
input
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210048631.5A
Other languages
English (en)
Inventor
张阔中
黄俊英
张志敏
唐光明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Computing Technology of CAS
Original Assignee
Institute of Computing Technology of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Computing Technology of CAS filed Critical Institute of Computing Technology of CAS
Priority to CN202210048631.5A priority Critical patent/CN114399054A/zh
Publication of CN114399054A publication Critical patent/CN114399054A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Data Mining & Analysis (AREA)
  • Evolutionary Computation (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Artificial Intelligence (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)

Abstract

提供一种基于超导异或门生成时钟信号的方法，所述超导异或门包括第一输入端、第二输入端、时钟端和输出端，所述方法包括：将触发控制信号输入至所述异或门的第一输入端和时钟端；将所述异或门的输出端的数据传送至所述异或门的时钟端和第二输入端；以及从所述异或门的输出端输出所述时钟信号；其中，所述触发控制信号到达所述异或门的时钟端的时间晚于到达所述异或门的第一输入端的时间，以及所述异或门的输出端的数据到达所述异或门的时钟端的时间晚于到达所述异或门的第二输入端的时间。

Description

基于超导异或门生成时钟信号的方法以及时钟发生器
技术领域
本发明涉及超导电子电路领域，特别涉及一种基于超导异或门生成时钟信号的方法以及时钟发生器。
背景技术
目前对于基于快速单磁通量子(RSFQ)的超导电路研究还处于基本原理和物理制造层面，对于结构性的设计尚未有大量相关的发明。RSFQ电路的优势在于其运行频率高。而现有的RSFQ超导电路设计中用于驱动电路工作的时钟信号一般是外部提供的，由于物理条件限制，外部提供的时钟信号无法实现1GHz以上的高速频率。同时，目前已有的时钟发生器，是利用约瑟夫森传输线的闭环形成的，一旦启动就无法停止下来，因此无法任意控制时钟发生器的启动和停止。
发明内容
根据现有技术的上述问题，本发明提供一种基于超导异或门生成时钟信号的方法，所述超导异或门包括第一输入端、第二输入端、时钟端和输出端，所述方法包括：
将触发控制信号输入至所述异或门的第一输入端和时钟端；
将所述异或门的输出端的数据传送至所述异或门的时钟端和第二输入端；以及
从所述异或门的输出端输出所述时钟信号；
其中，所述触发控制信号到达所述异或门的时钟端的时间晚于到达所述异或门的第一输入端的时间，以及
所述异或门的输出端的数据到达所述异或门的时钟端的时间晚于到达所述异或门的第二输入端的时间。
优选地，所述触发控制信号到达所述异或门的时钟端的时间大于所述触发控制信号到达所述异或门的第一输入端的时间加上所述异或门的建立时间。
优选地，所述异或门的输出端的数据到达所述异或门的时钟端的时间大于所述异或门的输出端的数据到达所述异或门的第二输入端的时间加上所述异或门的建立时间。
优选地，将第一触发控制信号输入到所述异或门的第一输入端和时钟端，以开始输出所述时钟信号。
优选地，将第二触发控制信号输入到所述异或门的第一输入端和时钟端，以停止输出所述时钟信号。
优选地，所述时钟信号的周期为所述异或门的输出端的数据到达所述异或门的时钟端的时间加上从所述异或门的时钟端接收到时钟输入到所述异或门的输出端输出数据所需要的时间延迟。
本发明还提供一种时钟发生器，所述时钟发生器包括：
第一SPL，其包括用于接收触发控制信号的输入端，以及用于将数据输出的第一输出端和第二输出端；
CB，其包括用于接收来自所述第一SPL的第二输出端的触发控制信号的第一输入端；第二输入端；以及用于将数据输出的输出端。
超导异或门，其包括：
第一输入端，用于接收来自所述第一SPL的第一输出端的触发控制信号；
第二输入端；
时钟端，用于接收来自所述CB的输出端的数据；以及
输出端，用于将所述异或门的运算结果进行输出；
第二SPL，其包括：
输入端，用于接收来自所述异或门的输出端的数据；
第一输出端，用于输出所述时钟发生器的时钟信号；
第二输出端，用于将数据输出至所述CB的第二输入端；以及
第三输出端，用于将数据输出至所述异或门的第二输入端，
其中，所述触发控制信号到达所述异或门的时钟端的时间晚于到达所述异或门的第一输入端的时间，以及
所述异或门的输出端的数据到达所述异或门的时钟端的时间晚于到达所述异或门的第二输入端的时间。
优选地，所述第一SPL为SPL2，所述第二SPL为SPL3或者所述第二SPL包括两个SPL2。
优选地，所述第一SPL、所述CB、所述超导异或门和所述第二SPL通过约瑟夫森传输线连接。
优选地，从所述第二SPL的第二输出端至所述CB的第二输入端的时间延迟大于从所述第二SPL的第三输出端至所述异或门的第二输入端的时间延迟。
本发明利用现有的RSFQ超导电路工艺，实现了一种基于超导异或门生成时钟信号的方法以及可控的超导RSFQ时钟发生器装置，其能够稳定的产生固定频率的时钟脉冲信号。并且可以通过触发控制信号控制时钟发生器的启动和停止，通过调整时钟信号发生器内部约瑟夫森传输线的时间延迟，可以调整所产生的时钟信号的频率。本发明的面向RSFQ电路的可控时钟发生器，在超导处理器等需要使用高频时钟信号的电路中，具有广泛的应用需求。
附图说明
图1A为现有技术的SPL器件的示意图；
图1B为现有技术的CB器件的示意图；
图1C为现有技术的XOR器件的示意图；
图2示出了现有技术的RSFQ超导元件时钟信号和数据信号时序约束的示意图；
图3示出了根据本发明一个实施例的RSFQ电路时钟发生器的示意图；以及
图4示出了根据本发明一个实施例的时钟发生器的工作波形。
具体实施方式
为了使本发明的目的、技术方案以及优点更加清楚明白，下面将结合附图通过具体实施例对本发明作进一步详细说明。应当注意，本发明给出的实施例仅用于说明，而不限制本发明的范围。
在超导RSFQ电路中，用来表示二元信息的不是通常数字电路中的直流电压，而是选择在超导RSFQ数字电路中两个相邻时钟脉冲之间有无数据SFQ脉冲来表示二元信息的逻辑值“1”和“0”，0表示没有SFQ脉冲输入的状态，1表示有SFQ脉冲输入的状态。
本发明中的RSFQ电路时钟发生器包括现有的超导元件分支器(splitter，SPL)、融合缓冲器(confluence buffer，CB)和异或门(XOR)。以下结合图1A-1C对超导元件SPL、CB和XOR器件进行详细说明。
图1A为现有技术的SPL器件的示意图，SPL器件不需要时钟输入。如图1A所示，SPL器件包括用于接收输入数据的输入端in以及用于输出数据的第一输出端out1和第二输出端out2。当SPL器件有脉冲输入时，会直接输出两个相同的SFQ脉冲。SPL器件也可以包括三个输出端，当有脉冲输入时，会直接输出三个相同的SFQ脉冲。在下文中将能够产生两个输出脉冲的SPL，记作SPL2，如图1A所示；将能够产生三个输出脉冲的SPL，记作SPL3(图中未示出)。
图1B为现有技术的CB器件的示意图，其包括用于接收输入数据的第一输入端in1和第二输入端in2，以及用于输出数据的输出端out。其功能是将两个输入端in1，in2的SFQ脉冲从同一个输出端out输出。当一个SFQ脉冲输入到第一输入端in1和第二输入端in2中的任意一个端口时，输出端out会将输入的SFQ脉冲输出。
图1C为现有技术的XOR器件的示意图，其包括用于接收输入数据的第一输入端ina和第二输入端inb，用于接收时钟信号clock的时钟端clk以及用于数据输出的输出端out。在时钟信号clock到来之前，如果第一输入端ina或者第二输入端inb曾经有脉冲信号到达，则认为其输入为1，如果在两次时钟信号clock到达期间没有脉冲信号到达第一输入端ina或者第二输入端inb，则认为其输入为0。XOR器件由时钟信号clock驱动，在时钟信号clock到来后，对第一输入端ina和第二输入端inb的输入数据进行异或计算，运算结果经由输出端out进行输出。表1示出了本发明的XOR器件的逻辑真值表。由表1可以看出，当第一输入端ina和第二输入端inb的输入数据相同时，输出端out的输出为0；当第一输入端ina和第二输入端inb的输入数据不同时，输出端out的输出为1。
ina inb out
0 0 0
0 1 1
1 0 1
1 1 0
表1 XOR器件的逻辑真值表
图2示出了现有技术的RSFQ超导元件时钟信号和数据信号时序约束的示意图。在实际的超导电路设计中，RSFQ超导元件数据输入信号需要在两个时钟信号之间到达，其时间间隔要符合相应RSFQ超导元件工艺库中对于时钟信号和数据信号到达时间的要求。本发明中，对RSFQ超导元件的工作时序要求说明如下，对于需要时钟信号驱动的RSFQ超导元件来说，超导元件的数据信号到达的时间tdata和时钟信号到达的时间tc满足以下关系：
tc+thold＜tdata＜tc+tcycle-tsetup (1)
其中，thold是超导元件的缓冲时间，当时钟信号到达以驱动超导元件工作后，超导元件需要缓冲thold的时间，才能处理数据。tsetup是超导元件的建立时间，即超导元件读取数据的最短时间，小于该时间会使得输入数据无法输入到超导元件中。tcycle是输入到超导元件的时钟端的时钟信号的周期。如果tdata的到达时间没有落到两个时钟信号中间的合适位置，距离时钟脉冲信号间隔太近，即出现距离上一个时钟信号的时间间隔小于thold或者距离下一个时钟信号的时间间隔小于tsetup，则会导致超导元件工作异常。其中，thold和tsetup是由超导元件的电路生产工艺所确定的具体数值。
图3示出了根据本发明一个实施例的RSFQ电路时钟发生器的示意图。该时钟发生器是基于RSFQ电路设计的，其输入输出信号都是单磁通量子脉冲，图3中的箭头由约瑟夫森传输线(JTL)组成，单磁通量子脉冲在JTL上单向传递，且传播时间与路径长度成正比。
如图3所示，时钟发生器300包括XOR 301、SPL 302、SPL 303以及CB 304。其中，SPL302包括用于接收触发控制信号的输入端，以及用于将触发控制信号输出的第一输出端11和第二输出端12。CB 304包括第一输入端21，用于接收来自SPL 302的第二输出端12的触发控制信号；第二输入端22，用于接收来自SPL 303的第二输出端32的数据；以及输出端，用于将数据输出至XOR 301的时钟端。SPL 303包括输入端，用于接收XOR 301的输出数据；第一输出端31，用于输出时钟发生器300的时钟信号；第二输出端32，用于将数据输出至CB 304的第二输入端22，以及第三输出端33。XOR 301包括第一输入端ina，用于接收来自SPL 302的第一输出端11的触发控制信号；第二输入端inb，用于接收来自SPL 303的第三输出端33的输出数据；时钟端clk，用于接收来自CB 304的输出端的数据；以及输出端out，用于将XOR301的运算结果输出至SPL 303的输入端。
为方便起见，将SPL 302的输入端用作时钟发生器300的触发控制信号输入端，以及将SPL 303的第一输出端31用作时钟发生器300的时钟信号输出端。将触发控制信号到达SPL 302的输入端的时刻定义为t，将脉冲信号在各条数据连接线JTL上的时间延迟分别定义为a、b、c、d、e和f。其中时间延迟a为脉冲信号从SPL 302的第二输出端12传输至CB 304的第一输入端21的时间；时间延迟b为脉冲信号从CB 304的输出端传输至XOR 301的时钟端clk的时间；时间延迟c为脉冲信号从SPL 303的第二输出端32传输至CB 304的第二输入端22的时间；时间延迟d为脉冲信号从SPL 302的第一输出端11传输至XOR 301的第一输入端ina的时间；时间延迟e为脉冲信号从XOR 301的输出端传输至SPL 303的输入端的时间；以及时间延迟f为脉冲信号从SPL 303的第三输出端33传输至XOR 301的第二输入端inb的时间。
本发明中的XOR 301的数据输入信号到达的时间和时钟信号到达的时间也需要满足上述关系式(1)，由关系式(1)可以得到图3中的信号发生器300对其JTL连接线的时序要求是：
a+b>d+tsetup (2)
c+b+e>e+f+tsetup (3)
其中，关系式(2)和(3)中的tsetup是XOR 301的建立时间，关系式(2)使得触发控制信号到达XOR 301的时钟端clk的时间大于该触发控制信号到达XOR 301的第一输入端ina的时间加上XOR 301的建立时间。关系式(3)使得XOR 301的输出端out的数据到达XOR 301的时钟端clk的时间大于XOR 301的输出端out的数据到达XOR 301的第二输入端inb的时间加上XOR 301的建立时间。因此，在满足上述关系式的情况下，XOR 301的输入数据的到达时间可以落到两个时钟信号中间的合适位置。
继续参考图3，当需要启动时钟发生器300时，将第一触发控制信号输入到SPL 302的输入端，第一触发控制信号经由SPL 302后分别输入到CB 304的第一输入端21和XOR 301的第一输入端ina，CB 304将该第一触发控制信号输入到XOR 301的时钟端clk。由于上述时间延迟设计，到达XOR 301的第一输入端ina的脉冲信号先于XOR 301的时钟信号到达，此时由于XOR 301的输出端out没有数据输出，因此其第二输入端inb没有脉冲信号输入。当第一触发控制信号到达XOR 301的时钟端clk时，XOR301的数据输入状态是ina＝1,inb＝0，经过XOR 301的计算，1异或0会输出1，那么在XOR 301的输出端out会输出第一脉冲信号。
该第一脉冲信号经过SPL 303后，分支为3路，SPL 303的第一输出端31用于输出信号发生器300的第一个时钟信号脉冲；SPL 303的第二输出端32经过时间延迟c将第一脉冲信号输入到CB 304的第二输入端22，CB 304经过时间延迟b将该第一脉冲信号输入到XOR301的时钟端clk；以及SPL 303的第三输出端33经过时间延迟f将该第一脉冲信号输入到XOR 301的第二输入端inb。通过设计JTL的时间延迟，使得当该第一脉冲信号到达XOR 301的时钟端clk时，XOR 301的第二输入端inb已经有数据输入了。此时XOR 301的数据输入状态是ina＝0,inb＝1，经过XOR门的计算，1异或0会输出1，那么在XOR 301的输出端out会输出第二脉冲信号。
此后如果SPL 302的输入端不再有触发控制信号输入，则XOR 301进入循环状态，其连续不断的由输出端out产生数据并输出到XOR 301的第二输入端inb以及时钟端clk。此时，SPL 303的第一输出端31会连续不断地输出稳定频率的时钟信号。
由上述分析可以看出，该时钟发生器300输出的时钟信号的周期T＝b+c+e+tdelay，其中tdelay是从XOR 301的时钟端接收到时钟输入到XOR301的输出端out输出数据所需要的时间延迟。通过控制JTL布线的时间延迟c、b和e，就可以获得不同周期T的输出时钟信号。
优选地，时间延迟c远大于f，例如大于2f，3f，5f，10f，100f等。
继续参考图3，当需要停止时钟发生器300时，将第二触发控制信号输入到SPL 302的输入端，第二触发控制信号经由SPL 302后到达XOR 301的第一输入端ina，以及经由SPL302和CB 304后到达XOR 301的时钟端clk。在下次时钟信号到达XOR 301的时钟端clk时，XOR 301的数据输入状态是ina＝1,inb＝1,经过XOR 301的计算，1异或1会输出0，那么在XOR 301的输出端out就不再输出脉冲。后续如果不再输入触发控制信号，则时钟信号发生器300停止工作。
图4示出了根据本发明一个实施例的时钟发生器的工作波形。如图4所示，本发明的时钟发生器可以由第一触发控制信号控制启动时钟发生器，以输出时钟信号，并且可以由第二触发控制信号控制停止时钟发生器，以停止输出时钟信号。
根据本发明的上述实施例，SPL 302是一个SPL2器件，SPL 303是一个SPL3器件，根据本发明的其他实施例，SPL 303也可以采用两个SPL2器件实现。
根据本发明的上述实施例，本发明还提供一种基于超导异或门生成时钟信号的方法，其包括：将触发控制信号输入至异或门的第一输入端inb和时钟端clk；将异或门的输出端out的数据输入至异或门的时钟端clk和第二输入端inb；以及从异或门的输出端out输出所述时钟信号；其中，触发控制信号到达异或门的时钟端clk的时间晚于到达异或门的第一输入端ina的时间，以及异或门的输出端out的数据到达异或门的时钟端clk的时间晚于到达异或门的第二输入端inb的时间。
根据本发明实施例的上述时钟发生器主要由一个带有时钟端的异或逻辑门和约瑟夫森传输线组成，所产生的时钟发生器具有一个触发控制信号输入端和一个时钟信号输出端。在触发信号输入端输入一个磁通脉冲后，时钟发生器将在时钟信号输出端连续输出频率固定的脉冲时钟信号，当在触发控制信号输入端再次输入一个磁通脉冲后，时钟信号输出端停止输出时钟脉冲。因此可以通过触发控制信号来控制本发明的时钟发生器的启动和停止，并且通过调整时钟信号发生器内部约瑟夫森传输线的时间延迟，可以调整时钟信号产生的频率。
本发明的时钟发生器以及生成时钟信号的方法可以在电路内部产生时钟信号，以为RSFQ电路提供能够发挥其运行频率高的优势的时钟信号，其可以实现1GHz以上的高速频率。
虽然本发明已经通过优选实施例进行了描述，然而本发明并非局限于这里所描述的实施例，在不脱离本发明范围的情况下还包括所作出的各种改变以及变化。

Claims (10)

1.一种基于超导异或门生成时钟信号的方法，所述超导异或门包括第一输入端、第二输入端、时钟端和输出端，所述方法包括：
将触发控制信号输入至所述异或门的第一输入端和时钟端；
将所述异或门的输出端的数据传送至所述异或门的时钟端和第二输入端；以及
从所述异或门的输出端输出所述时钟信号；
其中，所述触发控制信号到达所述异或门的时钟端的时间晚于到达所述异或门的第一输入端的时间，以及
所述异或门的输出端的数据到达所述异或门的时钟端的时间晚于到达所述异或门的第二输入端的时间。
2.根据权利要求1所述的基于超导异或门生成时钟信号的方法，其中，
所述触发控制信号到达所述异或门的时钟端的时间大于所述触发控制信号到达所述异或门的第一输入端的时间加上所述异或门的建立时间。
3.根据权利要求1所述的基于超导异或门生成时钟信号的方法，其中，
所述异或门的输出端的数据到达所述异或门的时钟端的时间大于所述异或门的输出端的数据到达所述异或门的第二输入端的时间加上所述异或门的建立时间。
4.根据权利要求1所述的基于超导异或门生成时钟信号的方法，其中，将第一触发控制信号输入到所述异或门的第一输入端和时钟端，以开始输出所述时钟信号。
5.根据权利要求1所述的基于超导异或门生成时钟信号的方法，其中，将第二触发控制信号输入到所述异或门的第一输入端和时钟端，以停止输出所述时钟信号。
6.根据权利要求1-5中任一项所述的基于超导异或门生成时钟信号的方法，其中，所述时钟信号的周期为所述异或门的输出端的数据到达所述异或门的时钟端的时间加上从所述异或门的时钟端接收到时钟输入到所述异或门的输出端输出数据所需要的时间延迟。
7.一种时钟发生器，所述时钟发生器包括：
第一SPL，其包括用于接收触发控制信号的输入端，以及用于将数据输出的第一输出端和第二输出端；
CB，其包括用于接收来自所述第一SPL的第二输出端的触发控制信号的第一输入端；第二输入端；以及用于将数据输出的输出端。
超导异或门，其包括：
第一输入端，用于接收来自所述第一SPL的第一输出端的触发控制信号；
第二输入端；
时钟端，用于接收来自所述CB的输出端的数据；以及
输出端，用于将所述异或门的运算结果进行输出；
第二SPL，其包括：
输入端，用于接收来自所述异或门的输出端的数据；
第一输出端，用于输出所述时钟发生器的时钟信号；
第二输出端，用于将数据输出至所述CB的第二输入端；以及
第三输出端，用于将数据输出至所述异或门的第二输入端，
其中，所述触发控制信号到达所述异或门的时钟端的时间晚于到达所述异或门的第一输入端的时间，以及
所述异或门的输出端的数据到达所述异或门的时钟端的时间晚于到达所述异或门的第二输入端的时间。
8.根据权利要求7所述的时钟发生器，其中，所述第一SPL为SPL2，所述第二SPL为SPL3或者所述第二SPL包括两个SPL2。
9.根据权利要求7所述的时钟发生器，其中，所述第一SPL、所述CB、所述超导异或门和所述第二SPL通过约瑟夫森传输线连接。
10.根据权利要求7所述的时钟发生器，其中，从所述第二SPL的第二输出端至所述CB的第二输入端的时间延迟大于从所述第二SPL的第三输出端至所述异或门的第二输入端的时间延迟。
CN202210048631.5A 2022-01-17 2022-01-17 基于超导异或门生成时钟信号的方法以及时钟发生器 Pending CN114399054A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210048631.5A CN114399054A (zh) 2022-01-17 2022-01-17 基于超导异或门生成时钟信号的方法以及时钟发生器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210048631.5A CN114399054A (zh) 2022-01-17 2022-01-17 基于超导异或门生成时钟信号的方法以及时钟发生器

Publications (1)

Publication Number Publication Date
CN114399054A true CN114399054A (zh) 2022-04-26

Family

ID=81230157

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210048631.5A Pending CN114399054A (zh) 2022-01-17 2022-01-17 基于超导异或门生成时钟信号的方法以及时钟发生器

Country Status (1)

Country Link
CN (1) CN114399054A (zh)

Similar Documents

Publication Publication Date Title
KR102116274B1 (ko) 초전도 등시성 수신기 시스템
JP7177163B2 (ja) Ｓｆｑデータ符号化とｎｒｚデータ符号化との間のインターフェース
EP3577761B1 (en) Superconducting circuits based devices and methods
EP3711163B1 (en) Large fan-in rql gates and corresponding method for determining a logic value
US7477086B1 (en) Low-skew digital lever shifter for I/O
CN110268382A (zh) 具有强化方向性的超导器件
CN112136275A (zh) 复合超导量子干涉设备输出放大器和方法
CN111427810B (zh) 超导接口异步采集装置
US7170960B2 (en) Instantaneous clock recovery circuit
WO2021188231A1 (en) Inverting wpl gates with edge-triggered readout
JP2001249732A (ja) 同期遅延回路及び半導体集積回路装置
CN114399054A (zh) 基于超导异或门生成时钟信号的方法以及时钟发生器
US6661271B1 (en) Multi-phase edge rate control for SCSI LVD
EP4109757A1 (en) Superconducting exclusive-or (xor) gate system
CN102215034A (zh) 触发器
CN110224692A (zh) 一种高线性度延迟链
US20210286417A1 (en) Clock delay circuit for chip reset architecture
Tyagi et al. Revisiting performance of various delay elements to realize a trigger pulse generator
KR102229659B1 (ko) 셋업 타임이 감소된 전송 게이트 기반 마스터­슬레이브 플립플롭
US7098695B2 (en) Dynamic-to-static logic converter
CN217643314U (zh) 脉冲宽度可调的时钟生成电路
US11668769B2 (en) Superconducting output amplifier having return to zero to non-return to zero converters
US11894845B1 (en) Structure and method for delaying of data signal from pulse latch with lockup latch
CN111641403B (zh) 一种带异步置位复位的快速输出的d触发器结构
WO2022237886A1 (zh) 延时电路、脉冲产生电路、芯片及服务器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination