JP2004200852A - Ｌｉｎｅａｒ−ｉｎ−ｄＢ利得可変増幅装置 - Google Patents
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Abstract
【課題】利得可変増幅装置の利得制御容易化の為に、また全利得制御範囲における階調性の向上の為に、近似的にLinear-in-dBな利得制御特性が求められる。
【解決手段】入力の固定容量５と、帰還ループの固定容量６と、２0・Ｃ…、２（ｎ−１）・Ｃで構成されたｎ個の上位容量列１４と、２0・Ｃ…、２（ｍ−１）・Ｃで構成されたｍ個の下位容量列１５とを備え、ｍ＋ｎビットの制御信号でこれら容量の接続を切り替え、利得を制御する利得可変増幅装置において、係数（１−ａ）の掛かった２0・（１−ａ）・Ｃ…、２n-1・（１−ａ）・Ｃで構成された第一の補正容量列２０と、係数ａの掛かった（２0／２m）・ａ・Ｃ…、（２m-1／２m）・ａ・Ｃで構成された第二の補正容量列２１を備える事により、利得制御特性が近似的にLinear-in-dBな利得可変増幅装置を実現する事が出来る。
【選択図】 図１
【解決手段】入力の固定容量５と、帰還ループの固定容量６と、２0・Ｃ…、２（ｎ−１）・Ｃで構成されたｎ個の上位容量列１４と、２0・Ｃ…、２（ｍ−１）・Ｃで構成されたｍ個の下位容量列１５とを備え、ｍ＋ｎビットの制御信号でこれら容量の接続を切り替え、利得を制御する利得可変増幅装置において、係数（１−ａ）の掛かった２0・（１−ａ）・Ｃ…、２n-1・（１−ａ）・Ｃで構成された第一の補正容量列２０と、係数ａの掛かった（２0／２m）・ａ・Ｃ…、（２m-1／２m）・ａ・Ｃで構成された第二の補正容量列２１を備える事により、利得制御特性が近似的にLinear-in-dBな利得可変増幅装置を実現する事が出来る。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は利得可変増幅装置に属し、特にスイッチを用いて容量負荷の比率を変化させることにより信号の増幅を行う利得可変増幅装置に関するものである。
【０００２】
【従来の技術】
図５に従来の利得可変増幅装置例を説明する。図５の１は差動信号の入力端子、２は差動信号の出力端子、３はＤＣバイアス印加端子、４は差動入出力の差動増幅器、２４は入力側容量列、２５は出力側容量列、７、８、１１、１３は図５記載のクロック信号の位相Φ１でＯＮするスイッチ、９、１０は図５記載のクロック信号の位相Φ２でＯＮするスイッチを示している。入力端子１から入力された信号はΦ１のタイミングでスイッチ７がＯＮし、入力側容量列２４に電荷蓄積され、また同時にスイッチ１１がＯＮし、ＤＣバイアス印加端子３から入力された直流電圧が、出力側容量列２５に電荷蓄積される。この時スイッチ１３もＯＮし、出力端子２はＤＣバイアス印加端子３と短絡される。次にΦ２のタイミングになった時、スイッチ９、１０がＯＮし、入力側容量列２４の信号入力端側がスイッチ９により短絡され、２つの入力側容量列の差分電荷が出力側容量列２５へ転送される。この時出力端子２には入力側容量列２４のＣｉｎと、出力側容量列２５のＣｏｕｔとの容量比分、いわゆるＣｉｎ／Ｃｏｕｔ倍に増幅された信号が出力される。
【０００３】
図６に図５の利得可変増幅装置に用いる入力側及び出力側容量列２４、２５の等価回路図を示す。図６の１は信号の入力端子、２は信号の出力端子、３はＤＣバイアス印加端子、４は差動増幅器、５は入力の固定容量Cs、６は帰還ループの固定容量Cf、７，８，１１，１２は図６記載のクロック信号の位相Φ１でＯＮ，ＯＦＦするスイッチ、９，１０は図６記載のクロック信号の位相Φ２でＯＮ，ＯＦＦするスイッチ、１４はｎ個の容量で構成された上位容量列、１５はｍ個の容量で構成された下位容量列、１６はｎ個のスイッチで構成された上位制御スイッチ列、１７はｍ個のスイッチで構成された下位制御スイッチ列、１８は上位容量列１４の端子ｔｐと下位容量列１５の端子ｔｐとの間に接続された容量、１９は制御スイッチ列１６、１７を制御する制御バスライン端子である。これら１〜３及び５〜１９の構成要素が差動増幅器４の反対側入出力にも同様に構成されるが、説明を省略する。
【０００４】
図６の利得可変増幅装置は上位ｎビット、下位ｍビットからなるｎ＋ｍビットで利得が制御される利得可変増幅装置である。また、１４はＣｔ０〜Ｃｔ(ｎ−１)のｎ個の容量により構成され、Ｃｔ０に対しＣｔ１、Ｃｔ２、Ｃｔ３…、Ｃｔ(ｎ−１)はそれぞれＣｔ０の容量値の２（＝２1）倍、４（＝２2）倍、８（＝２3）倍…、２n-1倍の大きさの容量で構成されている。また同様に、１５はＣｂ０〜Ｃｂ(ｍ−１)の容量により構成され、Ｃｂ０に対しＣｂ１、Ｃｂ２…、Ｃｂ(ｍ−１)はそれぞれＣｂ０の容量値の２（＝２1）倍、４（＝２2）倍…、２m-1倍の大きさの容量で構成されている。１６はｎ個のスイッチＳＷｔ０〜ＳＷｔ(ｎ−１)で構成され、制御バスライン端子１９によって制御される。１７はｍ個のスイッチＳＷｂ０〜ＳＷｂ(ｍ−１)で構成され、制御バスライン端子１９によって制御される。また、１８の容量Ｃｃと１４のＣｔ０、１５のＣｂ０はそれぞれ等しい大きさの容量である。
【０００５】
１６及び１７は制御バスライン端子１９で各スイッチのａ側端子か、ｂ側端子かに切り替えられ、ａ側端子は出力端子側Ａ点と、ｂ側端子は入力端子１側Ｂ点と接続されており、１９は１６及び１７の各スイッチを切り替えるためにｍ＋ｎ本の制御端子ＤＡ０〜ＤＡ(ｍ＋ｎ−１)を有している。１９の各制御端子ｍ＋ｎ本が全てローレベルの時、１６及び１７の全てのスイッチはａ側端子に接続され、１９の制御端子ｍ＋ｎ本が全てハイレベルの時、１６及び１７の全てのスイッチはｂ側端子に接続される。この時１６と接続されている容量列１４は、入力固定容量５もしくは帰還ループ固定容量６と並列に接続され、１７と接続されている容量列１５は容量１８を介して入力固定容量５もしくは帰還ループ固定容量６と並列に接続されることになる。
【０００６】
制御バスライン端子１９のｍ＋ｎ本の設定をＣｏｄｅとし、例えばＤＡ０〜ＤＡ（ｍ＋ｎ−１）が全てローレベルの時Ｃｏｄｅ＝０、ＤＡ０のみハイレベルでＤＡ１〜ＤＡ(ｍ＋ｎ−１)がローレベルの時Ｃｏｄｅ＝１、ＤＡ１がハイレベルでＤＡ０及びＤＡ２〜ＤＡ(ｍ＋ｎ−１)がローレベルの時Ｃｏｄｅ＝２、ＤＡ０及びＤＡ１がハイレベルでＤＡ２〜ＤＡ(ｍ＋ｎ−１)がローレベルの時Ｃｏｄｅ＝３と順次切り替わり、ＤＡ０〜ＤＡ(ｍ＋ｎ−１)が全てハイレベルの時Ｃｏｄｅ＝２(m+n-1)と、ｍ＋ｎビット階調で１６及び１７の接続を切り替えることが出来る。例として１４及び１５の負荷列が全てＡ点側に切り替えられている時、いわゆるＣｏｄｅ＝０の時、１４，１５及び１８の負荷Ｃｔ０、Ｃｂ０、Ｃｃは等しい大きさの容量であるのでＣとおくと、図６の利得可変増幅装置の増幅は
Ｇ＝（２m・Ｃｓ＋Ｃｏｄｅ・Ｃ）／（２m・Ｃｆ＋（２m+n−１−Ｃｏｄｅ）・Ｃ）…（１）
で表され、Ｃｏｄｅ＝０〜２(m+n-1)で変化する。
【０００７】
図７には上位５ビット、下位４ビットの９ビットで制御する場合の利得可変増幅装置を示している。図７において、図６と同じ構成要素については同じ符号を用い、説明を省略する。図７の回路では、前述のｍ＋ｎビット制御の利得可変増幅装置と同様に動作し、この場合（１）式より、
Ｇ＝（１６・Ｃｓ＋Ｃｏｄｅ・Ｃ）／（１６・Ｃｆ＋（５１１−Ｃｏｄｅ）・Ｃ）…（２）
で増幅され、Ｃｏｄｅ＝０〜５１１で変化する。
【０００８】
【非特許文献１】
西尾研一、仙田哲也、他、「多画素CCDビデオカメラ向けCMOSアナログフロントエンドチップセット」、信学技報TECHNICAL REPORT OF IEICE. ICD２１００−８４(２１００−０９)
【０００９】
【発明が解決しようとする課題】
しかしながら近年、利得可変増幅装置を制御する上で用いる、回路もしくはソフトウエアー設計の容易化が求められており、この為利得可変増幅装置の利得制御特性が容易な演算式で表される回路が必要となってきており、近似的にLinear-in-ｄＢな関係を持った利得制御特性が求められている。
【００１０】
前述の従来の利得可変増幅装置においては（１）、（２）式で表される容易な演算式で表されるが、図７の利得可変装置で０〜１８ｄＢの利得可変範囲の回路を設計した場合、図８に示す利得制御特性になり、この利得制御特性は図９に示すy=10((ax+b)/20)で変化する理想的にLinear-in-ｄＢな変化はしておらず、利得可変増幅装置を制御する回路もしくはソフトウエアー設計の容易化の為に、また全制御範囲において一定の利得の変化量で制御することが出来る階調性の向上の為に、近似的にLinear-in-ｄＢな利得制御特性が求められる。
【００１１】
本発明の目的は、利得制御特性を近似的にLinear-in-ｄＢの特性により近づける為の利得可変増幅装置を提供するものである。
【００１２】
【課題を解決するための手段】
この目的を達成するために、請求項１の発明が講じた解決手段は、前記（１）式で表される利得可変増幅装置に対し、前記差動増幅器の入力に接続され、利得制御特性を近似的にLinear-in-ｄＢに近づけることを目的とする入力側補正容量列と、前記差動増幅器の入力と出力との間に接続され、利得制御特性を近似的にLinear-in-ｄＢに近づけることを目的とする帰還ループ補正容量列とを有するもので、これにより前記（１）式の関係を変えることにより利得制御特性を近似的にLinear-in-ｄＢな特性にすることが可能になる。
【００１３】
請求項２の発明が講じた解決手段は、請求項１の発明を具体化したものであり、上位ｎビット、下位ｍビットのｍ＋ｎビットで制御できる利得の最小利得をＧｍｉｎ、最大利得をＧｍａｘとし、本発明の容量列の単位容量をCとし、差動増幅器の入力に接続される入力容量ＣｓをＣｓ＝Ａ・Ｃ、また、差動増幅器の入力と出力の間に接続される帰還ループ容量ＣｆをＣｆ＝Ｂ・Ｃとした時、これらＡ，Ｂは、
Ａ＝Ｇｍｉｎ・（Ｇｍａｘ＋１）・（２(-m)−２n）／（Ｇｍｉｎ−Ｇｍａｘ）…（３）
Ｂ＝（２(-m)−２n）・（Ｇｍｉｎ＋１）／（Ｇｍｉｎ−Ｇｍａｘ）…（４）
で表される。また、前記Ｇｍｉｎと前記Ｇｍａｘの中間利得をＧｍｉｄとした時、
利得制御特性を近似的にLinear-in-ｄＢな特性にする為の係数ｐ、ｑは、
ｐ＝Ａ・（２(2・m+n)・Ｇｍｉｄ・Ｇｍａｘ＋（２(2・m+n)−２(1+m)）・Ｇｍｉｄ・Ｇｍｉｎ−（２(1+2・m+n)−２(1+m)）・Ｇｍａｘ・Ｇｍｉｎ）／（Ｇｍｉｎ・（Ｇｍｉｄ−Ｇｍａｘ）・（−４(m+n)＋３２(m+n)−２）…（５）
ｑ＝Ａ・（２(2・m+n)・Ｇｍｉｎ−２(2・m+n+1)・Ｇｍｉｄ＋２(2・m+n)・Ｇｍａｘ＋２(1+m)・Ｇｍｉｄ−２(1+m)・Ｇｍａｘ）／（Ｇｍｉｎ・（Ｇｍｉｄ−Ｇｍａｘ）・（−４(m+n)＋３２(m+n)−２）…(６)
で表され、これら係数ｐ、ｑを用いた利得Ｇは
Ｇ＝（２m・Ｃｓ＋ｐ・Ｃｏｄｅ・Ｃ）／（２m・Ｃｆ＋（２(m+n)−１−ｑ・Ｃｏｄｅ）・Ｃ）…（７）
で表される。（７）式で表される特性にする補正容量列を備えることにより、利得制御特性がＧｍｉｎとＧｍａｘおよび、Ｇｍｉｄを通る近似的にLinear-in-ｄＢな利得制御特性にすることが可能となる。
【００１４】
また、請求項３の発明が講じた解決手段は、請求項１および請求項２の発明を更に具体化したものであり、前記（７）式を更に展開し、
Ｇ＝（２m・Ｃｓ／ｐ＋Ｃｏｄｅ・Ｃ）／（２m・Ｃｆ／ｐ＋（２(m+n)−１−Ｃｏｄｅ）・Ｃ＋ａ・Ｃｏｄｅ・Ｃ−２m・ｂ・Ｃ）…（８）
となる。但し、ａ＝（ｐ−ｑ）／ｐ、ｂ＝（２(m+n)−１）・（ｐ−１）／（２m・ｐ）とする。また、上位ｎビットの設定データを１０進数表記でｘ、下位ｍビットの設定データを１０進数表記でｙとすると、制御バスライン端子の制御設定は、
Ｃｏｄｅ＝２m・ｘ＋ｙ…（９）
と表され、（１）、（８）、（９）式から、
入力容量：Ｃｓ／ｐ…（１０）
帰還ループ容量：Ｃｆ／ｐ＋（（２n−１）−ｂ）・Ｃ−（２n−１）・（１−ａ）・Ｃ…（１１）
第一の補正容量列：（（２n−１）−ｘ）・（１−ａ）・Ｃ…（１２）
第二の補正容量列：ｙ・ａ・Ｃ／２m…（１３）
上位容量列：ｘ・Ｃ…（１４）
下位容量列：（（２m−１）−ｙ）・Ｃ…（１５）
で表され、これら式を回路として構成することにより、近似的にLinear-in-ｄＢな利得制御特性にすることが可能となる。
【００１５】
【発明の実施の形態】
図１は、本発明の実施の形態におけるLinear-in-ｄＢ利得可変増幅装置の等価回路図である。図１において、図６と同じ構成要素については同じ符号を用い、説明を省略する。図１において１６はｎ個のスイッチＳＷｔ０〜ＳＷｔ（ｎ−１）により構成された上位制御スイッチ列で、制御バスライン端子１９によりＯＮ，ＯＦＦが制御される。１６のそれぞれのスイッチにおいて、制御バスライン端子１９のＤＡ（ｍ）〜ＤＡ（ｍ＋ｎ−１）のいずれかがハイレベルの場合、上位容量列１４内のそのスイッチに接続された容量は、入力端子１側Ｂ点と接続され、またローレベルの場合、上位容量列１４内のそのスイッチに接続された容量の片端はオープンになる。２０は第一の補正容量列、２１は第二の補正容量列、２２はｎ個のスイッチＳＷｒｔ０〜ＳＷｒｔ（ｎ−１）により構成された第一の補正用制御スイッチ列で、制御バスライン端子１９によりＯＮ，ＯＦＦが制御される。２２のそれぞれのスイッチにおいて、制御バスライン端子１９のＤＡ（ｍ）〜ＤＡ（ｍ＋ｎ−１）のいずれかがローレベルの場合、２０の補正容量列内のそのスイッチに接続された容量は、出力端子２側Ａ点と接続され、またハイレベルの場合、補正容量列２０内のそのスイッチに接続された容量の片端はオープンになる。２３はｍ個のスイッチＳＷｒｂ０〜ＳＷｒｂ（ｍ−１）により構成された第二の補正用制御スイッチ列で、制御バスライン端子１９によりＯＮ，ＯＦＦが制御される。２３のそれぞれのスイッチにおいて、制御バスライン端子１９のＤＡ０〜ＤＡ（ｍ−１）のいずれかがハイレベルの場合、補正容量列２１内のそのスイッチに接続された容量は、出力端子２側Ａ点と接続され、またローレベルの場合、補正容量列２１内のそのスイッチに接続された容量の片端はオープンになる。
【００１６】
前記構成によれば、前記（１０）〜（１５）式を満たしており、制御バスライン端子１９のＤＡ０〜ＤＡ（ｍ＋ｎ−１）が全てローレベルの場合、いわゆるＣｏｄｅ＝０の時、上位容量列１４の全容量は上位制御スイッチ列１６によりオープンになり、下位容量列１５の全容量は下位制御スイッチ列１７によりａ端子側、いわゆる出力端子側のＡ点と接続される。第一の補正容量列２０の全容量は第一の補正用制御スイッチ列２２により短絡され、出力端子側のＡ点と接続され、第二の補正容量列２１の全容量は第二の補正用制御スイッチ列２３によりオープンになる。この時、帰還ループの固定容量６は、下位容量列１５の全容量と容量１８を介して並列に接続され、第一の補正容量列２０の全容量と並列に接続され、入力の固定容量５との比により利得が決定される。また同様に制御バスライン端子１９の設定が、Ｃｏｄｅ＝１、Ｃｏｄｅ＝２…、の変化に従い、各スイッチが前記の様に動作し、各容量列内の容量が入力端子側のＢ点もしくは、出力端子側のＡ点に接続され、制御バスライン端子１９のＤＡ０〜ＤＡ（ｍ＋ｎ−１）が全てハイレベルの場合、いわゆるＣｏｄｅ＝５１１の時、上位容量列１４の全容量は、上位制御スイッチ列１６により入力端子側のＢ点と接続され、下位容量列１５の全容量は下位制御スイッチ列１７によりｂ端子側、いわゆる入力端子側のＢ点と接続される。第一の補正容量列２０の全容量は第一の補正用制御スイッチ列２２によりオープンになり、第二の補正容量列２１の全容量は第二の補正用制御スイッチ列２３により短絡され、出力端子側のＡ点と接続される。この時、入力の固定容量５は上位容量列１４の全容量と、第二の補正容量列２１の全容量と並列に接続され、また下位容量列１５の全容量と容量１８を介して並列に接続され、帰還ループの固定容量６との比により利得が決定される。
【００１７】
図２には図１の回路を具体的にした、上位５ビット、下位４ビットの９ビットで制御され、利得制御範囲を０〜１８ｄＢまで可変できる利得可変装置を示している。図２において、図１と同じ構成要素については同じ符号を用い、説明を省略する。また、各容量は（１０）〜（１５）式により、入力の固定容量５は１７・Ｃ、帰還ループの固定容量６は５．５・Ｃ、上位容量列１４はＣｔ０＝１・Ｃ、Ｃｔ１＝２・Ｃ，Ｃｔ２＝４・Ｃ、Ｃｔ３＝８・Ｃ、Ｃｔ４＝１６・Ｃの５個の容量で構成され、下位容量列１５はＣｂ０＝１・Ｃ、Ｃｂ１＝２・Ｃ、Ｃｂ２＝４・Ｃ、Ｃｂ３＝８・Ｃの４個の容量で構成され、第一の補正容量列２０はＣｒｔ０＝１・Ｃ／３、Ｃｒｔ１＝２・Ｃ／３、Ｃｒｔ２＝４・Ｃ／３、Ｃｒｔ３＝８・Ｃ／３、Ｃｒｔ４＝１６・Ｃ／３の５個の容量で構成され、第二の補正容量列２１はＣｒｂ０＝１・（２・Ｃ／３）／１６、Ｃｒｂ１＝２・（２・Ｃ／３）／１６、Ｃｒｂ２＝４・（２・Ｃ／３）／１６、Ｃｒｂ３＝８・（２・Ｃ／３）／１６の４個の容量で構成され、また下位容量列１５と直列に接続されている容量１８は１・Ｃとする。制御バスライン端子１９の設定が、ＤＡ８のみハイレベルで、ＤＡ０〜ＤＡ７がローレベルの時、いわゆるＣｏｄｅ＝２５６の場合、理想的にLinear-in-ｄＢな利得制御特性であれば０〜１８ｄＢの中間の利得９ｄＢになるはずである。図２の回路では、上位容量列１４内のＣｔ４のみ入力の固定容量５と並列に接続され、第一の補正容量列２０内Ｃｔｒ０〜Ｃｔｒ３が帰還ループの固定容量６に並列に接続され、下位容量列１５の全容量も容量１８を介して帰還ループの固定容量６に並列に接続されることから、利得は（１７・Ｃ＋１６・Ｃ）／（５．５・Ｃ＋１５・Ｃ／１６＋１５・Ｃ／３）＝約２．９倍（９．２ｄＢ）となり、理想的にLinear-in-ｄＢな利得制御特性の場合とほぼ一致する。同様にＣｏｄｅ＝１２８の場合は、図２の回路の利得は（１７・Ｃ＋８・Ｃ）／（５．５・Ｃ＋１５・Ｃ／１６＋２３・Ｃ／３）＝約１．７７倍（４．９７ｄＢ）となり、理想的にLinear-in-ｄＢな利得制御特性の場合の４．５ｄＢと比べ約０．４７ｄＢ大きくなる。しかし、図７の従来の回路ではＣｏｄｅ＝２５６設定の場合の利得は約７．１８ｄＢとなり、Ｃｏｄｅ＝１２８設定の場合の利得は約３．４５ｄＢとなり、理想的にLinear-in-ｄＢな利得制御特性からのずれが大きい。図４に本発明における図２の回路の近似的にLinear-in-ｄＢな利得制御特性と理想的にLinear-in-ｄＢな利得制御特性との利得差を、また図１０に従来例図７の回路の近似的にLinear-in-ｄＢな利得制御特性と理想的にLinear-in-ｄＢな利得制御特性との利得差を示す。これら図４と図１０からもわかるように、本発明での近似的にLinear-in-ｄＢな利得制御特性と理想的にLinear-in-ｄＢな利得制御特性との利得差は最大でも０．４７ｄＢ、従来回路では最大で２ｄＢと、本発明がより近似的にLinear-in-ｄＢな関係をもった利得制御特性を実現できることが分かる。
【００１８】
【発明の効果】
以上のように、本発明によると、本発明における第一の補正容量列と、第二の補正容量列が作用し、近似的にLinear-in-ｄＢな利得制御特性を持ったLinear-in-ｄＢ利得可変増幅装置を実現することが出来、利得可変増幅装置を制御する回路もしくはソフトウエアー設計の容易化が可能になる。
【図面の簡単な説明】
【図１】本発明における、Linear-in-ｄＢ利得可変増幅装置の容量列の等価回路図
【図２】本発明における、Linear-in-ｄＢ利得可変増幅装置の容量列の等価回路具体例を示す図
【図３】本発明における、Linear-in-ｄＢ利得可変増幅装置の利得制御特性図
【図４】本発明における、利得制御特性と、理想的にLinear-in-ｄＢな利得制御特性との利得差特性図
【図５】従来の利得可変増幅装置の回路図
【図６】従来の利得可変増幅装置の容量列の等価回路図
【図７】従来の利得可変増幅装置の容量列の等価回路具体例を示す図
【図８】従来の利得可変増幅装置の利得制御特性図
【図９】理想的にLinear-in-ｄＢな利得制御特性図
【図１０】従来の利得制御特性と、理想的にLinear-in-ｄＢな利得制御特性との利得差特性図
【符号の説明】
１ 差動信号の入力端子
２ 差動信号の出力端子
３ ＤＣバイアス印加端子
４ 差動増幅器
５ 入力の固定容量
６ 帰還ループの固定容量
７、８、１１、１２、１３ クロック信号Φ1のタイミングでＯＮするスイッチ
９、１０ クロック信号Φ２のタイミングでＯＮするスイッチ
１４ 上位容量列
１５ 下位容量列
１６ 上位制御スイッチ列
１７ 下位制御スイッチ列
１８ 容量
１９ 制御バスライン端子
２０ 第一の補正容量列
２１ 第二の補正容量列
２２ 第一の補正用制御スイッチ列
２３ 第二の補正用制御スイッチ列
２４ 入力側容量列
２５ 出力側容量列
【発明の属する技術分野】
本発明は利得可変増幅装置に属し、特にスイッチを用いて容量負荷の比率を変化させることにより信号の増幅を行う利得可変増幅装置に関するものである。
【０００２】
【従来の技術】
図５に従来の利得可変増幅装置例を説明する。図５の１は差動信号の入力端子、２は差動信号の出力端子、３はＤＣバイアス印加端子、４は差動入出力の差動増幅器、２４は入力側容量列、２５は出力側容量列、７、８、１１、１３は図５記載のクロック信号の位相Φ１でＯＮするスイッチ、９、１０は図５記載のクロック信号の位相Φ２でＯＮするスイッチを示している。入力端子１から入力された信号はΦ１のタイミングでスイッチ７がＯＮし、入力側容量列２４に電荷蓄積され、また同時にスイッチ１１がＯＮし、ＤＣバイアス印加端子３から入力された直流電圧が、出力側容量列２５に電荷蓄積される。この時スイッチ１３もＯＮし、出力端子２はＤＣバイアス印加端子３と短絡される。次にΦ２のタイミングになった時、スイッチ９、１０がＯＮし、入力側容量列２４の信号入力端側がスイッチ９により短絡され、２つの入力側容量列の差分電荷が出力側容量列２５へ転送される。この時出力端子２には入力側容量列２４のＣｉｎと、出力側容量列２５のＣｏｕｔとの容量比分、いわゆるＣｉｎ／Ｃｏｕｔ倍に増幅された信号が出力される。
【０００３】
図６に図５の利得可変増幅装置に用いる入力側及び出力側容量列２４、２５の等価回路図を示す。図６の１は信号の入力端子、２は信号の出力端子、３はＤＣバイアス印加端子、４は差動増幅器、５は入力の固定容量Cs、６は帰還ループの固定容量Cf、７，８，１１，１２は図６記載のクロック信号の位相Φ１でＯＮ，ＯＦＦするスイッチ、９，１０は図６記載のクロック信号の位相Φ２でＯＮ，ＯＦＦするスイッチ、１４はｎ個の容量で構成された上位容量列、１５はｍ個の容量で構成された下位容量列、１６はｎ個のスイッチで構成された上位制御スイッチ列、１７はｍ個のスイッチで構成された下位制御スイッチ列、１８は上位容量列１４の端子ｔｐと下位容量列１５の端子ｔｐとの間に接続された容量、１９は制御スイッチ列１６、１７を制御する制御バスライン端子である。これら１〜３及び５〜１９の構成要素が差動増幅器４の反対側入出力にも同様に構成されるが、説明を省略する。
【０００４】
図６の利得可変増幅装置は上位ｎビット、下位ｍビットからなるｎ＋ｍビットで利得が制御される利得可変増幅装置である。また、１４はＣｔ０〜Ｃｔ(ｎ−１)のｎ個の容量により構成され、Ｃｔ０に対しＣｔ１、Ｃｔ２、Ｃｔ３…、Ｃｔ(ｎ−１)はそれぞれＣｔ０の容量値の２（＝２1）倍、４（＝２2）倍、８（＝２3）倍…、２n-1倍の大きさの容量で構成されている。また同様に、１５はＣｂ０〜Ｃｂ(ｍ−１)の容量により構成され、Ｃｂ０に対しＣｂ１、Ｃｂ２…、Ｃｂ(ｍ−１)はそれぞれＣｂ０の容量値の２（＝２1）倍、４（＝２2）倍…、２m-1倍の大きさの容量で構成されている。１６はｎ個のスイッチＳＷｔ０〜ＳＷｔ(ｎ−１)で構成され、制御バスライン端子１９によって制御される。１７はｍ個のスイッチＳＷｂ０〜ＳＷｂ(ｍ−１)で構成され、制御バスライン端子１９によって制御される。また、１８の容量Ｃｃと１４のＣｔ０、１５のＣｂ０はそれぞれ等しい大きさの容量である。
【０００５】
１６及び１７は制御バスライン端子１９で各スイッチのａ側端子か、ｂ側端子かに切り替えられ、ａ側端子は出力端子側Ａ点と、ｂ側端子は入力端子１側Ｂ点と接続されており、１９は１６及び１７の各スイッチを切り替えるためにｍ＋ｎ本の制御端子ＤＡ０〜ＤＡ(ｍ＋ｎ−１)を有している。１９の各制御端子ｍ＋ｎ本が全てローレベルの時、１６及び１７の全てのスイッチはａ側端子に接続され、１９の制御端子ｍ＋ｎ本が全てハイレベルの時、１６及び１７の全てのスイッチはｂ側端子に接続される。この時１６と接続されている容量列１４は、入力固定容量５もしくは帰還ループ固定容量６と並列に接続され、１７と接続されている容量列１５は容量１８を介して入力固定容量５もしくは帰還ループ固定容量６と並列に接続されることになる。
【０００６】
制御バスライン端子１９のｍ＋ｎ本の設定をＣｏｄｅとし、例えばＤＡ０〜ＤＡ（ｍ＋ｎ−１）が全てローレベルの時Ｃｏｄｅ＝０、ＤＡ０のみハイレベルでＤＡ１〜ＤＡ(ｍ＋ｎ−１)がローレベルの時Ｃｏｄｅ＝１、ＤＡ１がハイレベルでＤＡ０及びＤＡ２〜ＤＡ(ｍ＋ｎ−１)がローレベルの時Ｃｏｄｅ＝２、ＤＡ０及びＤＡ１がハイレベルでＤＡ２〜ＤＡ(ｍ＋ｎ−１)がローレベルの時Ｃｏｄｅ＝３と順次切り替わり、ＤＡ０〜ＤＡ(ｍ＋ｎ−１)が全てハイレベルの時Ｃｏｄｅ＝２(m+n-1)と、ｍ＋ｎビット階調で１６及び１７の接続を切り替えることが出来る。例として１４及び１５の負荷列が全てＡ点側に切り替えられている時、いわゆるＣｏｄｅ＝０の時、１４，１５及び１８の負荷Ｃｔ０、Ｃｂ０、Ｃｃは等しい大きさの容量であるのでＣとおくと、図６の利得可変増幅装置の増幅は
Ｇ＝（２m・Ｃｓ＋Ｃｏｄｅ・Ｃ）／（２m・Ｃｆ＋（２m+n−１−Ｃｏｄｅ）・Ｃ）…（１）
で表され、Ｃｏｄｅ＝０〜２(m+n-1)で変化する。
【０００７】
図７には上位５ビット、下位４ビットの９ビットで制御する場合の利得可変増幅装置を示している。図７において、図６と同じ構成要素については同じ符号を用い、説明を省略する。図７の回路では、前述のｍ＋ｎビット制御の利得可変増幅装置と同様に動作し、この場合（１）式より、
Ｇ＝（１６・Ｃｓ＋Ｃｏｄｅ・Ｃ）／（１６・Ｃｆ＋（５１１−Ｃｏｄｅ）・Ｃ）…（２）
で増幅され、Ｃｏｄｅ＝０〜５１１で変化する。
【０００８】
【非特許文献１】
西尾研一、仙田哲也、他、「多画素CCDビデオカメラ向けCMOSアナログフロントエンドチップセット」、信学技報TECHNICAL REPORT OF IEICE. ICD２１００−８４(２１００−０９)
【０００９】
【発明が解決しようとする課題】
しかしながら近年、利得可変増幅装置を制御する上で用いる、回路もしくはソフトウエアー設計の容易化が求められており、この為利得可変増幅装置の利得制御特性が容易な演算式で表される回路が必要となってきており、近似的にLinear-in-ｄＢな関係を持った利得制御特性が求められている。
【００１０】
前述の従来の利得可変増幅装置においては（１）、（２）式で表される容易な演算式で表されるが、図７の利得可変装置で０〜１８ｄＢの利得可変範囲の回路を設計した場合、図８に示す利得制御特性になり、この利得制御特性は図９に示すy=10((ax+b)/20)で変化する理想的にLinear-in-ｄＢな変化はしておらず、利得可変増幅装置を制御する回路もしくはソフトウエアー設計の容易化の為に、また全制御範囲において一定の利得の変化量で制御することが出来る階調性の向上の為に、近似的にLinear-in-ｄＢな利得制御特性が求められる。
【００１１】
本発明の目的は、利得制御特性を近似的にLinear-in-ｄＢの特性により近づける為の利得可変増幅装置を提供するものである。
【００１２】
【課題を解決するための手段】
この目的を達成するために、請求項１の発明が講じた解決手段は、前記（１）式で表される利得可変増幅装置に対し、前記差動増幅器の入力に接続され、利得制御特性を近似的にLinear-in-ｄＢに近づけることを目的とする入力側補正容量列と、前記差動増幅器の入力と出力との間に接続され、利得制御特性を近似的にLinear-in-ｄＢに近づけることを目的とする帰還ループ補正容量列とを有するもので、これにより前記（１）式の関係を変えることにより利得制御特性を近似的にLinear-in-ｄＢな特性にすることが可能になる。
【００１３】
請求項２の発明が講じた解決手段は、請求項１の発明を具体化したものであり、上位ｎビット、下位ｍビットのｍ＋ｎビットで制御できる利得の最小利得をＧｍｉｎ、最大利得をＧｍａｘとし、本発明の容量列の単位容量をCとし、差動増幅器の入力に接続される入力容量ＣｓをＣｓ＝Ａ・Ｃ、また、差動増幅器の入力と出力の間に接続される帰還ループ容量ＣｆをＣｆ＝Ｂ・Ｃとした時、これらＡ，Ｂは、
Ａ＝Ｇｍｉｎ・（Ｇｍａｘ＋１）・（２(-m)−２n）／（Ｇｍｉｎ−Ｇｍａｘ）…（３）
Ｂ＝（２(-m)−２n）・（Ｇｍｉｎ＋１）／（Ｇｍｉｎ−Ｇｍａｘ）…（４）
で表される。また、前記Ｇｍｉｎと前記Ｇｍａｘの中間利得をＧｍｉｄとした時、
利得制御特性を近似的にLinear-in-ｄＢな特性にする為の係数ｐ、ｑは、
ｐ＝Ａ・（２(2・m+n)・Ｇｍｉｄ・Ｇｍａｘ＋（２(2・m+n)−２(1+m)）・Ｇｍｉｄ・Ｇｍｉｎ−（２(1+2・m+n)−２(1+m)）・Ｇｍａｘ・Ｇｍｉｎ）／（Ｇｍｉｎ・（Ｇｍｉｄ−Ｇｍａｘ）・（−４(m+n)＋３２(m+n)−２）…（５）
ｑ＝Ａ・（２(2・m+n)・Ｇｍｉｎ−２(2・m+n+1)・Ｇｍｉｄ＋２(2・m+n)・Ｇｍａｘ＋２(1+m)・Ｇｍｉｄ−２(1+m)・Ｇｍａｘ）／（Ｇｍｉｎ・（Ｇｍｉｄ−Ｇｍａｘ）・（−４(m+n)＋３２(m+n)−２）…(６)
で表され、これら係数ｐ、ｑを用いた利得Ｇは
Ｇ＝（２m・Ｃｓ＋ｐ・Ｃｏｄｅ・Ｃ）／（２m・Ｃｆ＋（２(m+n)−１−ｑ・Ｃｏｄｅ）・Ｃ）…（７）
で表される。（７）式で表される特性にする補正容量列を備えることにより、利得制御特性がＧｍｉｎとＧｍａｘおよび、Ｇｍｉｄを通る近似的にLinear-in-ｄＢな利得制御特性にすることが可能となる。
【００１４】
また、請求項３の発明が講じた解決手段は、請求項１および請求項２の発明を更に具体化したものであり、前記（７）式を更に展開し、
Ｇ＝（２m・Ｃｓ／ｐ＋Ｃｏｄｅ・Ｃ）／（２m・Ｃｆ／ｐ＋（２(m+n)−１−Ｃｏｄｅ）・Ｃ＋ａ・Ｃｏｄｅ・Ｃ−２m・ｂ・Ｃ）…（８）
となる。但し、ａ＝（ｐ−ｑ）／ｐ、ｂ＝（２(m+n)−１）・（ｐ−１）／（２m・ｐ）とする。また、上位ｎビットの設定データを１０進数表記でｘ、下位ｍビットの設定データを１０進数表記でｙとすると、制御バスライン端子の制御設定は、
Ｃｏｄｅ＝２m・ｘ＋ｙ…（９）
と表され、（１）、（８）、（９）式から、
入力容量：Ｃｓ／ｐ…（１０）
帰還ループ容量：Ｃｆ／ｐ＋（（２n−１）−ｂ）・Ｃ−（２n−１）・（１−ａ）・Ｃ…（１１）
第一の補正容量列：（（２n−１）−ｘ）・（１−ａ）・Ｃ…（１２）
第二の補正容量列：ｙ・ａ・Ｃ／２m…（１３）
上位容量列：ｘ・Ｃ…（１４）
下位容量列：（（２m−１）−ｙ）・Ｃ…（１５）
で表され、これら式を回路として構成することにより、近似的にLinear-in-ｄＢな利得制御特性にすることが可能となる。
【００１５】
【発明の実施の形態】
図１は、本発明の実施の形態におけるLinear-in-ｄＢ利得可変増幅装置の等価回路図である。図１において、図６と同じ構成要素については同じ符号を用い、説明を省略する。図１において１６はｎ個のスイッチＳＷｔ０〜ＳＷｔ（ｎ−１）により構成された上位制御スイッチ列で、制御バスライン端子１９によりＯＮ，ＯＦＦが制御される。１６のそれぞれのスイッチにおいて、制御バスライン端子１９のＤＡ（ｍ）〜ＤＡ（ｍ＋ｎ−１）のいずれかがハイレベルの場合、上位容量列１４内のそのスイッチに接続された容量は、入力端子１側Ｂ点と接続され、またローレベルの場合、上位容量列１４内のそのスイッチに接続された容量の片端はオープンになる。２０は第一の補正容量列、２１は第二の補正容量列、２２はｎ個のスイッチＳＷｒｔ０〜ＳＷｒｔ（ｎ−１）により構成された第一の補正用制御スイッチ列で、制御バスライン端子１９によりＯＮ，ＯＦＦが制御される。２２のそれぞれのスイッチにおいて、制御バスライン端子１９のＤＡ（ｍ）〜ＤＡ（ｍ＋ｎ−１）のいずれかがローレベルの場合、２０の補正容量列内のそのスイッチに接続された容量は、出力端子２側Ａ点と接続され、またハイレベルの場合、補正容量列２０内のそのスイッチに接続された容量の片端はオープンになる。２３はｍ個のスイッチＳＷｒｂ０〜ＳＷｒｂ（ｍ−１）により構成された第二の補正用制御スイッチ列で、制御バスライン端子１９によりＯＮ，ＯＦＦが制御される。２３のそれぞれのスイッチにおいて、制御バスライン端子１９のＤＡ０〜ＤＡ（ｍ−１）のいずれかがハイレベルの場合、補正容量列２１内のそのスイッチに接続された容量は、出力端子２側Ａ点と接続され、またローレベルの場合、補正容量列２１内のそのスイッチに接続された容量の片端はオープンになる。
【００１６】
前記構成によれば、前記（１０）〜（１５）式を満たしており、制御バスライン端子１９のＤＡ０〜ＤＡ（ｍ＋ｎ−１）が全てローレベルの場合、いわゆるＣｏｄｅ＝０の時、上位容量列１４の全容量は上位制御スイッチ列１６によりオープンになり、下位容量列１５の全容量は下位制御スイッチ列１７によりａ端子側、いわゆる出力端子側のＡ点と接続される。第一の補正容量列２０の全容量は第一の補正用制御スイッチ列２２により短絡され、出力端子側のＡ点と接続され、第二の補正容量列２１の全容量は第二の補正用制御スイッチ列２３によりオープンになる。この時、帰還ループの固定容量６は、下位容量列１５の全容量と容量１８を介して並列に接続され、第一の補正容量列２０の全容量と並列に接続され、入力の固定容量５との比により利得が決定される。また同様に制御バスライン端子１９の設定が、Ｃｏｄｅ＝１、Ｃｏｄｅ＝２…、の変化に従い、各スイッチが前記の様に動作し、各容量列内の容量が入力端子側のＢ点もしくは、出力端子側のＡ点に接続され、制御バスライン端子１９のＤＡ０〜ＤＡ（ｍ＋ｎ−１）が全てハイレベルの場合、いわゆるＣｏｄｅ＝５１１の時、上位容量列１４の全容量は、上位制御スイッチ列１６により入力端子側のＢ点と接続され、下位容量列１５の全容量は下位制御スイッチ列１７によりｂ端子側、いわゆる入力端子側のＢ点と接続される。第一の補正容量列２０の全容量は第一の補正用制御スイッチ列２２によりオープンになり、第二の補正容量列２１の全容量は第二の補正用制御スイッチ列２３により短絡され、出力端子側のＡ点と接続される。この時、入力の固定容量５は上位容量列１４の全容量と、第二の補正容量列２１の全容量と並列に接続され、また下位容量列１５の全容量と容量１８を介して並列に接続され、帰還ループの固定容量６との比により利得が決定される。
【００１７】
図２には図１の回路を具体的にした、上位５ビット、下位４ビットの９ビットで制御され、利得制御範囲を０〜１８ｄＢまで可変できる利得可変装置を示している。図２において、図１と同じ構成要素については同じ符号を用い、説明を省略する。また、各容量は（１０）〜（１５）式により、入力の固定容量５は１７・Ｃ、帰還ループの固定容量６は５．５・Ｃ、上位容量列１４はＣｔ０＝１・Ｃ、Ｃｔ１＝２・Ｃ，Ｃｔ２＝４・Ｃ、Ｃｔ３＝８・Ｃ、Ｃｔ４＝１６・Ｃの５個の容量で構成され、下位容量列１５はＣｂ０＝１・Ｃ、Ｃｂ１＝２・Ｃ、Ｃｂ２＝４・Ｃ、Ｃｂ３＝８・Ｃの４個の容量で構成され、第一の補正容量列２０はＣｒｔ０＝１・Ｃ／３、Ｃｒｔ１＝２・Ｃ／３、Ｃｒｔ２＝４・Ｃ／３、Ｃｒｔ３＝８・Ｃ／３、Ｃｒｔ４＝１６・Ｃ／３の５個の容量で構成され、第二の補正容量列２１はＣｒｂ０＝１・（２・Ｃ／３）／１６、Ｃｒｂ１＝２・（２・Ｃ／３）／１６、Ｃｒｂ２＝４・（２・Ｃ／３）／１６、Ｃｒｂ３＝８・（２・Ｃ／３）／１６の４個の容量で構成され、また下位容量列１５と直列に接続されている容量１８は１・Ｃとする。制御バスライン端子１９の設定が、ＤＡ８のみハイレベルで、ＤＡ０〜ＤＡ７がローレベルの時、いわゆるＣｏｄｅ＝２５６の場合、理想的にLinear-in-ｄＢな利得制御特性であれば０〜１８ｄＢの中間の利得９ｄＢになるはずである。図２の回路では、上位容量列１４内のＣｔ４のみ入力の固定容量５と並列に接続され、第一の補正容量列２０内Ｃｔｒ０〜Ｃｔｒ３が帰還ループの固定容量６に並列に接続され、下位容量列１５の全容量も容量１８を介して帰還ループの固定容量６に並列に接続されることから、利得は（１７・Ｃ＋１６・Ｃ）／（５．５・Ｃ＋１５・Ｃ／１６＋１５・Ｃ／３）＝約２．９倍（９．２ｄＢ）となり、理想的にLinear-in-ｄＢな利得制御特性の場合とほぼ一致する。同様にＣｏｄｅ＝１２８の場合は、図２の回路の利得は（１７・Ｃ＋８・Ｃ）／（５．５・Ｃ＋１５・Ｃ／１６＋２３・Ｃ／３）＝約１．７７倍（４．９７ｄＢ）となり、理想的にLinear-in-ｄＢな利得制御特性の場合の４．５ｄＢと比べ約０．４７ｄＢ大きくなる。しかし、図７の従来の回路ではＣｏｄｅ＝２５６設定の場合の利得は約７．１８ｄＢとなり、Ｃｏｄｅ＝１２８設定の場合の利得は約３．４５ｄＢとなり、理想的にLinear-in-ｄＢな利得制御特性からのずれが大きい。図４に本発明における図２の回路の近似的にLinear-in-ｄＢな利得制御特性と理想的にLinear-in-ｄＢな利得制御特性との利得差を、また図１０に従来例図７の回路の近似的にLinear-in-ｄＢな利得制御特性と理想的にLinear-in-ｄＢな利得制御特性との利得差を示す。これら図４と図１０からもわかるように、本発明での近似的にLinear-in-ｄＢな利得制御特性と理想的にLinear-in-ｄＢな利得制御特性との利得差は最大でも０．４７ｄＢ、従来回路では最大で２ｄＢと、本発明がより近似的にLinear-in-ｄＢな関係をもった利得制御特性を実現できることが分かる。
【００１８】
【発明の効果】
以上のように、本発明によると、本発明における第一の補正容量列と、第二の補正容量列が作用し、近似的にLinear-in-ｄＢな利得制御特性を持ったLinear-in-ｄＢ利得可変増幅装置を実現することが出来、利得可変増幅装置を制御する回路もしくはソフトウエアー設計の容易化が可能になる。
【図面の簡単な説明】
【図１】本発明における、Linear-in-ｄＢ利得可変増幅装置の容量列の等価回路図
【図２】本発明における、Linear-in-ｄＢ利得可変増幅装置の容量列の等価回路具体例を示す図
【図３】本発明における、Linear-in-ｄＢ利得可変増幅装置の利得制御特性図
【図４】本発明における、利得制御特性と、理想的にLinear-in-ｄＢな利得制御特性との利得差特性図
【図５】従来の利得可変増幅装置の回路図
【図６】従来の利得可変増幅装置の容量列の等価回路図
【図７】従来の利得可変増幅装置の容量列の等価回路具体例を示す図
【図８】従来の利得可変増幅装置の利得制御特性図
【図９】理想的にLinear-in-ｄＢな利得制御特性図
【図１０】従来の利得制御特性と、理想的にLinear-in-ｄＢな利得制御特性との利得差特性図
【符号の説明】
１ 差動信号の入力端子
２ 差動信号の出力端子
３ ＤＣバイアス印加端子
４ 差動増幅器
５ 入力の固定容量
６ 帰還ループの固定容量
７、８、１１、１２、１３ クロック信号Φ1のタイミングでＯＮするスイッチ
９、１０ クロック信号Φ２のタイミングでＯＮするスイッチ
１４ 上位容量列
１５ 下位容量列
１６ 上位制御スイッチ列
１７ 下位制御スイッチ列
１８ 容量
１９ 制御バスライン端子
２０ 第一の補正容量列
２１ 第二の補正容量列
２２ 第一の補正用制御スイッチ列
２３ 第二の補正用制御スイッチ列
２４ 入力側容量列
２５ 出力側容量列
Claims (3)
- 入力信号を可変増幅し出力する為に、差動増幅器と、前記差動増幅器の入力に接続された入力容量と、前記差動増幅器の入力と出力との間に接続される帰還ループ容量と、ｍ＋ｎ本の利得制御信号で下位ｍ個と上位ｎ個の各スイッチを制御することにより、下位ｍ個の容量で構成された下位容量列は、一つの容量を介して前記入力容量、もしくは前記帰還ループ容量と並列に接続され、また上位ｎ個の容量で構成された上位容量列は、前記入力容量、もしくは前記帰還ループ容量と並列に接続される構成を有し、前記利得制御信号により前記下位容量列と上位容量列の接続を制御し、前記入力容量と前記帰還ループ容量との容量比を変化させ利得を変化させることの出来るスイッチドキャパシタ型の利得可変増幅装置であって、前記差動増幅器の入力に接続され、利得制御特性を近似的に利得の制御信号に対し利得が直線的に変化する（以後Linear-in-ｄＢと記す）関係に近づけることを目的とする入力側補正容量列と、前記差動増幅器の入力と出力との間に接続され、利得制御特性を近似的にLinear-in-ｄＢに近づけることを目的とする帰還ループ補正容量列とを備えたLinear-in-ｄＢ利得可変増幅装置。
- 利得制御特性を近似的にLinear-in-ｄＢに近づけるための係数ｐ、ｑとし、（２m・Ｃｓ＋ｐ・Ｃｏｄｅ・Ｃ）／（２m・Ｃｆ＋（２(m+n)−１−ｑ・Ｃｏｄｅ）・Ｃ）なる容量の関係式にする補正容量列を備えた、請求項１に記載のLinear-in-ｄＢ利得可変増幅装置。
- 差動増幅器の入力に接続された入力容量と、前記差動増幅器の入力と出力との間に接続される帰還ループ容量と、前記入力容量もしくは前記帰還ループ容量とｍ個のスイッチにより一つの容量を介して並列接続される、２0・C、２1・C、２2・C…、２m-1・Cの容量比で構成された下位ｍ個の容量の容量列と、前記入力容量と、ｎ個スイッチにより並列接続される、２0・C、２1・C、２2・C…、２n-1・Cの容量比で構成された上位ｎ個の容量の容量列と、前記帰還ループ容量と、ｎ個のスイッチにより並列接続される、利得制御特性を近似的にLinear-in-ｄＢに近づけるための係数（１−ａ）の掛かった２0・（１−ａ）・Ｃ、２1・（１−ａ）・Ｃ、２2・（１−ａ）・Ｃ…、２n-1・（１−ａ）・Ｃの容量比で構成されたｎ個の容量の第一の補正容量列と、前記帰還ループ容量と、ｍ個のスイッチにより並列接続される、利得制御特性を近似的にLinear-in-ｄＢに近づけるための係数ａの掛かった（２0／２m）・ａ・Ｃ、（２1／２m）・ａ・Ｃ、（２2／２m）・ａ・Ｃ…、（２m-1／２m）・ａ・Ｃの容量比で構成されたｍ個の容量の第二の補正容量列と、これら前記容量列および前記補正容量列をｍ＋ｎ本の利得制御信号により、それぞれの前記スイッチを制御する構成を備えた、請求項１と請求項２のいずれかに記載のLinear-in-ｄＢ利得可変増幅装置。
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