JP2004200527A - Method for processing semiconductor wafer - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、半導体ウェハの加工方法に係り、特に、オリエンテーションフラット用の劈開面が形成されたものに関する。
【0002】
【従来の技術】
従来の半導体ウェハには、結晶方位の判別や正確な位置合わせのためにオリエンテーションフラットが形成されたものが知られている(例えば、特許文献1参照)。オリエンテーションフラットとは、半導体ウェハに劈開面を形成することにより形成することができる。劈開面は、半導体レーザーにおける光の増幅を行わせるための反射鏡としても利用される。
【0003】
【特許文献1】
特開2002−52448号公報 (図3)
【0004】
【発明が解決しようとする課題】
しかしながら、従来の半導体ウェハの加工方法では、劈開面を有する半導体ウェハのラッピングにおいては、半導体ウェハの劈開面と半導体ウェハの表裏面とが交差する部分にチッピング(欠損)が生じ易く、このチッピングは後工程である一次研磨や最終研磨等で除去しきれない場合が多く、半導体素子の歩留まりが低下するという問題があった。
【0005】
本発明は、上記事情を考慮し、劈開面を有する半導体ウェハの表裏面のラッピングにおいて、劈開面と表裏面とが交差する部分に生じ易いチッピングの発生を防止できる半導体ウェハの加工方法を提供することを目的とする。
【0006】
【課題を解決するための手段】
請求項1に記載の半導体ウェハの加工方法は、半導体ウェハの外周に劈開面を形成し、この劈開面の前記半導体ウェハの表面側と裏面側とのうち少なくとも一方に面取りを行い、この面取りされた前記半導体ウェハの表面と裏面とのうち少なくとも一方にラッピングを施す半導体ウェハの加工方法であって、前記半導体ウェハの外周に形成された前記劈開面と前記半導体ウェハの表裏面とが交差する部分である表面側角部と裏面側角部とのうち少なくとも一方を、前記半導体ウェハの表面又は裏面のラッピング深さまで面取りすることを特徴とする。
【0007】
請求項1に記載の発明によれば、半導体ウェハの外周に形成された劈開面と半導体ウェハの表裏面とが交差する部分である表面側角部や裏面側角部に面取りが施されるので、半導体ウェハの表裏面をラッピングするときに劈開面と表裏面とが交差する部分にチッピングが発生するのを抑止することができる。ひいては、半導体ウェハの結晶方位の判別や位置合わせを高精度に行うことができる。
【0008】
また、面取りの深さは表裏面のラッピングの深さとされるので、面取りが小さすぎて劈開面と表裏面とが交差する部分にチッピングが発生するのを防止することができる。また、反対に面取りが大きすぎて劈開面の平坦度が狂い半導体ウェハの位置合わせの精度が低下するのを防止することができる。
【0009】
請求項2に記載の半導体ウェハの加工方法は、半導体ウェハの外周に劈開面を形成し、この劈開面の前記半導体ウェハの表面側と裏面側とのうち少なくとも一方に面取りを行い、この面取りされた前記半導体ウェハの表面と裏面とのうち少なくとも一方にラッピングを施し、更に最終研磨を施す半導体ウェハの加工方法であって、前記半導体ウェハの外周に形成された前記劈開面と前記半導体ウェハの表裏面とが交差する部分である表面側角部と裏面側角部とのうち少なくとも一方を、前記半導体ウェハの表面又は裏面の最終研磨深さまで面取りすることを特徴とする。
【0010】
請求項2に記載の発明によれば、半導体ウェハの外周に形成された劈開面と半導体ウェハの表裏面とが交差する部分である表面側角部や裏面側角部に面取りが施されるので、半導体ウェハの表裏面をラッピングするときに劈開面と表裏面とが交差する部分にチッピングが発生するのを抑止することができる。ひいては、半導体ウェハの結晶方位の判別や位置合わせを高精度に行うことができる。
【0011】
また、面取りの深さは最終研磨深さとされるので、最終研磨後は面取りがなくなり、面取りがチッピングの発生の抑止にのみ有効に利用される。また、最終研磨後に面取りがなくなることにより、平坦度の高い劈開面が得られ、半導体ウェハの結晶方位の判別や位置合わせの精度を向上させることができる。
【0012】
請求項3に記載の半導体ウェハの加工方法は、半導体ウェハの表面と裏面とのうち少なくとも一方にラッピングを施し、このラッピングされた半導体ウェハの外周に劈開面を形成し、この劈開面と前記半導体ウェハの表裏面とが交差する部分である表面側角部と裏面側角部とのうち前記ラッピングを施した側の角部に面取りを行い、更に前記半導体ウェハのラッピング面に最終研磨を施す半導体ウェハの加工方法であって、前記面取りは、前記半導体ウェハの表面又は裏面の最終研磨深さまで行うことを特徴とする。
【0013】
請求項3に記載の発明によれば、半導体ウェハの表裏面をラッピングした後に劈開面を形成するので、劈開面と表裏面とにより形成される角部にチッピングが発生するのを防止することができる。ひいては、半導体ウェハの結晶方位の判別や位置合わせを高精度に行うことができる。
【0014】
また、劈開面と表裏面とが交差する部分である表面側角部や裏面側角部に面取りがなされてから表裏面に最終研磨がなされるが、最終研磨はラッピングよりも加工量が少なく、また研削抵抗が小さいため、チッピングの発生を抑止することができる。
【0015】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【0016】
[第1実施形態]
図1のフローチャートを用いて、本発明の半導体ウェハの加工方法の第1実施形態を説明する。
【0017】
先ず、ステップS1において、GaAs単結晶をスライスして図2(a)及び図2(b)に示すような半導体ウェハ1を作成する。例えば、直径は3インチ、厚さは550μmの円板状にする。
【0018】
次いで、ステップS2において、半導体ウェハ1の表面1a又は裏面1bにダイヤモンドペンで傷を付けることにより、図3(a)及び図3(b)に示すような劈開面1cを形成する。この劈開面1cは、オリエンテーションフラットとしての役割を果たす。
【0019】
次いで、ステップS3において、面取りフライスを用いて、劈開面1c以外の半導体ウェハ1の外周部の表面側角部や裏面側角部を丸める面取りを行い、その後、半導体ウェハ1の表裏面1a,1bと劈開面1cとが交差する部分である表面側角部や裏面側角部について、劈開面1c以外の半導体ウェハ1の外周部の面取りよりも小さな丸みで面取りを行う。そして、図4(a)及び図4(b)に示すような面取り部1d,1eが形成された半導体ウェハ1を得る。なお、図4(b)に示す二点鎖線はラッピング代を示している。
【0020】
次いで、ステップS4において、半導体ウェハ1をエッチング液に浸しエッチングを施し、GaAs単結晶のスライス時及び面取り時の加工変質層を除去する。
【0021】
次いで、ステップS5において、半導体ウェハ1を両面ラッピング機にセットし、面取り部1d,1eがなくなるまで表裏面1a,1bにラッピングを施す。なお、ラッピング後、20枚の半導体ウェハ1の劈開面1cを顕微鏡により50倍に拡大して検査したところ、全ての半導体ウェハ1について、チッピングが確認されなかった。
【0022】
次いで、ステップS6において、半導体ウェハ1をエッチング液に浸しエッチングを施し、ラッピング時の加工変質層を除去する。
【0023】
最後に、ステップS7において、高精度に仕上げられた平坦面を有する貼付プレートにワックスが全面に塗布された半導体ウェハ1を貼付し、一次研磨及び最終研磨を施し、更に半導体ウェハ1を貼付プレートから離隔し、ワックス除去洗浄を行う。ここでワックスは、半導体ウェハ1の表裏面1a,1bを保護する役割を果たすとともに、貼付プレートと半導体ウェハ1とを貼り付ける役割も果たす。また、ワックス除去洗浄は、有機アルカリ洗浄液にウェハを浸すことにより行う。
【0024】
なお、ワックス除去洗浄後、20枚の半導体ウェハ1の劈開面1cを顕微鏡により50倍に拡大して検査したところ、チッピングが確認されなかった。また、レーザー顕微鏡を用い、20枚の半導体ウェハ1の劈開面1cと表裏面1a,1bとが交差する部分の両端及び中心について3箇所の面ダレを調べたところ劈開面1cに面取りを行わなかった半導体ウェハ1と同様の形状であり、面取り部1d,1eは完全に除去されていた。
【0025】
以上述べたように本発明の第1実施形態によれば、半導体ウェハ1の外周に形成された劈開面1cと半導体ウェハ1の表裏面1a,1bとが交差する部分である表面側角部や裏面側角部に面取りが施されるので、半導体ウェハ1の表裏面1a,1bをラッピングするときに劈開面1cと表裏面1a,1bとが交差する部分にチッピングが発生するのを抑止することができる。ひいては、半導体ウェハ1の結晶方位の判別や位置合わせを高精度に行うことができる。
【0026】
また、面取りの深さは表裏面1a,1bのラッピングの深さとされるので、面取りが小さすぎて劈開面1cと表裏面1a,1bとが交差する部分にチッピングが発生するのを防止することができる。また、反対に面取りが大きすぎて劈開面1cの平坦度が狂い半導体ウェハ1の位置合わせの精度が低下するのを防止することができる。
【0027】
なお、上述した第1実施形態では、ラッピングの深さまで面取り部1d,1eを形成した例について説明したが、一次研磨の深さや最終研磨の深さまで面取り部1d,1eを形成しても良い。
【0028】
[第2実施形態]
図5のフローチャートを用いて、本発明の半導体ウェハの加工方法の第2実施形態を説明する。
【0029】
先ず、ステップS8において、GaAs単結晶をスライスして図6(a)及び図6(b)に示すような半導体ウェハ3を作成する。なお、図6(b)に示す二点鎖線はラッピング代を示している。
【0030】
次いで、ステップS9において、半導体ウェハ3をエッチング液に浸しエッチングを施し、GaAs単結晶のスライス時の加工変質層を除去する。
【0031】
次いで、ステップS10において、半導体ウェハ3を両面ラッピング機にセットし、所定の深さまで表裏面3a,3bにラッピングを施す。
【0032】
次いで、ステップS11において、半導体ウェハ3の表面3a又は裏面3bにダイヤモンドペンで傷を付けることにより、図7(a)及び図7(b)に示すような劈開面3cを形成する。
【0033】
次いで、ステップS12において、面取りフライスを用いて、劈開面3c以外の半導体ウェハ3の外周部の表面側角部や裏面側角部に丸め形状の面取りを行い、その後、半導体ウェハ3の表裏面3a,3bと劈開面3cとが交差する部分である表面側角部や裏面側角部について、劈開面3c以外の半導体ウェハ3の外周部の面取りよりも小さな丸みで面取りを行う。そして、図8(a)及び図8(b)に示すような面取り部3d,3eが形成された半導体ウェハ3を得る。
【0034】
次いで、ステップS13において、半導体ウェハ3をエッチング液に浸しエッチングを施し、面取り時の加工変質層を除去する。
【0035】
最後に、ステップS14において、高精度に仕上げられた平坦面を有する貼付プレートにワックスが全面に塗布された半導体ウェハ3を貼付し、一次研磨及び最終研磨を施し、更に半導体ウェハ3を貼付プレートから離隔し、ワックス除去洗浄を行う。
【0036】
以上述べたように本発明の第2実施形態によれば、半導体ウェハ3の表裏面3a,3bをラッピングした後に劈開面3cを形成するので、半導体ウェハ3の劈開面3cと半導体ウェハ3の表裏面3a,3bとにより形成される角部にチッピングが発生するのを防止することができる。ひいては、半導体ウェハ3の結晶方位の判別や位置合わせを高精度に行うことができる。
【0037】
また、劈開面3cと表裏面3a,3bとが交差する部分である表面側角部や裏面側角部に面取りがなされてから表裏面3a,3bに最終研磨がなされるが、最終研磨はラッピングよりも加工量が少なく、また研削抵抗が小さいため、チッピングの発生を抑止することができる。
【0038】
なお、上述した第2実施形態では、最終研磨深さまで面取り部3d,3eを形成した例について説明したが、一次研磨の深さまで面取り部3d,3eを形成しても良い。
【0039】
また、上述した第1及び第2実施形態では、面取り部1d,1e,3d,3eを丸め形状にした例について説明したが、C面取りにしても良い。要するに、チッピングの発生を抑止することができる形状であれば良い。
【0040】
【発明の効果】
以上説明したように、本発明によれば、半導体ウェハの外周に形成された劈開面と半導体ウェハの表裏面とが交差する部分である表面側角部や裏面側角部に面取りが施されるので、半導体ウェハの表裏面をラッピングするときに劈開面と表裏面とが交差する部分にチッピングが発生するのを抑止することができる。ひいては、半導体ウェハの結晶方位の判別や位置合わせを高精度に行うことができる。また、面取りの深さは表裏面のラッピングの深さ又は最終研磨深さまでとされるので、面取りが小さすぎて劈開面と表裏面とが交差する部分にチッピングが発生するのを防止することができる。また、反対に面取りが大きすぎて劈開面の平坦度が狂い半導体ウェハの位置合わせの精度が低下するのを防止することができる。
【図面の簡単な説明】
【図1】本発明の半導体ウェハの加工方法の第1実施形態を示すフローチャートである。
【図2】GaAs単結晶をスライスした後の半導体ウェハを示す説明図であり、(a)及び(b)はそれぞれ半導体ウェハの上面図及び側面図である。
【図3】図2の半導体ウェハの劈開後の状態を示す説明図であり、(a)及び(b)はそれぞれ半導体ウェハの上面図及び側面図である。
【図4】図3の半導体ウェハの面取り後の状態を示す説明図であり、(a)及び(b)はそれぞれ半導体ウェハの上面図及び側面図である。
【図5】本発明の半導体ウェハの加工方法の第2実施形態を示すフローチャートである。
【図6】GaAs単結晶をスライスした後の半導体ウェハを示す説明図であり、(a)及び(b)はそれぞれス半導体ウェハの上面図及び側面図である。
【図7】図6の半導体ウェハのラッピング及び劈開後の状態を示す説明図であり、(a)及び(b)はそれぞれ半導体ウェハの上面図及び側面図である。
【図8】図7の半導体ウェハの面取り後の状態を示す説明図であり、(a)及び(b)はそれぞれ半導体ウェハの上面図及び側面図である。
【符号の説明】
1,3 半導体ウェハ
1a,3a 表面
1b,3b 裏面
1c,3c 劈開面
1d,1e,3d,3e 面取り部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for processing a semiconductor wafer, and more particularly, to a method for forming a cleavage plane for an orientation flat.
[0002]
[Prior art]
2. Description of the Related Art A conventional semiconductor wafer is known in which an orientation flat is formed for discriminating crystal orientation and accurate alignment (for example, see Patent Document 1). The orientation flat can be formed by forming a cleavage plane on a semiconductor wafer. The cleavage plane is also used as a reflector for amplifying light in a semiconductor laser.
[0003]
[Patent Document 1]
JP-A-2002-52448 (FIG. 3)
[0004]
[Problems to be solved by the invention]
However, in the conventional semiconductor wafer processing method, when lapping a semiconductor wafer having a cleavage plane, chipping (deletion) is likely to occur at a portion where the cleavage plane of the semiconductor wafer intersects with the front and back surfaces of the semiconductor wafer. In many cases, it cannot be completely removed by primary polishing or final polishing, which is a post-process, and there has been a problem that the yield of semiconductor elements is reduced.
[0005]
In view of the above circumstances, the present invention provides a semiconductor wafer processing method capable of preventing the occurrence of chipping, which is likely to occur at a portion where the cleavage plane and the front and back surfaces intersect, in wrapping the front and back surfaces of a semiconductor wafer having a cleavage plane. The purpose is to:
[0006]
[Means for Solving the Problems]
The method for processing a semiconductor wafer according to
[0007]
According to the first aspect of the present invention, chamfering is performed on the front side corner and the back side corner, which are portions where the cleavage surface formed on the outer periphery of the semiconductor wafer and the front and back surfaces of the semiconductor wafer intersect. In addition, when lapping the front and back surfaces of the semiconductor wafer, it is possible to suppress occurrence of chipping at a portion where the cleavage plane and the front and back surfaces intersect. As a result, the determination of the crystal orientation of the semiconductor wafer and the alignment can be performed with high accuracy.
[0008]
Further, since the chamfering depth is set to the lapping depth of the front and back surfaces, it is possible to prevent chipping from occurring at a portion where the cleavage surface and the front and back surfaces intersect due to the chamfering being too small. On the other hand, it is possible to prevent the chamfering from being too large and the flatness of the cleavage plane from being out of order, thereby lowering the accuracy of alignment of the semiconductor wafer.
[0009]
In the method for processing a semiconductor wafer according to claim 2, a cleavage plane is formed on the outer periphery of the semiconductor wafer, and at least one of the cleavage plane on the front side and the back side of the semiconductor wafer is chamfered. A lapping process for at least one of a front surface and a back surface of the semiconductor wafer, and further performing final polishing, wherein the cleaved surface formed on the outer periphery of the semiconductor wafer and the surface of the semiconductor wafer are formed. At least one of a front side corner and a back side corner, which is a portion where the back surface intersects, is chamfered to a final polishing depth of the front surface or the back surface of the semiconductor wafer.
[0010]
According to the second aspect of the present invention, chamfering is performed on the front side corner and the back side corner, which are portions where the cleavage plane formed on the outer periphery of the semiconductor wafer and the front and back surfaces of the semiconductor wafer intersect. In addition, when lapping the front and back surfaces of the semiconductor wafer, it is possible to suppress occurrence of chipping at a portion where the cleavage plane and the front and back surfaces intersect. As a result, the determination of the crystal orientation of the semiconductor wafer and the alignment can be performed with high accuracy.
[0011]
Further, since the chamfering depth is the final polishing depth, the chamfering is eliminated after the final polishing, and the chamfering is effectively used only for suppressing the occurrence of chipping. In addition, since there is no chamfer after the final polishing, a cleaved surface with high flatness can be obtained, and the accuracy of the determination of the crystal orientation of the semiconductor wafer and the alignment can be improved.
[0012]
4. The method for processing a semiconductor wafer according to
[0013]
According to the third aspect of the present invention, since the cleavage surface is formed after lapping the front and back surfaces of the semiconductor wafer, it is possible to prevent chipping from occurring at the corner formed by the cleavage surface and the front and back surfaces. it can. As a result, the determination of the crystal orientation of the semiconductor wafer and the alignment can be performed with high accuracy.
[0014]
In addition, after the chamfer is made on the front side corner and the back side corner, which is the portion where the cleavage plane and the front and back intersect, the front and back are finally polished, but the final polishing requires less processing than lapping, Further, since the grinding resistance is small, occurrence of chipping can be suppressed.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0016]
[First Embodiment]
The first embodiment of the method for processing a semiconductor wafer according to the present invention will be described with reference to the flowchart of FIG.
[0017]
First, in step S1, a GaAs single crystal is sliced to form a
[0018]
Next, in step S2, the
[0019]
Next, in step S3, chamfering is performed by using a chamfering mill to round the front side corner and the back side corner of the outer peripheral portion of the
[0020]
Next, in step S4, the
[0021]
Next, in step S5, the
[0022]
Next, in step S6, the
[0023]
Finally, in step S7, the
[0024]
After the wax removal cleaning, the cleaved
[0025]
As described above, according to the first embodiment of the present invention, the front side corner portion where the
[0026]
Further, since the chamfering depth is set to the lapping depth of the front and
[0027]
In the first embodiment described above, the example in which the chamfered
[0028]
[Second embodiment]
A second embodiment of the method for processing a semiconductor wafer according to the present invention will be described with reference to the flowchart of FIG.
[0029]
First, in step S8, a GaAs single crystal is sliced to form a
[0030]
Next, in step S9, the
[0031]
Next, in step S10, the
[0032]
Next, in step S11, the
[0033]
Next, in step S12, using a chamfering mill, rounding chamfering is performed on the front side corner and the back side corner of the outer peripheral portion of the
[0034]
Next, in step S13, the
[0035]
Finally, in step S14, the
[0036]
As described above, according to the second embodiment of the present invention, since the
[0037]
Further, after the chamfering is performed on the front side corners and the back side corners, which are portions where the
[0038]
In the above-described second embodiment, an example has been described in which the chamfered
[0039]
Further, in the first and second embodiments described above, the example in which the chamfered
[0040]
【The invention's effect】
As described above, according to the present invention, chamfering is performed on the front side corner and the back side corner, which are portions where the cleavage plane formed on the outer periphery of the semiconductor wafer and the front and back surfaces of the semiconductor wafer intersect. Therefore, when lapping the front and back surfaces of the semiconductor wafer, it is possible to suppress the occurrence of chipping at the intersection of the cleavage plane and the front and back surfaces. As a result, the determination of the crystal orientation of the semiconductor wafer and the alignment can be performed with high accuracy. Also, since the chamfering depth is taken to be the lapping depth of the front and back surfaces or the final polishing depth, it is possible to prevent the occurrence of chipping at a portion where the cleavage surface and the front and back surfaces intersect because the chamfer is too small. it can. On the other hand, it is possible to prevent the chamfering from being too large and the flatness of the cleavage plane from being out of order, thereby lowering the accuracy of alignment of the semiconductor wafer.
[Brief description of the drawings]
FIG. 1 is a flowchart showing a first embodiment of a method for processing a semiconductor wafer according to the present invention.
FIGS. 2A and 2B are explanatory views showing a semiconductor wafer after slicing a GaAs single crystal, and FIGS. 2A and 2B are a top view and a side view of the semiconductor wafer, respectively.
3A and 3B are explanatory views showing a state after cleavage of the semiconductor wafer of FIG. 2, and FIGS. 3A and 3B are a top view and a side view of the semiconductor wafer, respectively.
FIGS. 4A and 4B are explanatory views showing a state after chamfering of the semiconductor wafer of FIG. 3, and FIGS. 4A and 4B are a top view and a side view of the semiconductor wafer, respectively.
FIG. 5 is a flowchart showing a second embodiment of the method for processing a semiconductor wafer according to the present invention.
FIGS. 6A and 6B are explanatory views showing a semiconductor wafer after slicing a GaAs single crystal, and FIGS. 6A and 6B are a top view and a side view of the semiconductor wafer, respectively.
7A and 7B are explanatory views showing a state after lapping and cleavage of the semiconductor wafer of FIG. 6, and FIGS. 7A and 7B are a top view and a side view of the semiconductor wafer, respectively.
8 is an explanatory view showing a state after chamfering of the semiconductor wafer of FIG. 7, and (a) and (b) are a top view and a side view of the semiconductor wafer, respectively.
[Explanation of symbols]
1,3
Claims (3)
前記半導体ウェハの外周に形成された前記劈開面と前記半導体ウェハの表裏面とが交差する部分である表面側角部と裏面側角部とのうち少なくとも一方を、前記半導体ウェハの表面又は裏面のラッピング深さまで面取りすることを特徴とする半導体ウェハの加工方法。Forming a cleavage plane on the outer periphery of the semiconductor wafer, chamfering at least one of a front side and a back side of the cleavage plane of the semiconductor wafer, and at least one of a front side and a back side of the chamfered semiconductor wafer; A method of processing a semiconductor wafer that wraps a semiconductor wafer,
At least one of a front side corner and a back side corner, which is a portion where the cleavage plane formed on the outer periphery of the semiconductor wafer and the front and back surfaces of the semiconductor wafer intersect, the front surface or the back surface of the semiconductor wafer. A method for processing a semiconductor wafer, comprising chamfering to a lapping depth.
前記半導体ウェハの外周に形成された前記劈開面と前記半導体ウェハの表裏面とが交差する部分である表面側角部と裏面側角部とのうち少なくとも一方を、前記半導体ウェハの表面又は裏面の最終研磨深さまで面取りすることを特徴とする半導体ウェハの加工方法。Forming a cleavage plane on the outer periphery of the semiconductor wafer, chamfering at least one of a front side and a back side of the cleavage plane of the semiconductor wafer, and at least one of a front side and a back side of the chamfered semiconductor wafer; A method of processing a semiconductor wafer, which is subjected to lapping and further subjected to final polishing,
At least one of a front side corner and a back side corner, which is a portion where the cleavage plane formed on the outer periphery of the semiconductor wafer and the front and back surfaces of the semiconductor wafer intersect, the front surface or the back surface of the semiconductor wafer. A method for processing a semiconductor wafer, comprising chamfering to a final polishing depth.
前記面取りは、前記半導体ウェハの表面又は裏面の最終研磨深さまで行うことを特徴とする半導体ウェハの加工方法。At least one of the front surface and the back surface of the semiconductor wafer is wrapped, and a cleavage surface is formed on the outer periphery of the wrapped semiconductor wafer, and the front surface side is a portion where the cleavage surface intersects the front and back surfaces of the semiconductor wafer. A method of processing a semiconductor wafer, comprising chamfering the wrapped side of the corner and the back side corner, and further performing final polishing on the wrapped surface of the semiconductor wafer,
The method for processing a semiconductor wafer, wherein the chamfering is performed to a final polishing depth of a front surface or a back surface of the semiconductor wafer.
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2002
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---|---|---|---|---|
WO2017122580A1 (en) * | 2016-01-14 | 2017-07-20 | 株式会社荏原製作所 | Polishing device and polishing method |
JP2017124471A (en) * | 2016-01-14 | 2017-07-20 | 株式会社荏原製作所 | Polishing apparatus and polishing method |
EP3266565A4 (en) * | 2016-01-14 | 2018-12-19 | Ebara Corporation | Polishing device and polishing method |
US10632587B2 (en) | 2016-01-14 | 2020-04-28 | Ebara Corporation | Polishing apparatus and polishing method |
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