JP2004198135A

JP2004198135A - レーダ信号処理装置及びレーダ信号処理方法

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Publication number: JP2004198135A
Application number: JP2002364062A
Authority: JP
Inventors: Shinichi Hibino; 伸一日比野; Masaaki Kuno; 正昭久野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-12-16
Filing date: 2002-12-16
Publication date: 2004-07-15
Anticipated expiration: 2022-12-16
Also published as: JP3713015B2

Abstract

【課題】装置のコンパクト化と、信号処理のリアルタイム性の向上を図ったレーダ信号処理装置及びレーダ信号処理方法を提供する。
【解決手段】受信信号の演算処理を行う複数の演算用プロセッサ４１〜４３と、演算用プロセッサの演算処理時間よりも短い周期で受信信号が入力され、各受信信号を演算用プロセッサに割り当てる入力制御器２と、各演算用プロセッサの演算結果が入力される出力制御器６を備え、演算用プロセッサが、演算結果の出力に伴って演算処理の終了データを出力制御器に出力し、出力制御器が終了データに基づいて各演算用プロセッサの演算処理の終了を検出し、入力制御器は、出力制御器の検出結果に基づいて受信信号を演算用プロセッサに割り当てるように構成される。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、レーダ信号処理装置及びレーダ信号処理方法に係り、より詳しくは、レーダ信号から形成された複数のデジタルビームからなる受信信号について演算処理を行うレーダ信号処理装置の改良に関する。
【０００２】
【従来の技術】
従来のレーダ信号処理装置としては、例えば、特許文献１に記載のものがある。この特許文献１に記載のレーダ信号処理装置は、次のように構成される。第１の伝送路スイッチは複数の受信信号を入力し、各周期ごとに演算ブロックに振り分け、演算ブロックは振り分けられた複数の受信信号の信号処理を実行し、第２の伝送路スイッチは信号処理された複数の受信信号を各受信信号ごとに出力する。演算ブロックの処理負荷状況監視プロセッサは、演算用プロセッサの負荷状況を監視し、負荷状況に応じて伝送路スイッチ、入力制御器、出力制御器を制御する。
【０００３】
【特許文献１】
特開２００２−１５６４４３号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した様な従来のレーダ信号処理装置では、演算ブロック内に演算用プロセッサの処理負荷の監視用プロセッサが設けられており、演算ブロックごとに監視用プロセッサと、監視用プロセッサ及び各演算用プロセッサの間でデータ伝送するための信号線が必要であった。このため、演算ブロックを増やすと、監視用プロセッサ及び信号線も増え、ハードウェアがより一層大規模化するという問題があった。
【０００５】
また、演算ブロックが受け持つ受信信号の処理負荷がビームごとに異なる場合、あるいは、レーダモードによって処理負荷が変動する場合に、演算用プロセッサ間もしくは演算ブロック間で処理速度に差が生じ、装置全体としての処理速度が遅くなる場合があった。このため、信号処理のリアルタイム性を最大限に確保することが困難であるという問題もあった。
【０００６】
本発明は、上記事情に鑑みてなされたものであり、装置のコンパクト化と、信号処理のリアルタイム性の向上を図ったレーダ信号処理装置及びレーダ信号処理方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
本発明によるレーダ信号処理装置は、受信信号の演算処理を行う複数のプロセッサと、プロセッサの演算処理時間よりも短い周期で受信信号が入力され、各受信信号をプロセッサに割り当てる入力制御器と、各プロセッサの演算結果が入力される出力制御器を備え、プロセッサが、演算結果の出力に伴って演算処理の終了データを出力制御器に出力し、出力制御器が終了データに基づいて各プロセッサの演算処理の終了を検出し、入力制御器は、出力制御器の検出結果に基づいて受信信号をプロセッサに割り当てるように構成される。
【０００８】
この様な構成によれば、プロセッサが出力する終了データに基づいて受信信号の割り当てを行うことができる。
【０００９】
本発明によるレーダ信号処理装置は、受信信号の演算処理を複数のプロセッサにより行う演算処理ステップと、プロセッサの演算処理時間よりも短い周期で入力された受信信号をプロセッサに割り当てる入力制御ステップと、各プロセッサの演算結果を出力する出力制御ステップからなり、演算処理ステップにおいて、演算結果の出力に伴って演算処理の終了データの出力を行い、出力制御ステップにおいて、終了データに基づいて各プロセッサの演算処理の終了の検出を行い、入力制御ステップにおいて、出力制御ステップにおける検出結果に基づいて受信信号をプロセッサに割り当てるように構成される。
【００１０】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１によるレーダ信号処理装置の一構成例を示したブロック図である。本実施の形態のレーダ信号処理装置１００は、受信信号について演算処理し、例えば、受信信号から不要な反射波であるクラッタを抑圧して目標の検出等を行っている。受信信号は、複数のデジタルビームからなり、一定周期ごとに入力されるレーダ信号から形成される。
【００１１】
レーダ信号処理装置１００は、受信信号をビームごとに伝送する入力伝送路１ａ，１ｂと、受信信号について演算処理を行う演算ブロック８と、処理結果をビームごとに伝送する出力伝送路７ａ，７ｂからなる。演算ブロック８は、入力制御器２と、入力用バス３ａ，３ｂと、複数の演算用プロセッサ４１〜４３と、出力用バス５ａ，５ｂと、出力制御器６により構成される。
【００１２】
入力制御器２は、演算用プロセッサ４１〜４３の演算処理時間よりも短い周期で入力される受信信号を、各演算用プロセッサ４１〜４３に割り当てる入力切替手段である。入力制御器２は、各演算用プロセッサ４１〜４３と入力用バス３ａ，３ｂを介して接続され、ビームごとの入力用バス３ａ，３ｂは、各演算用プロセッサ４１〜４３に共通のバスである。受信信号は、入力伝送路１ａ，１ｂを介してビームごとに入力され、ビームごとに出力される。各演算用プロセッサ４１〜４３に対する受信信号の割り当ては、出力制御器６からの検出結果に基づいて行われる。
【００１３】
演算用プロセッサ４１〜４３は、識別用ＩＤ付与部９を備え、受信信号の演算処理を行うとともに、受信信号データにプロセッサ識別用ＩＤの付与を行っている。このプロセッサ識別用ＩＤは、演算処理の終了データとして出力される演算用プロセッサ４１〜４３の識別データである。
【００１４】
受信信号は、入力用バス３ａ，３ｂを介してビームごとに演算用プロセッサ４１〜４３に入力され、演算処理された後、出力用バス５ａ，５ｂを介してビームごとに出力される。演算用プロセッサ４１〜４３による演算結果の出力に伴って、識別用ＩＤ付与部９のメモリ上に予め記憶されたプロセッサ識別用ＩＤデータが、受信信号データに付加される。そして、演算結果データとともに出力用バス５ａ，５ｂを介して出力される。ここで、プロセッサ識別用ＩＤは、演算処理のはじめに付加される。
【００１５】
出力制御器６は、ＩＤ識別部１０及び出力伝送路選択部１１を備え、演算結果データの入力の切り替えを行うとともに、プロセッサ識別用ＩＤに基づいて各演算用プロセッサ４１〜４３の演算処理終了の検出を行っている。出力制御器６は、各演算用プロセッサ４１〜４３と出力用バス５ａ，５ｂを介して接続されており、ビームごとの出力用バス５ａ，５ｂは、各演算用プロセッサ４１〜４３に共通のバスである。各演算用プロセッサ４１〜４３からの演算結果データは、出力用バス５ａ，５ｂを介してビームごとに入力され、出力伝送路７ａ，７ｂを介してビームごとに処理結果データとして出力される。
【００１６】
ＩＤ識別部１０は、演算結果データに含まれるプロセッサ識別用ＩＤデータに基づいて、演算処理を行った演算用プロセッサ４１〜４３を識別する。そして、この識別結果に基づいて、演算処理の終了した演算用プロセッサ４１〜４３を検出する。検出結果は、出力伝送路選択部１１及び入力制御器２へ出力される。
【００１７】
この様にして、出力制御器６によって演算用プロセッサ４１〜４３ごとの処理負荷状況及び処理実行状況等の動作状況が監視される。従って、入力制御器２では、出力制御器６による検出結果に基づいて、演算処理の終了した演算用プロセッサ４１〜４３に受信信号を振り分けることができる。
【００１８】
出力伝送路選択部１１は、ＩＤ識別部１０による検出結果に基づいて、各演算用プロセッサ４１〜４３からの演算結果データの入力の切り替えを行うとともに、出力伝送路７ａ，７ｂの選択を行っている。
【００１９】
図２のステップＳ１０１〜Ｓ１０５は、図１のレーダ信号処理装置における受信信号の処理手順の一例を示したフローチャートである。受信信号が入力伝送路１ａ，１ｂを介して入力されると、入力制御器２は、出力制御器６による各演算用プロセッサ４１〜４３の演算処理終了の検出結果に基づいて、入力された受信信号を演算用プロセッサ４１〜４３に割り当てる制御を行う（ステップＳ１０１）。
【００２０】
受信信号が入力用バス３ａ，３ｂを介して出力されると、演算用プロセッサ４１〜４３は、受信信号データにプロセッサ識別用ＩＤデータを付与し（ステップＳ１０２）、演算処理する（ステップＳ１０３）。演算処理が終了すると、演算用プロセッサ４１〜４３は、プロセッサ識別用ＩＤデータを演算結果データとともに出力用バス５ａ，５ｂを介して出力する。
【００２１】
演算結果データが出力されると、出力制御器６のＩＤ識別部１０において、演算結果データに含まれるプロセッサ識別用ＩＤデータに基づいて、各演算用プロセッサ４１〜４３の演算処理の終了が検出される（ステップＳ１０４）。検出結果は、出力伝送路選択部１１及び入力制御器２に出力される。
【００２２】
出力伝送路選択部１１は、検出結果に基づいて演算結果データの入力の切り替えを行い、処理結果データの出力を行う出力伝送路７ａ，７ｂを選択する（ステップＳ１０５）。
【００２３】
図３は、図１のレーダ信号処理装置における信号処理の動作の一例を示した説明図である。各ビームごとの受信信号をそれぞれ＜受信信号１＞、＜受信信号２＞とし、演算用プロセッサ４１〜４３に＜受信信号１＞、＜受信信号２＞が入力される入力周期が同一であり、この入力周期を１単位とする。
【００２４】
演算ブロック８における各受信信号の処理負荷は、ビームごとに異なる場合がある。ここでは、演算用プロセッサ４１〜４３において演算処理される処理周期が、ビームごとに異なり、＜受信信号１＞については１単位であり、＜受信信号２＞については２単位である場合について説明する。
【００２５】
入力伝送路１ａ，１ｂを介して＜受信信号１＞及び＜受信信号２＞が入力されると、入力制御器２は、＜受信信号１＞を演算用プロセッサ４１に割り当て、＜受信信号２＞を演算用プロセッサ４２に割り当てて出力する。このとき、演算用プロセッサ４１においては、受信信号の入力周期が処理周期に等しいので、処理周期内に演算処理が終了し、出力制御器６により終了が検出される。このため、＜受信信号１＞は、入力制御器２によって入力周期ごとに演算用プロセッサ４１に割り当てられ、演算用プロセッサ４１によって順次に演算処理される。
【００２６】
一方、演算用プロセッサ４２においては、受信信号の入力周期が処理周期よりも短いので、処理周期内に演算処理が終了しない。このため、例えば、＜周期１＞で入力された＜受信信号２＞を演算処理する演算用プロセッサ４２は、次の＜周期２＞において入力される＜受信信号２＞を演算処理することができない。このとき、出力制御器６において演算処理が未終了と判別されるため、入力制御器２は、出力制御器６による検出結果に基づいて、＜周期２＞の＜受信信号２＞を演算用プロセッサ４３に割り振る。
【００２７】
同様にして、＜周期３＞において入力された＜受信信号２＞を演算処理する演算用プロセッサ４２は、＜周期４＞において入力される＜受信信号２＞を演算処理できないので、この＜受信信号２＞は入力制御器２によって演算用プロセッサ４３に割り振られる。
【００２８】
本実施の形態によれば、演算用プロセッサ４１〜４３が出力するプロセッサ識別用ＩＤに基づいて、出力制御器６が各演算用プロセッサ４１〜４３の動作状況の監視を行っている。このため、新たに監視用のプロセッサを設ける必要がなく、しかも、プロセッサ識別用ＩＤが演算結果データの出力用バス５ａ，５ｂを介して出力されるので、監視用のプロセッサと各演算用プロセッサ４１〜４３を接続する信号線も不要である。従って、装置のコンパクト化を図ることができる。
【００２９】
また、出力制御器６の検出結果に基づいて、受信信号が各演算用プロセッサ４１〜４３に割り当てられるので、演算ブロック８が受け持つ受信信号の処理負荷がビームごとに異なる場合、及び、レーダモードによって処理負荷が変動する場合においても、演算用プロセッサ４１〜４３を効果的に動作させることができる。このため、演算処理における遅延が抑制され、信号処理のリアルタイム性を最大限に確保することができる。
【００３０】
実施の形態２．
図４は、本発明の実施の形態２によるレーダ信号処理装置の構成例を示したブロック図である。本実施の形態のレーダ信号処理装置２００は、複数のデジタルビームからなる受信信号について、複数の演算ブロックごとに演算処理を行っている。
【００３１】
レーダ信号処理装置２００は、受信信号をビームごとに伝送する入力伝送路１ａ，１ｂと、演算ブロック８１，８２の演算処理時間よりも短い周期で入力される受信信号を、各演算ブロック８１，８２に割り当てる入力伝送路スイッチ１２と、受信信号について演算処理を行う２以上の演算ブロック８１，８２と、処理結果の出力を行う出力伝送路スイッチ１３と、処理結果をビームごとに伝送する出力伝送路７ａ，７ｂからなる。
【００３２】
入力伝送路スイッチ１２は、各演算ブロック８１，８２と伝送路１ｃ〜１ｆを介してビームごとに接続されている。受信信号は、入力伝送路１ａ，１ｂを介してビームごとに入力され、ビームごとに出力される。また、入力伝送路スイッチ１２は、各演算ブロック８１，８２における出力制御器６の検出結果に基づいて、受信信号の割り当てを行っている。
【００３３】
演算ブロック８１，８２は、入力制御器２と、入力用バス３ａ，３ｂと、複数の演算用プロセッサ４１〜４３と、出力用バス５ａ，５ｂと、出力制御器６により構成される。
【００３４】
入力制御器２は、演算用プロセッサ４１〜４３の演算処理時間よりも短い周期で入力される受信信号を、各演算用プロセッサ４１〜４３に割り当てる。入力制御器２は、演算ブロック内の各演算用プロセッサ４１〜４３と入力用バス３ａ，３ｂを介して接続され、ビームごとの入力用バス３ａ，３ｂは、各演算用プロセッサ４１〜４３に共通のバスである。受信信号は、伝送路１ｃ及び１d、もしくは、１ｅ及び１ｆを介してビームごとに入力され、ビームごとに出力される。各演算用プロセッサ４１〜４３に対する受信信号の割り当ては、出力制御器６からの検出結果に基づいて行われる。
【００３５】
演算用プロセッサ４１〜４３は、識別用ＩＤ付与部９を備え、受信信号の演算処理を行うとともに、受信信号データにプロセッサ識別用ＩＤの付与を行っている。このプロセッサ識別用ＩＤは、演算処理の終了データとして出力される演算用プロセッサ４１〜４３の識別データである。
【００３６】
受信信号は、入力用バス３ａ，３ｂを介してビームごとに演算用プロセッサ４１〜４３に入力され、演算処理された後、出力用バス５ａ，５ｂを介してビームごとに出力される。演算用プロセッサ４１〜４３による演算結果の出力に伴って、識別用ＩＤ付与部９のメモリ上に予め記憶されたプロセッサ識別用ＩＤデータが、受信信号データに付加される。そして、演算結果データとともに出力用バス５ａ，５ｂを介して出力される。ここで、プロセッサ識別用ＩＤは、演算処理のはじめに付加される。
【００３７】
出力制御器６は、ＩＤ識別部１０及び出力伝送路選択部１１を備え、演算結果データの入力の切り替えを行うとともに、プロセッサ識別用ＩＤに基づいて各演算用プロセッサ４１〜４３の演算処理終了の検出を行っている。出力制御器６は、演算ブロック内の各演算用プロセッサ４１〜４３と出力用バス５ａ，５ｂを介して接続されており、ビームごとの出力用バス５ａ，５ｂは、各演算用プロセッサ４１〜４３に共通のバスである。各演算用プロセッサ４１〜４３からの演算結果データは、出力用バス５ａ，５ｂを介してビームごとに入力され、伝送路７ｃ及び７ｄ、もしくは、７ｅ及び７ｆを介してビームごとに処理結果データとして出力される。
【００３８】
ＩＤ識別部１０は、演算結果データに含まれるプロセッサ識別用ＩＤデータに基づいて、演算処理を行った演算用プロセッサ４１〜４３を識別する。そして、この識別結果に基づいて、演算処理の終了した演算用プロセッサ４１〜４３を検出する。検出結果は、出力伝送路選択部１１、入力制御器２、入力伝送路スイッチ１２及び出力伝送路スイッチ１３へ出力される。
【００３９】
出力制御器６によって演算用プロセッサ４１〜４３ごとの処理負荷状況及び処理実行状況等の動作状況が監視される。従って、入力制御器２では、出力制御器６による検出結果に基づいて、演算処理の終了した演算用プロセッサ４１〜４３に受信信号を振り分けることができる。
【００４０】
出力伝送路選択部１１は、ＩＤ識別部１０による検出結果に基づいて、各演算用プロセッサ４１〜４３からの演算結果データの入力の切り替えを行うとともに、伝送路７ｃ及び７ｄ、もしくは、７ｅ及び７ｆの選択を行っている。
【００４１】
出力伝送路スイッチ１３は、各演算ブロック８１，８２と伝送路７ｃ〜７ｆを介してビームごとに接続されている。処理結果データは、伝送路７ｃ〜７ｆを介してビームごとに入力され、出力伝送路７ａ，７ｂを介してビームごとに出力される。また、出力伝送路スイッチ１３は、各演算ブロック８１，８２における出力制御器６の検出結果に基づいて、処理結果データの入力の切り替えを行っている。
【００４２】
図５は、図４のレーダ信号処理装置における信号処理の動作の一例を示した説明図である。各ビームごとの受信信号をそれぞれ＜受信信号１＞、＜受信信号２＞とし、演算ブロック８１，８２に＜受信信号１＞、＜受信信号２＞が入力される入力周期が同一であり、この入力周期を１単位とする。
【００４３】
演算ブロック８１，８２における各受信信号の処理負荷は、ビームごとに異なる場合がある。ここでは、演算ブロック８１，８２において演算処理される処理周期が、ビームごとに異なり、＜受信信号１＞については２単位であり、＜受信信号２＞については４単位である場合について説明する。
【００４４】
入力伝送路１ａ，１ｂを介して＜受信信号１＞及び＜受信信号２＞が入力されると、入力伝送路スイッチ１２は、＜受信信号１＞を演算ブロック８１に割り当て、＜受信信号２＞を演算ブロック８２に割り当てて出力する。このとき、演算ブロック８１においては、入力制御器２が出力制御器６の検出結果に基づいて、入力周期ごとに入力される受信信号を演算用プロセッサ４１及び４２に順次に割り振る。このため、＜受信信号１＞は、演算用プロセッサ４１及び４２によって順次に演算処理される。
【００４５】
一方、＜受信信号２＞の処理周期は４単位であるため、１単位の入力周期で入力される受信信号は３つの演算用プロセッサ４１〜４３では演算処理することができない。例えば、演算ブロック８２において、入力制御器２によって＜周期１＞で入力された＜受信信号２＞は演算用プロセッサ４１に割り当てられ、次の＜周期２＞で入力された＜受信信号２＞は演算用プロセッサ４２に割り当てられ、＜周期３＞で入力された＜受信信号２＞は演算用プロセッサ４３に割り当てられるが、＜周期４＞で入力される＜受信信号２＞は、演算処理が終了していないので演算用プロセッサ４１に割り当てることができない。
【００４６】
そこで、入力伝送路スイッチ１２は、出力制御器６による検出結果に基づいて、＜周期４＞の＜受信信号２＞を割り当て可能な演算用プロセッサ４３を有する演算ブロック８１に割り振る制御を行っている。＜周期４＞の＜受信信号２＞は、結局、演算ブロック８１において入力制御器２により演算用プロセッサ４３に割り振られ演算処理される。
【００４７】
本実施の形態によれば、演算用プロセッサ４１〜４３が出力するプロセッサ識別用ＩＤに基づいて、出力制御器６が演算ブロック内の各演算用プロセッサ４１〜４３の動作状況の監視を行っている。このため、新たに監視用のプロセッサを演算ブロックごとに設ける必要がなく、しかも、プロセッサ識別用ＩＤが演算結果データの出力用バス５ａ，５ｂを介して出力されるので、監視用のプロセッサと各演算用プロセッサ４１〜４３を接続する信号線も不要である。従って、装置のコンパクト化を図ることができる。
【００４８】
また、出力制御器６の検出結果に基づいて、受信信号が各演算ブロック８１，８２に割り当てられるので、演算ブロック８１，８２における受信信号の処理負荷がビームごとに異なる場合、及び、レーダモードによって処理負荷が変動する場合においても、各演算ブロック８１，８２の演算用プロセッサ４１〜４３を効果的に動作させることができ、信号処理のリアルタイム性を最大限に確保することができる。
【００４９】
実施の形態３．
図６は、本発明の実施の形態３によるレーダ信号処理装置の構成例を示したブロック図である。本実施の形態のレーダ信号処理装置３００は、図１のレーダ信号処理装置１００（実施の形態１）と比較すれば、受信信号について演算処理時間を短くする縮退処理を行う縮退処理器１４を備えている点で異なる。
【００５０】
縮退処理器１４は、入力伝送路１ａ，１ｂを介してビームごとに入力される受信信号に対して、演算用プロセッサ４１〜４３における演算処理時間を短縮する縮退処理を必要に応じて行っている。この縮退処理は、受信信号データを時系列的に区分し、１区分おきに信号データを削除することにより行われ、出力制御器６の検出結果に基づいてビームごとに行われる。処理後の受信信号は、ビームごとに入力制御器２へ出力される。
【００５１】
各演算用プロセッサ４１〜４３が演算処理中であって、受信信号を演算用プロセッサ４１〜４３に新たに割り振ることができない場合に縮退処理が行われる。この縮退処理によって、演算処理における処理負荷量が半減され、演算処理時間が短縮される。従って、演算処理における所定の処理精度を維持しつつ信号処理における遅延を抑制することができる。
【００５２】
図７は、図６のレーダ信号処理装置における信号処理の動作の一例を示した説明図である。各ビームごとの受信信号をそれぞれ＜受信信号１＞、＜受信信号２＞とし、演算用プロセッサ４１〜４３に＜受信信号１＞、＜受信信号２＞が入力される入力周期が同一であり、この入力周期を１単位とする。
【００５３】
ここでは、演算用プロセッサ４１〜４３において演算処理される処理周期が、ビームごとに異なり、＜受信信号１＞については１単位であり、＜受信信号２＞については４単位である場合について説明する。
【００５４】
＜受信信号１＞及び＜受信信号２＞の処理周期の和が５単位であるので、３つの演算用プロセッサ４１〜４３では演算処理することができない。そこで、出力制御器６の検出結果に基づいて、縮退処理器１４は、＜受信信号２＞を縮退処理して出力する。この縮退処理により＜受信信号２＞の処理周期は２単位となり、演算処理可能となる。
【００５５】
このとき、入力制御器２は、＜受信信号１＞を演算用プロセッサ４１に割り当て、＜受信信号２＞を演算用プロセッサ４２及び４３に割り当てて出力し、各受信信号は演算用プロセッサ４１〜４３によって順次に演算処理される。
【００５６】
本実施の形態によれば、出力制御器６の検出結果に基づいて、受信信号が縮退処理されるので、演算ブロック８における受信信号の処理負荷がビームごとに異なる場合、及び、レーダモードによって処理負荷が変動する場合においても、演算用プロセッサ４１〜４３をより一層効果的に動作させることができ、信号処理のリアルタイム性を最大限に確保することができる。
【００５７】
実施の形態４．
図８は、本発明の実施の形態４によるレーダ信号処理装置の構成例を示したブロック図である。本実施の形態のレーダ信号処理装置４００は、図４のレーダ信号処理装置２００（実施の形態２）と比較すれば、受信信号について演算処理時間を短くする縮退処理を行う２以上の縮退処理器１４を演算ブロック８１，８２ごとに備えている点で異なる。
【００５８】
縮退処理器１４は、入力伝送路スイッチ１２から伝送路１ｃ及び１ｄ、もしくは、１ｅ及び１ｆを介してビームごとに入力される受信信号に対して、演算用プロセッサ４１〜４３における演算処理時間を短縮する縮退処理を必要に応じて行っている。この縮退処理は、受信信号データを時系列的に区分し、１区分おきに信号データを削除することにより行われ、出力制御器６の検出結果に基づいてビームごとに行われる。処理後の受信信号は、ビームごとに演算ブロック内の入力制御器２へ出力される。
【００５９】
図９は、図８のレーダ信号処理装置における信号処理の動作の一例を示した説明図である。各ビームごとの受信信号をそれぞれ＜受信信号１＞、＜受信信号２＞とし、演算ブロック８１，８２に＜受信信号１＞、＜受信信号２＞が入力される入力周期が同一であり、この入力周期を１単位とする。
【００６０】
ここでは、演算ブロック８１，８２において演算処理される処理周期が、ビームごとに異なり、＜受信信号１＞については２単位であり、＜受信信号２＞については８単位である場合について説明する。
【００６１】
＜受信信号１＞及び＜受信信号２＞の処理周期の和が１０単位であるので、６つの演算用プロセッサ４１〜４３では演算処理することができない。そこで、出力制御器６の検出結果に基づいて、入力伝送路スイッチ１２は、＜受信信号２＞の一部を、割り当て可能な演算用プロセッサ４３を有する演算ブロック８１に割り振り、各演算ブロック８１，８２の縮退処理器１４は、それぞれ＜受信信号２＞を縮退処理して出力する。この縮退処理により＜受信信号２＞の処理周期は４単位となり、演算処理可能となる。
【００６２】
従って、＜周期４＞で入力される＜受信信号２＞は入力伝送路スイッチ１２によって演算ブロック８１に割り振られ、演算用プロセッサ４３にて演算処理される。
【００６３】
本実施の形態によれば、出力制御器６の検出結果に基づいて、受信信号が縮退処理されるので、演算ブロック８１，８２における受信信号の処理負荷がビームごとに異なる場合、及び、レーダモードによって処理負荷が変動する場合においても、各演算ブロック８１，８２の演算用プロセッサ４１〜４３をより一層効果的に動作させることができ、信号処理のリアルタイム性を最大限に確保することができる。
【００６４】
実施の形態５．
図１０は、本発明の実施の形態５によるレーダ信号処理装置の構成例を示したブロック図である。本実施の形態のレーダ信号処理装置５００は、図１のレーダ信号処理装置１００（実施の形態１）と比較すれば、演算用プロセッサ４１〜４３が識別用ＩＤ付与部９に代えて終了信号生成部１５を備え、出力制御器６がＩＤ識別部１０に代えてプロセッサ識別部１６を備えている点で異なる。
【００６５】
終了信号生成部１５は、演算用プロセッサ４１〜４３における演算処理の終了データとして終了信号を生成し、演算用プロセッサ４１〜４３による演算結果の出力に伴って、伝送路１７を介して出力制御器６へ出力する。
【００６６】
プロセッサ識別部１６は、終了信号に基づいて各演算用プロセッサ４１〜４３４の演算処理の終了を検出する。検出結果は入力制御器２及び出力伝送路選択部１へ出力される。
【００６７】
本実施の形態によっても、装置のコンパクト化を図ることができるとともに、演算用プロセッサ４１〜４３を効果的に動作させることができる。
【００６８】
実施の形態６．
図１１は、本発明の実施の形態６によるレーダ信号処理装置の構成例を示したブロック図である。本実施の形態のレーダ信号処理装置６００は、図４のレーダ信号処理装置２００（実施の形態２）と比較すれば、各演算ブロック８１，８２の演算用プロセッサ４１〜４３が識別用ＩＤ付与部９に代えて終了信号生成部１５を備え、出力制御器６がＩＤ識別部１０に代えてプロセッサ識別部１６を備えている点で異なる。
【００６９】
終了信号生成部１５は、演算用プロセッサ４１〜４３における演算処理の終了データとして終了信号を生成し、演算用プロセッサ４１〜４３による演算結果の出力に伴って、伝送路１７を介して出力制御器６へ出力する。
【００７０】
プロセッサ識別部１６は、終了信号に基づいて各演算用プロセッサ４１〜４３４の演算処理の終了を検出する。検出結果は、入力伝送路スイッチ１２、入力制御器２、出力伝送路選択部１及び出力伝送路スイッチ１３へ出力される。
【００７１】
本実施の形態によっても、装置のコンパクト化を図ることができるとともに、各演算ブロック８１，８２の演算用プロセッサ４１〜４３を効果的に動作させることができる。
【００７２】
実施の形態７．
図１２は、本発明の実施の形態７によるレーダ信号処理装置の構成例を示したブロック図である。本実施の形態のレーダ信号処理装置７００は、図６のレーダ信号処理装置３００（実施の形態３）と比較すれば、演算用プロセッサ４１〜４３が識別用ＩＤ付与部９に代えて終了信号生成部１５を備え、出力制御器６がＩＤ識別部１０に代えてプロセッサ識別部１６を備えている点で異なる。
【００７３】
終了信号生成部１５は、演算用プロセッサ４１〜４３における演算処理の終了データとして終了信号を生成し、演算用プロセッサ４１〜４３による演算結果の出力に伴って、伝送路１７を介して出力制御器６へ出力する。
【００７４】
プロセッサ識別部１６は、終了信号に基づいて各演算用プロセッサ４１〜４３４の演算処理の終了を検出する。検出結果は、縮退処理器１４、入力制御器２及び出力伝送路選択部１１へ出力される。
【００７５】
本実施の形態によっても、装置のコンパクト化を図ることができるとともに、各演算用プロセッサ４１〜４３を効果的に動作させることができる。
【００７６】
実施の形態８．
図１３は、本発明の実施の形態８によるレーダ信号処理装置の構成例を示したブロック図である。本実施の形態のレーダ信号処理装置８００は、図８のレーダ信号処理装置４００（実施の形態４）と比較すれば、各演算ブロック８１，８２の演算用プロセッサ４１〜４３が識別用ＩＤ付与部９に代えて終了信号生成部１５を備え、出力制御器６がＩＤ識別部１０に代えてプロセッサ識別部１６を備えている点で異なる。
【００７７】
終了信号生成部１５は、演算用プロセッサ４１〜４３における演算処理の終了データとして終了信号を生成し、演算用プロセッサ４１〜４３による演算結果の出力に伴って、伝送路１７を介して出力制御器６へ出力する。
【００７８】
プロセッサ識別部１６は、終了信号に基づいて各演算用プロセッサ４１〜４３４の演算処理の終了を検出する。検出結果は、入力伝送路スイッチ１２、入力制御器２、縮退処理器１４、出力伝送路選択部１及び出力伝送路スイッチ１３へ出力される。
【００７９】
本実施の形態によっても、装置のコンパクト化を図ることができるとともに、各演算ブロック８１，８２の演算用プロセッサ４１〜４３を効果的に動作させることができる。
【００８０】
実施の形態９．
図１４は、本発明の実施の形態９によるレーダ信号処理装置の構成例を示したブロック図である。本実施の形態のレーダ信号処理装置９００は、図１のレーダ信号処理装置１００（実施の形態１）と比較すれば、各演算用プロセッサ４１〜４３に対応して設けられた複数の入力ゲート回路１８を備えている点で異なる。
【００８１】
入力制御器２は、受信信号を増幅複製して各入力ゲート回路１８へ出力する。出力制御器６は、検出結果に基づく制御信号を各入力ゲート回路１８へ出力する。入力ゲート回路１８は、入力用バス３ａ，３ｂを介してビームごとに入力される受信信号を演算用プロセッサ４１〜４３に入力する。この受信信号の入力は、出力制御器６からの制御信号に基づいて行われ、各演算用プロセッサ４１〜４３に対して受信信号が割り当てられる。
【００８２】
本実施の形態によっても、装置のコンパクト化を図ることができるとともに、各演算用プロセッサ４１〜４３を効果的に動作させることができる。
【００８３】
実施の形態１０．
図１５は、本発明の実施の形態１０によるレーダ信号処理装置の構成例を示したブロック図である。本実施の形態のレーダ信号処理装置１０００は、図４のレーダ信号処理装置２００（実施の形態２）と比較すれば、各演算ブロック８１，８２の演算用プロセッサ４１〜４３に対応して設けられた複数の入力ゲート回路１８を備えている点で異なる。
【００８４】
入力制御器２は、受信信号を増幅複製して演算ブロック内の各入力ゲート回路１８へ出力する。出力制御器６は、検出結果に基づく制御信号を演算ブロック内の各入力ゲート回路１８へ出力する。入力ゲート回路１８は、入力用バス３ａ，３ｂを介してビームごとに入力される受信信号を演算用プロセッサ４１〜４３に入力する。この受信信号の入力は、演算ブロック内の出力制御器６からの制御信号に基づいて行われ、各演算用プロセッサ４１〜４３に対して受信信号が割り当てられる。
【００８５】
本実施の形態によっても、装置のコンパクト化を図ることができるとともに、各演算ブロック８１，８２の演算用プロセッサ４１〜４３を効果的に動作させることができる。
【００８６】
実施の形態１１．
図１６は、本発明の実施の形態１１によるレーダ信号処理装置の構成例を示したブロック図である。本実施の形態のレーダ信号処理装置１１００は、図６のレーダ信号処理装置３００（実施の形態３）と比較すれば、各演算用プロセッサ４１〜４３に対応して設けられた複数の入力ゲート回路１８を備えている点で異なる。
【００８７】
入力制御器２は、受信信号を増幅複製して各入力ゲート回路１８へ出力する。出力制御器６は、検出結果に基づく制御信号を各入力ゲート回路１８へ出力する。入力ゲート回路１８は、入力用バス３ａ，３ｂを介してビームごとに入力される受信信号を演算用プロセッサ４１〜４３に入力する。この受信信号の入力は、出力制御器６からの制御信号に基づいて行われ、各演算用プロセッサ４１〜４３に対して受信信号が割り当てられる。
【００８８】
本実施の形態によっても、装置のコンパクト化を図ることができるとともに、各演算用プロセッサ４１〜４３を効果的に動作させることができる。
【００８９】
実施の形態１２．
図１７は、本発明の実施の形態１２によるレーダ信号処理装置の構成例を示したブロック図である。本実施の形態のレーダ信号処理装置１２００は、図８のレーダ信号処理装置４００（実施の形態４）と比較すれば、各演算ブロック８１，８２の演算用プロセッサ４１〜４３に対応して設けられた複数の入力ゲート回路１８を備えている点で異なる。
【００９０】
入力制御器２は、受信信号を増幅複製して演算ブロック内の各入力ゲート回路１８へ出力する。出力制御器６は、検出結果に基づく制御信号を演算ブロック内の各入力ゲート回路１８へ出力する。入力ゲート回路１８は、入力用バス３ａ，３ｂを介してビームごとに入力される受信信号を演算用プロセッサ４１〜４３に入力する。この受信信号の入力は、演算ブロック内の出力制御器６からの制御信号に基づいて行われ、各演算用プロセッサ４１〜４３に対して受信信号が割り当てられる。
【００９１】
本実施の形態によっても、装置のコンパクト化を図ることができるとともに、各演算ブロック８１，８２の演算用プロセッサ４１〜４３を効果的に動作させることができる。
【００９２】
実施の形態１３．
図１８は、本発明の実施の形態１３によるレーダ信号処理装置の構成例を示したブロック図である。本実施の形態のレーダ信号処理装置１３００は、図１０のレーダ信号処理装置５００（実施の形態５）と比較すれば、各演算用プロセッサ４１〜４３に対応して設けられた複数の入力ゲート回路１８を備えている点で異なる。
【００９３】
入力制御器２は、受信信号を増幅複製して各入力ゲート回路１８へ出力する。出力制御器６は、検出結果に基づく制御信号を各入力ゲート回路１８へ出力する。入力ゲート回路１８は、入力用バス３ａ，３ｂを介してビームごとに入力される受信信号を演算用プロセッサ４１〜４３に入力する。この受信信号の入力は、出力制御器６からの制御信号に基づいて行われ、各演算用プロセッサ４１〜４３に対して受信信号が割り当てられる。
【００９４】
本実施の形態によっても、装置のコンパクト化を図ることができるとともに、各演算用プロセッサ４１〜４３を効果的に動作させることができる。
【００９５】
実施の形態１４．
図１９は、本発明の実施の形態１４によるレーダ信号処理装置の構成例を示したブロック図である。本実施の形態のレーダ信号処理装置１４００は、図１１のレーダ信号処理装置６００（実施の形態６）と比較すれば、各演算ブロック８１，８２の演算用プロセッサ４１〜４３に対応して設けられた複数の入力ゲート回路１８を備えている点で異なる。
【００９６】
入力制御器２は、受信信号を増幅複製して演算ブロック内の各入力ゲート回路１８へ出力する。出力制御器６は、検出結果に基づく制御信号を演算ブロック内の各入力ゲート回路１８へ出力する。入力ゲート回路１８は、入力用バス３ａ，３ｂを介してビームごとに入力される受信信号を演算用プロセッサ４１〜４３に入力する。この受信信号の入力は、演算ブロック内の出力制御器６からの制御信号に基づいて行われ、各演算用プロセッサ４１〜４３に対して受信信号が割り当てられる。
【００９７】
本実施の形態によっても、装置のコンパクト化を図ることができるとともに、各演算ブロック８１，８２の演算用プロセッサ４１〜４３を効果的に動作させることができる。
【００９８】
実施の形態１５．
図２０は、本発明の実施の形態１５によるレーダ信号処理装置の構成例を示したブロック図である。本実施の形態のレーダ信号処理装置１５００は、図１２のレーダ信号処理装置７００（実施の形態７）と比較すれば、各演算用プロセッサ４１〜４３に対応して設けられた複数の入力ゲート回路１８を備えている点で異なる。
【００９９】
入力制御器２は、受信信号を増幅複製して各入力ゲート回路１８へ出力する。出力制御器６は、検出結果に基づく制御信号を各入力ゲート回路１８へ出力する。入力ゲート回路１８は、入力用バス３ａ，３ｂを介してビームごとに入力される受信信号を演算用プロセッサ４１〜４３に入力する。この受信信号の入力は、出力制御器６からの制御信号に基づいて行われ、各演算用プロセッサ４１〜４３に対して受信信号が割り当てられる。
【０１００】
本実施の形態によっても、装置のコンパクト化を図ることができるとともに、各演算用プロセッサ４１〜４３を効果的に動作させることができる。
【０１０１】
実施の形態１６．
図２１は、本発明の実施の形態１６によるレーダ信号処理装置の構成例を示したブロック図である。本実施の形態のレーダ信号処理装置１６００は、図１３のレーダ信号処理装置８００（実施の形態８）と比較すれば、各演算ブロック８１，８２の演算用プロセッサ４１〜４３に対応して設けられた複数の入力ゲート回路１８を備えている点で異なる。
【０１０２】
入力制御器２は、受信信号を増幅複製して演算ブロック内の各入力ゲート回路１８へ出力する。出力制御器６は、検出結果に基づく制御信号を演算ブロック内の各入力ゲート回路１８へ出力する。入力ゲート回路１８は、入力用バス３ａ，３ｂを介してビームごとに入力される受信信号を演算用プロセッサ４１〜４３に入力する。この受信信号の入力は、演算ブロック内の出力制御器６からの制御信号に基づいて行われ、各演算用プロセッサ４１〜４３に対して受信信号が割り当てられる。
【０１０３】
本実施の形態によっても、装置のコンパクト化を図ることができるとともに、各演算用プロセッサ４１〜４３を効果的に動作させることができる。
【０１０４】
【発明の効果】
以上、説明したように本発明によるレーダ信号処理装置及びレーダ信号処理方法によれば、装置をコンパクト化することができるとともに、信号処理のリアルタイム性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるレーダ信号処理装置の一構成例を示したブロック図である。
【図２】図１のレーダ信号処理装置における受信信号の処理手順の一例を示したフローチャートである。
【図３】図１のレーダ信号処理装置における信号処理の動作の一例を示した説明図である。
【図４】本発明の実施の形態２によるレーダ信号処理装置の構成例を示したブロック図である。
【図５】図４のレーダ信号処理装置における信号処理の動作の一例を示した説明図である。
【図６】本発明の実施の形態３によるレーダ信号処理装置の構成例を示したブロック図である。
【図７】図６のレーダ信号処理装置における信号処理の動作の一例を示した説明図である。
【図８】本発明の実施の形態４によるレーダ信号処理装置の構成例を示したブロック図である。
【図９】図８のレーダ信号処理装置における信号処理の動作の一例を示した説明図である。
【図１０】本発明の実施の形態５によるレーダ信号処理装置の構成例を示したブロック図である。
【図１１】本発明の実施の形態６によるレーダ信号処理装置の構成例を示したブロック図である。
【図１２】本発明の実施の形態７によるレーダ信号処理装置の構成例を示したブロック図である。
【図１３】本発明の実施の形態８によるレーダ信号処理装置の構成例を示したブロック図である。
【図１４】本発明の実施の形態９によるレーダ信号処理装置の構成例を示したブロック図である。
【図１５】本発明の実施の形態１０によるレーダ信号処理装置の構成例を示したブロック図である。
【図１６】本発明の実施の形態１１によるレーダ信号処理装置の構成例を示したブロック図である。
【図１７】本発明の実施の形態１２によるレーダ信号処理装置の構成例を示したブロック図である。
【図１８】本発明の実施の形態１３によるレーダ信号処理装置の構成例を示したブロック図である。
【図１９】本発明の実施の形態１４によるレーダ信号処理装置の構成例を示したブロック図である。
【図２０】本発明の実施の形態１５によるレーダ信号処理装置の構成例を示したブロック図である。
【図２１】本発明の実施の形態１６によるレーダ信号処理装置の構成例を示したブロック図である。
【符号の説明】
１ａ，１ｂ入力伝送路、１ｃ〜１ｆ，７ｃ〜７ｆ，１７伝送路、
２入力制御器、３ａ，３ｂ入力用バス、４１〜４３演算用プロセッサ、
５ａ，５ｂ出力用バス、６出力制御器、７ａ，７ｂ出力伝送路、
８，８１，８２演算ブロック、９識別用ＩＤ付与部、１０ＩＤ識別部、
１１出力伝送路選択部、１２入力伝送路スイッチ、
１３出力伝送路スイッチ、１４縮退処理器、１５終了信号生成部、
１６プロセッサ識別部、１８入力ゲート回路、
１００，２００，…，１６００レーダ信号処理装置

Claims

受信信号の演算処理を行う複数のプロセッサと、プロセッサの演算処理時間よりも短い周期で受信信号が入力され、各受信信号をプロセッサに割り当てる入力制御器と、各プロセッサの演算結果が入力される出力制御器を備え、
プロセッサが、演算結果の出力に伴って演算処理の終了データを出力制御器に出力し、
出力制御器が終了データに基づいて各プロセッサの演算処理の終了を検出し、
入力制御器は、出力制御器の検出結果に基づいて受信信号をプロセッサに割り当てることを特徴とするレーダ信号処理装置。
受信信号の演算処理を行う複数のプロセッサと、各プロセッサに対応して設けられ、受信信号をプロセッサに入力する複数のゲート回路と、プロセッサの演算処理時間よりも短い周期で受信信号が入力され、受信信号を各ゲート回路に出力する入力制御器と、各プロセッサの演算結果が入力される出力制御器を備え、
プロセッサが、演算結果の出力に伴って演算処理の終了データを出力制御器に出力し、
出力制御器が、終了データに基づいて各プロセッサの演算処理の終了を検出し、各ゲート回路に検出結果に基づく制御信号の出力を行い、
ゲート回路は、制御信号に基づいて受信信号をプロセッサに入力することを特徴とするレーダ信号処理装置。
上記出力制御器が、各プロセッサとバスを介して接続され、上記プロセッサが、バスを介して演算結果とともにプロセッサの識別データを出力することを特徴とする請求項１または２に記載のレーダ信号処理装置。
受信信号に対して演算処理時間を短くする縮退処理を行う縮退処理器を備え、
縮退処理器が、上記出力制御器の検出結果に基づいて、受信信号を縮退処理して入力制御器に出力することを特徴とする請求項１から３のいずれかに記載のレーダ信号処理装置。
受信信号の演算処理を行う２以上の演算ブロックと、演算ブロックの演算処理時間よりも短い周期で受信信号が入力され、各受信信号を演算ブロックに割り当てる入力スイッチと、各演算ブロックの演算結果が入力される出力スイッチを備え、
演算ブロックは、受信信号の演算処理を行う複数のプロセッサと、プロセッサの演算処理時間よりも短い周期で入力スイッチから受信信号が入力され、各受信信号をプロセッサに割り当てる入力制御器と、各プロセッサの演算結果が入力される出力制御器からなり、
プロセッサが、演算結果の出力に伴って演算処理の終了データを出力制御器に出力し、
出力制御器は、各プロセッサの演算結果を出力スイッチに出力するとともに、終了データに基づいて各プロセッサの演算処理の終了を検出し、
入力制御器は、出力制御器の検出結果に基づいて受信信号をプロセッサに割り当て、
入力スイッチは、各演算ブロックの出力制御器の検出結果に基づいて受信信号を演算ブロックに割り当てることを特徴とするレーダ信号処理装置。
受信信号の演算処理を行う２以上の演算ブロックと、演算ブロックの演算処理時間よりも短い周期で受信信号が入力され、各受信信号を演算ブロックに割り当てる入力スイッチと、各演算ブロックの演算結果が入力される出力スイッチを備え、
演算ブロックは、受信信号の演算処理を行う複数のプロセッサと、各プロセッサに対応して設けられ、受信信号をプロセッサに入力する複数のゲート回路と、プロセッサの演算処理時間よりも短い周期で入力スイッチから受信信号が入力され、受信信号を各ゲート回路に出力する入力制御器と、各プロセッサの演算結果が入力される出力制御器からなり、
プロセッサが、演算結果の出力に伴って演算処理の終了データを出力制御器に出力し、
出力制御器は、各プロセッサの演算結果を出力スイッチに出力するとともに、終了データに基づいて各プロセッサの演算処理の終了を検出し、各ゲート回路に検出結果に基づく制御信号の出力を行い、
ゲート回路は、制御信号に基づいて受信信号をプロセッサに入力し、
入力スイッチは、各演算ブロックの出力制御器の検出結果に基づいて受信信号を演算ブロックに割り当てることを特徴とするレーダ信号処理装置。
上記出力制御器が、演算ブロック内の各プロセッサとバスを介して接続され、
上記プロセッサが、バスを介して演算結果とともにプロセッサの識別データを出力することを特徴とする請求項５または６に記載のレーダ信号処理装置。
受信信号に対して演算処理時間を短くする縮退処理を行う２以上の縮退処理器を備え、
縮退処理器は、上記演算ブロックごとに設けられ、上記出力制御器の検出結果に基づいて、入力スイッチからの受信信号を縮退処理して入力制御器に出力することを特徴とする請求項５から７のいずれかに記載のレーダ信号処理装置。
受信信号の演算処理を複数のプロセッサにより行う演算処理ステップと、プロセッサの演算処理時間よりも短い周期で入力された受信信号をプロセッサに割り当てる入力制御ステップと、各プロセッサの演算結果を出力する出力制御ステップからなり、
演算処理ステップにおいて、演算結果の出力に伴って演算処理の終了データの出力を行い、
出力制御ステップにおいて、終了データに基づいて各プロセッサの演算処理の終了の検出を行い、
入力制御ステップにおいて、出力制御ステップにおける検出結果に基づいて受信信号をプロセッサに割り当てることを特徴とするレーダ信号処理方法。
上記入力制御ステップにおいて、各プロセッサに対応して設けられた複数のゲート回路を介して受信信号をプロセッサに割り当てることを特徴とする請求項９に記載のレーダ信号処理方法。
上記演算処理ステップにおいて、バスを介して演算結果とともにプロセッサの識別データを出力することを特徴とする請求項９または１０に記載のレーダ信号処理方法。
受信信号の演算処理を２以上の演算ブロックにより行う第１の演算処理ステップと、演算ブロックの演算処理時間よりも短い周期で入力された受信信号を演算ブロックに割り当てる入力切替ステップと、各演算ブロックの演算結果を出力する出力切替ステップにより構成され、
第１の演算処理ステップは、受信信号の演算処理を複数のプロセッサにより行う第２の演算処理ステップと、プロセッサの演算処理時間よりも短い周期で入力された受信信号をプロセッサに割り当てる入力制御ステップと、各プロセッサの演算結果を出力する出力制御ステップからなり、
第２の演算処理ステップにおいて、演算結果の出力に伴って演算処理の終了データの出力を行い、
出力制御ステップにおいて、終了データに基づいて各プロセッサの演算処理の終了の検出を行い、
入力制御ステップにおいて、出力制御ステップにおける検出結果に基づいて受信信号をプロセッサに割り当て、
入力切替ステップにおいて、出力制御ステップにおける検出結果に基づいて受信信号を演算ブロックに割り当てることを特徴とするレーダ信号処理方法。
上記第２の演算処理ステップにおいて、バスを介して演算結果とともにプロセッサの識別データを出力することを特徴とする請求項１２に記載のレーダ信号処理方法。