JP2004187387A - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】ＦＥＴのような同期整流素子をオフするとき、同期整流素子のゲートに印加される逆電圧を低減し、同期整流素子の破損を防止する。
【解決手段】ＦＥＴＱ２のゲート・ソース間にツェナーダイオードＤ１とダイオードＤ２が直列に設けられている。ここで、ツェナーダイオードＤ１のツェナー電圧は、ＦＥＴＱ２のゲート・ソース間の逆耐圧以下に設定されている。これにより、主スイッチＱ１がオンのとき、ＦＥＴＱ２のゲート・ソース間に印加される逆電圧を前記ツェナー電圧以下に抑制することができるので、ＦＥＴＱ２のゲート・ソース間に耐圧以上の電圧が印加されることがない。したがって、同期整流素子であるＦＥＴＱ２の破損を防止することができる。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明はトランスの一次側に入力される直流を、一次側に設けられた主スイッチ（スイッチングトランジスタ）によってオン／オフ制御しながら、主トランスの一次側巻線に印加し、主トランスの二次側巻線に発生する交流を同期整流方式によって直流に変換するＤＣ−ＤＣコンバータに関する。
特に、前記主スイッチがオンのとき、主トランスの二次側に設けられた駆動巻線により、ＦＥＴ等の同期整流素子のゲート・ソース間に加わる逆電圧を低減し、ＦＥＴ等の同期整流素子が破損するのを防止するのに好適なＤＣ−ＤＣコンバータに関する。
【０００２】
【従来の技術】
図５は、従来のＤＣ−ＤＣコンバータの一例を示す回路図である。図５において、Ｅｉｎは入力電圧（直流）、Ｑ１は主スイッチ、Ｑ２はＦＥＴ（同期整流素子）、Ｔは主トランス、Ｒｇ１はＦＥＴのゲート抵抗、Ｃｏは平滑用コンデンサ、Ｒｏは負荷、ＣＯＮＴは制御回路をそれぞれ示している。以下、図５に示す従来技術について、図６を用いて説明する。
【０００３】
図５に示すように、主トランスＴの一次側巻線Ｎ１には電圧Ｅｉｎ（直流）が入力されている。また、主トランスＴの一次側には、主スイッチＱ１が設けられ、制御回路ＣＯＮＴの制御の下に主スイッチＱ１をオン／オフ制御する。したがって、入力電圧Ｅｉｎが低い場合には、主トランスＴの一次側巻線Ｎ１に、図６（ａ）にＮ１として示す電圧が印加される。また、入力電圧Ｅｉｎが高い場合には、主トランスＴの一次側巻線Ｎ１に、図６（ｂ）にＮ１として示す電圧が印加される。なお、図６において、０は基準電圧（０ボルト）を示している。
【０００４】
主トランスＴの二次側には、二次側巻線Ｎ２、Ｎ３が設けられている。二次側巻線Ｎ３は、この明細書において、駆動巻線と称することがある。二次側巻線Ｎ２は、一次側巻線Ｎ１との巻数比及び一次側巻線Ｎ１に印加される電圧の高、低に応じて、図６（ａ）、（ｂ）にＮ２として示す電圧を発生する。
二次側巻線Ｎ２に発生する電圧は、同期整流素子であるＦＥＴＱ２によって整流され、平滑用コンデンサＣｏによって平滑され、直流に変換された後、負荷Ｒｏに出力される。
【０００５】
二次側巻線Ｎ３（駆動巻線）に発生する電圧は、ＦＥＴＱ２のゲートにゲート抵抗Ｒｇを介して印加され、ＦＥＴＱ２をオン／オフ制御する。すなわち、主スイッチＱ１がオンのときＦＥＴＱ２はオフとなり、主スイッチＱ１がオフのときＦＥＴＱ２はオンとなる（図６参照）。
具体的には、図６（ａ）に示すように、制御回路ＣＯＮＴが主スイッチＱ１をオンしている間、ＦＥＴＱ２のゲートにマイナス電圧が印加されるため（図６（ａ）のＮ３参照）、ＦＥＴＱ２はオフする。制御回路ＣＯＮＴが、主スイッチＱ１をオフしている間、ＦＥＴＱ２のゲートにプラス電圧が印加されるため、整流回路Ｑ２はオンする（図６（ａ）のＮ３参照）。
【０００６】
制御回路ＣＯＮＴはＤＣ−ＤＣコンバータの出力電圧を検出し、検出した出力電圧があらかじめ定められた電圧値になるように、主スイッチＱ１をオン／オフ（スイッチング）制御する。
なお、特許文献１には、ＤＣ−ＤＣコンバータにおけるトランジスタの耐圧破壊に関する記載がある。
【０００７】
【特許文献１】
特開平５−１３７３２４号公報（第２頁）
【０００８】
【発明が解決しようとする課題】
図５に示す従来技術においては、次のような問題点がある。すなわち、図５に示すＤＣ−ＤＣコンバータでは、入力電圧Ｅｉｎと各巻線Ｎ１、Ｎ２、Ｎ３の巻数比により、二次側巻線Ｎ３（駆動巻線）に発生するＦＥＴＱ２をオフさせる極性の電圧がＦＥＴＱ２のゲート・ソース間の逆耐圧を超え、ＦＥＴＱ２を破損する可能性がある。
【０００９】
具体的には、図６（ｂ）に示すように入力電圧Ｅｉｎが高い場合、二次側巻線Ｎ３（駆動巻線）に発生する電圧が、ＦＥＴＱ２のゲート・ソース間の逆耐圧（図６において、最大定格と記載する）を超えてしまい、図６（ｂ）のＮ３に斜線で示す領域に入り、同期整流素子であるＦＥＴＱ２が破損する。
なお、以上の説明では、二次側に同期整流素子を用いたフライバック方式のコンバータを採用したＤＣ−ＤＣコンバータを用いて説明した。しかし、前記問題点はこれに限定されるものではなく、同期整流素子を他の方式（例えば、フォワード方式のコンバータ）で駆動する場合も、同様に生じる。
【００１０】
本発明の目的は、ＦＥＴのような同期整流素子をオフするとき、同期整流素子のゲートに印加される逆電圧を低減し、同期整流素子の破損を防止するのに適したＤＣ−ＤＣコンバータを提供することにある。
本発明の他の目的は、ＦＥＴのような同期整流素子をオフからにオンに、あるいはオンからオフにするとき、速やかに移行させることにより、同期整流素子の損失を低減するのに適したＤＣ−ＤＣコンバータを提供することにある。
【００１１】
【課題を解決するための手段】
請求項１記載のＤＣ−ＤＣコンバータは、直流電圧をスイッチングする主スイッチと、前記主スイッチに直列に接続された主トランスと、前記主トランスの二次側出力を前記主トランスの二次側に設けられた駆動巻線に生じる電圧を用いて同期整流する同期整流素子を備えた同期整流回路と、前記同期整流回路の出力を平滑して直流を得る平滑回路と、前記平滑回路の出力を受けて、あらかじめ定められた出力電圧が得られるように前記主スイッチのスイッチングを制御する制御回路とから構成されるＤＣ−ＤＣコンバータにおいて、前記同期整流回路は、前記同期整流素子に逆耐圧を超える電圧が印加されるのを阻止する逆耐圧印加阻止回路を備えていることを特徴とする。
【００１２】
請求項１記載の発明によれば、逆耐圧印加阻止回路の働きにより、同期整流素子に逆耐圧を超える電圧が印加されるのを阻止することができるので、同期整流素子が破損するのを防止することができる。
請求項２記載のＤＣ−ＤＣコンバータは、請求項１記載のＤＣ−ＤＣコンバータにおいて、前記同期整流素子はＦＥＴであることを特徴とする。
【００１３】
請求項２記載の発明によれば、前記逆耐圧印加阻止回路の働きにより、ＦＥＴのゲートに逆耐圧を超える電圧が印加されるのを阻止することができるので、ＦＥＴが破損するのを防止することができる。
請求項３記載のＤＣ−ＤＣコンバータは、請求項２記載のＤＣ−ＤＣコンバータにおいて、前記逆耐圧印加阻止回路は、ツェナーダイオードとダイオードとを図１のように直列接続した回路をＦＥＴのゲート・ソース間に設けたことを特徴とする。
【００１４】
請求項３記載の発明によれば、ツェナーダイオードとダイオードとが電流導通方向に対して互いに逆方向に接続された回路が設けられているので、ＦＥＴがオフのときツェナーダイオードの働きによりＦＥＴのゲートに逆耐圧を超える電圧が印加されるのを阻止でき、ＦＥＴがオンのときダイオードの働きによりＦＥＴのゲートとソースが短絡するのを防止できる。
【００１５】
請求項４記載のＤＣ−ＤＣコンバータは、請求項２記載のＤＣ−ＤＣコンバータにおいて、前記逆耐圧印加阻止回路は、ＦＥＴのゲートに印加される電圧を分割する第１の電圧分割用コンデンサを備えたことを特徴とする。
請求項４記載の発明によれば、電圧分割用コンデンサとＦＥＴのゲートの入力容量によって、ゲートに印加される電圧が分割される。したがって、ＦＥＴが破損するのを防止することができる。
【００１６】
請求項５記載のＤＣ−ＤＣコンバータは、請求項４記載のＤＣ−ＤＣコンバータにおいて、前記第１の電圧分割用コンデンサと並列にダイオードと抵抗の直列回路を設けたことを特徴とする。
請求項５記載の発明によれば、第１の電圧分割用コンデンサと並列にダイオードと抵抗の直列回路を設けたため、ＦＥＴがターンオンするとき、ゲートの入力容量を速やかに充電することができる。したがって、ＦＥＴのターンオンが速やかに行われ、ＦＥＴの損失を低減することができる。
【００１７】
請求項６記載のＤＣ−ＤＣコンバータは、請求項４記載のＤＣ−ＤＣコンバータにおいて、前記第１の電圧分割用コンデンサとは別に、前記ＦＥＴのゲート・ソース間に第２の電圧分割用コンデンサを備えたことを特徴とする。
請求項６記載の発明によれば、前記第１の分割用コンデンサと第２の分割用コンデンサにより、ＦＥＴのゲートに印加される電圧が分割される。したがって、ＦＥＴが破損するのを防止することができる。
【００１８】
請求項７記載のＤＣ−ＤＣコンバータは、請求項６記載のＤＣ−ＤＣコンバータにおいて、前記第１の電圧分割用コンデンサと並列にダイオードと抵抗の直列回路を設けたことを特徴とする。
請求項７記載の発明によれば、第１の電圧分割用コンデンサと並列にダイオードと抵抗の直列回路を設けたため、ＦＥＴがターンオンするとき、ゲートの入力容量を速やかに充電することができる。したがって、ＦＥＴのターンオンが速やかに行われ、ＦＥＴの損失を低減することができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
図１は、本発明の第１の実施の形態を示す回路図である。図１において、図５に示す従来技術と同一部分には同一符号を付して、その説明を省略する。図１に示す第１の実施の形態の基本動作は、図５に示す従来技術とほぼ同様である。なお、第１の実施の形態は、請求項１〜請求項３に対応する。
【００２０】
図１に示す第１の実施の形態が、図５に示す従来技術と相違しているのは、次の点である。すなわち、ＦＥＴＱ２のゲート・ソース間にツェナーダイオードＤ１とダイオードＤ２が電流導通方向に対して互いに逆方向に直列に設けられている点である。ここで、ツェナーダイオードＤ１のツェナー電圧は、ＦＥＴＱ２のゲート・ソース間の耐圧以下（図６に示す最大定格以下）に設定されている。
【００２１】
図１に示す第１の実施の形態によれば、主スイッチＱ１がオンのとき、ＦＥＴＱ２のゲート・ソース間に印加される逆電圧（ＦＥＴＱ２のゲートがマイナス、ソースがプラス）を前記ツェナー電圧以下に抑制することができるので、ＦＥＴＱ２のゲート・ソース間に耐圧以上の電圧が印加されることがない。したがって、同期整流素子であるＦＥＴＱ２の破損を防止することができる。
【００２２】
また、ダイオードＤ２は、主スイッチＱ１がオフし、ＦＥＴＱ２がオンするとき（ＦＥＴＱ２のゲートがプラス、ソースがマイナスに印加）、ツェナーダイオードＤ１が導通してゲート・ソース間が短絡状態になるのを防止するものである。
図２は、本発明の第２の実施の形態を示す回路図である。図２において、図５に示す従来技術と同一部分には同一符号を付して、その説明を省略する。図２に示す第２の実施の形態の基本動作は、図５に示す従来技術とほぼ同様である。なお、第１の実施の形態は、請求項４、５に対応する。
【００２３】
図２に示す第２の実施の形態が、図５に示す従来技術と相違しているのは、次の点である。すなわち、ＦＥＴＱ２のゲートに逆電圧を低減するための回路として電圧分割用コンデンサＣｇ、及びＦＥＴＱ２のゲートの入力容量Ｃｉｓｓの充電を早く行うための抵抗Ｒｇ２とダイオードＤ３を付加した点にある。
第２の実施の形態によれば、二次側巻線Ｎ３にＦＥＴＱ２がオフする極性に発生する電圧を、電圧分割用コンデンサＣｇとＦＥＴＱ２の入力容量Ｃｉｓｓとで分割することができる。したがって、ＦＥＴＱ２のゲート・ソース間に加わる逆電圧をＦＥＴＱ２のゲート・ソース間の逆耐圧以下に低減することが可能になり、同期整流素子であるＦＥＴＱ２の破損防止が可能となる。
【００２４】
また、ＦＥＴＱ２のゲートに抵抗Ｒｇ２、ダイオードＤ３を付加することでＦＥＴＱ２のゲートの入力容量Ｃｉｓｓの充電を早く行い、同期整流素子であるＦＥＴＱ２を速やかにオンさせることで、損失を低減することができる。
図３は、図２に示す第２の実施の形態の動作を示す波形図である。図３（ａ）に示すように、入力電圧Ｅｉｎが低い場合は、図６（ａ）に示す従来技術と変わりはない。しかし、入力電圧Ｅｉｎが高い場合は、図３（ｂ）に示すように、前記電圧分割用コンデンサＣｇとＦＥＴＱ２の入力容量Ｃｉｓｓとで、二次側巻線Ｎ３にＦＥＴＱ２がオフする極性に発生する電圧を分割することができるので、ＦＥＴＱ２に印加される逆電圧をゲート・ソース間の逆耐圧以下（図３において、最大定格と記載する）に低減することが可能になり、同期整流素子であるＦＥＴＱ２の破損防止が可能となる。
【００２５】
図４は、本発明の第３の実施の形態を示す回路図である。図４において、図２に示す第２の実施の形態と同一部分には同一符号を付して、その説明を省略する。図４に示す第３の実施の形態の基本動作は、図３に示す第３の実施の形態とほぼ同様である。なお、第３の実施の形態は、請求項６、７に対応する。
図４に示す第３の実施の形態が、図２に示す第２の実施の形態と相違しているのは、次の点である。すなわち、図２において、ＦＥＴＱ２のゲート・ソース間に、入力容量Ｃｉｓｓとは別に、電圧分割用コンデンサＣｓを付加したものであり、その働きは第２の実施の形態の場合と同様である。
【００２６】
また、ＦＥＴＱ２のゲートに抵抗Ｒｇ２、ダイオードＤ３を付加することでＦＥＴＱ２のゲートの入力容量Ｃｉｓｓの充電を早く行い、ＦＥＴＱ２を速やかにオンさせることで、損失を低減することができる。
すなわち、第３の実施の形態によれば、二次側巻線Ｎ３にＦＥＴＱ２がオフする極性に発生する電圧を、電圧分割用コンデンサＣｇ、及びＦＥＴＱ２の入力容量Ｃｉｓｓと電圧分割用コンデンサＣｓによって分割することができる。したがって、ＦＥＴＱ２のゲート・ソース間に加わる逆電圧をＦＥＴＱ２のゲート・ソース間の逆耐圧以下に低減することが可能になり、同期整流素子であるＦＥＴＱ２の破損防止が可能となる。
【００２７】
以上の説明においては、同期整流素子（ＦＥＴＱ２）の駆動を二次側巻線Ｎ３を駆動巻線とするフライバック方式のコンバータを例にして説明した。しかし、本発明は、同期整流素子の駆動を駆動巻線にて行う他方式のコンバータ（例えば、フォワード方式のコンバータ）にも適用可能である。
【００２８】
【発明の効果】
以上の説明から明らかなように、本発明によれば、ＦＥＴのような同期整流素子を駆動巻線によって駆動するとき、同期整流素子のゲートに印加される逆電圧を低減し、同期整流素子の破損を防止するのに適したＤＣ−ＤＣコンバータを提供することが可能になる。
【００２９】
さらに、本発明によれば、ＦＥＴのような同期整流素子をオフからにオンに速やかに移行させることができるので、同期整流素子の損失を低減することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す回路図である。
【図２】本発明の第２の実施の形態を示す回路図である。
【図３】図３に示す第２の実施の形態の動作を説明するための波形図である。
【図４】本発明の第３の実施の形態を示す回路図である。
【図５】従来のＤＣ−ＤＣコンバータの一例を示す回路図である。
【図６】図５に示す従来のＤＣ−ＤＣコンバータの動作を説明するための波形図である。
【符号の説明】
Ｃｏ 平滑用コンデンサ
Ｃｓ 電圧分割用コンデンサ
Ｃｇ 電圧分割用コンデンサ
Ｃｉｓｓ ゲートの入力容量
ＣＯＮＴ 制御回路
Ｄ１ ツェナーダイオード
Ｄ２ ダイオード
Ｄ３ ダイオード
Ｅｉｎ 入力電圧
Ｖｇｓ ゲート・ソース間電圧
Ｑ１ 主スイッチ
Ｑ２ ＦＥＴ（同期整流素子）
Ｒｏ 負荷
Ｒｇ１ ゲート抵抗
Ｒｇ２ 抵抗
Ｔ 主トランス

Claims (7)

1. 直流電圧をスイッチングする主スイッチと、前記主スイッチに直列に接続された主トランスと、前記主トランスの二次側出力を前記主トランスの二次側に設けられた駆動巻線に生じる電圧を用いて同期整流する同期整流素子を備えた同期整流回路と、前記同期整流回路の出力を平滑して直流を得る平滑回路と、前記平滑回路の出力を受けて、あらかじめ定められた出力電圧が得られるように前記主スイッチのスイッチングを制御する制御回路とから構成されるＤＣ−ＤＣコンバータにおいて、
   前記同期整流回路は、前記同期整流素子の逆耐圧を超える電圧が印加されるのを阻止する逆耐圧印加阻止回路を備えていることを特徴とするＤＣ−ＤＣコンバータ。
2. 請求項１記載のＤＣ−ＤＣコンバータにおいて、
   前記同期整流素子はＦＥＴであることを特徴とするＤＣ−ＤＣコンバータ。
3. 請求項２記載のＤＣ−ＤＣコンバータにおいて、
   前記逆耐圧印加阻止回路は、ツェナーダイオードとダイオードとを電流導通方向に対して互いに逆方向に直列接続した回路をＦＥＴのゲート・ソース間に設けたことを特徴とするＤＣ−ＤＣコンバータ。
4. 請求項２記載のＤＣ−ＤＣコンバータにおいて、
   前記逆耐圧印加阻止回路は、ＦＥＴのゲートに印加される電圧を分割する第１の電圧分割用コンデンサを備えたことを特徴とするＤＣ−ＤＣコンバータ。
5. 請求項４記載のＤＣ−ＤＣコンバータにおいて、
   前記第１の電圧分割用コンデンサと並列にダイオードと抵抗の直列回路を設けたことを特徴とするＤＣ−ＤＣコンバータ。
6. 請求項４記載のＤＣ−ＤＣコンバータにおいて、
   前記第１の電圧分割用コンデンサとは別に、前記ＦＥＴのゲート・ソース間に第２の電圧分割用コンデンサを備えたことを特徴とするＤＣ−ＤＣコンバータ。
7. 請求項６記載のＤＣ−ＤＣコンバータにおいて、
   前記第１の電圧分割用コンデンサと並列にダイオードと抵抗の直列回路を設けたことを特徴とするＤＣ−ＤＣコンバータ。

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