JP2004186516A

JP2004186516A - Manufacturing method of ferroelectric nonvolatile semiconductor memory

Info

Publication number: JP2004186516A
Application number: JP2002353169A
Authority: JP
Inventors: Hironori Godaiin; 弘典後醍院; Toshiro Mihashi; 敏郎三橋
Original assignee: Oki Electric Industry Co Ltd; Sony Corp
Current assignee: Oki Electric Industry Co Ltd; Sony Corp
Priority date: 2002-12-05
Filing date: 2002-12-05
Publication date: 2004-07-02
Anticipated expiration: 2022-12-05
Also published as: JP4402875B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a FERAM, in which the thickness of an insulating film above an interlayer insulating layer does not become thin, and unevenness is hardly formed at a top surface of a lower electrode. <P>SOLUTION: In each step of the manufacturing method of FERAM, a contact plug 18A is formed at an interlayer insulating layer 16 after the interlayer insulating layer 16 is formed all over the semiconductor substrate 10, on which a selective transistor is formed. A lower electrode 31 is formed at the interlayer insulating layer 16. After an oxidization preventive film 21 for preventing oxidization of the contact plug 18A is formed all over the surface, an insulating film 22 is formed on the oxidization preventive film 21. The insulating film 22 and the oxidization preventive film 21 are etched so that at least the top surface of the lower electrode 31 is exposed and the oxidization preventive film 21 and the insulating film 22 are left on the interlayer insulating layer 16. The relation: 0.5 ≤ER<SB>2</SB>/ER<SB>1</SB>≤2, where ER<SB>1</SB>is an etching speed of the insulating film and ER<SB>2</SB>is an etching speed of the oxidization preventive film, is satisfied. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、スタック型キャパシタ構造を有する、所謂ＦｅＲＡＭとも呼ばれる強誘電体型不揮発性半導体メモリの製造方法に関する。
【０００２】
【従来の技術】
近年、大容量の強誘電体型不揮発性半導体メモリに関する研究が盛んに行われている。強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する場合がある）は、高速アクセスが可能で、しかも、不揮発性であり、また、小型で低消費電力であり、更には、衝撃にも強く、例えば、ファイルのストレージやレジューム機能を有する各種電子機器、例えば、携帯用コンピュータや携帯電話、ゲーム機の主記憶装置としての利用、あるいは、音声や映像を記録するための記録メディアとしての利用が期待されている。
【０００３】
この強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと呼ぶ場合がある）の等価回路図を図５の（Ａ）に示す。尚、図５の（Ａ）においては、２つの不揮発性メモリを図示する。この不揮発性メモリは、強誘電体層を有し、強誘電体層の高速分極反転とその残留分極を利用したキャパシタ部の蓄積電荷量の変化を検出する方式の、高速書き換えが可能な不揮発性メモリであり、基本的には、キャパシタ部ＦＣ_１，ＦＣ_２と選択用トランジスタＴＲ_１，ＴＲ_２とから構成されている。そして、選択用トランジスタＴＲ_１，ＴＲ_２の一方のソース／ドレイン領域はキャパシタ部ＦＣ_１，ＦＣ_２の一端に接続され、キャパシタ部ＦＣ_１，ＦＣ_２の他端はプレート線ＰＬ_１，ＰＬ_２に接続されている。また、選択用トランジスタＴＲ_１，ＴＲ_２の他方のソース／ドレイン領域はビット線ＢＬに接続され、選択用トランジスタＴＲ_１，ＴＲ_２のゲート電極はワード線ＷＬ_１，ＷＬ_２に接続されている。
【０００４】
そして、この不揮発性メモリにおけるデータの書込みや読出しは、図５の（Ｂ）に示す強誘電体のＰ−Ｅヒステリシスループを応用して行われる。即ち、強誘電体層に外部電界を加えた後、外部電界を除いたとき、強誘電体層は残留分極を示す。そして、強誘電体層の残留分極は、プラス方向の外部電界が印加されたとき＋Ｐ_ｒ、マイナス方向の外部電界が印加されたとき−Ｐ_ｒとなる。ここで、残留分極が＋Ｐ_ｒの状態（図５の（Ｂ）の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐ_ｒの状態（図５の（Ｂ）の「Ａ」参照）の場合を「１」とする。
【０００５】
「１」あるいは「０」の状態を判別するために、強誘電体層に例えばプラス方向の外部電界を印加する。これによって、強誘電体層の分極は図５の（Ｂ）の「Ｃ」の状態となる。このとき、データが「０」であれば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態に変化する。一方、データが「１」であれば、強誘電体層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の状態に変化する。データが「０」の場合には、強誘電体層の分極反転は生じない。一方、データが「１」の場合には、強誘電体層に分極反転が生じる。その結果、キャパシタ部の蓄積電荷量に差が生じる。選択された不揮発性メモリの選択用トランジスタをオンにすることで、この蓄積電荷を信号電流として検出する。データの読出し後、外部電界を０にすると、データが「０」のときでも「１」のときでも、強誘電体層の分極状態は図５の（Ｂ）の「Ｄ」の状態となってしまう。即ち、読出し時、データ「１」は、一旦、破壊されてしまう。それ故、データが「１」の場合、マイナス方向の外部電界を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状態とし、データ「１」を再度書き込む。
【０００６】
この不揮発性メモリの高集積化には、そのセル面積の縮小と併せて、選択用トランジスタを層間絶縁層で覆い、この層間絶縁層上にキャパシタ部を形成する、所謂スタック型キャパシタ構造が必須とされる。
【０００７】
従来の不揮発性メモリにおいては、図６の（Ａ）に模式的な一部断面図を示すように、キャパシタ部は、具体的には、下部電極３１と、その上に形成された強誘電体層３２と、強誘電体層３２上に形成された上部電極３３から構成されている。下部電極３１は層間絶縁層１６上に形成され、下部電極３１と層間絶縁層１６との間には拡散バリア層２０が形成されている。また、選択用トランジスタの一方のソース／ドレイン領域１５Ａと下部電極３１とを接続するために、層間絶縁層１６にはコンタクトプラグ１８Ａが形成されている。このコンタクトプラグ１８Ａは、通常、多結晶シリコンやタングステン等の導電性材料から構成されている。尚、図６の（Ａ）中、参照番号３４は絶縁層、参照番号１０は半導体基板、参照番号１１は素子分離領域、参照番号１２はゲート絶縁膜、参照番号１３はゲート電極、参照番号１４はゲートサイドウオール、参照番号１８Ｂはビット線ＢＬと他方のソース／ドレイン領域１５Ｂを接続する接続孔、符号ＷＬはワード線である。
【０００８】
ところで、強誘電体層３２を構成する強誘電体材料は主に酸化物であり、強誘電体層３２の結晶化のために、高温酸素ガス雰囲気での熱処理が必要とされる。
【０００９】
そして、このような熱処理によって下部電極３１を構成する材料の原子とコンタクトプラグ１８Ａを構成する材料の原子との相互拡散が生じると、不揮発性メモリの特性や信頼性が低下してしまう。それ故、相互拡散を抑制するために、ＴｉＮやＴａＮ、ＴｉＡｌＮから成る拡散バリア層２０を設けている。また、このような熱処理において、酸素が下部電極３１を通してコンタクトプラグ１８Ａにまで達すると、下部電極３１とコンタクトプラグ１８Ａの境界領域近傍のコンタクトプラグ１８Ａの部分が酸化して不導通となるといった問題や、下部電極３１とコンタクトプラグ１８Ａとの間の密着低下といった問題が生じる。更には、拡散バリア層２０を構成する上述の材料も、酸化されると、導電性を失うといった問題や、下部電極３１と拡散バリア層２０との間の密着低下、層間絶縁層１６と拡散バリア層２０との間の密着低下といった問題が生じる。
【００１０】
そのため、下部電極３１を、高温酸素ガス雰囲気中でも安定であり、しかも、酸素バリア性を有する材料から構成する必要があり、一般には、ＩｒやＩｒＯ_２等の貴金属系材料が用いられる。そして、このような背景から、強誘電体材料をスタック型キャパシタ構造に適用する場合、酸素バリア性を有する下部電極３１と拡散バリア層２０とを組み合わせた積層構造を採用することが多い。
【００１１】
更に半導体記憶装置の集積度を上げるための方法として、フォトリソグラフィ工程における各層の合わせマージンを極力排除することが挙げられるが、これは、予めパターニングした下部電極３１上に強誘電体層３２を形成する、所謂台座型（ペデステル型）電極構造を採用することで可能となる。この台座型電極構造の形成プロセスは、半導体記憶装置の一層の微細化が進められた際に、キャパシタ部の蓄積電荷量を確保するためＤＲＡＭ等で行われている立体キャパシタ構造にもつながるプロセスである。
【００１２】
以上のような理由から、半導体記憶装置の高集積化を進めるためには、台座型電極構造を有するスタック型キャパシタ構造を採用することが有効である。
【００１３】
また、従来、台座型電極構造を利用したキャパシタ部の形成にあっては、下部電極３１を形成した後、下部電極３１の間のギャップをＳｉＯ_２等の絶縁膜２２で埋めて、全体を平坦化した後、下部電極３１上に強誘電体層３２を形成している。
【００１４】
しかしながら、ＳｒＢｉ_２Ｔａ_２Ｏ_９（以下、ＳＢＴと称する場合がある）やＰｂ（Ｚｒ，Ｔｉ）Ｏ_３（以下、ＰＺＴと称する場合がある）といった高温酸素ガス雰囲気中で結晶化させる必要のある強誘電体材料を用いて、上記の台座型電極構造をスタック型キャパシタ構造に適用した場合、図６の（Ｂ）に示すように、強誘電体層３２の高温酸素ガス雰囲気中での結晶化の際、絶縁膜２２と下部電極３１の間から酸素が侵入し、拡散バリア層２０が酸化される。更には、拡散バリア層２０の内部に侵入した酸素がコンタクトプラグ１８Ａに達し、コンタクトプラグ１８Ａが酸化され、選択用トランジスタと下部電極３１との間の導通がとれなくなるという問題が生じる。尚、コンタクトプラグ１８Ａの酸化された部分を、参照番号１８ａで示す。
【００１５】
そのため、例えば、ＳｉＮから成る酸化防止膜１２１を下部電極３１及び拡散バリア層２０の少なくとも側壁に配し、コンタクトプラグ１８Ａの酸化を防ぐ試みが行われている。
【００１６】
具体的には、図７の（Ａ）に模式的な一部断面図を示すように、層間絶縁層１６上にパターニングされた下部電極３１及び拡散バリア層２０を形成した後、図７の（Ｂ）に示すように、全面にＳｉＮから成る酸化防止膜１２１を形成する。
次いで、プラズマ−ＴＥＯＳ法にてＳｉＯ_２から成る第１の絶縁膜２２Ａを全面に形成し、更に、全面に高密度プラズマＣＶＤ法にてＳｉＯ_２から成る第２の絶縁膜２２Ｂを形成する（図８の（Ａ）参照）。その後、第２の絶縁膜２２Ｂ、第１の絶縁膜２２Ａをエッチバックし（図８の（Ｂ）参照）、更に、酸化防止膜１２１をエッチバックすることで、下部電極３１の頂面を露出させる（図９参照）。
【００１７】
【発明が解決しようとする課題】
ところで、従来のエッチバック法においては、ＳｉＮから成る酸化防止膜１２１のエッチバックを、ＳｉＯ_２から成る第１の絶縁膜２２Ａ、第２の絶縁膜２２Ｂに対してエッチング選択比が取れる条件にて行っている。具体的には、ＳｉＮのエッチング速度を１としたとき、ＳｉＯ_２のエッチング速度が５乃至１０となるような条件にて、通常、エッチバックを行っている。しかも、面内ばらつきを考慮して、酸化防止膜１２１をオーバーエッチングしている。尚、酸化防止膜１２１のエッチバック時、露出した下部電極３１の表面も若干、エッチングされる。
【００１８】
一般に、ＳｉＯ_２及びＳｉＮのドライエッチングにおいては、ＣＦ_４、Ｃ_４Ｈ_８、ＣＨＦ_３といったエッチングガスを使用する。そして、被エッチング物に対するエッチングと、エッチング生成物（例えば、ＣＦ_Ｘ）の被エッチング物への堆積を応用して、エッチングの制御を行っている。
【００１９】
ところが、このようなエッチングの制御においては、酸化防止膜１２１をエッチングしたとき、エッチング生成物が露出した下部電極３１の頂面に堆積し、下部電極３１の表面のエッチング状態にばらつきが発生し、下部電極３１の表面に凹凸が生成される。このように下部電極３１の表面に凹凸が生成すると、後の工程で、下部電極３１の頂面に強誘電体層３２を構成する強誘電体材料を例えばスピンコート法にて成膜することが困難となる。また、下部電極３１の頂面上のエッチング生成物が完全に除去されないと、キャパシタ部の特性劣化が生じる虞がある。
【００２０】
更には、酸化防止膜１２１のオーバーエッチング時、層間絶縁層１６の上方に位置する第２の絶縁膜２２Ｂが過度にエッチングされ、層間絶縁層１６の上方に位置する第２の絶縁膜２２Ｂの膜厚が薄くなり、後の工程で、強誘電体層３２の高温酸素ガス雰囲気中での結晶化の際、酸素が侵入し、拡散バリア層２０、更には、コンタクトプラグ１８Ａが酸化されるといった問題が生じ易くなる。また、凹凸を有する下地上に強誘電体層を構成する強誘電体材料を成膜することになり、強誘電体材料を成膜することが困難となる場合がある。
【００２１】
従って、本発明の目的は、台座型電極構造を有するスタック型キャパシタ構造を採用した強誘電体型不揮発性半導体メモリの製造に際し、下部電極の頂面に凹凸が生成され難く、しかも、層間絶縁層の上方に位置する絶縁膜の膜厚が薄くなるといった問題の発生を回避し得る強誘電体型不揮発性半導体メモリの製造方法を提供することにある。
【００２２】
【課題を解決するための手段】
上記の目的を達成するための本発明の強誘電体型不揮発性半導体メモリの製造方法は、
（Ａ）半導体基板に、ゲート電極、チャネル領域及びソース／ドレイン領域から成る選択用トランジスタを形成する工程と、
（Ｂ）全面に層間絶縁層を形成する工程と、
（Ｃ）一方のソース／ドレイン領域の上方の層間絶縁層の部分にコンタクトプラグを形成する工程と、
（Ｄ）コンタクトプラグの頂面上から層間絶縁層上に亙り、下部電極を形成する工程と、
（Ｅ）コンタクトプラグの酸化防止のための酸化防止膜を、下部電極の全面及び層間絶縁層上に形成する工程と、
（Ｆ）酸化防止膜上に絶縁膜を形成する工程と、
（Ｇ）絶縁膜及び酸化防止膜をエッチングして、少なくとも下部電極の頂面を露出させ、層間絶縁層上に酸化防止膜及び絶縁膜を残す工程と、
（Ｈ）下部電極上に強誘電体層を形成する工程と、
（Ｉ）強誘電体層上に上部電極を形成する工程、
から成り、
工程（Ｇ）における絶縁膜のエッチング速度をＥＲ_１、酸化防止膜のエッチング速度をＥＲ_２としたとき、０．５≦ＥＲ_２／ＥＲ_１≦２、より好ましくは０．８≦ＥＲ_２／ＥＲ_１≦１．２を満足することを特徴とする。
【００２３】
本発明の強誘電体型不揮発性半導体メモリの製造方法（以下、本発明の製造方法と呼ぶ）において、酸化防止膜は、下部電極及び酸化防止膜との密着性に優れた材料から成ることが望ましく、具体的には、Ａｌ_２Ｏ_３、ＺｒＯ_２、ＨｆＯ_２、ＴｉＯ_Ｘ、ＴａＯ_Ｘ、ＳｉＮ、ＡｌＮ及びＩｒＮ_Ｘから成る群から選択された少なくとも１種類の材料から成ることが好ましい。限定するものではないが、緻密な膜質を有する酸化防止膜を形成するために、酸化防止膜をＥＣＲスパッタリング法あるいはアトミック・レイヤー・デポジッション（ＡＬＤ）法にて形成することが好ましい。
【００２４】
絶縁膜をＳｉＯ_２から構成することができる。但し、絶縁膜は、酸化シリコン（ＳｉＯ_２）に限定するものではなく、場合によっては、例えば、窒化シリコン（ＳｉＮ）、ＳｉＯＮから構成することもできる。絶縁膜は１層構成であってもよいし、多層構成であってもよい。後者の場合、例えば、下層の絶縁膜（第１の絶縁膜）を例えば、プラズマ−ＴＥＯＳ法にて成膜し、上層の絶縁膜（第２の絶縁膜）を高密度プラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法）にて成膜することが好ましい。また、工程（Ｆ）と工程（Ｇ）の間において、前記工程（Ｈ）における強誘電体層の形成（強誘電体材料の結晶化）と略同じ温度にて絶縁膜及び酸化防止膜に熱処理を施すことが、絶縁膜及び酸化防止膜による応力を緩和するといった観点から好ましい。
【００２５】
本発明の製造方法においては、工程（Ｃ）の後、拡散バリア層を形成することが好ましい。拡散バリア層はコンタクトプラグの頂面のみに形成されていてもよいが、拡散バリア層はコンタクトプラグの頂面から層間絶縁層上に亙って形成されており、拡散バリア層と下部電極とは略同一の平面形状を有し、下部電極及び拡散バリア層の側壁は酸化防止膜で被覆されている構成とすることが好ましい。
即ち、拡散バリア層がコンタクトプラグの頂面のみに形成されている場合、拡散バリア層は下部電極で覆われており、拡散バリア層の平面形状と下部電極の平面形状とは異なり、下部電極の側壁が酸化防止膜で被覆されている。一方、拡散バリア層がコンタクトプラグの頂面から層間絶縁層上に亙って形成されている場合、拡散バリア層は下部電極で覆われている場合もあるし（この場合、拡散バリア層の平面形状と下部電極の平面形状とは異なり、下部電極の側壁が酸化防止膜で被覆されている）、拡散バリア層の平面形状と下部電極の平面形状とが略一致し、下部電極及び拡散バリア層の側壁は酸化防止膜で被覆されている場合もある。
【００２６】
尚、パターニングされた拡散バリア層を形成した後、拡散バリア層上にパターニングされた下部電極を形成してもよいし、拡散バリア層を形成した後、拡散バリア層上に下部電極を形成し、次いで、下部電極及び拡散バリア層をパターニングしてもよい。
【００２７】
拡散バリア層を構成する材料として、ＴｉＮ、ＴａＮ、ＴｉＡｌＮを例示することができる。
【００２８】
本発明の製造方法においては、前記工程（Ｄ）と工程（Ｅ）の間において、前記工程（Ｈ）における強誘電体層の形成と略同じ温度にて下部電極（場合によっては、加えて拡散バリア層）に熱処理を施すことが、下部電極（場合によっては、加えて拡散バリア層）による応力を緩和するといった観点から好ましい。
【００２９】
本発明の製造方法において、下部電極は、酸素拡散防止能を有する導電性材料から成ることが好ましく、具体的には、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ｐｔから成る群より選ばれた少なくとも１種の貴金属、又は、その化合物、あるいは、これらの貴金属若しくは化合物の積層構造から成ることが好ましい。上部電極も、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ｐｔから成る群より選ばれた少なくとも１種の貴金属、又は、その化合物、あるいは、これらの貴金属若しくは化合物の積層構造から成ることが好ましい。下部電極あるいは上部電極を構成する材料として、より具体的には、例えば、Ｉｒ、ＩｒＯ_２−Ｘ、ＩｒＯ_２−Ｘ／Ｉｒ、ＳｒＩｒＯ_３、Ｉｒ／Ｉｒ−Ｈｆ、Ｒｕ、ＲｕＯ_２−Ｘ、ＳｒＲｕＯ_３、Ｐｔ、Ｐｔ／ＩｒＯ_２−Ｘ、Ｐｔ／ＲｕＯ_２−Ｘ、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ_０．５Ｓｒ_０．５ＣｏＯ_３（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ_２Ｃｕ_３Ｏ_７を挙げることができる。ここで、Ｘの値は、０≦Ｘ＜２である。尚、積層構造においては、「／」の前に記載された材料が強誘電体層と接する。下部電極と上部電極とは、同じ材料から構成されていてもよいし、同種の材料から構成されていてもよいし、異種の材料から構成されていてもよい。下部電極あるいは上部電極を形成するためには、下部電極を構成する導電材料層あるいは上部電極を構成する導電材料層を形成した後の工程において、導電材料層をパターニングすればよい。導電材料層の形成は、例えばスパッタリング法、反応性スパッタリング法、電子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパルスレーザアブレーション法といった導電材料層を構成する材料に適した方法にて適宜行うことができる。また、導電材料層のパターニングは、例えばイオンミーリング法やＲＩＥ法にて行うことができる。
【００３０】
本発明の製造方法における強誘電体層を構成する材料として、ビスマス層状化合物、より具体的には、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料を挙げることができる。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂不定比化合物に属し、金属元素、アニオン（Ｏ等）元素の両サイトにおける組成ずれに対する寛容性がある。また、化学量論的組成からやや外れたところで最適な電気的特性を示すことも珍しくない。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、例えば、一般式（Ｂｉ_２Ｏ_２）^２＋（Ａ_ｍ−１Ｂ_ｍＯ_３ｍ＋１）^２−で表すことができる。ここで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構成された群から選択された１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された１種類、若しくは複数種の任意の比率による組み合わせを表す。また、ｍは１以上の整数である。
【００３１】
あるいは又、強誘電体層を構成する材料は、
（Ｂｉ_Ｘ，Ｓｒ_１−Ｘ）_２（Ｓｒ_Ｙ，Ｂｉ_１−Ｙ）（Ｔａ_Ｚ，Ｎｂ_１−Ｚ）_２Ｏ_ｄ式（１）
（但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。あるいは又、強誘電体層を構成する材料は、
Ｂｉ_ＸＳｒ_ＹＴａ_２Ｏ_ｄ式（２）
（但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。これらの場合、式（１）若しくは式（２）で表される結晶相を主たる結晶相として８５％以上含んでいることが一層好ましい。尚、式（１）中、（Ｂｉ_Ｘ，Ｓｒ_１−Ｘ）の意味は、結晶構造における本来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉとＳｒの割合がＸ：（１−Ｘ）であることを意味する。また、（Ｓｒ_Ｙ，Ｂｉ_１−Ｙ）の意味は、結晶構造における本来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒとＢｉの割合がＹ：（１−Ｙ）であることを意味する。式（１）若しくは式（２）で表される結晶相を主たる結晶相として含む強誘電体層を構成する材料には、Ｂｉの酸化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が若干含まれている場合もあり得る。
【００３２】
あるいは又、強誘電体層を構成する材料は、
Ｂｉ_Ｘ（Ｓｒ，Ｃａ，Ｂａ）_Ｙ（Ｔａ_Ｚ，Ｎｂ_１−Ｚ）_２Ｏ_ｄ式（３）
（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａから構成された群から選択された１種類の元素を意味する。これらの各式で表される強誘電体層を構成する材料の組成を化学量論的組成で表せば、例えば、例えば、Ｂｉ_２ＳｒＴａ_２Ｏ_９（タンタル酸ストロンチウムビスマス）、Ｂｉ_２ＳｒＮｂ_２Ｏ_９（ニオブ酸ストロンチウムビスマス）、Ｂｉ_２ＢａＴａ_２Ｏ_９（タンタル酸バリウムビスマス）、Ｂｉ_２ＢａＮｂ_２Ｏ_９（ニオブ酸バリウムビスマス）、Ｂｉ_２Ｓｒ（Ｔａ，Ｎｂ）_２Ｏ_９（ニオブ酸タンタル酸ストロンチウムビスマス）等を挙げることができる。あるいは又、強誘電体材料として、Ｂｉ_４ＳｒＴｉ_４Ｏ_１５（チタン酸ストロンチウムビスマス）、Ｂｉ_３ＴｉＮｂＯ_９（ニオブ酸ビスマスチタン）、Ｂｉ_３ＴｉＴａＯ_９（タンタル酸ビスマスチタン）、Ｂｉ_４Ｔｉ_３Ｏ_１２（チタン酸ビスマス）、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２（チタン酸ランタンビスマス）、Ｂｉ_２ＰｂＴａ_２Ｏ_９（タンタル酸ビスマス鉛）等を例示することができるが、これらの場合においても、各金属元素の比率は、結晶構造が変化しない程度に変化させ得る。即ち、金属元素及び酸素元素の両サイトにおける組成ずれがあってもよい。
【００３３】
あるいは又、強誘電体材料として、ＰｂＴｉＯ_３（チタン酸鉛）、ＢａＴｉＯ_３（チタン酸バリウム）、ＬｉＮｂＯ_３（ニオブ酸リチウム）、ＬｉＴａＯ_３（タンタル酸リチウム）、ＹＭｎＯ_３（マンガン酸イットリウム）、ペロブスカイト型構造を有するＰｂＺｒＯ_３とＰｂＴｉＯ_３の固溶体であるチタン酸ジルコン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ_１−ｙ，Ｔｉ_ｙ）Ｏ_３（但し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物であるＰＬＺＴ［（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３（チタン酸ジルコン酸ランタン鉛）］、あるいはＰＺＴにＮｂを添加した金属酸化物であるＰＮＺＴ、ＰＺＴにストロンチウム（Ｓｒ）を添加した金属酸化物であるＰＳＺＴ［（Ｐｂ，Ｓｒ）（Ｚｒ_Ｘ，Ｔｉ_Ｙ）Ｏ_３］、これらの混合物を挙げることができる。
【００３４】
以上に説明した強誘電体層を構成する材料において、これらの組成を化学量論的組成から外すことによって、結晶化温度を変化させることが可能である。
【００３５】
強誘電体層を得るためには、強誘電体薄膜を形成した後の工程において、強誘電体薄膜をパターニングすればよい。場合によっては、強誘電体薄膜のパターニングは不要である。強誘電体薄膜の形成は、例えば、ＭＯＣＶＤ法、ビスマス−酸素結合を有するビスマス有機金属化合物（ビスマスアルコキシド化合物）を原料としたＭＯＤ（ＭｅｔａｌＯｒｇａｎｉｃＤｅｃｏｍｐｏｓｉｔｉｏｎ）法、ＬＳＭＣＤ（ＬｉｑｕｉｄＳｏｕｒｃｅＭｉｓｔＣｈｅｍｉｃａｌＤｅｐｏｓｉｔｉｏｎ）法、パルスレーザアブレーション法、スパッタリング法、ゾル−ゲル法といった強誘電体薄膜を構成する材料に適した方法にて適宜行うことができる。また、強誘電体薄膜のパターニングは、例えば異方性イオンエッチング（ＲＩＥ）法にて行うことができる。
【００３６】
選択用トランジスタは、例えば、周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができる。選択用トランジスタと下部電極との接続のためのコンタクトプラグは、層間絶縁層に形成された開口部に、例えば、タングステンや不純物をドーピングされたポリシリコンを埋め込むことによって形成することができる。層間絶縁層は、例えば、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯから構成することができる。
【００３７】
本発明においては、絶縁膜及び酸化防止膜をエッチングする工程（Ｇ）において、絶縁膜のエッチング速度をＥＲ_１、酸化防止膜のエッチング速度をＥＲ_２としたとき、０．５≦ＥＲ_２／ＥＲ_１≦２を満足するようにエッチング条件を選定して、エッチングを行う。その結果、露出した下部電極の頂面に凹凸が生成することを確実に抑制することができるし、酸化防止膜をオーバーエッチングしたとき、層間絶縁層の上方に位置する絶縁膜が過度にエッチングされることを防止し得る。
【００３８】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００３９】
（実施の形態１）
実施の形態１は、本発明の強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する）の製造方法に関する。
【００４０】
実施の形態１の不揮発性メモリは、模式的な一部断面図を図４の（Ｂ）に示すように、選択用トランジスタＴＲ、層間絶縁層１６、コンタクトプラグ１８Ａ、下部電極３１、強誘電体層３２、上部電極３３から構成されている。ここで、選択用トランジスタＴＲはシリコン半導体基板から成る半導体基板１０に形成されており、ＳｉＯ_２から成る層間絶縁層１６は選択用トランジスタＴＲを含む全面を覆っている。また、タングステンから構成されたコンタクトプラグ１８Ａは、層間絶縁層１６に形成された開口部１７Ａ内に設けられ、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａに接続されている。ＴｉＮから成る拡散バリア層２０が、少なくともコンタクトプラグ１８Ａの頂面に、より具体的には、コンタクトプラグ１８Ａの頂面から層間絶縁層１６上に亙って形成されており、しかも、パターニングされている。更には、酸素拡散防止能を有する導電性材料（より具体的にはＩｒ／Ｉｒ−Ｈｆ）から成る下部電極３１は、拡散バリア層２０上に形成され、しかも、拡散バリア層２０と略同形にパターニングされている。ＳＢＴから成る強誘電体層３２は下部電極３１上に形成されており、白金（Ｐｔ）から成る上部電極３３は強誘電体層３２上に形成されている。
【００４１】
そして、下部電極３１及び拡散バリア層２０の側壁はＡｌ_２Ｏ_３から成る酸化防止膜２１で被覆されており、この酸化防止膜２１は層間絶縁層１６上を延在している。また、下部電極３１が形成されていない層間絶縁層１６の部分には、絶縁膜２２（下層に位置する第１の絶縁膜２２Ａ及び上層に位置する第２の絶縁膜２２Ｂの積層構造を有する）が形成されている。
【００４２】
以下、半導体基板等の模式的な一部断面図である図１の（Ａ）、（Ｂ）、図２の（Ａ）、（Ｂ）、図３の（Ａ）、（Ｂ）、及び、図４の（Ａ）、（Ｂ）を参照して、実施の形態１の不揮発性メモリの製造方法を説明する。
【００４３】
［工程−１００］
先ず、選択用トランジスタＴＲとして機能するＭＯＳ型トランジスタをシリコン半導体基板から成る半導体基板１０に形成する。そのために、例えばＬＯＣＯＳ構造を有する素子分離領域１１を公知の方法に基づき形成する。尚、素子分離領域は、トレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組合せとしてもよい。その後、半導体基板１０の表面を例えばパイロジェニック法により酸化し、ゲート絶縁膜１２を形成する。次いで、不純物がドーピングされたポリシリコン層をＣＶＤ法にて全面に形成した後、ポリシリコン層をパターニングし、ゲート電極１３を形成する。このゲート電極１３はワード線ＷＬを兼ねている。尚、ゲート電極１３をポリシリコン層から構成する代わりに、ポリサイドや金属シリサイドから構成することもできる。次に、半導体基板１０にイオン注入を行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳｉＯ_２層を形成した後、このＳｉＯ_２層をエッチバックすることによって、ゲート電極１３の側面にゲートサイドウオール１４を形成する。次いで、半導体基板１０にイオン注入を施した後、イオン注入された不純物の活性化アニール処理を行うことによって、ソース／ドレイン領域１５Ａ，１５Ｂを形成する。
【００４４】
［工程−１１０］
次いで、全面にＳｉＯ_２から成る下層層間絶縁層をＣＶＤ法にて形成した後、化学的／機械的研磨法（ＣＭＰ法）にて下層層間絶縁層を研磨する。その後、ソース／ドレイン領域１５Ｂの上方の下層層間絶縁層にリソグラフィ技術及びＲＩＥ法に基づき開口部を形成し、次いで、開口部内を含む下層層間絶縁層上に、不純物がドーピングされたポリシリコン層をＣＶＤ法にて形成する。次いで、下層層間絶縁層上のポリシリコン層をパターニングすることで、下層層間絶縁層上にビット線ＢＬを形成することができる。ビット線ＢＬとソース／ドレイン領域１５Ｂとは、下層層間絶縁層に形成された接続孔１８Ｂを介して接続されている。
その後、ＢＰＳＧから成る上層層間絶縁層をＣＶＤ法にて全面に形成する。尚、ＢＰＳＧから成る上層層間絶縁層の形成後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、上層層間絶縁層をリフローさせることが好ましい。更には、必要に応じて、例えばＣＭＰ法にて上層層間絶縁層の頂面を化学的及び機械的に研磨し、上層層間絶縁層を平坦化したり、レジストエッチバック法によって上層層間絶縁層を平坦化することが望ましい。尚、下層層間絶縁層と上層層間絶縁層を纏めて、以下、単に層間絶縁層１６と呼ぶ。
【００４５】
［工程−１２０］
その後、ソース／ドレイン領域１５Ａ，１５Ｂの上方の層間絶縁層１６に開口部１７ＡをＲＩＥ法にて形成した後、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａに接続されたコンタクトプラグ１８Ａを開口部１７Ａ内に形成する。コンタクトプラグ１８Ａの頂面は層間絶縁層１６の表面と略同じ平面に存在している。タングステンにて開口部１７Ａを埋め込み、コンタクトプラグ１８Ａを形成する条件を、以下の表１に例示する。尚、タングステンにて開口部１７Ａを埋め込む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロンスパッタリング法にて開口部１７Ａ内を含む層間絶縁層１６の上に形成することが好ましい。ここで、Ｔｉ層及びＴｉＮ層を形成する理由は、オーミックな低コンタクト抵抗を得ること、ブランケットタングステンＣＶＤ法における半導体基板１０の損傷発生の防止、タングステンの密着性向上のためである。図面においては、Ｔｉ層及びＴｉＮ層の図示は省略している。層間絶縁層１６上のタングステン層、ＴｉＮ層、Ｔｉ層は、化学的／機械的研磨法（ＣＭＰ法）にて除去してもよい。また、タングステンの代わりに、不純物がドーピングされたポリシリコンを用いることもできる。
【００４６】
［表１］
Ｔｉ層（厚さ：５ｎｍ）のスパッタリング条件
プロセスガス：Ａｒ＝３５ｓｃｃｍ
圧力：０．５２Ｐａ
ＲＦパワー：２ｋＷ
基板の加熱：無し
ＴｉＮ層（厚さ：５０ｎｍ）のスパッタリング条件
プロセスガス：Ｎ_２／Ａｒ＝１００／３５ｓｃｃｍ
圧力：１．０Ｐａ
ＲＦパワー：６ｋＷ
基板の加熱：無し
タングステンのＣＶＤ形成条件
使用ガス：ＷＦ_６／Ｈ_２／Ａｒ＝４０／４００／２２５０ｓｃｃｍ
圧力：１０．７ｋＰａ
形成温度：４５０゜Ｃ
タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件
第１段階のエッチング：タングステン層のエッチング
使用ガス：ＳＦ_６／Ａｒ／Ｈｅ＝１１０：９０：５ｓｃｃｍ
圧力：４６Ｐａ
ＲＦパワー：２７５Ｗ
第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング
使用ガス：Ａｒ／Ｃｌ_２＝７５／５ｓｃｃｍ
圧力：６．５Ｐａ
ＲＦパワー：２５０Ｗ
【００４７】
［工程−１３０］
次に、少なくともコンタクトプラグ１８Ａの頂面に、より具体的には、コンタクトプラグ１８Ａの頂面から層間絶縁層１６上に亙って、ＴｉＮから成り、パターニングされた拡散バリア層２０と、パターニングされた下部電極３１との積層構造を形成する。
【００４８】
拡散バリア層２０の形成方法として、例えば、ＤＣマグネトロンスパッタリング法に基づき全面に厚さ３０ｎｍのＴｉ層を成膜した後、ＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）法によって７５０゜Ｃの窒素ガス雰囲気中で３０秒間、このＴｉ層に対して熱処理を施し、Ｔｉ層を窒化してＴｉＮ層とする方法を挙げることができるが、このような方法に限定するものではない。即ち、ＴｉＮ層を、例えば反応性スパッタリング法やＣＶＤ法等によって成膜してもよい。更には、拡散バリア層２０を構成する材料もＴｉＮに限られず、ＴａＮやＴｉＡｌＮ等、強誘電体層３２を形成する温度での相互拡散バリア効果を有する材料であればよい。
【００４９】
また、下部電極３１の形成方法として、Ｈｆを１５ａｔｏｍ％添加したＩｒ−Ｈｆ膜を２０ｎｍ、その上にＩｒ膜を２３０ｎｍ、それぞれＤＣマグネトロンスパッタリング法によって形成する方法を例示することができる。尚、Ｉｒ−Ｈｆ膜は密着層として機能する。図面においては、下部電極３１を１層で表した。
【００５０】
次いで、下部電極３１及び拡散バリア層２０の緻密化と応力緩和のために、７００゜Ｃの窒素ガス雰囲気中で３０分の熱処理を施すことが好ましい。尚、この温度は、後述する強誘電体層３２の形成（結晶化）と同じ温度である。
【００５１】
その後、リソグラフィ技術あるいはハードマスク技術及びドライエッチング技術に基づき、下部電極３１及び拡散バリア層２０をパターニンする。下部電極３１と拡散バリア層２０とは、略同じ平面形状を有する。こうして、図１の（Ａ）に示す構造を得ることができる。
【００５２】
［工程−１４０］
次に、コンタクトプラグ１８Ａの酸化防止のための酸化防止膜２１を、下部電極３１の全面及び層間絶縁層１６上に形成する。具体的には、ＥＣＲスパッタリング法により厚さ３０ｎｍのＡｌ_２Ｏ_３から成る酸化防止膜２１を全面に形成する（図１の（Ｂ）参照）。こうして、下部電極３１及び拡散バリア層２０の側壁を酸化防止膜２１で被覆し、且つ、酸化防止膜２１を層間絶縁層１６上を延在させる。尚、この酸化防止膜２１は、熱的に安定で、しかも、下部電極３１を構成する材料と密着性の良い他の材料を用いてもよく、また、成膜方法もＥＣＲスパッタリング法に限らず、緻密な膜を形成する方法であればよく、例えばＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法を採用することもできる。
【００５３】
［工程−１５０］
次いで、酸化防止膜２１上に絶縁膜２２を形成する。具体的には、先ず、厚さ５０ｎｍのＳｉＯ_２から成る第１の絶縁膜２２Ａをプラズマ−ＴＥＯＳＣＶＤ法にて成膜し、その後、高密度プラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法）にて厚さ約０．６μｍのＳｉＯ_２から成る第２の絶縁膜２２Ｂを形成する（図２の（Ａ）参照）。
【００５４】
次に、絶縁膜２２及び酸化防止膜２１の緻密化と応力緩和のために、７００゜Ｃの窒素ガス雰囲気中で３０分の熱処理を施すことが好ましい。尚、この温度は、後述する強誘電体層３２の形成（結晶化）と同じ温度である。
【００５５】
［工程−１６０］
その後、絶縁膜２２及び酸化防止膜２１をエッチングして、少なくとも下部電極３１の頂面を露出させ、層間絶縁層１６上に酸化防止膜２１及び絶縁膜２２（第１の絶縁膜２２Ａ及び第２の絶縁膜２２Ｂ）を残すが、その前に、先ず、第２の絶縁膜２２Ｂを化学的機械的研磨法（ＣＭＰ法）にて約１８０ｎｍだけ研磨し、次いで、下部電極３１の上方の第２の絶縁膜２２Ｂの厚さが約１５ｎｍとなるように、第２の絶縁膜２２Ｂを、以下の表２に例示する条件にてエッチバック（エッチング）する（図２の（Ｂ）参照）。これらの第２の絶縁膜２２ＢのＣＭＰ法による研磨、及びエッチバックは必須ではないが、次に、絶縁膜２２及び酸化防止膜２１をエッチングする際の面内ばらつきを抑えるために、第２の絶縁膜２２ＢのＣＭＰ法による研磨及びエッチバックを実行することが好ましい。
【００５６】
［表２］
使用エッチングガス：ＣＨＦ_３／Ｈｅ＝１５／１００ｓｃｃｍ
圧力：１．３Ｐａ（１０ｍＴｏｒｒ）
パワー：１３０Ｗ
エッチング時間：６０秒
【００５７】
次いで、以下の表３に例示する条件にて、絶縁膜２２（第２の絶縁膜２２Ｂ及び第１の絶縁膜２２Ａ）並びに酸化防止膜２１をエッチングして、少なくとも下部電極３１の頂面を、より具体的には、下部電極３１の頂面及び側壁上部を露出させ、且つ、層間絶縁層１６上に酸化防止膜２１及び絶縁膜２２（第２の絶縁膜２２Ｂ及び第１の絶縁膜２２Ａ）を残す。第２の絶縁膜２２Ｂ及び第１の絶縁膜２２Ａがエッチング（エッチバック）されて下部電極３１の頂面上の酸化防止膜２１が露出した状態を図３の（Ａ）に示し、第２の絶縁膜２２Ｂ、第１の絶縁膜２２Ａ及び酸化防止膜２１がエッチング（エッチバック）されて下部電極３１の頂面が露出した状態を図３の（Ｂ）に示し、第２の絶縁膜２２Ｂ及び酸化防止膜２１がオーバーエッチングされて下部電極３１の頂面及び側壁上部が露出した状態を図４の（Ａ）に示す。こうして、台座型電極構造を得ることができる。ここで、層間絶縁層１６の上方の第２の絶縁膜２２Ｂの平均厚さは１００ｎｍであり、下部電極３１及び拡散バリア層２０の側壁を覆う酸化防止膜２１の高さは約２００ｎｍである。層間絶縁層１６の上方には十分なる膜厚を有する第２の絶縁膜２２Ｂが残される。尚、図３の（Ｂ）に示す状態を得るためのエッチング時間は６０秒である。下部電極３１及び拡散バリア層２０の側壁を覆う酸化防止膜２１の頂部は、下部電極３１の頂部よりも、１０ｎｍ乃至５０ｎｍ程度低いところに位置することが好ましい。
【００５８】
［表３］
使用エッチングガス：Ｃｌ_２／ＢＣｌ_３＝２５／７５ｓｃｃｍ
圧力：１．３Ｐａ（１０ｍＴｏｒｒ）
バイアスパワー：１００Ｗ
エッチング時間：９０秒
【００５９】
尚、表３に例示した条件にあっては、絶縁膜２２のエッチング速度をＥＲ_１（第１の絶縁膜２２Ａのエッチング速度をＥＲ_１１、第２の絶縁膜２２Ｂのエッチング速度をＥＲ_１２）、酸化防止膜２１のエッチング速度をＥＲ_２としたとき、ＥＲ_１≒ＥＲ_２（より具体的には、ＥＲ_１１≒ＥＲ_１２≒ＥＲ_２）である。ここで、エッチング速度とは、半導体基板に垂直な方向のエッチング速度を意味する。
【００６０】
このようなＥＲ_１１≒ＥＲ_１２≒ＥＲ_２となるエッチング条件は、エッチング条件を種々変えて試験エッチングを行うことで得ることができる。
【００６１】
エッチングガスであるＣｌ_２／ＢＣｌ_３の割合を変化させ、第１の絶縁膜２２Ａ、酸化防止膜２１をエッチング（エッチバック）したときの第１の絶縁膜２２Ａのエッチング速度ＥＲ_１１、酸化防止膜２１のエッチング速度ＥＲ_２の値を、以下の表４に示。尚、表４においては、酸化防止膜２１のエッチング速度ＥＲ_２を基準として、第１の絶縁膜２２Ａのエッチング速度ＥＲ_１１を正規化している。ここで、基板温度を３０゜Ｃとした。
【００６２】
［表４］
Ｃｌ_２／ＢＣｌ_３圧力（Ｐａ）バイアスパワー（Ｗ）ＥＲ_１１／ＥＲ_２
５０／５０１．３１００１．１７
５０／５０１．３１５０１．３０
５０／５００．７１００１．０９
２５／７５１．３１００１．１０
【００６３】
また、Ｏ_３−ＴＥＯＳＣＶＤ法にて形成されたＳｉＯ_２膜、ＳＯＧ膜、酸化防止膜としてのプラズマＣＶＤ法にて形成されたＳｉＮ膜を、表５及び表７に示す条件でエッチングしたときの各膜のエッチング速度を表６及び表８に示す。尚、ＳｉＮ膜のエッチング速度を基準として、ＳｉＯ_２膜及びＳＯＧ膜のエッチング速度を正規化している。表６及び表８から、エッチング条件を最適化することによって、ＥＲ_１１≒ＥＲ_１２≒ＥＲ_２を得ることができることが判る。
【００６４】
［表５］
使用エッチングガス：ＣＨＦ_３／Ｈｅ＝１５／１００ｓｃｃｍ
圧力：１．３Ｐａ（１０ｍＴｏｒｒ）
バイアスパワー：１３０Ｗ
【００６５】
［表６］
ＳｉＯ_２膜のエッチング速度：０．６５
ＳＯＧ膜のエッチング速度：１．００
【００６６】
［表７］
使用エッチングガス：ＣＨＦ_３＝１００ｓｃｃｍ
圧力：１．３Ｐａ（１０ｍＴｏｒｒ）
バイアスパワー：１３０Ｗ
【００６７】
［表８］
ＳｉＯ_２膜のエッチング速度：１．０５
ＳＯＧ膜のエッチング速度：１．０４
【００６８】
［工程−１７０］
次いで、厚さ１２０ｎｍのＳＢＴから成る強誘電体層３２をゾル−ゲル法にて形成する。具体的には、ＳＢＴ前駆体溶液をスピン・オン法により塗布し、結晶化のために７００゜Ｃの酸素ガス雰囲気中で熱処理を３０分間行うという工程を３回繰り返すことで、強誘電体層３２を得ることができる。
【００６９】
［工程−１８０］
次に、全面に、ＤＣマグネトロンスパッタリング法により厚さ１００ｎｍのＰｔから成る上部電極３３を成膜する。そして、上部電極３３、強誘電体層３２を、順次、２段階のリソグラフィ技術及びドライエッチング技術に基づきパターニングする。尚、ハードマスク等を用いて、上部電極３３及び強誘電体層３２を一括してエッチングしてもよい。その後、パターニングによる強誘電体層３２の特性劣化を回復するため、酸素ガス雰囲気中で７００゜Ｃ、３０分の熱処理を行うことが好ましい。
【００７０】
［工程−１９０］
その後、厚さ約０．３μｍのＳｉＯ_２から成る絶縁層３４をプラズマ−ＴＥＯＳＣＶＤ法にて全面に形成し、次いで、上部電極３３の上方の絶縁層３４に、リソグラフィ技術及びドライエッチング技術に基づき開口部を形成する。そして、開口部内を含む絶縁層３４上に、配線層として、ＴｉＮ（厚さ２０ｎｍ）／Ｔｉ（厚さ２０ｎｍ）の積層膜（図示せず）を、更に、その上に、Ｓｉを１ａｔｏｍ％添加した厚さ約０．６μｍのＡｌ−Ｓｉ層を、それぞれＤＣマグネトロンスパッタリング法により形成する。最後に、リソグラフィ技術及びドライエッチング技術に基づき配線層をパターニングして、上部電極３３に接続されたプレート線ＰＬを得ることができる。こうして、図４の（Ｂ）に示す不揮発性メモリを得ることができる。その後、全面にパッシベーション膜（図示せず）を形成して、不揮発性メモリを完成させる。
【００７１】
例えば、ＭＯＤ法やＭＯＣＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料から成る強誘電体層３２を形成してもよい。例えば、ＳｒＢｉ_２Ｔａ_２Ｏ_９から成る強誘電体層３２のＭＯＣＶＤ法に基づく形成条件を以下の表９に例示する。尚、表９中、「ｔｈｄ」は、テトラメチルヘプタンジネートの略である。また、表９に示したソース原料はテトラヒドロフラン（ＴＨＦ）を主成分とする溶媒中に溶解されている。
【００７２】
［表９］

【００７３】
あるいは又、ＳｒＢｉ_２Ｔａ_２Ｏ_９から成る強誘電体層３２をパルスレーザアブレーション法、上述のようにゾル−ゲル法、あるいはＲＦスパッタリング法にて全面に形成することもできる。これらの場合の形成条件を、それぞれ、以下の表１０、表１１、表１２に例示する。尚、ゾル−ゲル法によって厚い強誘電体層３２を形成する場合、所望の回数、スピンコート及び乾燥、あるいはスピンコート及び焼成（又は、アニール処理）を繰り返せばよい。
【００７４】
［表１０］
パルスレーザアブレーション法による形成
ターゲット：ＳｒＢｉ_２Ｔａ_２Ｏ_９
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、５Ｈｚ）
形成温度：４００〜８００゜Ｃ
酸素濃度：３Ｐａ
【００７５】
［表１１］

【００７６】
［表１２］
ＲＦスパッタリング法による形成
ターゲット：ＳｒＢｉ_２Ｔａ_２Ｏ_９セラミックターゲット
ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ^２
雰囲気圧力：０．２〜１．３Ｐａ
形成温度：室温〜６００゜Ｃ
プロセスガス：Ａｒ／Ｏ_２の流量比＝２／１〜９／１
【００７７】
強誘電体層を、ＰＺＴあるいはＰＬＺＴから構成するときの、マグネトロンスパッタリング法によるＰＺＴあるいはＰＬＺＴの形成条件を以下の表１３に例示する。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタリング法、電子ビーム蒸着法、ゾル−ゲル法、又は、ＭＯＣＶＤ法にて形成することもできる。
【００７８】
［表１３］
ターゲット：ＰＺＴあるいはＰＬＺＴ
プロセスガス：Ａｒ／Ｏ_２＝９０体積％／１０体積％
圧力：４Ｐａ
パワー：５０Ｗ
形成温度：５００゜Ｃ
【００７９】
更には、ＰＺＴやＰＬＺＴをパルスレーザアブレーション法にて形成することもできる。この場合の形成条件を以下の表１４に例示する。
【００８０】
［表１４］
ターゲット：ＰＺＴ又はＰＬＺＴ
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、３Ｈｚ）
出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ^２）
形成温度：５５０〜６００゜Ｃ
酸素濃度：４０〜１２０Ｐａ
【００８１】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した不揮発性メモリの構造、使用した材料、各種の形成条件等は例示であり、適宜変更することができる。例えば、場合によっては、プレート線の形成を省略し、上部電極がプレート線を兼ねる構成とすることができる。
【００８２】
また、本発明においては、台座型電極構造を得るために、第２の絶縁膜２２Ｂ、第１の絶縁膜２２Ａ、酸化防止膜２１をエッチングしたが、２層以上の多層構造を有する被エッチング物において、エッチング後に露出した層の表面に凹凸が発生することを抑制するために、本発明を適用することができる。即ち、この場合、エッチングすべき第ｎ層のエッチング速度をＥＲ_ｎとし、エッチングすべき層のエッチング速度の平均値をＥＲ_ＡＶＥとしたとき、０．５≦ＥＲ_ｎ／ＥＲ_ＡＶＥ≦２を満足すればよい。
【００８３】
本発明における強誘電体層をＢａＴｉＯ_３（チタン酸バリウム）や、ＳｒＴｉＯ_３（チタン酸ストロンチウム）、（Ｂａ，Ｓｒ）ＴｉＯ_３（チタン酸バリウムストロンチウム）等の高誘電体材料から成る高誘電体層と置き換えれば、本発明の製造方法をＤＲＡＭの製造方法に適用することが可能である。また、また、本発明の製造方法をＤＲＡＭの製造方法に適用することもできる。この場合に得られたＤＲＡＭにあっては、強誘電体層の分極を、分極反転の起きない付加電圧の範囲で利用する。即ち、外部電界による最大（飽和）分極Ｐ_ｍａｘと外部電界が０の場合の残留分極Ｐ_ｒとの差（Ｐ_ｍａｘ−Ｐ_ｒ）が、電源電圧に対して一定の関係（ほぼ比例する関係）を有する特性を利用する。強誘電体層の分極状態は、常に飽和分極（Ｐ_ｍａｘ）と残留分極（Ｐ_ｒ）の間にあり、反転しない。データはリフレッシュによって保持される。
【００８４】
【発明の効果】
本発明にあっては、絶縁膜のエッチング速度と酸化防止膜のエッチング速度との割合を規定することによって、絶縁膜や酸化防止膜のエッチングに起因して下部電極や絶縁膜の表面に凹凸が生成することを確実に抑制することができる。従って、その後の工程において強誘電体層を形成するときに何ら問題が発生しない。しかも、層間絶縁層の上方に位置する絶縁膜の膜厚が薄くなるといった問題の発生を回避することができるので、強誘電体層の形成に有利であるし、コンタクトプラグが酸化され難い構造を得ることができる。
【図面の簡単な説明】
【図１】図１の（Ａ）及び（Ｂ）は、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図２】図２の（Ａ）及び（Ｂ）は、図１の（Ｂ）に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図３】図３の（Ａ）及び（Ｂ）は、図２の（Ｂ）に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図４】図４の（Ａ）及び（Ｂ）は、図３の（Ｂ）に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図５】図５の（Ａ）は、強誘電体型不揮発性半導体メモリの等価回路図であり、図５の（Ｂ）は、強誘電体のＰ−Ｅヒステリシスループを模式的に示す図である。
【図６】図６の（Ａ）は、従来の強誘電体型不揮発性半導体メモリの模式的な一部断面図であり、図６の（Ｂ）は、従来の強誘電体型不揮発性半導体メモリにおける問題点を説明するための強誘電体型不揮発性半導体メモリの製造途中における模式的な一部断面図である。
【図７】図７の（Ａ）及び（Ｂ）は、従来の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図８】図８の（Ａ）及び（Ｂ）は、図７の（Ｂ）に引き続き、従来の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図９】図９は、図８の（Ｂ）に引き続き、従来の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【符号の説明】
１０・・・シリコン半導体基板、１１・・・素子分離領域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、１４・・・ゲートサイドウオール、１５Ａ，１５Ｂ・・・ソース／ドレイン領域、１６・・・層間絶縁層、１７Ａ・・・開口部、１８Ａ・・・コンタクトプラグ、１８Ｂ・・・接続孔、２０・・・拡散バリア層、２１・・・酸化防止膜、２２，２２Ａ，２２Ｂ・・・絶縁膜、３１・・・下部電極、３２・・・強誘電体層、３３・・・上部電極、３４・・・絶縁層、ＢＬ・・・ビット線、ＰＬ・・・プレート線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a ferroelectric nonvolatile semiconductor memory having a stacked capacitor structure, also called a so-called FeRAM.
[0002]
[Prior art]
In recent years, studies on large-capacity ferroelectric nonvolatile semiconductor memories have been actively conducted. 2. Description of the Related Art A ferroelectric nonvolatile semiconductor memory (hereinafter, sometimes abbreviated as a nonvolatile memory) is capable of high-speed access, is nonvolatile, is small in size, consumes low power, and has a high impact resistance. Strongly, for example, various electronic devices having file storage and resume functions, such as portable computers and mobile phones, use as a main storage device of a game machine, or as a recording medium for recording audio and video Use is expected.
[0003]
FIG. 5A shows an equivalent circuit diagram of this ferroelectric nonvolatile semiconductor memory (hereinafter sometimes referred to as a nonvolatile memory). FIG. 5A shows two nonvolatile memories. This non-volatile memory has a ferroelectric layer, and uses a method of detecting a change in the amount of charge stored in a capacitor portion using a high-speed polarization reversal of the ferroelectric layer and its residual polarization. It is a memory, basically, a capacitor section FC₁, FC₂And selection transistor TR₁, TR₂It is composed of Then, the selection transistor TR₁, TR₂Of the capacitor part FC₁, FC₂Of the capacitor FC₁, FC₂The other end of the plate line PL₁, PL₂It is connected to the. Also, the selection transistor TR₁, TR₂Are connected to the bit line BL, and the selection transistor TR₁, TR₂Gate electrode is a word line WL₁, WL₂It is connected to the.
[0004]
Writing and reading of data in this nonvolatile memory are performed by applying a ferroelectric PE hysteresis loop shown in FIG. 5B. That is, when the external electric field is removed after the external electric field is applied to the ferroelectric layer, the ferroelectric layer exhibits remanent polarization. The remanent polarization of the ferroelectric layer becomes + P when an external electric field in the positive direction is applied._r, When an external electric field in the negative direction is applied, -P_rBecomes Here, the remanent polarization is + P_r(See “D” in FIG. 5B) is “0” and the remanent polarization is −P_r(See “A” in FIG. 5B) is “1”.
[0005]
To determine the state of “1” or “0”, for example, an external positive electric field is applied to the ferroelectric layer. As a result, the polarization of the ferroelectric layer becomes the state of “C” in FIG. 5B. At this time, if the data is “0”, the polarization state of the ferroelectric layer changes from “D” to “C”. On the other hand, if the data is “1”, the polarization state of the ferroelectric layer changes from “A” to “C” via “B”. When the data is "0", no polarization inversion of the ferroelectric layer occurs. On the other hand, when the data is “1”, polarization inversion occurs in the ferroelectric layer. As a result, a difference occurs in the amount of charge stored in the capacitor unit. By turning on the selection transistor of the selected nonvolatile memory, this accumulated charge is detected as a signal current. When the external electric field is set to 0 after reading the data, the polarization state of the ferroelectric layer becomes the state of “D” in FIG. 5B regardless of whether the data is “0” or “1”. I will. That is, at the time of reading, data "1" is temporarily destroyed. Therefore, when the data is “1”, an external electric field in the negative direction is applied to change the state to “A” along the paths “D” and “E”, and the data “1” is written again.
[0006]
In order to increase the integration of this nonvolatile memory, a so-called stacked capacitor structure in which the selection transistor is covered with an interlayer insulating layer and a capacitor portion is formed on this interlayer insulating layer is indispensable along with the reduction of the cell area. Is done.
[0007]
In a conventional non-volatile memory, as shown in a schematic partial cross-sectional view of FIG. 6A, a capacitor portion is, specifically, a lower electrode 31 and a ferroelectric material formed thereon. It comprises a layer 32 and an upper electrode 33 formed on the ferroelectric layer 32. The lower electrode 31 is formed on the interlayer insulating layer 16, and the diffusion barrier layer 20 is formed between the lower electrode 31 and the interlayer insulating layer 16. In order to connect one source / drain region 15A of the selection transistor and the lower electrode 31, a contact plug 18A is formed in the interlayer insulating layer 16. This contact plug 18A is usually made of a conductive material such as polycrystalline silicon or tungsten. In FIG. 6A, reference numeral 34 is an insulating layer, reference numeral 10 is a semiconductor substrate, reference numeral 11 is an element isolation region, reference numeral 12 is a gate insulating film, reference numeral 13 is a gate electrode, and reference numeral 14 Is a gate side wall, reference numeral 18B is a connection hole connecting the bit line BL and the other source / drain region 15B, and reference numeral WL is a word line.
[0008]
The ferroelectric material forming the ferroelectric layer 32 is mainly an oxide, and requires heat treatment in a high-temperature oxygen gas atmosphere for crystallization of the ferroelectric layer 32.
[0009]
If such heat treatment causes interdiffusion between atoms of the material forming the lower electrode 31 and atoms of the material forming the contact plug 18A, the characteristics and reliability of the nonvolatile memory are reduced. Therefore, a diffusion barrier layer 20 made of TiN, TaN, or TiAlN is provided in order to suppress interdiffusion. Further, in such a heat treatment, when oxygen reaches the contact plug 18A through the lower electrode 31, the contact plug 18A near the boundary region between the lower electrode 31 and the contact plug 18A is oxidized and becomes non-conductive. In addition, there arises a problem that adhesion between the lower electrode 31 and the contact plug 18A is reduced. Further, the above-mentioned material constituting the diffusion barrier layer 20 also loses conductivity when oxidized, the adhesion between the lower electrode 31 and the diffusion barrier layer 20 decreases, and the interlayer insulating layer 16 and the diffusion barrier There is a problem that adhesion between the layer 20 and the layer 20 is reduced.
[0010]
For this reason, the lower electrode 31 needs to be made of a material that is stable even in a high-temperature oxygen gas atmosphere and has an oxygen barrier property.₂Noble metal-based materials are used. From such a background, when a ferroelectric material is applied to a stacked capacitor structure, a stacked structure in which a lower electrode 31 having an oxygen barrier property and a diffusion barrier layer 20 are combined is often adopted.
[0011]
As a method for further increasing the degree of integration of the semiconductor memory device, it is possible to eliminate the alignment margin of each layer in the photolithography process as much as possible. This is because the ferroelectric layer 32 is formed on the lower electrode 31 which has been patterned in advance. This is made possible by adopting a so-called pedestal type (pedestal type) electrode structure. This process of forming a pedestal-type electrode structure is a process that leads to a three-dimensional capacitor structure performed in a DRAM or the like in order to secure the amount of charge stored in a capacitor portion when the semiconductor memory device is further miniaturized. is there.
[0012]
For the above reasons, it is effective to adopt a stacked capacitor structure having a pedestal electrode structure in order to advance the integration of a semiconductor memory device.
[0013]
Conventionally, in forming a capacitor portion using a pedestal-type electrode structure, after a lower electrode 31 is formed, a gap between the lower electrodes 31 is formed by SiO 2.₂After filling the entire surface with an insulating film 22 and flattening the entire surface, a ferroelectric layer 32 is formed on the lower electrode 31.
[0014]
However, SrBi₂Ta₂O₉(Hereinafter sometimes referred to as SBT) or Pb (Zr, Ti) O₃When the above-mentioned pedestal-type electrode structure is applied to a stacked-type capacitor structure using a ferroelectric material that needs to be crystallized in a high-temperature oxygen gas atmosphere (hereinafter sometimes referred to as PZT), FIG. As shown in (B), when the ferroelectric layer 32 is crystallized in a high-temperature oxygen gas atmosphere, oxygen enters between the insulating film 22 and the lower electrode 31 and the diffusion barrier layer 20 is oxidized. Furthermore, the oxygen that has penetrated into the inside of the diffusion barrier layer 20 reaches the contact plug 18A, and the contact plug 18A is oxidized, so that there is a problem that conduction between the selection transistor and the lower electrode 31 cannot be established. The oxidized portion of the contact plug 18A is indicated by reference numeral 18a.
[0015]
Therefore, for example, an attempt has been made to dispose an oxidation prevention film 121 made of SiN on at least the side walls of the lower electrode 31 and the diffusion barrier layer 20 to prevent the contact plug 18A from being oxidized.
[0016]
Specifically, after forming a patterned lower electrode 31 and a diffusion barrier layer 20 on the interlayer insulating layer 16 as shown in a schematic partial cross-sectional view of FIG. As shown in B), an oxidation prevention film 121 made of SiN is formed on the entire surface.
Next, the SiO 2 is formed by the plasma-TEOS method.₂A first insulating film 22A is formed on the entire surface, and is further formed on the entire surface by high-density plasma CVD.₂A second insulating film 22B is formed (see FIG. 8A). Thereafter, the second insulating film 22B and the first insulating film 22A are etched back (see FIG. 8B), and the oxidation preventing film 121 is etched back to expose the top surface of the lower electrode 31. (See FIG. 9).
[0017]
[Problems to be solved by the invention]
By the way, in the conventional etch back method, the etch back of the oxidation prevention film 121 made of SiN is performed by using SiO₂The first and second insulating

films

22A and 22B are formed under the condition that an etching selectivity can be obtained. Specifically, assuming that the etching rate of SiN is 1, SiO 2₂Etchback is usually performed under the condition that the etching rate becomes 5 to 10. In addition, the oxidation preventing film 121 is over-etched in consideration of the in-plane variation. When the oxidation preventing film 121 is etched back, the exposed surface of the lower electrode 31 is also slightly etched.
[0018]
Generally, SiO₂And dry etching of SiN, CF₄, C₄H₈, CHF₃Is used. Then, etching of the object to be etched and an etching product (for example, CF_XThe etching is controlled by applying the above-mentioned method (3) on the object to be etched.
[0019]
However, in such an etching control, when the antioxidant film 121 is etched, an etching product is deposited on the exposed top surface of the lower electrode 31, and a variation occurs in an etching state of the surface of the lower electrode 31, Irregularities are generated on the surface of the lower electrode 31. When irregularities are generated on the surface of the lower electrode 31 in this manner, a ferroelectric material constituting the ferroelectric layer 32 may be formed on the top surface of the lower electrode 31 by, for example, a spin coating method in a later step. It will be difficult. In addition, if the etching products on the top surface of the lower electrode 31 are not completely removed, there is a possibility that the characteristics of the capacitor portion may deteriorate.
[0020]
Further, at the time of over-etching of the oxidation preventing film 121, the second insulating film 22B located above the interlayer insulating layer 16 is excessively etched, and the film of the second insulating film 22B located above the interlayer insulating layer 16 is formed. When the ferroelectric layer 32 is crystallized in a high-temperature oxygen gas atmosphere in a later step, oxygen penetrates and the diffusion barrier layer 20 and the contact plug 18A are oxidized. Tends to occur. In addition, a ferroelectric material constituting a ferroelectric layer is formed on a base having irregularities, which may make it difficult to form a ferroelectric material.
[0021]
Accordingly, an object of the present invention is to provide a ferroelectric nonvolatile semiconductor memory employing a stacked capacitor structure having a pedestal electrode structure, in which irregularities are unlikely to be formed on the top surface of a lower electrode, and furthermore, an interlayer insulating layer is formed. It is an object of the present invention to provide a method of manufacturing a ferroelectric nonvolatile semiconductor memory which can avoid the problem that the thickness of an insulating film located above is reduced.
[0022]
[Means for Solving the Problems]
In order to achieve the above object, a method for manufacturing a ferroelectric nonvolatile semiconductor memory according to the present invention comprises:
(A) forming a selection transistor including a gate electrode, a channel region, and a source / drain region on a semiconductor substrate;
(B) forming an interlayer insulating layer on the entire surface;
(C) forming a contact plug in a portion of the interlayer insulating layer above one of the source / drain regions;
(D) forming a lower electrode over the top surface of the contact plug and over the interlayer insulating layer;
(E) forming an antioxidant film for preventing oxidation of the contact plug on the entire surface of the lower electrode and on the interlayer insulating layer;
(F) forming an insulating film on the antioxidant film;
(G) etching the insulating film and the antioxidant film, exposing at least the top surface of the lower electrode, and leaving the antioxidant film and the insulating film on the interlayer insulating layer;
(H) forming a ferroelectric layer on the lower electrode;
(I) forming an upper electrode on the ferroelectric layer;
Consisting of
The etching rate of the insulating film in the step (G) is set to ER₁ER₂0.5 ≦ ER₂/ ER₁≦ 2, more preferably 0.8 ≦ ER₂/ ER₁≦ 1.2 is satisfied.
[0023]
In the method for manufacturing a ferroelectric nonvolatile semiconductor memory of the present invention (hereinafter, referred to as the manufacturing method of the present invention), the antioxidant film is preferably made of a material having excellent adhesion to the lower electrode and the antioxidant film. Specifically, Al₂O₃, ZrO₂, HfO₂, TiO_X, TaO_X, SiN, AlN and IrN_XPreferably, it comprises at least one material selected from the group consisting of: Although not limited, in order to form an antioxidant film having dense film quality, it is preferable to form the antioxidant film by an ECR sputtering method or an atomic layer deposition (ALD) method.
[0024]
Insulating film is SiO₂Can be composed of However, the insulating film is made of silicon oxide (SiO₂), But may be made of, for example, silicon nitride (SiN) or SiON. The insulating film may have a single-layer structure or a multilayer structure. In the latter case, for example, a lower insulating film (first insulating film) is formed by, for example, a plasma-TEOS method, and an upper insulating film (second insulating film) is formed by a high-density plasma CVD method (HDP- It is preferable to form a film by a CVD method. Further, between the steps (F) and (G), the insulating film and the antioxidant film are heat-treated at substantially the same temperature as the formation of the ferroelectric layer (crystallization of the ferroelectric material) in the step (H). Is preferred from the viewpoint of reducing the stress caused by the insulating film and the antioxidant film.
[0025]
In the manufacturing method of the present invention, it is preferable to form a diffusion barrier layer after the step (C). The diffusion barrier layer may be formed only on the top surface of the contact plug, but the diffusion barrier layer is formed over the top surface of the contact plug and over the interlayer insulating layer. It is preferable that the lower electrodes and the side walls of the diffusion barrier layer have substantially the same planar shape and are covered with an antioxidant film.
That is, when the diffusion barrier layer is formed only on the top surface of the contact plug, the diffusion barrier layer is covered with the lower electrode, and the planar shape of the diffusion barrier layer is different from the planar shape of the lower electrode. Side walls are covered with an antioxidant film. On the other hand, when the diffusion barrier layer is formed from the top surface of the contact plug to over the interlayer insulating layer, the diffusion barrier layer may be covered with the lower electrode (in this case, the planar surface of the diffusion barrier layer). The shape and the planar shape of the lower electrode are different, and the side wall of the lower electrode is covered with an antioxidant film.) The planar shape of the diffusion barrier layer and the planar shape of the lower electrode substantially match, and the lower electrode and the diffusion barrier layer May be covered with an antioxidant film.
[0026]
After forming the patterned diffusion barrier layer, a patterned lower electrode may be formed on the diffusion barrier layer, or, after forming the diffusion barrier layer, a lower electrode is formed on the diffusion barrier layer, Next, the lower electrode and the diffusion barrier layer may be patterned.
[0027]
Examples of a material constituting the diffusion barrier layer include TiN, TaN, and TiAlN.
[0028]
In the manufacturing method of the present invention, between the steps (D) and (E), the lower electrode (in some cases, additional diffusion) may be performed at substantially the same temperature as the formation of the ferroelectric layer in the step (H). It is preferable to perform a heat treatment on the barrier layer) from the viewpoint of reducing the stress caused by the lower electrode (and, in some cases, the diffusion barrier layer).
[0029]
In the manufacturing method of the present invention, the lower electrode is preferably made of a conductive material having an oxygen diffusion preventing ability. Specifically, at least one selected from the group consisting of Ir, Ru, Rh, Pd, and Pt Or a compound thereof, or a laminated structure of these noble metals or compounds. The upper electrode is also preferably made of at least one noble metal selected from the group consisting of Ir, Ru, Rh, Pd, and Pt, a compound thereof, or a laminated structure of these noble metals or compounds. More specifically, as a material constituting the lower electrode or the upper electrode, for example, Ir, IrO_2-X, IrO_2-X/ Ir, SrIrO₃, Ir / Ir-Hf, Ru, RuO_2-X, SrRuO₃, Pt, Pt / IrO_2-X, Pt / RuO_2-X, Pd, Pt / Ti laminated structure, Pt / Ta laminated structure, Pt / Ti / Ta laminated structure, La_0.5Sr_0.5CoO₃(LSCO), Pt / LSCO laminated structure, YBa₂Cu₃O₇Can be mentioned. Here, the value of X is 0 ≦ X <2. In the laminated structure, the material described before “/” is in contact with the ferroelectric layer. The lower electrode and the upper electrode may be made of the same material, may be made of the same material, or may be made of different materials. In order to form the lower electrode or the upper electrode, the conductive material layer may be patterned in a step after forming the conductive material layer forming the lower electrode or the conductive material layer forming the upper electrode. The conductive material layer can be appropriately formed by a method suitable for the material forming the conductive material layer, such as a sputtering method, a reactive sputtering method, an electron beam evaporation method, an MOCVD method, or a pulsed laser ablation method. The patterning of the conductive material layer can be performed by, for example, an ion milling method or an RIE method.
[0030]
As a material constituting the ferroelectric layer in the production method of the present invention, a bismuth layered compound, more specifically, a Bi-based layered structure perovskite type ferroelectric material can be exemplified. The Bi-based layered structure perovskite ferroelectric material belongs to a so-called non-stoichiometric compound, and has tolerance to a composition deviation at both sites of a metal element and an anion (such as O) element. Also, it is not uncommon for the composition to exhibit optimal electrical characteristics at a position slightly deviating from the stoichiometric composition. The Bi-based layered structure perovskite-type ferroelectric material has, for example, the general formula (Bi₂O₂)²⁺(A_m-1B_mO_{3m + 1})^2-Can be represented by Here, “A” represents one kind of metal selected from the group consisting of metals such as Bi, Pb, Ba, Sr, Ca, Na, K, and Cd, and “B” represents Ti, Nb , Ta, W, Mo, Fe, Co, Cr and one type selected from the group consisting of, or a combination of a plurality of types at an arbitrary ratio. M is an integer of 1 or more.
[0031]
Alternatively, the material constituting the ferroelectric layer is
(Bi_X, Sr_1-X)₂(Sr_Y, Bi_1-Y) (Ta_Z, Nb_1-Z)₂O_d  Equation (1)
(Where 0.9 ≦ X ≦ 1.0, 0.7 ≦ Y ≦ 1.0, 0 ≦ Z ≦ 1.0, 8.7 ≦ d ≦ 9.3) It is preferable to include it as a phase. Alternatively, the material constituting the ferroelectric layer is
Bi_XSr_YTa₂O_d  Equation (2)
(However, it is preferable that a crystal phase represented by X + Y = 3, 0.7 ≦ Y ≦ 1.3, 8.7 ≦ d ≦ 9.3) is included as a main crystal phase. In these cases, it is more preferable that the crystal phase represented by the formula (1) or (2) be contained in a proportion of 85% or more as a main crystal phase. Note that, in equation (1), (Bi_X, Sr_1-XThe meaning of () means that Sr occupies the site originally occupied by Bi in the crystal structure, and the ratio of Bi and Sr at this time is X: (1-X). Also, (Sr_Y, Bi_1-YThe meaning of ()) means that Bi occupies the site originally occupied by Sr in the crystal structure, and the ratio of Sr to Bi at this time is Y: (1-Y). Materials constituting the ferroelectric layer containing the crystal phase represented by the formula (1) or (2) as a main crystal phase include oxides of Bi, oxides of Ta and Nb, and oxides of Bi, Ta and Nb. In some cases, the composite oxide may be slightly contained.
[0032]
Alternatively, the material constituting the ferroelectric layer is
Bi_X(Sr, Ca, Ba)_Y(Ta_Z, Nb_1-Z)₂O_d  Equation (3)
(However, a crystal phase represented by 1.7 ≦ X ≦ 2.5, 0.6 ≦ Y ≦ 1.2, 0 ≦ Z ≦ 1.0, 8.0 ≦ d ≦ 10.0) is included. It may be. “(Sr, Ca, Ba)” means one element selected from the group consisting of Sr, Ca, and Ba. If the composition of the material constituting the ferroelectric layer represented by each of these formulas is represented by a stoichiometric composition, for example, for example, Bi₂SrTa₂O₉(Strontium bismuth tantalate), Bi₂SrNb₂O₉(Strontium bismuth niobate), Bi₂BaTa₂O₉(Barium bismuth tantalate), Bi₂BaNb₂O₉(Barium bismuth niobate), Bi₂Sr (Ta, Nb)₂O₉(Strontium bismuth tantalate niobate) and the like. Alternatively, as a ferroelectric material, Bi₄SrTi₄O_Fifteen(Strontium bismuth titanate), Bi₃TiNbO₉(Bismuth titanium niobate), Bi₃TiTaO₉(Bismuth titanium tantalate), Bi₄Ti₃O₁₂(Bismuth titanate), (Bi, La)₄Ti₃O₁₂(Lanthanum bismuth titanate), Bi₂PbTa₂O₉(Bismuth lead tantalate) can be exemplified. In these cases, the ratio of each metal element can be changed to such an extent that the crystal structure does not change. That is, there may be a composition deviation at both sites of the metal element and the oxygen element.
[0033]
Alternatively, as a ferroelectric material, PbTiO₃(Lead titanate), BaTiO₃(Barium titanate), LiNbO₃(Lithium niobate), LiTaO₃(Lithium tantalate), YMnO₃(Yttrium manganate), PbZrO having a perovskite structure₃And PbTiO₃Lead zirconate titanate [PZT, Pb (Zr_1-y, Ti_y) O₃(Where 0 <y <1)], PLZT [(Pb, La) (Zr, Ti) O, which is a metal oxide obtained by adding La to PZT.₃(Lanthanum lead zirconate titanate)], or PNZT, a metal oxide obtained by adding Nb to PZT, and PSZT [(Pb, Sr) (Zr), a metal oxide obtained by adding strontium (Sr) to PZT._X, Ti_Y) O₃And mixtures thereof.
[0034]
In the materials constituting the ferroelectric layer described above, the crystallization temperature can be changed by excluding these compositions from the stoichiometric composition.
[0035]
In order to obtain a ferroelectric layer, the ferroelectric thin film may be patterned in a step after the formation of the ferroelectric thin film. In some cases, patterning of the ferroelectric thin film is unnecessary. The ferroelectric thin film is formed by, for example, an MOCVD method, a MOD (Metal Organic Decomposition) method using a bismuth organometallic compound having a bismuth-oxygen bond (a bismuth alkoxide compound) as a raw material, a LSMCD (Liquid Source Mist Chemical Deposition) method, or the like. It can be appropriately performed by a method suitable for the material constituting the ferroelectric thin film, such as a pulse laser ablation method, a sputtering method, and a sol-gel method. The patterning of the ferroelectric thin film can be performed by, for example, an anisotropic ion etching (RIE) method.
[0036]
The selection transistor can be composed of, for example, a well-known MIS type FET or MOS type FET. A contact plug for connection between the selection transistor and the lower electrode can be formed by embedding, for example, tungsten or impurity-doped polysilicon in an opening formed in the interlayer insulating layer. The interlayer insulating layer is made of, for example, silicon oxide (SiO 2).₂), Silicon nitride (SiN), SiON, SOG, NSG, BPSG, PSG, BSG or LTO.
[0037]
In the present invention, in the step (G) of etching the insulating film and the antioxidant film, the etching rate of the insulating film is set to ER.₁ER₂0.5 ≦ ER₂/ ER₁Etching is performed by selecting an etching condition so as to satisfy ≦ 2. As a result, the formation of irregularities on the top surface of the exposed lower electrode can be reliably suppressed, and when the antioxidant film is over-etched, the insulating film located above the interlayer insulating layer is excessively etched. Can be prevented.
[0038]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be described based on embodiments of the present invention (hereinafter, abbreviated as embodiments) with reference to the drawings.
[0039]
(Embodiment 1)
Embodiment 1 relates to a method for manufacturing a ferroelectric nonvolatile semiconductor memory (hereinafter abbreviated as nonvolatile memory) of the present invention.
[0040]
As shown in FIG. 4B, a schematic partial cross-sectional view of the nonvolatile memory according to the first embodiment includes a selection transistor TR, an interlayer insulating layer 16, a contact plug 18A, a lower electrode 31, a ferroelectric material. It is composed of a layer 32 and an upper electrode 33. Here, the selection transistor TR is formed on a semiconductor substrate 10 made of a silicon semiconductor substrate,₂Is covered over the entire surface including the selection transistor TR. A contact plug 18A made of tungsten is provided in an opening 17A formed in the interlayer insulating layer 16 and is connected to one of the source / drain regions 15A of the selection transistor TR. A diffusion barrier layer 20 made of TiN is formed at least on the top surface of the contact plug 18A, more specifically, from the top surface of the contact plug 18A to over the interlayer insulating layer 16, and is patterned. I have. Further, the lower electrode 31 made of a conductive material having oxygen diffusion preventing ability (more specifically, Ir / Ir-Hf) is formed on the diffusion barrier layer 20 and has substantially the same shape as the diffusion barrier layer 20. It is patterned. The ferroelectric layer 32 made of SBT is formed on the lower electrode 31, and the upper electrode 33 made of platinum (Pt) is formed on the ferroelectric layer 32.
[0041]
The side walls of the lower electrode 31 and the diffusion barrier layer 20 are formed of Al.₂O₃, And extends on the interlayer insulating layer 16. An insulating film 22 (having a laminated structure of a first insulating film 22A located in a lower layer and a second insulating film 22B located in an upper layer) is provided in a portion of the interlayer insulating layer 16 where the lower electrode 31 is not formed. Is formed.
[0042]
Hereinafter, (A) and (B) of FIG. 1 which are schematic partial cross-sectional views of a semiconductor substrate and the like, (A) and (B) of FIG. 2, (A) and (B) of FIG. With reference to FIGS. 4A and 4B, a method of manufacturing the nonvolatile memory according to the first embodiment will be described.
[0043]
[Step-100]
First, a MOS transistor functioning as a selection transistor TR is formed on a semiconductor substrate 10 made of a silicon semiconductor substrate. For that purpose, for example, the element isolation region 11 having a LOCOS structure is formed based on a known method. Note that the element isolation region may have a trench structure or a combination of a LOCOS structure and a trench structure. After that, the surface of the semiconductor substrate 10 is oxidized by, for example, a pyrogenic method to form the gate insulating film 12. Next, after a polysilicon layer doped with impurities is formed on the entire surface by a CVD method, the polysilicon layer is patterned to form a gate electrode 13. This gate electrode 13 also serves as a word line WL. Incidentally, instead of forming the gate electrode 13 from the polysilicon layer, the gate electrode 13 may be formed from polycide or metal silicide. Next, ions are implanted into the semiconductor substrate 10 to form an LDD structure. Thereafter, the entire surface is formed by SiO₂After forming the layer, the SiO₂By etching back the layer, a gate sidewall 14 is formed on the side surface of the gate electrode 13. Next, after the semiconductor substrate 10 is ion-implanted, the source /

drain regions

15A and 15B are formed by performing an activation annealing treatment of the ion-implanted impurities.
[0044]
[Step-110]
Next, the entire surface is SiO₂Is formed by a CVD method, and then the lower interlayer insulating layer is polished by a chemical / mechanical polishing method (CMP method). Thereafter, an opening is formed in the lower interlayer insulating layer above the source / drain region 15B based on the lithography technique and the RIE method, and then a doped polysilicon layer is formed on the lower interlayer insulating layer including the inside of the opening. It is formed by a CVD method. Next, by patterning the polysilicon layer on the lower interlayer insulating layer, the bit line BL can be formed on the lower interlayer insulating layer. The bit line BL and the source / drain region 15B are connected via a connection hole 18B formed in the lower interlayer insulating layer.
Thereafter, an upper interlayer insulating layer made of BPSG is formed on the entire surface by the CVD method. After forming the upper interlayer insulating layer made of BPSG, it is preferable to reflow the upper interlayer insulating layer in a nitrogen gas atmosphere, for example, at 900 ° C. for 20 minutes. Further, if necessary, the top surface of the upper interlayer insulating layer is chemically and mechanically polished by, for example, a CMP method to flatten the upper interlayer insulating layer, or the upper interlayer insulating layer is flattened by a resist etch-back method. Is desirable. The lower interlayer insulating layer and the upper interlayer insulating layer are collectively referred to as an interlayer insulating layer 16 hereinafter.
[0045]
[Step-120]
Thereafter, an opening 17A is formed in the interlayer insulating layer 16 above the source /

drain regions

15A and 15B by RIE, and a contact plug 18A connected to one of the source / drain regions 15A of the selection transistor TR is opened. Formed in the portion 17A. The top surface of the contact plug 18A exists on substantially the same plane as the surface of the interlayer insulating layer 16. Table 1 shows conditions for filling the opening 17A with tungsten and forming the contact plug 18A. It is preferable that a Ti layer and a TiN layer are sequentially formed on the interlayer insulating layer 16 including the inside of the opening 17A by, for example, a magnetron sputtering method before filling the opening 17A with tungsten. Here, the reason for forming the Ti layer and the TiN layer is to obtain an ohmic low contact resistance, to prevent the semiconductor substrate 10 from being damaged by the blanket tungsten CVD method, and to improve the adhesion of tungsten. In the drawings, the illustration of the Ti layer and the TiN layer is omitted. The tungsten layer, TiN layer, and Ti layer on the interlayer insulating layer 16 may be removed by a chemical / mechanical polishing method (CMP method). Further, instead of tungsten, polysilicon doped with an impurity can be used.
[0046]
[Table 1]
Sputtering conditions for Ti layer (thickness: 5 nm)
Process gas: Ar = 35 sccm
Pressure: 0.52Pa
RF power: 2kW
Substrate heating: None
Sputtering conditions for TiN layer (thickness: 50 nm)
Process gas: N₂/ Ar = 100 / 35sccm
Pressure: 1.0Pa
RF power: 6kW
Substrate heating: None
Conditions for CVD formation of tungsten
Gas used: WF₆/ H₂/ Ar = 40/400 / 2250sccm
Pressure: 10.7kPa
Forming temperature: 450 ° C
Etching conditions for tungsten layer, TiN layer and Ti layer
First stage etching: Tungsten layer etching
Gas used: SF₆/ Ar / He = 110: 90: 5 sccm
Pressure: 46Pa
RF power: 275W
Second stage etching: TiN layer / Ti layer etching
Gas used: Ar / Cl₂= 75 / 5sccm
Pressure: 6.5 Pa
RF power: 250W
[0047]
[Step-130]
Next, at least on the top surface of the contact plug 18A, more specifically, from the top surface of the contact plug 18A to over the interlayer insulating layer 16, a diffusion barrier layer 20 made of TiN and patterned is formed. A laminated structure with the lower electrode 31 is formed.
[0048]
As a method for forming the diffusion barrier layer 20, for example, a 30-nm-thick Ti layer is formed on the entire surface based on a DC magnetron sputtering method, and then, for 30 seconds in a nitrogen gas atmosphere at 750 ° C. by a rapid thermal annealing (RTA) method. However, a method of performing a heat treatment on the Ti layer and nitriding the Ti layer to form a TiN layer can be cited, but the method is not limited to such a method. That is, the TiN layer may be formed by, for example, a reactive sputtering method or a CVD method. Further, the material constituting the diffusion barrier layer 20 is not limited to TiN, and any material having an interdiffusion barrier effect at the temperature at which the ferroelectric layer 32 is formed, such as TaN or TiAlN, may be used.
[0049]
As a method for forming the lower electrode 31, a method in which an Ir-Hf film to which Hf is added at 15 atom% is 20 nm and an Ir film is formed thereon by 230 nm by a DC magnetron sputtering method can be exemplified. Note that the Ir-Hf film functions as an adhesion layer. In the drawing, the lower electrode 31 is represented by one layer.
[0050]
Next, it is preferable to perform a heat treatment for 30 minutes in a nitrogen gas atmosphere at 700 ° C. in order to densify the lower electrode 31 and the diffusion barrier layer 20 and alleviate the stress. This temperature is the same as the temperature for forming (crystallizing) the ferroelectric layer 32 described later.
[0051]
Thereafter, the lower electrode 31 and the diffusion barrier layer 20 are patterned based on a lithography technique or a hard mask technique and a dry etching technique. The lower electrode 31 and the diffusion barrier layer 20 have substantially the same planar shape. Thus, the structure shown in FIG. 1A can be obtained.
[0052]
[Step-140]
Next, an oxidation preventing film 21 for preventing oxidation of the contact plug 18A is formed on the entire surface of the lower electrode 31 and on the interlayer insulating layer 16. Specifically, an Al having a thickness of 30 nm is formed by an ECR sputtering method.₂O₃Is formed on the entire surface (see FIG. 1B). Thus, the sidewalls of the lower electrode 31 and the diffusion barrier layer 20 are covered with the antioxidant film 21, and the antioxidant film 21 extends on the interlayer insulating layer 16. The antioxidant film 21 may be made of another material which is thermally stable and has good adhesion to the material forming the lower electrode 31, and the film formation method is not limited to the ECR sputtering method. Any method may be used as long as it forms a dense film, and for example, an ALD (Atomic Layer Deposition) method may be employed.
[0053]
[Step-150]
Next, an insulating film 22 is formed on the oxidation preventing film 21. Specifically, first, a 50 nm thick SiO₂A first insulating film 22A made of is formed by a plasma-TEOS CVD method, and thereafter, a SiO 2 film having a thickness of about 0.6 μm is formed by a high-density plasma CVD method (HDP-CVD method).₂Is formed (see FIG. 2A).
[0054]
Next, it is preferable to perform a heat treatment for 30 minutes in a nitrogen gas atmosphere at 700 ° C. in order to densify the insulating film 22 and the antioxidant film 21 and relieve stress. This temperature is the same as the temperature for forming (crystallizing) the ferroelectric layer 32 described later.
[0055]
[Step-160]
After that, the insulating film 22 and the anti-oxidation film 21 are etched to expose at least the top surface of the lower electrode 31, and the anti-oxidation film 21 and the insulating film 22 (the first insulating film 22A and the second Before this, the second insulating film 22B is first polished by a chemical mechanical polishing method (CMP method) by about 180 nm, and then the second insulating film 22B is The second insulating film 22B is etched back (etched) under the conditions exemplified in Table 2 below so that the thickness of the insulating film 22B becomes about 15 nm (see FIG. 2B). Polishing and etching back of the second insulating film 22B by the CMP method are not essential, but in order to suppress in-plane variation when the insulating film 22 and the antioxidant film 21 are etched, the second It is preferable to perform polishing and etchback of the insulating film 22B by the CMP method.
[0056]
[Table 2]
Use etching gas: CHF₃/ He = 15 / 100sccm
Pressure: 1.3Pa (10mTorr)
Power: 130W
Etching time: 60 seconds
[0057]
Next, under the conditions exemplified in Table 3 below, the insulating film 22 (the second insulating film 22B and the first insulating film 22A) and the antioxidant film 21 are etched so that at least the top surface of the lower electrode 31 is More specifically, the top surface and the upper part of the side wall of the lower electrode 31 are exposed, and the oxidation preventing film 21 and the insulating film 22 (the second insulating film 22B and the first insulating film 22A) are formed on the interlayer insulating layer 16. Leave. FIG. 3A shows a state in which the second insulating film 22B and the first insulating film 22A are etched (etched back) to expose the oxidation prevention film 21 on the top surface of the lower electrode 31, and FIG. FIG. 3B shows a state in which the insulating film 22B, the first insulating film 22A, and the antioxidant film 21 are etched (etched back) and the top surface of the lower electrode 31 is exposed, and FIG. FIG. 4A shows a state in which the oxidation preventing film 21 is over-etched and the top surface and the upper part of the side wall of the lower electrode 31 are exposed. Thus, a pedestal-type electrode structure can be obtained. Here, the average thickness of the second insulating film 22B above the interlayer insulating layer 16 is 100 nm, and the height of the oxidation preventing film 21 covering the lower electrode 31 and the side wall of the diffusion barrier layer 20 is about 200 nm. Above the interlayer insulating layer 16, a second insulating film 22B having a sufficient thickness is left. The etching time for obtaining the state shown in FIG. 3B is 60 seconds. It is preferable that the top of the oxidation preventing film 21 covering the lower electrode 31 and the side wall of the diffusion barrier layer 20 is located at a position lower than the top of the lower electrode 31 by about 10 nm to 50 nm.
[0058]
[Table 3]
Use etching gas: Cl₂/ BCl₃= 25 / 75sccm
Pressure: 1.3Pa (10mTorr)
Bias power: 100W
Etching time: 90 seconds
[0059]
Note that, under the conditions exemplified in Table 3, the etching rate of the insulating film 22 is set to ER₁(The etching rate of the first insulating film 22A is ER₁₁And the etching rate of the second insulating film 22B is set to ER₁₂), The etching rate of the antioxidant film 21 is set to ER₂And ER₁≒ ER₂(More specifically, ER₁₁≒ ER₁₂≒ ER₂). Here, the etching rate means an etching rate in a direction perpendicular to the semiconductor substrate.
[0060]
Such an ER₁₁≒ ER₁₂≒ ER₂Can be obtained by performing test etching with variously changing the etching conditions.
[0061]
Cl as an etching gas₂/ BCl₃And the etching rate ER of the first insulating film 22A when the first insulating film 22A and the antioxidant film 21 are etched (etched back).₁₁, Etching rate ER of antioxidant film 21₂Are shown in Table 4 below. In Table 4, the etching rate ER of the antioxidant film 21 is shown.₂The etching rate ER of the first insulating film 22A with reference to₁₁Is normalized. Here, the substrate temperature was 30 ° C.
[0062]
[Table 4]
Cl₂/ BCl₃ Pressure (Pa) Bias power (W) ER₁₁/ ER₂
50/50 1.3 100 1.17
50/50 1.3 150 1.30
50/50 0.7 100 1.09
25/75 1.3 100 1.10
[0063]
Also, O₃-SiO formed by TEOS CVD₂Tables 6 and 8 show the etching rates of the films, the SOG films, and the SiN films formed by the plasma CVD method as the antioxidant films when the films were etched under the conditions shown in Tables 5 and 7. Note that, based on the etching rate of the SiN film,₂The etching rates of the film and the SOG film are normalized. From Tables 6 and 8, it can be seen that by optimizing the etching conditions, the ER₁₁≒ ER₁₂≒ ER₂It can be seen that can be obtained.
[0064]
[Table 5]
Use etching gas: CHF₃/ He = 15 / 100sccm
Pressure: 1.3Pa (10mTorr)
Bias power: 130W
[0065]
[Table 6]
SiO₂Film etching rate: 0.65
SOG film etching rate: 1.00
[0066]
[Table 7]
Use etching gas: CHF₃= 100sccm
Pressure: 1.3Pa (10mTorr)
Bias power: 130W
[0067]
[Table 8]
SiO₂Film etching rate: 1.05
SOG film etching rate: 1.04
[0068]
[Step-170]
Next, a ferroelectric layer 32 made of SBT having a thickness of 120 nm is formed by a sol-gel method. Specifically, a process of applying an SBT precursor solution by a spin-on method and performing a heat treatment for 30 minutes in an oxygen gas atmosphere at 700 ° C. for crystallization is repeated three times to obtain a ferroelectric layer. 32 can be obtained.
[0069]
[Step-180]
Next, an upper electrode 33 made of Pt having a thickness of 100 nm is formed on the entire surface by DC magnetron sputtering. Then, the upper electrode 33 and the ferroelectric layer 32 are sequentially patterned based on a two-stage lithography technique and a dry etching technique. Note that the upper electrode 33 and the ferroelectric layer 32 may be collectively etched using a hard mask or the like. Thereafter, in order to recover the characteristic deterioration of the ferroelectric layer 32 due to the patterning, it is preferable to perform a heat treatment at 700 ° C. for 30 minutes in an oxygen gas atmosphere.
[0070]
[Step-190]
Thereafter, a SiO 2 layer having a thickness of about 0.3 μm₂Is formed on the entire surface by a plasma-TEOS CVD method, and then an opening is formed in the insulating layer 34 above the upper electrode 33 based on a lithography technique and a dry etching technique. Then, on the insulating layer 34 including the inside of the opening, a laminated film (not shown) of TiN (thickness: 20 nm) / Ti (thickness: 20 nm) is added as a wiring layer, and Si is added thereto by 1 atom%. Each of the thus formed Al-Si layers having a thickness of about 0.6 μm is formed by DC magnetron sputtering. Finally, the wiring layer is patterned based on the lithography technique and the dry etching technique, so that the plate line PL connected to the upper electrode 33 can be obtained. Thus, the nonvolatile memory shown in FIG. 4B can be obtained. Thereafter, a passivation film (not shown) is formed on the entire surface to complete the nonvolatile memory.
[0071]
For example, the ferroelectric layer 32 made of a Bi-based layered structure perovskite ferroelectric material may be formed by MOD or MOCVD. For example, SrBi₂Ta₂O₉Table 9 below shows conditions for forming the ferroelectric layer 32 made of MOCVD based on the MOCVD method. In Table 9, "thd" is an abbreviation for tetramethylheptane dinate. The source materials shown in Table 9 are dissolved in a solvent containing tetrahydrofuran (THF) as a main component.
[0072]
[Table 9]

[0073]
Alternatively, SrBi₂Ta₂O₉The ferroelectric layer 32 made of is also formed on the entire surface by a pulsed laser ablation method, a sol-gel method as described above, or an RF sputtering method. The forming conditions in these cases are illustrated in Tables 10, 11, and 12, respectively, below. When the thick ferroelectric layer 32 is formed by the sol-gel method, spin coating and drying, or spin coating and baking (or annealing) may be repeated a desired number of times.
[0074]
[Table 10]
Formation by pulsed laser ablation method
Target: SrBi₂Ta₂O₉
Laser used: KrF excimer laser (wavelength 248 nm, pulse width 25 ns, 5 Hz)
Forming temperature: 400-800 ° C
Oxygen concentration: 3Pa
[0075]
[Table 11]

[0076]
[Table 12]
Forming by RF sputtering method
Target: SrBi₂Ta₂O₉Ceramic target
RF power: 1.2 W to 2.0 W / target 1 cm²
Atmospheric pressure: 0.2 to 1.3 Pa
Forming temperature: room temperature to 600 ° C
Process gas: Ar / O₂Flow ratio = 2/1 to 9/1
[0077]
Table 13 below shows the conditions for forming PZT or PLZT by magnetron sputtering when the ferroelectric layer is made of PZT or PLZT. Alternatively, PZT or PLZT can be formed by a reactive sputtering method, an electron beam evaporation method, a sol-gel method, or an MOCVD method.
[0078]
[Table 13]
Target: PZT or PLZT
Process gas: Ar / O₂= 90% by volume / 10% by volume
Pressure: 4Pa
Power: 50W
Forming temperature: 500 ° C
[0079]
Further, PZT or PLZT can be formed by a pulse laser ablation method. The forming conditions in this case are shown in Table 14 below.
[0080]
[Table 14]
Target: PZT or PLZT
Laser used: KrF excimer laser (wavelength 248 nm, pulse width 25 ns, 3 Hz)
Output energy: 400 mJ (1.1 J / cm²)
Forming temperature: 550-600 ° C
Oxygen concentration: 40 to 120 Pa
[0081]
As described above, the present invention has been described based on the embodiments of the present invention, but the present invention is not limited to these. The structure of the nonvolatile memory, the materials used, various forming conditions, and the like described in the embodiments of the invention are merely examples, and can be changed as appropriate. For example, in some cases, the formation of the plate line may be omitted, and the upper electrode may serve as the plate line.
[0082]
In the present invention, the second insulating film 22B, the first insulating film 22A, and the antioxidant film 21 are etched to obtain a pedestal-type electrode structure. In the above, the present invention can be applied to suppress the occurrence of irregularities on the surface of the layer exposed after etching. That is, in this case, the etching rate of the n-th layer to be etched is ER_nAnd the average value of the etching rate of the layer to be etched is ER_AVE0.5 ≦ ER_n/ ER_AVEIt is only necessary to satisfy ≦ 2.
[0083]
In the present invention, the ferroelectric layer is made of BaTiO.₃(Barium titanate), SrTiO₃(Strontium titanate), (Ba, Sr) TiO₃By replacing with a high dielectric layer made of a high dielectric material such as (barium strontium titanate), the manufacturing method of the present invention can be applied to a DRAM manufacturing method. Further, the manufacturing method of the present invention can be applied to a DRAM manufacturing method. In the DRAM obtained in this case, the polarization of the ferroelectric layer is used within a range of an additional voltage at which no polarization inversion occurs. That is, the maximum (saturated) polarization P due to the external electric field_maxPolarization P when the external electric field is 0_rDifference (P_max-P_r) Utilizes a characteristic that has a fixed relationship (approximately proportional) to the power supply voltage. The polarization state of the ferroelectric layer is always the saturation polarization (P_max) And remanent polarization (P_r) And does not flip. Data is held by refresh.
[0084]
【The invention's effect】
In the present invention, by defining the ratio between the etching rate of the insulating film and the etching rate of the antioxidant film, irregularities on the surface of the lower electrode and the insulating film due to the etching of the insulating film and the antioxidant film. Generation can be reliably suppressed. Therefore, no problem occurs when the ferroelectric layer is formed in the subsequent steps. In addition, it is possible to avoid the problem that the thickness of the insulating film located above the interlayer insulating layer is reduced, which is advantageous for forming the ferroelectric layer and has a structure in which the contact plug is not easily oxidized. Obtainable.
[Brief description of the drawings]
FIGS. 1A and 1B are schematic partial cross-sectional views of a semiconductor substrate and the like for describing a method of manufacturing a ferroelectric nonvolatile semiconductor memory according to a first embodiment of the present invention; is there.
FIGS. 2A and 2B are diagrams illustrating a method of manufacturing a ferroelectric nonvolatile semiconductor memory according to the first embodiment of the present invention, following FIG. 1B; FIG. 3 is a schematic partial sectional view of FIG.
FIGS. 3A and 3B are diagrams illustrating a method of manufacturing a ferroelectric nonvolatile semiconductor memory according to the first embodiment of the present invention, following FIG. 2B; FIG. 3 is a schematic partial sectional view of FIG.
FIGS. 4A and 4B are, following FIG. 3B, a semiconductor substrate and the like for describing a method of manufacturing a ferroelectric nonvolatile semiconductor memory according to the first embodiment of the present invention; FIG. 3 is a schematic partial sectional view of FIG.
FIG. 5A is an equivalent circuit diagram of a ferroelectric nonvolatile semiconductor memory, and FIG. 5B is a diagram schematically illustrating a PE hysteresis loop of the ferroelectric. is there.
FIG. 6A is a schematic partial cross-sectional view of a conventional ferroelectric nonvolatile semiconductor memory, and FIG. 6B is a diagram of a conventional ferroelectric nonvolatile semiconductor memory. FIG. 7 is a schematic partial cross-sectional view of a ferroelectric nonvolatile semiconductor memory during a process for explaining the problem.
FIGS. 7A and 7B are schematic partial cross-sectional views of a semiconductor substrate and the like for describing a method of manufacturing a conventional ferroelectric nonvolatile semiconductor memory.
FIGS. 8A and 8B are schematic views of a semiconductor substrate and the like for explaining a method of manufacturing a conventional ferroelectric nonvolatile semiconductor memory, following FIGS. 7B. It is a fragmentary sectional view.
FIG. 9 is a schematic partial cross-sectional view of a semiconductor substrate and the like for explaining a method for manufacturing a conventional ferroelectric nonvolatile semiconductor memory, following FIG. 8B.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 ... Silicon semiconductor substrate, 11 ... Element isolation area, 12 ... Gate insulating film, 13 ... Gate electrode, 14 ... Gate sidewall, 15A, 15B ... Source / drain area, 16 interlayer insulating layer, 17A opening, 18A contact plug, 18B connection hole, 20 diffusion barrier layer, 21 antioxidant film, 22, 22A, 22B ... insulating film, 31 ... lower electrode, 32 ... ferroelectric layer, 33 ... upper electrode, 34 ... insulating layer, BL ... bit line, PL ... plate line

Claims

(A) forming a selection transistor including a gate electrode, a channel region, and a source / drain region on a semiconductor substrate;
(B) forming an interlayer insulating layer on the entire surface;
(C) forming a contact plug in a portion of the interlayer insulating layer above one of the source / drain regions;
(D) forming a lower electrode over the top surface of the contact plug and over the interlayer insulating layer;
(E) forming an antioxidant film for preventing oxidation of the contact plug on the entire surface of the lower electrode and on the interlayer insulating layer;
(F) forming an insulating film on the antioxidant film;
(G) etching the insulating film and the antioxidant film, exposing at least the top surface of the lower electrode, and leaving the antioxidant film and the insulating film on the interlayer insulating layer;
(H) forming a ferroelectric layer on the lower electrode;
(I) forming an upper electrode on the ferroelectric layer;
Consisting of
When the etching rate of the insulating film in the step (G) is ER ₁ , and the etching rate of the antioxidant film is ER ₂ , 0.5 ≦ ER ₂ / ER ₁ ≦ 2 is satisfied. Of manufacturing a non-volatile semiconductor memory.

2. The method according to claim ₁ , wherein when the etching rate of the insulating film in the step (G) is ER ₁ and the etching rate of the antioxidant film is ER ₂ , 0.8 ≦ ER ₂ / ER ₁ ≦ 1.2. 2. The method for manufacturing a ferroelectric nonvolatile semiconductor memory according to 1.

Oxidation _film, according to claim 1, characterized in that it consists of _{_{_{_{Al 2 O 3, ZrO 2,}}}} HfO 2, TiO X, at least one material selected from the group consisting of TaO X, SiN and AlN A method for manufacturing a ferroelectric nonvolatile semiconductor memory.

_{2. The method according} to claim 1, wherein the insulating film is made of SiO2.