JP2004165662A - 光学応答の均一性が改良された撮像センサ - Google Patents

Abstract

【課題】本発明は、１つ以上の構成層の厚さが感光性領域全域で均一になっていない撮像センサの分光応答の均一性を改善するためになされたものである。
【解決手段】撮像センサは、各画素（ピクセル）内に複数の領域を有する素子であって、該素子内のピクセルごとに、複数の領域の分光応答性がそれぞれ補完しあい、より均一な分光応答性とより均一な感度を提供する。これは、特に、厚さが不均一な１層以上の層を入射光の通路上に有する素子に応用できる。各ピクセル内の不均一層に波長高さの約４分の１の段差を取り入れると、素子のピクセル配列全域での分光応答の不均一性が大幅に減少する。また、この不均一性は、センサの各ピクセル内に厚さの異なるゲートを採用することによって削減してもよい。
【選択図】図３

Description

本発明は、透明ゲート電極を有する電荷結合撮像素子に関し、より詳細には、異なる分光応答度を備えた電荷結合撮像素子に関する。

多くの電荷結合撮像素子（ＣＣＤ）は、通常、ピクセルの配列を備えており、該素子において光は、半導体基板に吸収される前に素子のゲート電極を通過しなければならない。このようなＣＣＤの感度を改良するため、１個以上のゲート電極に透明材料、たとえば、インジウムスズ酸化物（ＩＴＯ）などが利用されている。多くの素子、特に、ゲートがすべてＩＴＯで構成された素子では、その製造工程に化学的機械的平坦化（Chemical Mechanical Planarization（ＣＭＰ））処理を利用する（たとえば、特許文献１および２の米国特許第６，３００，１６０号および第６，４０３，９９３号）。光が大気中からシリコン基板内に至る一般的な光路を図１に示した。図１において、シリコン基板１は、ゲート誘電体２、ゲート電極３、ＣＭＰ処理された上塗誘電体層４、保護層（passivation layer）５、および反射防止膜６で被覆される。上塗誘電体層４と保護層５の厚さは、それぞれ、７および８の寸法で示されている。

このような構造を持つ撮像素子の動作において、光は、必ず層６の上部領域から層６，５，４，３，２を通って基板１に吸収される。この構造の各材料界面では、反射が発生する可能性がある。この反射により、光学干渉が発生し、ひいては、シリコン基板１に突入する光について波長の関数としての割合が変動することになる。任意の波長における干渉率は、層の厚さと各種の層の屈折率の複素関数（complex function）である。この場合の所定の層４が、素子のピクセル配列内で異なる厚さを持っていた場合は、干渉の状態も配列内で異なることになり、いずれの所定波長においても素子の感度が変動する。一例として、異なる２種類の厚さの層４について、シリコン基板に至る計算上の光の伝播を波長の関数として図２に示す。この図において、曲線ａおよびｂは、シリコン基板内に伝播する光の波動を表したもので、それぞれ１５０ナノメートル異なる層４の２種類の厚さに対応する。層４の厚さによって伝播状態が大きく異なることは明らかである。

米国特許第６，３００，１６０号明細書 米国特許第６，４０３，９９３号明細書

特許文献１または２に記載の処理および素子において、すべてがＩＴＯである電極を備え、ＣＭＰ処理を１回以上利用して製造された素子が開示されている。残念ながら、ＣＭＰは、元来、ゲート電極の上に重なる層のいくつかに厚さのばらつきを生む。層の厚さのこのようなばらつきは、素子の光応答性に不均一性をもたらす。光応答性のこのような変動は好ましくない。本発明は、１つ以上の構成層の厚さが感光性領域全域で均一になっていない撮像センサの分光応答の均一性を改善するためになされたものである。

本発明が開示する素子は、各画素（ピクセル）内に複数の領域を有する素子であって、該素子内のピクセルごとに、複数の領域の分光応答性（spectral response）がそれぞれ補完しあい、より均一な分光応答性とより均一な感度を提供する。これは、特に、厚さが不均一な１層以上の層を入射光の通路上に有する素子に応用できる。各ピクセル内の不均一層に波長高さの約４分の１の段差を取り入れると、素子のピクセル配列全域での分光応答の不均一性が大幅に減少する。また、この不均一性は、センサの各ピクセル内に厚さの異なるゲートを採用することによって削減してもよい。たとえば、それぞれ固有の分光特性を備えた４個の象限にピクセルを分割する。この例では、各層のいずれかが、素子の領域内で変化する。エッチングされた段差をこの不均一層に設けると共に、異なる２種類のゲート厚さを設けることにより、素子の光応答性の均一性が改善される。

本発明の前述および他の側面、目的、機能、および利点は、後述する好ましい実施形態の詳細説明および添付の請求項を検討すると共に、付属図面を参照することによって、より明瞭に理解および認識されるであろう。

本発明は、分光応答性の素子全域の均一性を改良するという利点を有する。これは、単一のＩＴＯゲート素子と、２重ＩＴＯゲート素子のいずれに適用してもよい。

理解を助けるために注記するが、基板、ゲート誘導体、ゲート電極、および保護層には、従来技術と容易に比較できるように図１と同じ番号が付与されている。また、下記の説明をわかりやくするために反射防止膜６が省略されているが、追加の層または保護層の一部として反射防止膜を組み込んでもよいことは理解されるであろう。

本発明のＣＣＤピクセル配置の平面図を図３に示す。この図では、透明ゲート１１および２１が、埋込みチャネル領域３０およびチャネルストッパ領域３５の上に位置する。ピクセルの境界は、点線５０で示した。電極１１および２２は、厚さおよび材料が異なっていてもよい。被覆電極１１および２１は、ＣＭＰ処理された絶縁層である。絶縁被服層内には、深さが実質的に均一なエッチング抜き（etched trough）４５が形成される。ここで、上塗保護層がピクセルを覆うが、この保護層は反射防止層を含んでもよい。

各ピクセルを構成する材料の厚さを変えると、ピクセルの各種領域を通過する光学干渉および伝播状態が変化する。この配置において、層について４種類の異なる組合せが存在する。断面４−４、断面５−５、断面６−６、および断面７−７で表されるものを、それぞれ、図４，５，６，７に概略図で示した。これらの図では、明瞭に示すためにチャネルストッパ領域３５が省略されている。また、図において、ゲート１１および２１の厚さは、それぞれ寸法ａ１およびａ２で表されている。ｂ１およびｂ２は、それぞれ、エッチング領域４５の間にある層４の領域内のゲート１１および２１の上部に位置する層４の厚さで、寸法ｃ１およびｃ２は、それぞれ、エッチング領域４５内でゲート１１および２１の上部に位置する層４の厚さである。寸法ｄは、層５の厚さである。ここで注記しておくが、層４と層５の間の界面９は、図４では、ＣＭＰにより形成された高さｈの部分的な平面であり、図５では、同様に平面ではあるものの、領域４５内での深さｅの均一エッチングにより高さがｆ’に減少している。

図３，４，５，６および７から容易に理解できるように、層の厚さには、４種類の異なる構成が存在する。ＣＭＰ処理が原因で、ピクセル配列の中の場所によって層４の高さが変化する場合は、ゲート厚さａ１，ａ２、およびエッチ深さｅを選択して、分光感度の変動を抑制してもよい。この場合、ピクセルの１領域を通過する光の伝播の変動が、別の領域における変動を補完する。ここで注記しておくが、ｆは、エッチングされていない領域内にある層４の表面高さを表す。

高さｆとｆ’は、図６および図７にも記載されている。これらの図は、それぞれ、ゲート２１および１１の領域を通るように切断した断面である。分光補整の部分の物理的機構は、図６または図７を検討すると簡単に認識できる。これらの図において、層４の厚さは、ゲートの厚さと層４の上部高さｆまたはｆ’によって規定される。ピクセル内の任意の位置における層４の厚さは、２個の値のいずれか一方であり、その差はエッチ深さｅである。層４内の光の波長の約４分の１になるようにｅを選択した場合、波長の関数としての伝播の最小干渉と最大干渉は、ほぼ相補的なものになる。すなわち、１領域について最小となるのは、別の領域について最大となる波長とほぼ同じ波長である。この相補的関係は、高さの差異ｅが維持される限り、ｆの値が変化しても保持されることがわかっている。このように、ＣＭＰ処理に起因する素子内の高さｆの変動は、最小限に抑えられる。ゲート１１と２１の厚さの差異は、更に、最大干渉と最小干渉の相対波長位置を変えることによって、追加の分光補整を提供する。

たとえば、図２に見られる分光変動は、深さ１００ナノメートルのエッチング領域４５を組み込み、ゲート１１のＩＴＯゲート厚さに８０ナノメートル、ゲート２１に１６０ナノメートルを選択することによってほぼ完全に解消できる。層４のＣＭＰ処理によって生じる１５０ナノメートルの高さ差異が存在する領域間に位置する素子の計算上の応答度を図８に示す。図において、曲線ａ’およびｂ’は、ＣＭＰ処理によって生じる変動として一般的な１５００ナノメートルの差が存在する高さｆの各領域に対応する。図からわかるように、イメージャ（imager）上の場所それぞれにおける任意の波長での変動、ならびに波長ごとの分光変動は、図２と比べて大幅に削減される。

従来のＣＣＤの図である。 厚さが異なる２種類の層について、伝播を波長の関数として例示した図である。 本発明のＣＣＤの平面図である。 図３の線４−４に沿って切断した断面図である。 図３の線５−５に沿って切断した断面図である。 図３の線６−６に沿って切断した断面図である。 図３の線７−７に沿って切断した断面図である。 層の厚さが異なる２個の素子領域であって、本発明に係る改良点が実現されている素子領域に関して、伝播を波長の関数として例示した図である。

符号の説明

１ シリコン基板、２ ゲート誘導体、３ ゲート電極、４ 上塗誘電体層、５ 保護層、６ 反射防止膜、７ 寸法、８ 寸法、９ 界面、１１ 透明ゲートまたは電極、２１ 透明ゲートまたは電極、３０ 埋込みチャネル領域、３５ チャネルストッパ領域、４５ エッチング抜き、５０ ピクセルの境界（点線）。

Claims (3)

1. 撮像センサであって、
   ａ）半導体基板と、
   ｂ）光センサであって、
   ｉ）前記基板を覆う透明材料からなる１層以上の層で構成された第１のスタックを含む第１感光領域であって、各感光領域が、光の波長の関数としての最小値群と最大値群を有する分光応答性を持つ第１感光領域と、
   ｉｉ）前記基板を覆う透明材料からなる１層以上の層で構成された第２のスタックを含む第２感光領域であって、各個別感光領域が、最大値群と最小値群を有する分光応答性を持つ第２感光領域と、
   ｉｉｉ）前記基板を覆う透明材料からなる１層以上の層で構成された第３のスタックを含む第３感光領域であって、各個別感光領域が、最大値群と最小値群を有する分光応答性を持つ第３感光領域と、を含む光センサと、
   を含み、
   前記個別領域の分光応答性の少なくとも１個の最大値または最小値が、実質的に、最小値または最大値と一致することによって、前記光センサの平均分光応答性が有する光の波長の変動が、前記個別感光領域それぞれの個々の分光応答性が有するものより小さくなること、
   を特徴とする撮像センサ。
2. 請求項１に記載の撮像センサであって、前記個別領域内の層の数および材料が同一で、１層以上の層において厚さが異なることを特徴とする撮像センサ。
3. 請求項１に記載の撮像センサであって、複数の前記個別スタック内の前記層の数と材料のいずれか一方または両方が異なることを特徴とする撮像センサ。

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