JP2004146657A - 半導体集積回路装置およびその製造方法 - Google Patents
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Abstract
【課題】MISFETのソース、ドレインの低抵抗化を図り、MISFETの特性を向上させる。
【解決手段】半導体基板1上の窒化シリコン膜をマスクに半導体基板1をエッチングして溝3を形成した後、nチャネル型MISFET形成領域NM−Aの溝3の側壁にn型不純物を斜めインプラ法を用いて注入しn型半導体領域5を形成し、同様に、pチャネル型MISFET形成領域PM−Aの溝3の側壁にp型不純物を斜めインプラ法を用いて注入しp型半導体領域7を形成した後、溝3内に酸化シリコン膜9を埋め込み、素子分離を形成した後、素子形成領域にnチャネル型MISFETQnおよびpチャネル型MISFETTQpを形成し、溝の側壁の不純物領域(5、7)を、MISFETのソース、ドレイン領域(25、27)と接続する。
【選択図】 図8
【解決手段】半導体基板1上の窒化シリコン膜をマスクに半導体基板1をエッチングして溝3を形成した後、nチャネル型MISFET形成領域NM−Aの溝3の側壁にn型不純物を斜めインプラ法を用いて注入しn型半導体領域5を形成し、同様に、pチャネル型MISFET形成領域PM−Aの溝3の側壁にp型不純物を斜めインプラ法を用いて注入しp型半導体領域7を形成した後、溝3内に酸化シリコン膜9を埋め込み、素子分離を形成した後、素子形成領域にnチャネル型MISFETQnおよびpチャネル型MISFETTQpを形成し、溝の側壁の不純物領域(5、7)を、MISFETのソース、ドレイン領域(25、27)と接続する。
【選択図】 図8
Description
【0001】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、MISFET(Metal Insulator Semiconductor Field Effect Transistor)を有する半導体集積回路装置およびその製造方法に関するものである。
【0002】
【従来の技術】
MISFETは、半導体基板上にゲート絶縁膜を介して形成されたゲート電極およびゲート電極の両側に形成されたソース、ドレイン領域を有する。
【0003】
半導体集積回路装置の微細化・高集積化に伴い、MISFETの寸法も小さくなる。その結果、例えば、ソース、ドレイン領域が微細化し、寄生抵抗の増大やそれによる電流の低下等が無視できなくなっている。
【0004】
このようなソース、ドレイン領域の抵抗やソース、ドレイン領域とその上部の引き出し電極との接触抵抗の低減を図るため、サリサイド技術が導入されている。
【0005】
このサリサイド技術とは、例えば、シリコン基板中に注入された不純物よりなるソース、ドレイン領域上にチタン(Ti)やコバルト(Co)等の高融点金属を堆積し、基板との接触部にチタンシリサイドやコバルトシリサイド等の低抵抗の膜を形成し、抵抗の低減を図るものである。
【0006】
【発明が解決しようとする課題】
しかしながら、半導体集積回路装置の微細化・高集積化がさらに進むと、前述のサリサイド技術のみでは対応できなくなる恐れがある。
【0007】
本発明の目的は、MISFETのソース、ドレインの低抵抗化を図る技術を提供することにある。特に、素子の微細化に対応したソース、ドレインの低抵抗化を図る技術を提供することにある。
【0008】
本発明の他の目的は、MISFETの特性を向上させる技術を提供することにある。また、MISFETの微細化を図る技術を提供することにある。
【0009】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0010】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0011】
(1)本発明の半導体集積回路装置は、(a)半導体基板中に形成された溝と、(b)前記溝中に形成された絶縁膜と、(c)前記溝の側壁上部に形成された半導体領域と、(d)前記半導体基板の主表面に形成されたMISFETと、を有し、(e)前記MISFETのソースもしくはドレイン領域が前記半導体領域と接しているものである。
【0012】
(2)本発明の半導体集積回路装置の製造方法は、(a)半導体基板中に所定の方向に延在する第1および第2の溝を形成する工程と、(b)前記第1の溝の前記第2の溝側の側壁上部に不純物を注入し、前記第2の溝の前記第1の溝側の側壁上部に前記不純物を注入し、第1および第2の半導体領域を形成する工程と、(c)前記第1および第2の溝間の半導体基板上に絶縁膜を介し前記所定の方向に延在する導電性膜を形成する工程と、(d)前記導電性膜の両側の半導体基板中に前記不純物と同じ導電型の不純物を注入することにより第3および第4の半導体領域を形成する工程と、を有するものである。
【0013】
【発明の実施の形態】
(実施の形態1)
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、原則として実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【0014】
本実施の形態の半導体集積回路装置の製造方法を図1〜図8を用いて説明する。図1〜図8は、本実施の形態の半導体集積回路装置の製造方法を工程順に示した基板の要部断面図である。
【0015】
まず、図1に示すように、例えばp型の単結晶シリコンからなる半導体基板1を用意し、その上部に図示しない酸化膜を熱酸化により形成した後、窒化シリコン膜2を堆積する。次いで、素子分離領域の窒化シリコン膜2をエッチングし、窒化シリコン膜2をマスクに半導体基板1をエッチングして溝3を形成した後、半導体基板1を約850℃〜1000℃で熱酸化することによって、この溝の内壁に薄い酸化シリコン膜(図示せず)を形成する。この溝は、半導体基板の素子分離領域に形成され、溝の形成されていない領域が素子形成領域となる。
【0016】
次いで、図2に示すように、半導体基板のnチャネル型MISFET形成領域NM−Aを開口したフォトレジスト膜(以下、単に「レジスト膜」という)R1を形成し、nチャネル型MISFET形成領域NM−Aの溝3の側壁にn型不純物(例えばリン)を注入しn型半導体領域(n型不純物領域)5を形成する。
【0017】
この際、斜めインプラ法を用い、また、レジスト膜R1の高さを調整し、溝3の底面への不純物の注入を防止する。なお、斜めインプラの際、インプラの角度や他の素子形成領域の高さ等により、溝3の底部に不純物が注入されないよう調整が可能な場合には、レジスト膜の高さの調整は不要である。
【0018】
次いで、図3に示すように、レジストR1を除去し、半導体基板のpチャネル型MISFET形成領域PM−Aを開口したレジスト膜R2を形成し、pチャネル型MISFET形成領域PM−Aの溝3の側壁にp型不純物(例えばホウ素)を注入しp型半導体領域(p型不純物領域)7を形成する。この場合も、斜めインプラ法を用いて半導体領域7を形成する。
【0019】
次に、図4に示すように、レジストR2を除去し、溝の内部を含む半導体基板1上にCVD(Chemical Vapor Deposition)法で酸化シリコン膜9を堆積し、溝外部の酸化シリコン膜を化学機械的研磨(CMP:Chemical Mechanical Polishing)法により除去することによって、その表面を平坦化する。その後、半導体基板表面に残存する窒化シリコン膜2を熱リン酸等を用いて除去する。その結果、溝3および酸化シリコン膜9よりなる素子分離が形成される。
【0020】
次に、図5に示すように、半導体基板1のNM−Aにp型不純物(例えばホウ素)を注入し、半導体基板1のPM−Aにn型不純物(例えばリン)を注入した後、半導体基板1を熱処理し、上記不純物を拡散させることによって、p型ウエル11およびn型ウエル13を形成する。
【0021】
なお、p型ウエル11およびn型ウエル13の下部に、n型不純物領域NISOを形成しても良い。この領域は、酸化シリコン膜9等を介してn型不純物を注入することにより形成してもよい。このn型不純物領域NISOは、半導体基板1とp型ウエルとを電気的に分離したり、n型ウエルの電位を確実に固定するために形成される。
【0022】
その後、図6に示すように、フッ酸を用いたウェットエッチングで半導体基板1の表面を洗浄し、続いて半導体基板1を熱酸化することによって、その表面にゲート絶縁膜15を形成する。
【0023】
次に、ゲート絶縁膜15上に、CVD法により不純物をドープした低抵抗の多結晶シリコン膜17を堆積する。次いで、多結晶シリコン膜17をエッチングすることによりゲート電極Gを形成する。
【0024】
次に、p型ウエル11上のゲート電極Gの両側の半導体基板1にヒ素等のn型不純物を注入しn−型半導体領域19を形成する。次いで、n型ウエル13上のゲート電極Gの両側の半導体基板1にホウ素等のp型不純物を注入しp−型半導体領域21を形成する。
【0025】
次いで、図7に示すように、半導体基板1上にCVD法で酸化シリコン膜を堆積した後、この酸化シリコン膜を異方的にエッチングすることによりサイドウォール23をゲート電極Gの側壁に形成する。
【0026】
次いで、サイドウォール23をマスクに、p型ウエル11中に、ヒ素等のn型不純物を注入することによってn+型半導体領域25(ソース、ドレイン)を形成する。また、n型ウエル13中に、ホウ素等のp型不純物を注入することによってp+型半導体領域27(ソース、ドレイン)を形成する。
【0027】
ここで、n+型半導体領域25(ソース、ドレイン)は、溝3の側壁のn型半導体領域5と接触しており、n+型半導体領域25の低抵抗化を図ることができる。また、p+型半導体領域27(ソース、ドレイン)は、溝3の側壁のp型半導体領域7と接触しており、p+型半導体領域27の低抵抗化を図ることができる。なお、これらの半導体領域(5、7)は、溝3の側壁全体を覆うように形成される必要はなく、側壁上部にのみ形成してもよい。
【0028】
次いで、半導体基板を軽くウエットエッチングし、半導体基板(Si)表面を露出した後、図8に示すように、半導体基板1上に、スパッタ法によりCo(コバルト)膜を堆積し、熱処理を施すことにより、半導体基板1(n+型半導体領域25、p+型半導体領域27等)とCo膜との接触部およびゲート電極GとCo膜との接触部においてシリサイド化反応をおこさせ、半導体基板1およびゲート電極G上に、CoSi2(コバルトシリサイド)層29を形成する。
【0029】
次いで、未反応のCo膜をエッチングにより除去し、半導体基板1およびゲート電極G上に、CoSi2層29を残存させる。このCoSi2層29は、n+型半導体領域25、p+型半導体領域27およびゲート電極Gの低抵抗化、もしくは接続抵抗の低減のために形成される。
【0030】
ここまでの工程で、LDD(Lightly Doped Drain)構造のソース、ドレインを備えたnチャネル型MISFETQnおよびpチャネル型MISFETTQpが形成される。
【0031】
続いて、nチャネル型MISFETQn、Qp上に酸化シリコン膜等からなる層間絶縁膜を堆積し、この層間絶縁膜上に配線が形成されるが、これらの図示および形成工程の詳細な説明は省略する。なお、この配線とn+型半導体領域25(ソース、ドレイン)もしくはp+型半導体領域27(ソース、ドレイン)とは、層間絶縁膜中に形成されたプラグを介して接続される。
【0032】
このように、本実施の形態によれば、素子分離用の溝の側壁に不純物領域(5、7)を設け、MISFETのソース、ドレイン領域(25、27)と接続したので、ソース、ドレイン領域の低抵抗化を図ることができる。
【0033】
特に、素子の微細化によりソース、ドレイン領域が小さくなる場合においても、素子分離を構成する溝の側壁に、基板に対し縦方向に不純物領域(5、7)を設けることで、小スペースで低抵抗なソース、ドレインを実現することが可能となる。
【0034】
その結果、MISFETの特性を向上させ、また、MISFETの微細化を図ることができる。
【0035】
本実施の形態のMISFETは、例えば、電気的に書き込みおよび消去が可能な不揮発性メモリ(EEPROM;Electric Erasable Programmable Read Only
Memory)の周辺回路に用いることができる。
【0036】
このような不揮発性メモリの駆動には、高耐圧の回路が必要であり、本実施の形態のMISFETも高耐圧のMISFETとして用いることができる。高耐圧のMISFETとは、例えば、耐圧が15〜20V程度であり、この場合、ゲート酸化膜の膜厚は、20〜50μm程度である。
【0037】
特に、このような高耐圧のMISFETを微細化しつつ、かつ、その特性(特に、耐圧)を維持することは重要である。
【0038】
従って、このような高耐圧のMISFETに本実施の形態を適用して好適である。
【0039】
(実施の形態2)
実施の形態1においては、ソース、ドレイン領域(25、27)の端部に不純物領域(5、7)を設けたが、前記不純物領域(5、7)自身をソース、ドレイン領域としてもよい。
【0040】
本実施の形態の半導体集積回路装置を図9および図10を用いて説明する。なお、本実施の形態の半導体集積回路装置は、n−型半導体領域19、p−型半導体領域21、n+型半導体領域25(ソース、ドレイン)およびp+型半導体領域27(ソース、ドレイン)の形成工程が省略される他は、実施の形態1の場合と同様に製造することができるため、その説明を省略する。なお、サイドウォール23は形成しなくても良いが、ここでは、サイドウォール23を形成した場合について説明する。また、シリサイド膜は、ソース、ドレイン領域上には、形成されず、ゲート電極G上にのみ形成される。
【0041】
図9および図10は、それぞれnチャネル型MISFET形成領域NM−Aの基板の要部断面図および要部平面図である。図9は、例えば、図10のA−A断面部に対応する。なお、pチャネル型MISFETについては、不純物の導電型が逆になることを除いては、nチャネル型MISFETと同様の構成であるため、ここでは、nチャネル型MISFETについて詳細に説明する。
【0042】
図9および図10に示すように、半導体基板1中には、溝3および酸化シリコン膜9よりなる素子分離が形成されている。この素子分離(溝)は、Y方向に延在し、この素子分離の間には、p型ウエル11が露出している。
【0043】
このp型ウエル11上には、ゲート絶縁膜15を介してゲート電極Gが形成されている。また、溝3の側壁には、n型半導体領域5a、5bが形成され、このn型半導体領域5aは、nチャネル型MISFETのソースとなり、また、n型半導体領域5bは、nチャネル型MISFETのドレインとなる。
【0044】
ここで、ソース、ドレイン領域(n型半導体領域5)間の距離L1は、ゲート電極Gの幅L2より小さい。
【0045】
このように、本実施の形態によれば、溝3の側壁にソース、ドレイン領域(n型半導体領域5a、5b)を形成したので、ゲート電極の両側にシリサイド層やコンタクトホールを設ける構造と比較し、その分ゲート長(チャネル長、L1)を広くすることができる。
【0046】
従って、MISFETのピッチ(素子分離間)が小さくなっても、ゲート長を確保でき、MISFETの特性を向上させることができる。また、MISFETの微細化を図ることができる。なお、図10においては、電子(e)は、図中の右から左へ流れる。
【0047】
この際、ソース、ドレイン領域(n型半導体領域5a、5b)が微細であるため、かかる領域上にプラグPを配置し、ソース、ドレイン領域と電気的な接続を図ることは困難である。
【0048】
従って、図10に示すように、ソースやドレイン領域をL字状、即ち、Y方向に延在するn型半導体領域5a、5bの端部に、それぞれX方向に延在するn型半導体領域5d、5cを配置し、このn型半導体領域5d、5c上にプラグPを形成する。
【0049】
図11に、図10のB−B断面を示す。なお、30は、例えば酸化シリコン膜等よりなる層間絶縁膜である。酸化シリコン膜は、例えば、CVD法等を用いてMISFET上に堆積することができる。また、プラグPを形成するには、まず、n型半導体領域5c、5d上の層間絶縁膜30を除去し、コンタクトホールC1を形成する。次いで、半導体基板上に薄いTiN(窒化シリコン)膜を堆積した後、さらに、この上部にW(タングステン)膜を堆積し、コンタクトホールC1外部のW膜等をCMP法等により除去する。
【0050】
このように、n型半導体領域5c、5dを設けることにより、ソース、ドレインの引き出しを容易にすることができる。
【0051】
例えば、図12は、ゲート電極Gの両端にソース、ドレイン領域55を形成し、かかる領域上にプラグPを配置した場合の基板の要部平面図である。この場合には、ソース、ドレイン領域55の幅を大きく確保する必要があり、素子分離間のピッチが大きくなってしまう。
【0052】
これに対し、本実施の形態によれば、ピッチの縮小化を図ることができる。
【0053】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0054】
また、前記実施の形態においては、MISFETを例に説明したが、このようなMISFETは、実施の形態1で説明した不揮発性メモリの他、LCDドライバやICカード等、広く半導体集積回路装置に適用可能である。
【0055】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0056】
半導体基板中の素子分離用の溝の側壁上部に半導体領域を設け、かかる領域をMISFETのソース、ドレイン領域もしくはソース、ドレイン領域の抵抗低減用の領域としたので、MISFETの特性を向上させることができる。また、MISFETの微細化を図ることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図2】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図3】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図4】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図5】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図6】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図7】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図8】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図9】本発明の実施の形態2である半導体集積回路装置を示す基板の要部断面図である。
【図10】本発明の実施の形態2である半導体集積回路装置を示す基板の要部平面図である。
【図11】本発明の実施の形態2である半導体集積回路装置を示す基板の要部断面図である。
【図12】本発明の実施の形態2の効果を示すための半導体集積回路装置を示す基板の要部平面図である。
【符号の説明】
1 半導体基板
2 窒化シリコン膜
3 溝
5 n型半導体領域
5a n型半導体領域
5b n型半導体領域
5c、5d n型半導体領域
7 p型半導体領域
9 酸化シリコン膜
11 p型ウエル
13 n型ウエル
15 ゲート絶縁膜
17 多結晶シリコン膜
19 n−型半導体領域
21 p−型半導体領域
23 サイドウォール
25 n+型半導体領域
27 p+型半導体領域
29 CoSi2層
30 層間絶縁膜
55 ソース、ドレイン領域
C1 コンタクトホール
G ゲート電極
L1 ソース、ドレイン領域間の距離
L2 ゲート電極の幅
NISO n型不純物領域
NM−A nチャネル型MISFET形成領域
PM−A pチャネル型MISFET形成領域
P プラグ
Qn nチャネル型MISFET
Qp pチャネル型MISFET
R1、R2 レジスト膜
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、MISFET(Metal Insulator Semiconductor Field Effect Transistor)を有する半導体集積回路装置およびその製造方法に関するものである。
【0002】
【従来の技術】
MISFETは、半導体基板上にゲート絶縁膜を介して形成されたゲート電極およびゲート電極の両側に形成されたソース、ドレイン領域を有する。
【0003】
半導体集積回路装置の微細化・高集積化に伴い、MISFETの寸法も小さくなる。その結果、例えば、ソース、ドレイン領域が微細化し、寄生抵抗の増大やそれによる電流の低下等が無視できなくなっている。
【0004】
このようなソース、ドレイン領域の抵抗やソース、ドレイン領域とその上部の引き出し電極との接触抵抗の低減を図るため、サリサイド技術が導入されている。
【0005】
このサリサイド技術とは、例えば、シリコン基板中に注入された不純物よりなるソース、ドレイン領域上にチタン(Ti)やコバルト(Co)等の高融点金属を堆積し、基板との接触部にチタンシリサイドやコバルトシリサイド等の低抵抗の膜を形成し、抵抗の低減を図るものである。
【0006】
【発明が解決しようとする課題】
しかしながら、半導体集積回路装置の微細化・高集積化がさらに進むと、前述のサリサイド技術のみでは対応できなくなる恐れがある。
【0007】
本発明の目的は、MISFETのソース、ドレインの低抵抗化を図る技術を提供することにある。特に、素子の微細化に対応したソース、ドレインの低抵抗化を図る技術を提供することにある。
【0008】
本発明の他の目的は、MISFETの特性を向上させる技術を提供することにある。また、MISFETの微細化を図る技術を提供することにある。
【0009】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0010】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0011】
(1)本発明の半導体集積回路装置は、(a)半導体基板中に形成された溝と、(b)前記溝中に形成された絶縁膜と、(c)前記溝の側壁上部に形成された半導体領域と、(d)前記半導体基板の主表面に形成されたMISFETと、を有し、(e)前記MISFETのソースもしくはドレイン領域が前記半導体領域と接しているものである。
【0012】
(2)本発明の半導体集積回路装置の製造方法は、(a)半導体基板中に所定の方向に延在する第1および第2の溝を形成する工程と、(b)前記第1の溝の前記第2の溝側の側壁上部に不純物を注入し、前記第2の溝の前記第1の溝側の側壁上部に前記不純物を注入し、第1および第2の半導体領域を形成する工程と、(c)前記第1および第2の溝間の半導体基板上に絶縁膜を介し前記所定の方向に延在する導電性膜を形成する工程と、(d)前記導電性膜の両側の半導体基板中に前記不純物と同じ導電型の不純物を注入することにより第3および第4の半導体領域を形成する工程と、を有するものである。
【0013】
【発明の実施の形態】
(実施の形態1)
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、原則として実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【0014】
本実施の形態の半導体集積回路装置の製造方法を図1〜図8を用いて説明する。図1〜図8は、本実施の形態の半導体集積回路装置の製造方法を工程順に示した基板の要部断面図である。
【0015】
まず、図1に示すように、例えばp型の単結晶シリコンからなる半導体基板1を用意し、その上部に図示しない酸化膜を熱酸化により形成した後、窒化シリコン膜2を堆積する。次いで、素子分離領域の窒化シリコン膜2をエッチングし、窒化シリコン膜2をマスクに半導体基板1をエッチングして溝3を形成した後、半導体基板1を約850℃〜1000℃で熱酸化することによって、この溝の内壁に薄い酸化シリコン膜(図示せず)を形成する。この溝は、半導体基板の素子分離領域に形成され、溝の形成されていない領域が素子形成領域となる。
【0016】
次いで、図2に示すように、半導体基板のnチャネル型MISFET形成領域NM−Aを開口したフォトレジスト膜(以下、単に「レジスト膜」という)R1を形成し、nチャネル型MISFET形成領域NM−Aの溝3の側壁にn型不純物(例えばリン)を注入しn型半導体領域(n型不純物領域)5を形成する。
【0017】
この際、斜めインプラ法を用い、また、レジスト膜R1の高さを調整し、溝3の底面への不純物の注入を防止する。なお、斜めインプラの際、インプラの角度や他の素子形成領域の高さ等により、溝3の底部に不純物が注入されないよう調整が可能な場合には、レジスト膜の高さの調整は不要である。
【0018】
次いで、図3に示すように、レジストR1を除去し、半導体基板のpチャネル型MISFET形成領域PM−Aを開口したレジスト膜R2を形成し、pチャネル型MISFET形成領域PM−Aの溝3の側壁にp型不純物(例えばホウ素)を注入しp型半導体領域(p型不純物領域)7を形成する。この場合も、斜めインプラ法を用いて半導体領域7を形成する。
【0019】
次に、図4に示すように、レジストR2を除去し、溝の内部を含む半導体基板1上にCVD(Chemical Vapor Deposition)法で酸化シリコン膜9を堆積し、溝外部の酸化シリコン膜を化学機械的研磨(CMP:Chemical Mechanical Polishing)法により除去することによって、その表面を平坦化する。その後、半導体基板表面に残存する窒化シリコン膜2を熱リン酸等を用いて除去する。その結果、溝3および酸化シリコン膜9よりなる素子分離が形成される。
【0020】
次に、図5に示すように、半導体基板1のNM−Aにp型不純物(例えばホウ素)を注入し、半導体基板1のPM−Aにn型不純物(例えばリン)を注入した後、半導体基板1を熱処理し、上記不純物を拡散させることによって、p型ウエル11およびn型ウエル13を形成する。
【0021】
なお、p型ウエル11およびn型ウエル13の下部に、n型不純物領域NISOを形成しても良い。この領域は、酸化シリコン膜9等を介してn型不純物を注入することにより形成してもよい。このn型不純物領域NISOは、半導体基板1とp型ウエルとを電気的に分離したり、n型ウエルの電位を確実に固定するために形成される。
【0022】
その後、図6に示すように、フッ酸を用いたウェットエッチングで半導体基板1の表面を洗浄し、続いて半導体基板1を熱酸化することによって、その表面にゲート絶縁膜15を形成する。
【0023】
次に、ゲート絶縁膜15上に、CVD法により不純物をドープした低抵抗の多結晶シリコン膜17を堆積する。次いで、多結晶シリコン膜17をエッチングすることによりゲート電極Gを形成する。
【0024】
次に、p型ウエル11上のゲート電極Gの両側の半導体基板1にヒ素等のn型不純物を注入しn−型半導体領域19を形成する。次いで、n型ウエル13上のゲート電極Gの両側の半導体基板1にホウ素等のp型不純物を注入しp−型半導体領域21を形成する。
【0025】
次いで、図7に示すように、半導体基板1上にCVD法で酸化シリコン膜を堆積した後、この酸化シリコン膜を異方的にエッチングすることによりサイドウォール23をゲート電極Gの側壁に形成する。
【0026】
次いで、サイドウォール23をマスクに、p型ウエル11中に、ヒ素等のn型不純物を注入することによってn+型半導体領域25(ソース、ドレイン)を形成する。また、n型ウエル13中に、ホウ素等のp型不純物を注入することによってp+型半導体領域27(ソース、ドレイン)を形成する。
【0027】
ここで、n+型半導体領域25(ソース、ドレイン)は、溝3の側壁のn型半導体領域5と接触しており、n+型半導体領域25の低抵抗化を図ることができる。また、p+型半導体領域27(ソース、ドレイン)は、溝3の側壁のp型半導体領域7と接触しており、p+型半導体領域27の低抵抗化を図ることができる。なお、これらの半導体領域(5、7)は、溝3の側壁全体を覆うように形成される必要はなく、側壁上部にのみ形成してもよい。
【0028】
次いで、半導体基板を軽くウエットエッチングし、半導体基板(Si)表面を露出した後、図8に示すように、半導体基板1上に、スパッタ法によりCo(コバルト)膜を堆積し、熱処理を施すことにより、半導体基板1(n+型半導体領域25、p+型半導体領域27等)とCo膜との接触部およびゲート電極GとCo膜との接触部においてシリサイド化反応をおこさせ、半導体基板1およびゲート電極G上に、CoSi2(コバルトシリサイド)層29を形成する。
【0029】
次いで、未反応のCo膜をエッチングにより除去し、半導体基板1およびゲート電極G上に、CoSi2層29を残存させる。このCoSi2層29は、n+型半導体領域25、p+型半導体領域27およびゲート電極Gの低抵抗化、もしくは接続抵抗の低減のために形成される。
【0030】
ここまでの工程で、LDD(Lightly Doped Drain)構造のソース、ドレインを備えたnチャネル型MISFETQnおよびpチャネル型MISFETTQpが形成される。
【0031】
続いて、nチャネル型MISFETQn、Qp上に酸化シリコン膜等からなる層間絶縁膜を堆積し、この層間絶縁膜上に配線が形成されるが、これらの図示および形成工程の詳細な説明は省略する。なお、この配線とn+型半導体領域25(ソース、ドレイン)もしくはp+型半導体領域27(ソース、ドレイン)とは、層間絶縁膜中に形成されたプラグを介して接続される。
【0032】
このように、本実施の形態によれば、素子分離用の溝の側壁に不純物領域(5、7)を設け、MISFETのソース、ドレイン領域(25、27)と接続したので、ソース、ドレイン領域の低抵抗化を図ることができる。
【0033】
特に、素子の微細化によりソース、ドレイン領域が小さくなる場合においても、素子分離を構成する溝の側壁に、基板に対し縦方向に不純物領域(5、7)を設けることで、小スペースで低抵抗なソース、ドレインを実現することが可能となる。
【0034】
その結果、MISFETの特性を向上させ、また、MISFETの微細化を図ることができる。
【0035】
本実施の形態のMISFETは、例えば、電気的に書き込みおよび消去が可能な不揮発性メモリ(EEPROM;Electric Erasable Programmable Read Only
Memory)の周辺回路に用いることができる。
【0036】
このような不揮発性メモリの駆動には、高耐圧の回路が必要であり、本実施の形態のMISFETも高耐圧のMISFETとして用いることができる。高耐圧のMISFETとは、例えば、耐圧が15〜20V程度であり、この場合、ゲート酸化膜の膜厚は、20〜50μm程度である。
【0037】
特に、このような高耐圧のMISFETを微細化しつつ、かつ、その特性(特に、耐圧)を維持することは重要である。
【0038】
従って、このような高耐圧のMISFETに本実施の形態を適用して好適である。
【0039】
(実施の形態2)
実施の形態1においては、ソース、ドレイン領域(25、27)の端部に不純物領域(5、7)を設けたが、前記不純物領域(5、7)自身をソース、ドレイン領域としてもよい。
【0040】
本実施の形態の半導体集積回路装置を図9および図10を用いて説明する。なお、本実施の形態の半導体集積回路装置は、n−型半導体領域19、p−型半導体領域21、n+型半導体領域25(ソース、ドレイン)およびp+型半導体領域27(ソース、ドレイン)の形成工程が省略される他は、実施の形態1の場合と同様に製造することができるため、その説明を省略する。なお、サイドウォール23は形成しなくても良いが、ここでは、サイドウォール23を形成した場合について説明する。また、シリサイド膜は、ソース、ドレイン領域上には、形成されず、ゲート電極G上にのみ形成される。
【0041】
図9および図10は、それぞれnチャネル型MISFET形成領域NM−Aの基板の要部断面図および要部平面図である。図9は、例えば、図10のA−A断面部に対応する。なお、pチャネル型MISFETについては、不純物の導電型が逆になることを除いては、nチャネル型MISFETと同様の構成であるため、ここでは、nチャネル型MISFETについて詳細に説明する。
【0042】
図9および図10に示すように、半導体基板1中には、溝3および酸化シリコン膜9よりなる素子分離が形成されている。この素子分離(溝)は、Y方向に延在し、この素子分離の間には、p型ウエル11が露出している。
【0043】
このp型ウエル11上には、ゲート絶縁膜15を介してゲート電極Gが形成されている。また、溝3の側壁には、n型半導体領域5a、5bが形成され、このn型半導体領域5aは、nチャネル型MISFETのソースとなり、また、n型半導体領域5bは、nチャネル型MISFETのドレインとなる。
【0044】
ここで、ソース、ドレイン領域(n型半導体領域5)間の距離L1は、ゲート電極Gの幅L2より小さい。
【0045】
このように、本実施の形態によれば、溝3の側壁にソース、ドレイン領域(n型半導体領域5a、5b)を形成したので、ゲート電極の両側にシリサイド層やコンタクトホールを設ける構造と比較し、その分ゲート長(チャネル長、L1)を広くすることができる。
【0046】
従って、MISFETのピッチ(素子分離間)が小さくなっても、ゲート長を確保でき、MISFETの特性を向上させることができる。また、MISFETの微細化を図ることができる。なお、図10においては、電子(e)は、図中の右から左へ流れる。
【0047】
この際、ソース、ドレイン領域(n型半導体領域5a、5b)が微細であるため、かかる領域上にプラグPを配置し、ソース、ドレイン領域と電気的な接続を図ることは困難である。
【0048】
従って、図10に示すように、ソースやドレイン領域をL字状、即ち、Y方向に延在するn型半導体領域5a、5bの端部に、それぞれX方向に延在するn型半導体領域5d、5cを配置し、このn型半導体領域5d、5c上にプラグPを形成する。
【0049】
図11に、図10のB−B断面を示す。なお、30は、例えば酸化シリコン膜等よりなる層間絶縁膜である。酸化シリコン膜は、例えば、CVD法等を用いてMISFET上に堆積することができる。また、プラグPを形成するには、まず、n型半導体領域5c、5d上の層間絶縁膜30を除去し、コンタクトホールC1を形成する。次いで、半導体基板上に薄いTiN(窒化シリコン)膜を堆積した後、さらに、この上部にW(タングステン)膜を堆積し、コンタクトホールC1外部のW膜等をCMP法等により除去する。
【0050】
このように、n型半導体領域5c、5dを設けることにより、ソース、ドレインの引き出しを容易にすることができる。
【0051】
例えば、図12は、ゲート電極Gの両端にソース、ドレイン領域55を形成し、かかる領域上にプラグPを配置した場合の基板の要部平面図である。この場合には、ソース、ドレイン領域55の幅を大きく確保する必要があり、素子分離間のピッチが大きくなってしまう。
【0052】
これに対し、本実施の形態によれば、ピッチの縮小化を図ることができる。
【0053】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0054】
また、前記実施の形態においては、MISFETを例に説明したが、このようなMISFETは、実施の形態1で説明した不揮発性メモリの他、LCDドライバやICカード等、広く半導体集積回路装置に適用可能である。
【0055】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0056】
半導体基板中の素子分離用の溝の側壁上部に半導体領域を設け、かかる領域をMISFETのソース、ドレイン領域もしくはソース、ドレイン領域の抵抗低減用の領域としたので、MISFETの特性を向上させることができる。また、MISFETの微細化を図ることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図2】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図3】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図4】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図5】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図6】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図7】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図8】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図9】本発明の実施の形態2である半導体集積回路装置を示す基板の要部断面図である。
【図10】本発明の実施の形態2である半導体集積回路装置を示す基板の要部平面図である。
【図11】本発明の実施の形態2である半導体集積回路装置を示す基板の要部断面図である。
【図12】本発明の実施の形態2の効果を示すための半導体集積回路装置を示す基板の要部平面図である。
【符号の説明】
1 半導体基板
2 窒化シリコン膜
3 溝
5 n型半導体領域
5a n型半導体領域
5b n型半導体領域
5c、5d n型半導体領域
7 p型半導体領域
9 酸化シリコン膜
11 p型ウエル
13 n型ウエル
15 ゲート絶縁膜
17 多結晶シリコン膜
19 n−型半導体領域
21 p−型半導体領域
23 サイドウォール
25 n+型半導体領域
27 p+型半導体領域
29 CoSi2層
30 層間絶縁膜
55 ソース、ドレイン領域
C1 コンタクトホール
G ゲート電極
L1 ソース、ドレイン領域間の距離
L2 ゲート電極の幅
NISO n型不純物領域
NM−A nチャネル型MISFET形成領域
PM−A pチャネル型MISFET形成領域
P プラグ
Qn nチャネル型MISFET
Qp pチャネル型MISFET
R1、R2 レジスト膜
Claims (5)
- (a)半導体基板中に形成された溝と、
(b)前記溝中に形成された絶縁膜と、
(c)前記溝の側壁上部に形成された半導体領域と、
(d)前記半導体基板の主表面に形成されたMISFETと、
を有し、
(e)前記MISFETのソースもしくはドレイン領域が前記半導体領域と接していることを特徴とする半導体集積回路装置。 - (a)半導体基板中に形成された溝と、
(b)前記溝中に形成された絶縁膜と、
(c)前記半導体基板の主表面に形成されたMISFETと、
を有し、
(d)前記MISFETのゲート電極は、所定の方向に延在し、前記MISFETのソースもしくはドレイン領域は、前記所定の方向に延在する前記溝の側壁上部に形成された半導体領域により構成されることを特徴とする半導体集積回路装置。 - (a)半導体基板中に形成され、第1方向に延在する第1および第2の溝と、
(b)前記第1および第2の溝中に形成された絶縁膜と、
(c)前記半導体基板の主表面に形成されたMISFETと、
を有し、
(d)前記MISFETのゲート電極は、前記第1および第2の溝間の半導体基板上に前記第1方向に延在し、
前記MISFETのソースおよびドレイン領域は、それぞれ前記第1および第2の溝の前記ゲート電極側の側壁上部に形成された第1および第2の半導体領域により構成され、
(e)前記第1および第2の溝間の距離は、前記ゲート電極の前記第1方向と直交する第2方向の幅より小さく、
(f)前記第1および第2の半導体領域は、それぞれ前記第2方向に延在する第3および第4の半導体領域と接続され、
(g)前記第3および第4半導体領域上からソースもしくはドレイン電極が引き出されることを特徴とする半導体集積回路装置。 - (a)半導体基板中に所定の方向に延在する第1および第2の溝を形成する工程と、
(b)前記第1の溝の前記第2の溝側の側壁上部に不純物を注入し、前記第2の溝の前記第1の溝側の側壁上部に前記不純物を注入し、第1および第2の半導体領域を形成する工程と、
(c)前記第1および第2の溝間の半導体基板上に絶縁膜を介し前記所定の方向に延在する導電性膜を形成する工程と、
(d)前記導電性膜の両側の半導体基板中に前記不純物と同じ導電型の不純物を注入することにより第3および第4の半導体領域を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - (a)半導体基板中に所定の方向に延在する第1および第2の溝を形成する工程と、
(b)前記第1の溝の前記第2の溝側の側壁上部に不純物を注入し、前記第2の溝の前記第1の溝側の側壁上部に前記不純物を注入し、第1および第2の半導体領域を形成する工程と、
(c)前記第1および第2の溝間の半導体基板上に絶縁膜を介し前記所定の方向に延在する導電性膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
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