JP2004134749A - 半導体ウェーハの表面を平坦化する方法 - Google Patents

半導体ウェーハの表面を平坦化する方法 Download PDF

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Abstract

【課題】半導体ウェーハを平坦化する方法を提供する。
【解決手段】第1に、凸凹なウェーハ表面上にフォトレジスト層を塗布してウェーハの望ましくない構造的特徴を覆って均一な高さにコーティングし、実質的に平坦
なフォトレジスト層の上部表面を得る工程と、第2に、実質的に同率にフォトレジスト40および絶縁層30をエッチングする工程と、から成る。フォトレジストが流動性であることが、凸凹な不規則表面にわたってフォトレジストが均一に拡がるようにし、実質的に平坦な上部表面を達成するのを確実にする。そして、この層がこれから以降の製作に対し所望される厚さになるまで、絶縁層をさらに好ましい状態にエッチングしていく。エッチング液としては、酸化物,ポリシリコン,金属,フォトレジスト,ポリイミドの諸エッチング液、或いはまたこれらの組み合わせたものが入る。
【選択図】 図3

Description

 本発明は、平面がその下に位置しているレベルのせいで凸凹になってしまった半導体ウェーハ表面を平坦化する方法に関する。更に具体的に言うと、ウェーハの凸凹の表面を実質的に平坦化するために、この方法はフォトリソグラフィ(光食刻法)を使用することに関するものである。
 VLSI装置の寸法が縮小されるにつれて、回路の複雑性や相互接続配線数が増していく結果、装置上でのセルや周辺領域間の位相差に対する許容誤差が減じられてしまうことになる。このような位相的変動はまた、パターニングや、リソグラフィや、エッチング等の諸プロセスがエラーや操作ミスに対していっそう影響されやすくしたり、あるいは、これらのプロセスはウェーハ表面が平坦である必要があるので、品質制御にとっても容認できないものとなっている。
 回路パターンは、ウェーハの各層上でエッチングされていくので、その結果、層の表面は高,低のプラトーに段々が付いてしまうことになる。このパターン付けした層の上にそれに続く層を積層すると、その下に位置している高プラトーのところでは隆起して、低プラトーのところでは窪んで、凹凸ができて、必然的に上面がデコボコになってしまうことになる。
 また、上面が平坦でないのは、下に位置しているレベルすべてにおける非平坦性が累積されることによっても生じる。それ故に、下に位置している相互配線レベルの数が増大するにつれて、各レベルの平坦度合いは、最上方レベルが平らであるように、厳しく注意しなければならない。
 表面を平坦化するために、これまで種々の方法が使用されてきたが、最も普遍的な方法は、化学的−機械的研摩法CMPである。しかしながら、CMP法では、下に位置している相互接続配線構造の密度に従って変化し得るような表面に、一貫した平坦性が得られないことは周知のところである。これを解決するために、通常は、より厚い絶縁層を設けて下層にある位相的な影響を解消するようにしているので、このため、半導体装置の所与の既定の厚さに収まるようにできる限り層の総数を減らさねばならないのである。
 さらに、CMP法で使用される化学的溶解作用と機械的研磨の組み合わせも、スクラッチや、腐食や、残留スラリなどの原因となる。研磨されるウェーハの数が増するにつれ、CMP研磨率の組織的変化のせいで、絶縁厚さおけるウェーハ毎の厳しい変動も問題となる。それ故、CMP法は、研磨プロセス全体を通してしっかりと監視し、製造しようとしている新しい装置毎に調節いなければならないのである。これは、各組のウェーハが処理された後で構造機器を再測定することが必要となるために、製造コストを高めると共に、時間の無駄である。
 一般的には、半導体ウェーハの層をパターンにエッチングするには、フォトリソグラフィが使用される。フォトレジストは、初期には液体あるいは可溶性の形態をした、すなわち、流動性が高い感光性材料である。光あるいは特有のスペクトル波長へ露出されると、感光性液体が重合して、不溶性になる。光を差し向けて、最上層の露光部分上のフォトレジストを回路パターンに従って重合し、そして、エッチング液を用いて層の露光部分をエッチングすると、その後、フォトレジスト層が溶解される。
 フォトリソグラフィを使用して平坦化を達成するには、以下の先行技術にて開示されているような試みがある。
 Agere Systems社の米国特許第6,280,644号でMartin等は、凸凹した不規則表面の窪んだり突出したりしている領域上を覆ってフォトレジスト材料を塗布する工程と、フォトリソグラフィを使用して、凸凹な不規則表面の突出領域からフォトレジスト部分を選択的に除去する工程と、から成る半導体ウェーハの凸凹な不規則表面を平坦化する方法を開示している。そして、フォトレジストはエッチングされて、このエッチング・プロセスが、部分的に、凸凹な不規則表面の突出した領域へと進行する。
 一般的に、この従来技術法は、下に位置している相互接続配線構造の構造的特徴の影響を提示している絶縁層の上にフォトレジストを塗布する工程を含んでいる。そして、この塗布されたフォトレジストが、フォトリソグラフ法において光源で処理されるようになる。しかし、この方法では、フォトレジストや絶縁層をエッチングすることによって平坦化するということが達成できず、CMPをも含めて、エッチングした凸凹の不規則表面を平坦に研磨する技術を必要とするのである。
 Lucent Technologies社による米国特許第6,010,828号でLippittは、半導体ウェーハの不規則表面を覆っている、フォトレジストのような感光性材料を平坦化する方法を開示している。この方法は、まず、放射線を第1のガラス媒体と第2の流体媒体たとえば、水やガスとに通し、ガラス媒体が流体媒体と接合されるようにする工程を含む。次に、流体媒体からの放射線が、第2媒体と接合している感光性材料へと通され、感光性材料を露光させる。
 第1,第2の媒体および感光性材料は、放射線が実質的に感光性材料の平面内で終わるというようになる放射線吸収係数を有している。次に、露光済み感光性材料が平面にエッチングされる。第1及び第2媒体は、それぞれ、等しいか、あるいはまたは異なった屈折率を有していて、最小屈折が放射線照射中に生じるのを可能にするので、フォトレジストが平面にエッチングされ得るように感光性材料を均等に露光するのを促進させる。
米国特許第6,280,644号 米国特許第6,010,828号
 本発明は、従来技術で必要とされるCMP仕上げを行うことなく、フォトリソグラフィ法で半導体ウェーハ表面を効果的に平坦化することを目的とする。
 本発明の方法は、また、フォトレジストが平面にエッチングされるために屈折率と媒体とを組み合わせたフォトリソグラフィック配置に対する必要性を無用にするものである。
 そして特に、本方法は、平坦なウェーハ表面を達成するために、フォトレジストおよび絶縁層の両方を実質的に同率でエッチングするというエッチング法を提供することを目的とする。
 本発明は、包括的な実施例として、半導体ウェーハの凸凹な不規則表面を平坦化する方法を開示しており、この実施例においては、まず、フォトレジスト層を凸凹のウェーハ表面に塗布して、ウェーハの望ましくない構造的特徴にわたって均一に被覆して、実質的に平らなフォトレジスト層の上部表面を提供する。これにより、フォトレジストおよび絶縁層は、実質的に同率にエッチングされるようになる。
 フォトレジストは流動性なので、凸凹なウェーハ表面上に均一に適用されて全体に覆って広げられことができ、従って、実質的に平坦になる上部面が達成することができるようになる。そして、フォトレジスト層およびその下に位置している絶縁層は、その層の厚さがそれ以降の層の製作にとって望ましく薄くなるまで、更にエッチングするのが好ましい。
 一実施例においては、エッチング液としては、酸化物エッチング液、ポリシリコン・エッチング液、金属エッチング液、フォトレジスト・エッチング液、およびポリイミド・エッチング液、或いはまたこれらの組み合わせたものが入る。酸化物エッチング液は絶縁材料をエッチングするのに使用されるが、ポリシリコン・エッチング液および金属エッチング液は、導電性の構造又は材料から成る層をエッチングするのに使用される。
 
 以下に例示する特有の実施例の図面を参照して、本発明のフォトレジスト・エッチング平坦化方法をさらに一層詳しく説明してゆくが、これらの実施例は、発明の範囲を限定するものとして構成されるのではなく、他の種々の実施例が可能である。
 図1を参照して説明すると、半導体ウェーハ10は、この図では製造中であるが、ウェーハの各層上にエッチングされた回路パターンから構成される。たとえば下方パターン化層20では、高プラトー22と低プラトー24に段々が付けられている。しかし、この下方パターン化層20の上にそれに続く層30を積層することが、凸凹の不規則な上部面をもたらす結果となり、こうして、下に位置している高プラトー22のために突起32が生じ、下に位置している低プラトー24のために窪み34が生じる、ということになる。
 図2に示すように、本発明の方法では、まず、凸凹の不規則上部表面層30の上を覆ってフォトレジスト層40を設置する。上部表面層30上にわたってフォトレジスト40が滑らかに均一に塗布されるのは、フォトレジスト液の流動性によることが理解されよう。次いで、フォトレジスト液40が、光に露出することによって、不溶性のフォトレジストへと現像あるいは重合される。そして更に、フォトレジスト層上に初期平坦表面を達成するために、フォトレジスト・コーティングのレベル(高さ)が、数ある突起32の内の最高の高さを覆うのに充分に厚くなっていなければならないことは理解されよう。
 次に、図3に示すように、フォトレジスト層40と、ウェーハの凸凹不規則上部面とを、フォトレジストおよび絶縁層30の両方を同率でエッチングすることのできるエッチング溶液でエッチングする。フォトレジスト40と絶縁層30を同率でエッチングした場合、エッチング工程が進んでゆくにつれ、平坦な上部表面が保持されるようになる。
 図4に示すように、下から上までの相互接続配線パターン化層全体数を単一の半導体装置に収めるように作り上げるよう、エッチングが更に進められて絶縁層30の厚みを減らすようにするので、それ故、下にある位相的な悪影響の結果を解消するために従来では必要とされた上述したような分厚い絶縁層の問題を解決できるのである。
 エッチング溶液がフォトレジスト40と絶縁層30とを同率で溶解するためには、エッチング液は、フォトレジストおよび絶縁層の両方を溶解することのできる単一化合物か単一組成物から成る溶液、或いはまた、フォトレジスト40および絶縁層30の各々に対して特効性のあるエッチング液の混合物である。
 特効性エッチング液の例としては、酸化物エッチング液、ポリシリコン・エッチング液、金属エッチング液、フォトレジスト・エッチング液、ポリイミド・エッチング液などであり、或いはこれらエッチング液や他のエッチング液の組み合わせもあるが、これらの組み合わせについてはは、ここでは詳載しない。
 たとえば、酸化物エッチング液は、二酸化ケイ素のような従来の材料から成るような絶縁材料を構成する層をエッチングするのに使用することができる。導電性の構造や相互配線や材料の場合、ポリシリコンおよび金属エッチング液が、このような材料をエッチングするのに使用される。
 本発明の方法のエッチング溶液を構成する成分エッチング剤の組み合わせは、エッチングされることになっている材料、すなわち、(i)絶縁材料または絶縁層、(ii)導電性構造または導電性相互配線、(iii)使用されるフォトレジストのタイプ、に対し特有のエッチング液について既に公知である選択法に基づいて行なわれる。各々の成分エッチング液の濃度は、上に分類した3つの材料の各々のエッチング率が同率であるように、下に位置する層の公知のパターンおよび構造に従って調整され得る。
 当業者にとって、本発明の方法および作動原理を達成するために、前述のエッチング液の例とは別に、上述したエッチング液に替えて使用できる別の化合物や組成物が多くあるということは明白なことであろう。これら代替の実施例は、ここに図示し説明してきた特有の実施例で例示された本発明から逸脱したものと考えられるべきではなく、添付した特許請求の範囲の定義及び精神内に該当するものと考えられるべきである。
ウェーハの凸凹の不規則上部表面を示す断面図である。 フォトレジストで覆われた凸凹の不規則上部表面を示す断面図である。 フォトレジストおよび絶縁層の両方のエッチング状態を示す断面図である。 層の厚さを減らすために絶縁層をエッチングした状態を示す断面図である。

Claims (11)

  1. 半導体ウェーハの凸凹な不規則表面を平坦化する方法であって、凸凹なウェーハ表面にフォトレジスト層を塗布してウェーハの望ましくない構造的特徴を均一に被覆し、実質的に平坦なフォトレジスト層の上部表面を得る工程と、ほぼ同じ率でフォトレジストおよび絶縁層をエッチングする工程と、から成る方法。
  2. フォトレジストの流動性が、フォトレジストを凸凹なウェーハ表面に均一に塗布して拡げるのを可能する請求項1記載の方法。
  3. 層がこれから以降の製作に対し所望される厚さになるまで、フォトレジスト層および前記フォトレジスト層の下に位置している絶縁層をさらにエッチングする請求項1記載の方法。
  4. 前記エッチング液は、酸化物エッチング液、ポリシリコン・エッチング液、金属エッチング液、フォトレジスト腐食液、ポリイミド・エッチング液、あるいはこれらの組み合わせ、の内のいずれか1つである請求項1記載の方法。
  5. 前記酸化物エッチング液は、絶縁材料からなる層をエッチングするのに使用する請求項4に記載の方法。
  6. 前記ポリシリコンおよび金属のエッチング液は、導電性の構造または材料からなる層をエッチングするのに使用する請求項4に記載の方法。
  7. 請求項3の方法に従って処理された半導体ウェーハ。
  8. 請求項1に記載の方法で製作した半導体装置。
  9. 請求項8に記載の半導体装置を含む機械。
  10. 請求項1に記載の方法で使用するように配合したエッチング液。
  11. 請求項1に記載の方法で使用するために配合したエッチング液は、前記材料が同率でエッチングされるように選択される2つ以上のエッチング剤からなるエッチング溶液。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7528075B2 (en) * 2004-02-25 2009-05-05 Hrl Laboratories, Llc Self-masking defect removing method
DE102004054566B4 (de) * 2004-11-11 2008-04-30 Siltronic Ag Verfahren und Vorrichtung zum Einebnen einer Halbleiterscheibe sowie Halbleiterscheibe mit verbesserter Ebenheit
US7776623B2 (en) * 2008-06-30 2010-08-17 Qualcomm Incorporated System and method to fabricate magnetic random access memory
CN102768944A (zh) * 2012-07-03 2012-11-07 上海华力微电子有限公司 一种修补去层次样品的方法
US9632411B2 (en) 2013-03-14 2017-04-25 Applied Materials, Inc. Vapor deposition deposited photoresist, and manufacturing and lithography systems therefor
US20140272684A1 (en) 2013-03-12 2014-09-18 Applied Materials, Inc. Extreme ultraviolet lithography mask blank manufacturing system and method of operation therefor
US9354508B2 (en) 2013-03-12 2016-05-31 Applied Materials, Inc. Planarized extreme ultraviolet lithography blank, and manufacturing and lithography systems therefor
CN106025000A (zh) * 2016-06-02 2016-10-12 天津三安光电有限公司 一种外延缺陷的处理方法
CN106229295A (zh) * 2016-09-05 2016-12-14 京东方科技集团股份有限公司 显示面板的减薄方法和显示装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IE52971B1 (en) * 1979-07-23 1988-04-27 Fujitsu Ltd Method of manufacturing a semiconductor device wherein first and second layers are formed
US4451326A (en) * 1983-09-07 1984-05-29 Advanced Micro Devices, Inc. Method for interconnecting metallic layers
US4470874A (en) * 1983-12-15 1984-09-11 International Business Machines Corporation Planarization of multi-level interconnected metallization system
US4732658A (en) * 1986-12-03 1988-03-22 Honeywell Inc. Planarization of silicon semiconductor devices
US4952524A (en) * 1989-05-05 1990-08-28 At&T Bell Laboratories Semiconductor device manufacture including trench formation
US5532191A (en) * 1993-03-26 1996-07-02 Kawasaki Steel Corporation Method of chemical mechanical polishing planarization of an insulating film using an etching stop
US6194296B1 (en) * 1995-10-31 2001-02-27 Integrated Device Technology, Inc. Method for making planarized polycide
US5773367A (en) * 1996-09-06 1998-06-30 Integrated Device Technology, Inc. High throughput planarization etch process for interlayer oxide films between metals and pre-metals
US5968843A (en) * 1996-12-18 1999-10-19 Advanced Micro Devices, Inc. Method of planarizing a semiconductor topography using multiple polish pads
US6010828A (en) * 1998-02-19 2000-01-04 Lucent Technologies Inc. Method of and device for planarizing a surface of a semiconductor wafer
US6004863A (en) * 1998-05-06 1999-12-21 Taiwan Semiconductor Manufacturing Company Non-polishing sacrificial layer etchback planarizing method for forming a planarized aperture fill layer
US6280644B1 (en) * 1998-06-05 2001-08-28 Agere Systems Guardian Corp. Method of planarizing a surface on an integrated circuit

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