JP2004134602A - メモリ装置およびその製造方法 - Google Patents

Abstract

【課題】メモリセルの構造を簡素化することによって、メモリセルをより微細化することが可能なメモリ装置を提供する。
【解決手段】このメモリ装置は、Ｓｉ基板１と、Ｓｉ基板１上に形成され、キャリアトラップ準位（ダングリングボンド５ａ）を含むゲート絶縁膜５と、ゲート絶縁膜５上に形成されたゲート電極６とを備えている。そして、ゲート絶縁膜５のキャリアトラップ準位を利用してメモリ動作を行う。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
この発明は、メモリ装置およびその製造方法に関し、特に、データの読み出しおよび書き込みなどを行うメモリ装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、データを記憶する種々のメモリ装置が知られている。その１つとして、１つのキャパシタと、１つのＭＯＳトランジスタ（スイッチングトランジスタ）とから構成されるメモリセルを有するＤＲＡＭ（Ｄｙｎａｍｉｃ　ＲａｎｄｏｍＡｃｃｅｓｓ　Ｍｅｍｏｒｙ）が知られている。
【０００３】
従来のＤＲＡＭでは、メモリセルを構成するキャパシタに電荷を蓄積するか、または、キャパシタに蓄積された電荷を放出することによって、データが記憶される。そして、従来では、キャパシタの下部電極を筒状にすることによって、一定の平面積におけるキャパシタの実効面積を増加させることによりキャパシタ容量を増加させたメモリセルを有するＤＲＡＭが提案されている（たとえば、特許文献１参照）。この提案されたＤＲＡＭのメモリセルでは、キャパシタ容量を増加させることができるので、キャパシタを小さくすることが可能である。
【０００４】
【特許文献１】
特開２０００−１５６４７９号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の提案されたメモリセルでは、上述したように、１つのキャパシタと１つのＭＯＳトランジスタ（スイッチングトランジスタ）とから構成されているので、メモリセルの構造をさらに簡素化するのが困難であるという不都合がある。このため、キャパシタを小さくできたとしても、メモリセルの微細化には限界があるという問題点がある。また、上記のように、メモリセルの構造を簡素化するのが困難であるため、製造プロセスを簡略化するのが困難であるという問題点もある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、メモリセルの構造を簡素化することによって、メモリセルをより微細化することが可能なメモリ装置を提供することである。
【０００７】
この発明のもう１つの目的は、メモリセルの製造プロセスを簡略化することが可能なメモリ装置の製造方法を提供することである。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の局面によるメモリ装置は、第１導電層と、第１導電層上に形成され、キャリアトラップ準位を含む絶縁膜と、絶縁膜上に形成された第２導電層とを備えている。そして、絶縁膜のキャリアトラップ準位を利用してメモリ動作を行う。
【０００９】
この第１の局面によるメモリ装置では、上記のように、第１導電層と第２導電層との間に、キャリアトラップ準位を含む絶縁膜を形成することによって、キャリアトラップ準位に電子または正孔を捕獲させれば、第１導電層と第２導電層との間の絶縁膜に流れるトンネル電流が、絶縁膜のキャリアトラップ準位に電子または正孔が捕獲されていない場合よりも流れにくくなる。これにより、キャリアトラップ準位に電子または正孔が捕獲されていない場合に絶縁膜に流れるトンネル電流の値とキャリアトラップ準位に電子または正孔が捕獲されている場合に絶縁膜に流れるトンネル電流の値との差を大きくすることができる。このため、キャリアトラップ準位に電子または正孔が捕獲されていない状態とキャリアトラップ準位に電子または正孔が捕獲されている状態とを、それぞれ、メモリのオン状態（データ「０」または「１」に対応）およびオフ状態（データ「１」または「０」に対応）に対応させることができる。その結果、データ「０」およびデータ「１」を保持するメモリとして機能させることができる。また、第１導電層と第２導電層とに所定の電圧以上の電圧を印加しない限り、キャリアトラップ準位での電子または正孔の捕獲状態は変化しないので、不揮発のメモリとして機能させることができる。また、ＭＯＳトランジスタやＭＯＳキャパシタと同様の構造でメモリセルが構成されるので、１つのキャパシタと１つのＭＯＳトランジスタとからなるＤＲＡＭに比べて、メモリセルの構造を簡素化することができる。その結果、ＤＲＡＭよりもメモリセルを微細化することができる。また、メモリセルの構造を簡素化することができるので、製造プロセスを簡略化することができる。また、メモリセルがＭＯＳトランジスタやＭＯＳキャパシタと同様の構造を有するため、従来のＭＯＳトランジスタやＭＯＳキャパシタの製造プロセスと同様のプロセスで製造することができる。
【００１０】
上記第１の局面によるメモリ装置において、好ましくは、キャリアトラップ準位は、絶縁膜を構成する原子のダングリングボンド（未結合手）を含む。このように構成すれば、ダングリングボンドがキャリアを捕獲する準位になるので、ダングリングボンドに電子または正孔を結合させることができる。これにより、容易に、ダングリングボンドからなるキャリアトラップ準位に電子または正孔を捕獲させることができる。
【００１１】
上記第１の局面によるメモリ装置において、好ましくは、絶縁膜は、トンネル電流を流すことが可能な膜厚を有する。このように構成すれば、トンネル効果により、容易に、絶縁膜にトンネル電流を流すことができる。
【００１２】
上記第１の局面によるメモリ装置において、好ましくは、第１導電層と第２導電層とに所定の電圧を印加することにより、キャリアトラップ準位に電子または正孔を捕獲させるか、または、キャリアトラップ準位から電子または正孔を放出させることによって、データの書き込みを行う。このように構成すれば、容易に、データの書き込みを行うことができる。
【００１３】
上記第１の局面によるメモリ装置において、好ましくは、キャリアトラップ準位に電子または正孔が捕獲された状態で、または、キャリアトラップ準位に捕獲された電子または正孔が放出された状態で、第１導電層と第２導電層とに所定の電圧を印加することにより、第１導電層と第２導電層との間の絶縁膜に流れるトンネル電流を測定することによって、データの読み出しを行う。このように構成すれば、容易に、データの読み出しを行うことができる。
【００１４】
上記第１の局面によるメモリ装置において、好ましくは、メモリ装置のメモリセルは、電界効果型トランジスタを含む。このように構成すれば、従来の電界効果型ランジスタの製造プロセスを用いて、容易に、本発明のメモリ装置を形成することができる。
【００１５】
この発明の第２の局面によるメモリ装置の製造方法は、第１導電層上に、絶縁膜を形成する工程と、絶縁膜上に、第２導電層を形成する工程と、第１導電層と第２導電層とに所定の電圧を印加することによって、絶縁膜にキャリアトラップ準位を形成する工程とを備えている。
【００１６】
この第２の局面によるメモリ装置の製造方法では、上記のように、第１導電層上に、絶縁膜および第２導電層を順次形成した後、第１導電層と第２導電層とに所定の電圧を印加することにより、絶縁膜にキャリアトラップ準位を形成することによって、キャリアトラップ準位に電子または正孔を捕獲させれば、第１導電層と第２導電層との間の絶縁膜に流れるトンネル電流が、絶縁膜のキャリアトラップ準位に電子または正孔が捕獲されていない場合よりも流れにくくなる。これにより、キャリアトラップ準位に電子または正孔が捕獲されていない場合に絶縁膜に流れるトンネル電流の値とキャリアトラップ準位に電子または正孔が捕獲されている場合に絶縁膜に流れるトンネル電流の値との差を大きくすることができる。このため、キャリアトラップ準位に電子または正孔が捕獲されていない状態とキャリアトラップ準位に電子または正孔が捕獲されている状態とを、それぞれ、メモリのオン状態（データ「０」または「１」に対応）およびオフ状態（データ「１」または「０」に対応）に対応させることができる。その結果、データ「０」およびデータ「１」を保持するメモリとして機能させることができる。また、第１導電層と第２導電層とに所定の電圧以上の電圧を印加しない限り、キャリアトラップ準位での電子または正孔の捕獲状態は変化しないので、不揮発のメモリとして機能させることができる。また、ＭＯＳキャパシタやＭＯＳトランジスタと同様の構造でメモリセルが構成されるので、１つのキャパシタと１つのＭＯＳトランジスタとからなるＤＲＡＭに比べて、メモリセルの構造を簡素化することができる。その結果、ＤＲＡＭよりもメモリセルを微細化することができる。また、メモリセルの構造を簡素化することができるので、製造プロセスを簡略化することができる。また、メモリセルがＭＯＳトランジスタやＭＯＳキャパシタと同様の構造を有するため、従来のＭＯＳトランジスタやＭＯＳキャパシタの製造プロセスと同様のプロセスで製造することができる。
【００１７】
上記第２の局面によるメモリ装置の製造方法において、好ましくは、キャリアトラップ準位を形成する工程は、第１導電層と第２導電層とに所定の電圧を印加することによって、絶縁膜を構成する原子に、ダングリングボンドを形成する工程を含む。このように構成すれば、容易に、絶縁膜にダングリングボンドからなるキャリアトラップ準位を形成することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００１９】
図１は、本発明の一実施形態によるメモリ装置の断面図であり、図２および図３は、図１に示した一実施形態によるメモリ装置のゲート絶縁膜の結晶構造を説明するための模式図である。まず、図１〜図３を参照して、本実施形態によるメモリ装置の構造について説明する。
【００２０】
本実施形態によるメモリ装置では、ｐチャネルＭＯＳトランジスタを含む構造を有している。すなわち、図１に示すように、Ｓｉ基板１の主表面上の所定領域に、隣接する素子形成領域（活性領域）間を分離するためのＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）構造を有する素子分離２が形成されている。なお、Ｓｉ基板１は、本発明の「第１導電層」の一例である。また、Ｓｉ基板１の素子分離２によって囲まれた活性領域には、ｎ型のウェル領域３が形成されている。そして、Ｓｉ基板１のウェル領域３の表面には、チャネル領域を挟むように、１対のｐ型のソース／ドレイン領域４が形成されている。このソース／ドレイン領域４は、低濃度領域４ａと高濃度領域４ｂとからなるＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を有する。
【００２１】
ここで、本実施形態では、１対のｐ型のソース／ドレイン領域４間のチャネル領域上に、ＳｉＯ_２からなるゲート絶縁膜５が形成されている。なお、ゲート絶縁膜５は、本発明の「絶縁膜」の一例である。このゲート絶縁膜５は、ゲート絶縁膜５にトンネル電流を流すことが可能なように、約２ｎｍの膜厚を有している。また、図２および図３に示すように、ゲート絶縁膜５を構成するＳｉ原子の一部は、ダングリングボンド（未結合手）５ａを有している。このダングリングボンド５ａは、キャリア（電子）を捕獲する準位（キャリアトラップ準位）として機能する。また、図１に示すように、ゲート絶縁膜５上には、ｐ型の不純物がドープされたポリシリコンからなるゲート電極６が形成されている。なお、ゲート電極６は、本発明の「第２導電層」の一例である。そして、１対のｐ型のソース／ドレイン領域４と、ゲート絶縁膜５と、ゲート電極６とによって、ｐチャネルＭＯＳトランジスタが構成されている。このｐチャネルＭＯＳトランジスタによって、本実施形態によるメモリ装置のメモリセルが構成される。なお、ｐチャネルＭＯＳトランジスタは、本発明の「電界効果型トランジスタ」の一例である。
【００２２】
また、ゲート電極６の両側面上には、サイドウォール絶縁膜７が形成されている。そして、Ｓｉ基板１の上面上には、素子分離２、ゲート電極６およびサイドウォール絶縁膜７を覆うように、コンタクトホール８ａおよび８ｂを有する層間絶縁膜８が形成されている。この層間絶縁膜８のコンタクトホール８ａおよび８ｂは、それぞれ、ゲート電極６および１対のｐ型のソース／ドレイン領域４に達するように配置されている。また、コンタクトホール８ａおよび８ｂ内には、それぞれ、プラグ電極９ａおよび９ｂが形成されている。そして、層間絶縁膜８の上面上には、プラグ電極９ａおよび９ｂにそれぞれ接触するように、金属配線１０ａおよび１０ｂが形成されている。
【００２３】
図４は、図１に示した一実施形態によるメモリ装置のＩ−Ｖ特性図である。図５および図６は、図１に示した一実施形態によるメモリ装置のゲート絶縁膜の結晶構造とバンドギャップとの関係を示した図である。図７〜図１２は、図１に示した一実施形態によるメモリ装置の印加電圧とキャリアの移動との関係を示したバンドギャップ図である。
【００２４】
まず、図４を参照して、横軸には、ゲート電極６に印加される電圧の値が示されている。この際、Ｓｉ基板１には、約０Ｖの電圧が印加されているとともに、ソース／ドレイン領域４には、約０Ｖの電圧が印加されているか、または、フローティング状態にされている。また、縦軸には、ゲート絶縁膜５に流れるトンネル電流の値が示されている。図４に示すように、ゲート絶縁膜５のキャリアトラップ準位に電子が捕獲されていない場合と、ゲート絶縁膜５のキャリアトラップ準位に電子が捕獲されている場合とで異なるＩ−Ｖ特性を示すことがわかる。
【００２５】
具体的には、図５に示すように、キャリアトラップ準位に電子が捕獲されていない状態（オン状態）では、ゲート絶縁膜５のバンドギャップは、キャリアトラップ準位を有しない通常のゲート絶縁膜のバンドギャップと同様である。このため、ゲート絶縁膜５にキャリアトラップ準位を形成したとしても、ゲート絶縁膜５にトンネル電流がよく流れる。その一方、図６に示すように、キャリアトラップ準位に電子が捕獲されている状態（オフ状態）では、ゲート絶縁膜５のバンドギャップは、山型に盛り上がった形状になる。このため、ゲート絶縁膜５に流れるトンネル電流は、ゲート絶縁膜５のキャリアトラップ準位に電子が捕獲されていない場合よりも流れにくくなる。これにより、図４に示すように、キャリアトラップ準位に電子が捕獲されていない場合にゲート絶縁膜５に流れるトンネル電流の値とキャリアトラップ準位に電子が捕獲されている場合にゲート絶縁膜５に流れるトンネル電流の値との差を大きくすることができる。
【００２６】
たとえば、ゲート電極６に約＋１Ｖの電圧を印加した場合、ゲート絶縁膜５に流れるトンネル電流の値は、図４に示すように、ゲート絶縁膜５のキャリアトラップ準位に電子が捕獲されていない状態では、約１×１０^−７Ａになり、ゲート絶縁膜５のキャリアトラップ準位に電子が捕獲されている状態では、約１×１０^−８Ａになる。この場合に、キャリアトラップ準位に電子が捕獲されていない状態とキャリアトラップ準位に電子が捕獲されている状態とを、それぞれ、メモリのオン状態（データ「０」または「１」に対応）およびオフ状態（データ「１」または「０」に対応）に対応させれば、データ「０」およびデータ「１」を保持するメモリとして機能させることができる。
【００２７】
また、図４に示したＩ−Ｖ特性において、キャリアトラップ準位に電子が捕獲されていない状態（オン状態）で、ゲート電極６に約−２Ｖの電圧を印加した場合は、図７に示すように、Ｓｉ基板１側の多数キャリアである電子とゲート電極６側の多数キャリアであるホールとが再結合する。このため、ゲート絶縁膜５には、トンネル電流がよく流れる。また、図８に示すように、オン状態で、ゲート電極６に約＋１Ｖの電圧を印加した場合は、Ｓｉ基板１側の多数キャリアである電子がゲート電極６側に移動するため、ゲート絶縁膜５には、トンネル電流がよく流れる。また、図９に示すように、オン状態で、ゲート電極６に約−０．５Ｖの電圧を印加した場合は、ゲート電極６側の少数キャリアである電子がＳｉ基板１側に移動するため、ゲート絶縁膜５には、ゲート電極６に約−２Ｖおよび約＋１Ｖの電圧を印加した場合よりもトンネル電流が流れにくい。
【００２８】
また、図４に示したＩ−Ｖ特性において、キャリアトラップ準位に電子が捕獲されている状態（オフ状態）で、ゲート電極６に約−２Ｖの電圧を印加した場合は、図１０に示すように、Ｓｉ基板１側の多数キャリアである電子とゲート電極６側の多数キャリアであるホールとが再結合する。このため、ゲート絶縁膜５には、トンネル電流が流れる。また、図１１に示すように、オフ状態で、ゲート電極６に約＋１Ｖの電圧を印加した場合は、Ｓｉ基板１側の多数キャリアである電子がゲート電極６側に移動するため、ゲート絶縁膜５には、トンネル電流が流れる。また、図１２に示すように、オフ状態で、ゲート電極６に約−０．５Ｖの電圧を印加した場合は、ゲート電極６側の少数キャリアである電子がＳｉ基板１側に移動するため、ゲート絶縁膜５には、ゲート電極６に約−２Ｖおよび約＋１Ｖの電圧を印加した場合よりもトンネル電流が流れにくい。
【００２９】
なお、ゲート電極６に約−２Ｖまたは約＋１Ｖの電圧を印加した場合は、図４に示すように、オン状態の場合にゲート絶縁膜５に流れるトンネル電流の値と、オフ状態の場合にゲート絶縁膜５に流れるトンネル電流の値との差が比較的大きい。これに対して、ゲート電極６に約−０．５Ｖの電圧を印加した場合は、図４に示すように、オン状態の場合にゲート絶縁膜５に流れるトンネル電流の値と、オフ状態の場合にゲート絶縁膜５に流れるトンネル電流の値との差が、ゲート電極６に約−２Ｖおよび約＋１Ｖの電圧を印加した場合よりも小さい。
【００３０】
ここで、データの読み出しを行う場合には、オン状態の場合にゲート絶縁膜５に流れるトンネル電流の値と、オフ状態の場合にゲート絶縁膜５に流れるトンネル電流の値との差が大きい方が好ましい。このため、上述したように、ゲート電極６に約−２Ｖまたは約＋１Ｖ近辺の電圧を印加するのが好ましい。さらに、ゲート絶縁膜５へのストレスを低減するために、より小さい電圧を印加するのが好ましい。
【００３１】
図１３〜図１５は、図１に示した一実施形態によるメモリ装置のデータの読み出しおよび書き込みを行う際の電圧印加条件を示した模式図である。次に、図１３〜図１５を参照して、本実施形態によるメモリ装置の読み出し動作および書き込み動作について説明する。
【００３２】
（読み出し動作）
データを読み出す場合の電圧印加条件は、図１３に示すように、Ｇ（ゲート電極６）：約＋０．４Ｖ〜約＋１Ｖ、または、約−１．９Ｖ〜約−１Ｖ、Ｓ／Ｄ（ソース／ドレイン領域４）：フローティングまたは約０Ｖ、Ｂ（Ｓｉ基板１）：約０Ｖに設定する。そして、ゲート絶縁膜５に流れるトンネル電流の値を測定することによって、オン状態であるか、または、オフ状態であるかが判別される。すなわち、ゲート絶縁膜５に流れるトンネル電流の値が所定の値よりも大きい場合には、オン状態（たとえば、データ「０」）であると判別され、トンネル電流の値が所定の値よりも小さい場合には、オフ状態（たとえば、データ「１」）であると判別される。これにより、データの読み出しが行われる。
【００３３】
本実施形態では、上記のように、電圧印加条件を設定することによって、オン状態でゲート絶縁膜５に流れるトンネル電流の値とオフ状態でゲート絶縁膜５に流れるトンネル電流の値との差を大きくすることができるので、容易に、データの読み出しを行うことができる。
【００３４】
（書き込み動作）
データの書き込みは、Ｓｉ基板１と、ソース／ドレイン領域４またはゲート電極６とに所定の電圧を印加することにより、ゲート絶縁膜５のキャリアトラップ準位から電子を放出させるか、または、ゲート絶縁膜５のキャリアトラップ準位に電子を捕獲させることによって行う。この場合、ゲート絶縁膜５へのストレスを低減するために、より小さい電圧を印加するのが好ましい。
【００３５】
この点を考慮して、本実施形態では、ゲート絶縁膜５のキャリアトラップ準位から電子を放出させる（オン状態への書き込み）場合の電圧印加条件は、図１４に示すように、Ｇ（ゲート電極６）：約−２．６Ｖ〜約−２Ｖ、Ｓ／Ｄ（ソース／ドレイン領域４）：約０Ｖ、Ｂ（Ｓｉ基板１）：フローティングに設定する。この際、マイナス電位に誘起された正孔によって、ソース／ドレイン領域４間にｐチャネルが形成されるとともに、ｐチャネルの正孔がゲート絶縁膜５に注入される。これにより、ゲート絶縁膜５のキャリアトラップ準位に捕獲された電子に正孔が再結合するので、キャリアトラップ準位に捕獲された電子が放出される。その結果、オン状態（たとえば、データ「０」）が書き込まれる。
【００３６】
また、ゲート絶縁膜５のキャリアトラップ準位に電子を捕獲させる（オフ状態への書き込み）場合の電圧印加条件は、図１５に示すように、Ｇ（ゲート電極６）：約＋２Ｖ〜約＋２．６Ｖ、Ｓ／Ｄ（ソース／ドレイン領域４）：フローティング、Ｂ（Ｓｉ基板１）：約０Ｖに設定する。この際、プラス電位に誘起された電子がゲート絶縁膜５に注入されるとともに、その電子がゲート絶縁膜５のキャリアトラップ準位に捕獲される。これにより、オフ状態（たとえば、データ「１」）が書き込まれる。
【００３７】
本実施形態では、上記のように、Ｓｉ基板１とゲート電極６との間に、キャリアトラップ準位として機能するダングリングボンド５ａを有するＳｉ原子を含むゲート絶縁膜５を形成することによって、ダングリングボンド５ａからなるキャリアトラップ準位に電子を捕獲させることができる。そして、キャリアトラップ準位に電子が捕獲されている状態と電子が捕獲されていない状態とでゲート絶縁膜５に流れるトンネル電流の値に差ができることを利用して、上記２つの状態を、それぞれ、データ「０」および「１」の状態とすることができるので、メモリ装置として機能させることができる。
【００３８】
また、本実施形態によるメモリ装置では、Ｓｉ基板１とゲート電極６とに所定の電圧以上の電圧を印加しない限り、キャリアトラップ準位での電子の捕獲状態は変化しないので、不揮発のメモリとして機能させることができる。
【００３９】
また、本実施形態では、上記のように、１つのｐチャネルＭＯＳトランジスタのみによりメモリセルを構成することによって、１つのキャパシタと１つのＭＯＳトランジスタとからなるＤＲＡＭなどに比べて、メモリセルの構造をより簡素化することができる。その結果、ＤＲＡＭなどに比べて、メモリセルを微細化することができる。また、メモリセルの構造を簡素化することができるので、後述するように、製造プロセスを簡略化することができる。また、メモリセルがｐチャネルＭＯＳトランジスタと同様の構造を有するため、後述するように、従来のｐチャネルＭＯＳトランジスタの製造プロセスと同様のプロセスで製造することができる。
【００４０】
図１６〜図１８は、図１に示した一実施形態によるメモリ装置の製造プロセスを説明するための断面図である。図１９および図２０は、図１８に示した製造プロセスにおけるゲート絶縁膜の結晶構造を説明するための模式図である。図２１は、図１８に示したゲート絶縁膜にキャリアトラップ準位を形成する際の印加電圧の条件を示した模式図である。次に、図１〜図３および図１６〜図２１を参照して、本実施形態によるメモリ装置の製造プロセスについて説明する。
【００４１】
本実施形態によるメモリ装置の製造プロセスとしては、まず、従来のｐチャネルＭＯＳトランジスタを形成する。すなわち、図１６に示すように、Ｓｉ基板１の主表面上の所定領域に、活性領域間を分離するためのＳＴＩ構造を有する素子分離２を形成した後、Ｓｉ基板１の素子分離２によって囲まれた活性領域に不純物をイオン注入することによって、ｎ型のウェル領域３を形成する。
【００４２】
次に、図１７に示すように、Ｓｉ基板１の表面を酸化することによって、約２ｎｍの膜厚を有するＳｉＯ_２からなるゲート絶縁膜１１を形成する。このゲート絶縁膜１１は、図１９および図２０に示すように、キャリアトラップ準位として機能するダングリングボンドを含まない結晶構造を有している。そして、ゲート絶縁膜１１の所定領域上に、ｐ型の不純物がドープされたポリシリコンからなるゲート電極６を形成する。この後、ゲート電極６をマスクとしてｐ型の不純物をイオン注入することによって、Ｓｉ基板１のウェル領域３に、低濃度領域４ａを形成する。
【００４３】
次に、図１８に示すように、ゲート電極６の両側面上に、サイドウォール絶縁膜７を形成した後、そのサイドウォール絶縁膜７およびゲート電極６をマスクとしてｐ型の不純物をイオン注入することによって、高濃度領域４ｂを形成する。これにより、低濃度領域４ａと高濃度領域４ｂとからなるＬＤＤ構造のｐ型のソース／ドレイン領域４が形成される。このようにして、１対のｐ型のソース／ドレイン領域４と、ゲート絶縁膜１１と、ゲート電極６とから構成される従来のｐチャネルＭＯＳトランジスタが形成される。
【００４４】
その後、Ｓｉ基板１の上面上に、素子分離２、ゲート電極６およびサイドウォール絶縁膜７を覆うように層間絶縁膜８を形成した後、その層間絶縁膜８に、ゲート電極６および１対のｐ型のソース／ドレイン領域４にそれぞれ達するように、コンタクトホール８ａおよび８ｂを形成する。この後、コンタクトホール８ａおよび８ｂ内に、それぞれ、プラグ電極９ａおよび９ｂを形成する。また、層間絶縁膜８の上面上に、プラグ電極９ａおよび９ｂにそれぞれ接触するように、金属配線１０ａおよび１０ｂを形成する。
【００４５】
次に、本実施形態では、図１９および図２０に示す結晶構造を有するゲート絶縁膜１１に、キャリアトラップ準位を形成する。すなわち、Ｓｉ基板１とゲート電極６とに所定の電圧を印加することによって、図２および図３に示したように、ゲート絶縁膜１１を構成するＳｉ原子の一部に、キャリアトラップ準位として機能するダングリングボンド５ａを形成する。このキャリアトラップ準位を形成する場合の電圧印加条件は、図２１に示すように、Ｇ（ゲート電極６）：約＋３Ｖ〜約＋４Ｖ、Ｓ／Ｄ（ソース／ドレイン領域４）：フローティング、Ｂ（Ｓｉ基板１）：約０Ｖに設定する。これにより、容易に、ゲート絶縁膜１１にキャリアトラップ準位（ダングリングボンド５ａ）を形成することができる。このようにして、図１に示したような、本実施形態によるメモリ装置が形成される。
【００４６】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４７】
たとえば、上記実施形態では、約２ｎｍの膜厚を有するＳｉＯ_２からなるゲート絶縁膜５を形成するようにしたが、本発明はこれに限らず、ＳｉＯ_２からなるゲート絶縁膜の膜厚が、２．５ｎｍ以下であればよい。また、キャリアトラップ準位として機能するダングリングボンドを有する他の材料からなるゲート絶縁膜を形成するようにしてもよい。たとえば、ＳｉＯＮ膜およびＳｉＯ_２とＳｉＮとからなる積層膜などが考えられる。この場合、ゲート絶縁膜にトンネル電流を流すために、２．５ｎｍ以下の膜厚にするのが好ましい。また、キャリアトラップ準位として機能するダングリングボンドを有するＺｒＯ_２膜、ＨｆＯ_２膜、Ｌａ_２Ｏ_３膜およびＴａ_２Ｏ_５膜などからなるゲート絶縁膜を形成するようにしてもよい。この場合、ゲート絶縁膜にトンネル電流を流すために、３．５ｎｍ以下の膜厚にするのが好ましい。
【００４８】
また、上記実施形態では、電界効果型トランジスタの一例としてのｐチャネルＭＯＳトランジスタと同様の構造からなるメモリセルを含むメモリ装置について説明したが、本発明はこれに限らず、ｐチャネルＭＯＳキャパシタと同様の構造からなるメモリセルを含むメモリ装置であっても、同様の効果を得ることができる。また、ｎチャネルＭＯＳトランジスタまたはｎチャネルＭＯＳキャパシタからなるメモリセルを含むメモリ装置であってもよい。さらに、ＭＯＳ構造や電界効果型トランジスタに限らず、第１導電層と第２導電層との間に、キャリアトラップ準位を含む構造であれば、他の構造であってもよい。
【００４９】
また、上記実施形態では、電子を捕獲するキャリアトラップ準位を絶縁膜に形成する場合について説明したが、本発明はこれに限らず、正孔を捕獲するキャリアトラップ準位を絶縁膜に形成するようにしてもよい。
【００５０】
【発明の効果】
以上のように、本発明によれば、メモリセルの構造を簡素化することによって、メモリセルをより微細化することが可能なメモリ装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態によるメモリ装置の断面図である。
【図２】図１に示した一実施形態によるメモリ装置のゲート絶縁膜の結晶構造を説明するための模式図である。
【図３】図１に示した一実施形態によるメモリ装置のゲート絶縁膜の結晶構造を説明するための模式図である。
【図４】図１に示した一実施形態によるメモリ装置のＩ−Ｖ特性図である。
【図５】図１に示した一実施形態によるメモリ装置のゲート絶縁膜の結晶構造とバンドギャップとの関係を示した図である。
【図６】図１に示した一実施形態によるメモリ装置のゲート絶縁膜の結晶構造とバンドギャップとの関係を示した図である。
【図７】図１に示した一実施形態によるメモリ装置の印加電圧とキャリアの移動との関係を示したバンドギャップ図である。
【図８】図１に示した一実施形態によるメモリ装置の印加電圧とキャリアの移動との関係を示したバンドギャップ図である。
【図９】図１に示した一実施形態によるメモリ装置の印加電圧とキャリアの移動との関係を示したバンドギャップ図である。
【図１０】図１に示した一実施形態によるメモリ装置の印加電圧とキャリアの移動との関係を示したバンドギャップ図である。
【図１１】図１に示した一実施形態によるメモリ装置の印加電圧とキャリアの移動との関係を示したバンドギャップ図である。
【図１２】図１に示した一実施形態によるメモリ装置の印加電圧とキャリアの移動との関係を示したバンドギャップ図である。
【図１３】図１に示した一実施形態によるメモリ装置のデータの読み出しを行う際の電圧印加条件を示した模式図である。
【図１４】図１に示した一実施形態によるメモリ装置のデータの書き込みを行う際の電圧印加条件を示した模式図である。
【図１５】図１に示した一実施形態によるメモリ装置のデータの書き込みを行う際の電圧印加条件を示した模式図である。
【図１６】図１に示した一実施形態によるメモリ装置の製造プロセスを説明するための断面図である。
【図１７】図１に示した一実施形態によるメモリ装置の製造プロセスを説明するための断面図である。
【図１８】図１に示した一実施形態によるメモリ装置の製造プロセスを説明するための断面図である。
【図１９】図１８に示した製造プロセスにおけるゲート絶縁膜の結晶構造を説明するための模式図である。
【図２０】図１８に示した製造プロセスにおけるゲート絶縁膜の結晶構造を説明するための模式図である。
【図２１】図１８に示したゲート絶縁膜にキャリアトラップ準位を形成する際の印加電圧の条件を示した模式図である。
【符号の説明】
１　Ｓｉ基板（第１導電層）
５　ゲート絶縁膜（絶縁膜）
５ａ　ダングリングボンド（キャリアトラップ準位）
６　ゲート電極（第２導電層）

Claims (8)

1. 第１導電層と、
   前記第１導電層上に形成され、キャリアトラップ準位を含む絶縁膜と、
   前記絶縁膜上に形成された第２導電層とを備え、
   前記絶縁膜のキャリアトラップ準位を利用してメモリ動作を行う、メモリ装置。
2. 前記キャリアトラップ準位は、前記絶縁膜を構成する原子のダングリングボンドを含む、請求項１に記載のメモリ装置。
3. 前記絶縁膜は、トンネル電流を流すことが可能な膜厚を有する、請求項１または２に記載のメモリ装置。
4. 前記第１導電層と前記第２導電層とに所定の電圧を印加することにより、前記キャリアトラップ準位に電子または正孔を捕獲させるか、または、前記キャリアトラップ準位から電子または正孔を放出させることによって、データの書き込みを行う、請求項１〜３のいずれか１項に記載のメモリ装置。
5. 前記キャリアトラップ準位に電子または正孔が捕獲された状態で、または、前記キャリアトラップ準位に捕獲された電子または正孔が放出された状態で、前記第１導電層と前記第２導電層とに所定の電圧を印加することにより、前記第１導電層と前記第２導電層との間の前記絶縁膜に流れるトンネル電流を測定することによって、データの読み出しを行う、請求項１〜４のいずれか１項に記載のメモリ装置。
6. 前記メモリ装置のメモリセルは、電界効果型トランジスタを含む、請求項１〜５のいずれか１項に記載のメモリ装置。
7. 第１導電層上に、絶縁膜を形成する工程と、
   前記絶縁膜上に、第２導電層を形成する工程と、
   前記第１導電層と前記第２導電層とに所定の電圧を印加することによって、前記絶縁膜にキャリアトラップ準位を形成する工程とを備えた、メモリ装置の製造方法。
8. 前記キャリアトラップ準位を形成する工程は、
   前記第１導電層と前記第２導電層とに所定の電圧を印加することによって、前記絶縁膜を構成する原子に、ダングリングボンドを形成する工程を含む、請求項７に記載のメモリ装置の製造方法。

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