JP2004125707A - 半導体検査装置、半導体検査装置用マザーボード及び半導体検査方法 - Google Patents
半導体検査装置、半導体検査装置用マザーボード及び半導体検査方法 Download PDFInfo
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Abstract
【課題】いままでテスターの中に設置していたマルチプレクサをマザーボードに移すことによって配線数を大幅に削減することができ、これにより、システムの簡素化並びにコストの削減を実現することができるうえ、マザーボードとテスターとの接続の問題を解消することができる半導体検査装置を提供する。
【解決手段】複数の行×列チャンネルのマトリクス1に複数のPチャネルFET2が配置され、複数の行×列チャンネルのマトリクス3に複数のNチャネルFET4が配置され、1チャンネルに対してPチャネルFET2とNチャネルFET3とを接続した上で各マトリクス1,3を重ねてドレインを共通接続した。
【選択図】 図1
【解決手段】複数の行×列チャンネルのマトリクス1に複数のPチャネルFET2が配置され、複数の行×列チャンネルのマトリクス3に複数のNチャネルFET4が配置され、1チャンネルに対してPチャネルFET2とNチャネルFET3とを接続した上で各マトリクス1,3を重ねてドレインを共通接続した。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体素子の電気特性などを検査するための半導体検査装置に関する。
【0002】
【従来の技術】
従来から、半導体検査装置としての半導体検査テスターは、多チャンネル化が進み、今では5000チャンネルから7000チャンネルのテスターが既に出現している。
【0003】
また、プローブカードのピン数もこれに従う必要があり、プローブカードアナライザーのチャンネル数もこれらと同等のチャンネル数が必要である。
【0004】
【発明が解決しようとする課題】
ところで、プローブカードアナライザーの多チャンネル化には、マザーボードとテスターとの接続の問題が元々大きな障害となっている。
【0005】
本発明は、上記問題を解決するため、テスターの中に設置していたマルチプレクサをマザーボードに移すことによって配線数を大幅に削減することができ、これにより、システムの簡素化並びにコストの削減を実現することができるうえ、マザーボードとテスターとの接続の問題を解消することができる半導体検査装置を提供することを目的とする。
【0006】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体検査装置は、複数の行×列チャンネルのマトリクスに複数のPチャネルFETが配置され、複数の行×列チャンネルのマトリクスに複数のNチャネルFETが配置され、1チャンネルに対して前記PチャネルFETとNチャネルFETとを接続した上で前記各マトリクスを重ねてドレインを共通接続したことを特徴とする。
【0007】
また、本発明の半導体検査装置用マザーボードは、基盤上に複数のPチャネルFETを配置したマトリクスと、前記基盤と異なる基盤上に複数のNチャネルFETを配置したマトリクスと、前記各基盤を重ね合わせた状態で上下に位置する前記各FETに対してポゴピンソケットを実装したことを特徴とする。
【0008】
さらに、本発明の半導体検査方法は、複数の行×列チャンネルのマトリクスに複数のPチャネルFETが配置され、複数の行×列チャンネルのマトリクスに複数のNチャネルFETが配置され、1チャンネルに対して前記PチャネルFETとNチャネルFETとを接続した上で前記各マトリクスを重ねてドレインを共通接続されると共に、電流源と電圧計と電流計と複数のスイッチとを備えたテスターを用い、前記複数のスイッチを介して前記テスターと前記PチャネルFETの電極と前記NチャネルFETの電極との接続状態を選択することで測定を行うことを特徴とする。
【0009】
【発明の実施の形態】
次に、本発明の半導体検査装置の実施の形態を図面に基づいて説明する。
【0010】
図1(A)は本発明の半導体検査装置用マザーボードの概念図、図1(B)はマトリクスの概念図、図1(C)はマザーボードの断面図である。
【0011】
図1において、1は複数のディスクリートディバイスのPチャネルFET2を縦横に展開配置したPチャネルFETマトリクス(基盤)、3は複数のディスクリートディバイスのNチャネルFET4を縦横に展開配置したNチャネルFETマトリクス(基盤)、5はマザーボード(基盤)、6はPチャネルFETマトリクス1とNチャネルFETマトリクス3とを重ね合わせた状態で実装されたポゴピンソケットである。
【0012】
尚、各マトリクス1,3は、図1(B)に示すように、行(環状の部分)と列(放射状の部分)とを備え、行数×列数のチャンネルを扱えるものとする。1チャンネル(1本のポゴピンソケット6)に対し、上下一対のPチャネルFET2とNチャネルFET4とを接続すると共にPチャネルFETマトリクス1とNチャネルFETマトリクス3とを重ねてドレインを共通に接続する。
【0013】
図2は、このような配置の各FET2,4とテスター10との接続関係を示す回路図である。
【0014】
図2において、11は電流源、12は電圧計、13は電流計、14〜16は選択スイッチ、17は切替スイッチ、18でON/OFFスイッチ、19は金プレートである。
【0015】
この図2の左右方向に示す行方向及び上下方向に示す列方向の各PチャネルFET2のゲート電極はラインLにドライブ接続され、ソース電極は選択スイッチ14及び切替スイッチ17を介して電流源11に接続され、ドレイン電極はGND接地されている。また、各NチャネルFET4のゲート電極はラインHにドライブ接続され、ソース電極は選択スイッチ15及び切替スイッチ17を介して電圧計12に接続されると共に選択スイッチ16に接続され、ドレイン電極はGND接地されている。
【0016】
また、各FET2,4をカットオフさせるため、PチャネルFET2のゲート電極が接続されたラインLは測定電圧よりも低く、NチャネルFET4のゲート電極が接続されたラインHは測定電圧よりも高く設定されている。
【0017】
次に、各測定モードの説明を、図3乃至図5に基づいて説明する。
【0018】
<プラナリティー測定モード(接触抵抗測定モード:等価回路)他>
先ず、PチャネルFETマトリクス1とNチャネルFETマトリクス3とを同じように選択してケルピンを実現する。
【0019】
この応対から、図2に示すように、選択スイッチ14,15をONすると共に切替スイッチ17を電圧計12側接続とする。
【0020】
これにより、図3(A)に示すような概略接続関係が成立することとなり、針先Pと金プレート19とが接触すると、電流が流れ、その際の接触抵抗の電圧降下を電圧計12で測定して接触抵抗を計算することができる。
【0021】
尚、上述したプラナリティー測定モードの他、NチャネルFET4のGNDに接続する選択行スイッチ16はコンデンサ測定モードで使用する。図3(C)はその際の概略接続関係を示す。
【0022】
電流計13はショート測定及びリーク測定に使用し、電圧計12は接触抵抗及びコンデンサ(図示せず)の容量測定に使用する。図3(B)はその際の概略接続関係を示す。
【0023】
<ショート測定・リーク測定モード>
プローブカードでは、電源ピンなど複数のピンに配線がなされている場合がある。以下、図4に示す太○印と細○印とが予め接続されている場合のショート測定・リーク測定を説明する。
【0024】
先ず、図4(A)に示すように、NチャネルFETのマトリクスは太○印を選択してこれを能動にし、細○印はコモンピンとする。
【0025】
また、図4(B)、(C)に示すように、PチャネルFETのマトリクスを行(図4(B))と列(図4(C))とで○印を避けるように選択して行列計2回の測定でリークが存在するかを測定する。
【0026】
この際、ショートがある場合はその部分(例えば、上述した細○印)を除いてリーク測定する必要がある。また、ショート測定・リーク測定の相手を特定する場合には、PチャネルFETマトリクス1を1交点ずつ能動化してスキャンを行い、NチャネルFETマトリクス3に電流を検知したところからショート・リークの存在が判明する。
【0027】
尚、検出器にはオペアンプで構成して内部抵抗が等価的に「零」の電流計13を用いる。また、ショート測定・リーク測定には電流源11の電流値や電流計13の感度を変えて測定するシーケンスを予め測定装置全体でプログラミングしておく。
【0028】
<ファーストコンタクトサーチ>
PチャネルFETマトリクス1とNチャネルFETマトリクス3を全て能動にすればファーストコンタクトが検出できる。
【0029】
<コンデンサ測定モード>
図5(A)に示すように、コンデンサCの一方にPチャネルFETマトリクス1で電流源11と電圧計12とを接続すると共に、図5(B)に示すように、コンデンサCの他方にNチャネルFETマトリクス3でGNDに接地し、電流を加えた瞬間からの電圧変化のコンデンサCの容量を計算する。
【0030】
尚、この計測の前に、NチャネルFETマトリクス3の全てを能動にしてGND接地し、全コンデンサの電荷を全て放電しておく。
【0031】
また、図3(D)に示すように、充電開始から一定時間後の電圧を測定して容量(式のC)を計算し、電圧が飽和していた場合には電流源11の電流値を1/10にしてやり直す。
【0032】
尚、本発明によれば、マザーボード(基盤)5とテスター10との接続ケーブルの本数を激減することができる(具体的には、√(チャンネル数)×4、すなわち、10000チャンネルで400本となる)。
【0033】
また、マザーボード5上にディスクリートデバイスのFET2,3によるマルチプレクサを搭載することにより、高級言語で使える信頼性の高い計測器メーカーのA/D変換器を使用することができる。
【0034】
さらに、以下に示す、全ての測定モードに対応することができる。
【0035】
・コンタクトサーチモード
・プラナリティ測定モード…ケルピンはポゴピンの根本まで可能
・ショート検査モード…ショート抵抗値は厳密には測定することができない
・リーク検査モード…30V印加、リーク抵抗100GΩ(0.5nA)
・コモンピン測定モード…1本針による接触
・配線チェックモード…1本針による接触
・コンデンサ測定モード
【0036】
【発明の効果】
本発明の半導体検査装置にあっては、以上説明したように、いままでテスターの中に設置していたマルチプレクサをマザーボードに移すことによって配線数を大幅に削減することができ、これにより、システムの簡素化並びにコストの削減を実現することができるうえ、マザーボードとテスターとの接続の問題を解消することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係わる半導体検査装置を示し、(A)は半導体検査装置用マザーボードの概念図、(B)はマトリクスの概念図、(C)はマザーボードの断面図である。
【図2】各FETとテスターとの接続関係を示す回路図である。
【図3】(A)はプラナリティー測定モード時のブロック回路図、(B)はショート・リーク検査モード時のブロック回路図、(C)はコンデンサ測定モード時のブロック回路図、(D)はコンデンサ測定モード時の充電時間と電圧との関係のグラフ図である。
【図4】(A)はショート・リーク検査モード時のNチャネルFETマトリクスの説明図、(B)はショート・リーク検査モード時のPチャネルFETマトリクスの1回目測定時の説明図、(C)はショート・リーク検査モード時のPチャネルFETマトリクスの2回目測定時の説明図である。
【図5】(A)はコンデンサ測定モード時のPチャネルFETマトリクスの説明図、(B)はコンデンサ測定モード時のNチャネルFETマトリクスの説明図である。
【符号の説明】
1 PチャネルFETマトリクス、2 PチャネルFET、3 NチャネルFETマトリクス、4 NチャネルFET。
【発明の属する技術分野】
本発明は、半導体素子の電気特性などを検査するための半導体検査装置に関する。
【0002】
【従来の技術】
従来から、半導体検査装置としての半導体検査テスターは、多チャンネル化が進み、今では5000チャンネルから7000チャンネルのテスターが既に出現している。
【0003】
また、プローブカードのピン数もこれに従う必要があり、プローブカードアナライザーのチャンネル数もこれらと同等のチャンネル数が必要である。
【0004】
【発明が解決しようとする課題】
ところで、プローブカードアナライザーの多チャンネル化には、マザーボードとテスターとの接続の問題が元々大きな障害となっている。
【0005】
本発明は、上記問題を解決するため、テスターの中に設置していたマルチプレクサをマザーボードに移すことによって配線数を大幅に削減することができ、これにより、システムの簡素化並びにコストの削減を実現することができるうえ、マザーボードとテスターとの接続の問題を解消することができる半導体検査装置を提供することを目的とする。
【0006】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体検査装置は、複数の行×列チャンネルのマトリクスに複数のPチャネルFETが配置され、複数の行×列チャンネルのマトリクスに複数のNチャネルFETが配置され、1チャンネルに対して前記PチャネルFETとNチャネルFETとを接続した上で前記各マトリクスを重ねてドレインを共通接続したことを特徴とする。
【0007】
また、本発明の半導体検査装置用マザーボードは、基盤上に複数のPチャネルFETを配置したマトリクスと、前記基盤と異なる基盤上に複数のNチャネルFETを配置したマトリクスと、前記各基盤を重ね合わせた状態で上下に位置する前記各FETに対してポゴピンソケットを実装したことを特徴とする。
【0008】
さらに、本発明の半導体検査方法は、複数の行×列チャンネルのマトリクスに複数のPチャネルFETが配置され、複数の行×列チャンネルのマトリクスに複数のNチャネルFETが配置され、1チャンネルに対して前記PチャネルFETとNチャネルFETとを接続した上で前記各マトリクスを重ねてドレインを共通接続されると共に、電流源と電圧計と電流計と複数のスイッチとを備えたテスターを用い、前記複数のスイッチを介して前記テスターと前記PチャネルFETの電極と前記NチャネルFETの電極との接続状態を選択することで測定を行うことを特徴とする。
【0009】
【発明の実施の形態】
次に、本発明の半導体検査装置の実施の形態を図面に基づいて説明する。
【0010】
図1(A)は本発明の半導体検査装置用マザーボードの概念図、図1(B)はマトリクスの概念図、図1(C)はマザーボードの断面図である。
【0011】
図1において、1は複数のディスクリートディバイスのPチャネルFET2を縦横に展開配置したPチャネルFETマトリクス(基盤)、3は複数のディスクリートディバイスのNチャネルFET4を縦横に展開配置したNチャネルFETマトリクス(基盤)、5はマザーボード(基盤)、6はPチャネルFETマトリクス1とNチャネルFETマトリクス3とを重ね合わせた状態で実装されたポゴピンソケットである。
【0012】
尚、各マトリクス1,3は、図1(B)に示すように、行(環状の部分)と列(放射状の部分)とを備え、行数×列数のチャンネルを扱えるものとする。1チャンネル(1本のポゴピンソケット6)に対し、上下一対のPチャネルFET2とNチャネルFET4とを接続すると共にPチャネルFETマトリクス1とNチャネルFETマトリクス3とを重ねてドレインを共通に接続する。
【0013】
図2は、このような配置の各FET2,4とテスター10との接続関係を示す回路図である。
【0014】
図2において、11は電流源、12は電圧計、13は電流計、14〜16は選択スイッチ、17は切替スイッチ、18でON/OFFスイッチ、19は金プレートである。
【0015】
この図2の左右方向に示す行方向及び上下方向に示す列方向の各PチャネルFET2のゲート電極はラインLにドライブ接続され、ソース電極は選択スイッチ14及び切替スイッチ17を介して電流源11に接続され、ドレイン電極はGND接地されている。また、各NチャネルFET4のゲート電極はラインHにドライブ接続され、ソース電極は選択スイッチ15及び切替スイッチ17を介して電圧計12に接続されると共に選択スイッチ16に接続され、ドレイン電極はGND接地されている。
【0016】
また、各FET2,4をカットオフさせるため、PチャネルFET2のゲート電極が接続されたラインLは測定電圧よりも低く、NチャネルFET4のゲート電極が接続されたラインHは測定電圧よりも高く設定されている。
【0017】
次に、各測定モードの説明を、図3乃至図5に基づいて説明する。
【0018】
<プラナリティー測定モード(接触抵抗測定モード:等価回路)他>
先ず、PチャネルFETマトリクス1とNチャネルFETマトリクス3とを同じように選択してケルピンを実現する。
【0019】
この応対から、図2に示すように、選択スイッチ14,15をONすると共に切替スイッチ17を電圧計12側接続とする。
【0020】
これにより、図3(A)に示すような概略接続関係が成立することとなり、針先Pと金プレート19とが接触すると、電流が流れ、その際の接触抵抗の電圧降下を電圧計12で測定して接触抵抗を計算することができる。
【0021】
尚、上述したプラナリティー測定モードの他、NチャネルFET4のGNDに接続する選択行スイッチ16はコンデンサ測定モードで使用する。図3(C)はその際の概略接続関係を示す。
【0022】
電流計13はショート測定及びリーク測定に使用し、電圧計12は接触抵抗及びコンデンサ(図示せず)の容量測定に使用する。図3(B)はその際の概略接続関係を示す。
【0023】
<ショート測定・リーク測定モード>
プローブカードでは、電源ピンなど複数のピンに配線がなされている場合がある。以下、図4に示す太○印と細○印とが予め接続されている場合のショート測定・リーク測定を説明する。
【0024】
先ず、図4(A)に示すように、NチャネルFETのマトリクスは太○印を選択してこれを能動にし、細○印はコモンピンとする。
【0025】
また、図4(B)、(C)に示すように、PチャネルFETのマトリクスを行(図4(B))と列(図4(C))とで○印を避けるように選択して行列計2回の測定でリークが存在するかを測定する。
【0026】
この際、ショートがある場合はその部分(例えば、上述した細○印)を除いてリーク測定する必要がある。また、ショート測定・リーク測定の相手を特定する場合には、PチャネルFETマトリクス1を1交点ずつ能動化してスキャンを行い、NチャネルFETマトリクス3に電流を検知したところからショート・リークの存在が判明する。
【0027】
尚、検出器にはオペアンプで構成して内部抵抗が等価的に「零」の電流計13を用いる。また、ショート測定・リーク測定には電流源11の電流値や電流計13の感度を変えて測定するシーケンスを予め測定装置全体でプログラミングしておく。
【0028】
<ファーストコンタクトサーチ>
PチャネルFETマトリクス1とNチャネルFETマトリクス3を全て能動にすればファーストコンタクトが検出できる。
【0029】
<コンデンサ測定モード>
図5(A)に示すように、コンデンサCの一方にPチャネルFETマトリクス1で電流源11と電圧計12とを接続すると共に、図5(B)に示すように、コンデンサCの他方にNチャネルFETマトリクス3でGNDに接地し、電流を加えた瞬間からの電圧変化のコンデンサCの容量を計算する。
【0030】
尚、この計測の前に、NチャネルFETマトリクス3の全てを能動にしてGND接地し、全コンデンサの電荷を全て放電しておく。
【0031】
また、図3(D)に示すように、充電開始から一定時間後の電圧を測定して容量(式のC)を計算し、電圧が飽和していた場合には電流源11の電流値を1/10にしてやり直す。
【0032】
尚、本発明によれば、マザーボード(基盤)5とテスター10との接続ケーブルの本数を激減することができる(具体的には、√(チャンネル数)×4、すなわち、10000チャンネルで400本となる)。
【0033】
また、マザーボード5上にディスクリートデバイスのFET2,3によるマルチプレクサを搭載することにより、高級言語で使える信頼性の高い計測器メーカーのA/D変換器を使用することができる。
【0034】
さらに、以下に示す、全ての測定モードに対応することができる。
【0035】
・コンタクトサーチモード
・プラナリティ測定モード…ケルピンはポゴピンの根本まで可能
・ショート検査モード…ショート抵抗値は厳密には測定することができない
・リーク検査モード…30V印加、リーク抵抗100GΩ(0.5nA)
・コモンピン測定モード…1本針による接触
・配線チェックモード…1本針による接触
・コンデンサ測定モード
【0036】
【発明の効果】
本発明の半導体検査装置にあっては、以上説明したように、いままでテスターの中に設置していたマルチプレクサをマザーボードに移すことによって配線数を大幅に削減することができ、これにより、システムの簡素化並びにコストの削減を実現することができるうえ、マザーボードとテスターとの接続の問題を解消することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係わる半導体検査装置を示し、(A)は半導体検査装置用マザーボードの概念図、(B)はマトリクスの概念図、(C)はマザーボードの断面図である。
【図2】各FETとテスターとの接続関係を示す回路図である。
【図3】(A)はプラナリティー測定モード時のブロック回路図、(B)はショート・リーク検査モード時のブロック回路図、(C)はコンデンサ測定モード時のブロック回路図、(D)はコンデンサ測定モード時の充電時間と電圧との関係のグラフ図である。
【図4】(A)はショート・リーク検査モード時のNチャネルFETマトリクスの説明図、(B)はショート・リーク検査モード時のPチャネルFETマトリクスの1回目測定時の説明図、(C)はショート・リーク検査モード時のPチャネルFETマトリクスの2回目測定時の説明図である。
【図5】(A)はコンデンサ測定モード時のPチャネルFETマトリクスの説明図、(B)はコンデンサ測定モード時のNチャネルFETマトリクスの説明図である。
【符号の説明】
1 PチャネルFETマトリクス、2 PチャネルFET、3 NチャネルFETマトリクス、4 NチャネルFET。
Claims (3)
- 複数の行×列チャンネルのマトリクスに複数のPチャネルFETが配置され、複数の行×列チャンネルのマトリクスに複数のNチャネルFETが配置され、1チャンネルに対して前記PチャネルFETとNチャネルFETとを接続した上で前記各マトリクスを重ねてドレインを共通接続したことを特徴とする半導体検査装置。
- 基盤上に複数のPチャネルFETを配置したマトリクスと、前記基盤と異なる基盤上に複数のNチャネルFETを配置したマトリクスと、前記各基盤を重ね合わせた状態で上下に位置する前記各FETに対してポゴピンソケットを実装したことを特徴とする半導体検査装置用マザーボード。
- 複数の行×列チャンネルのマトリクスに複数のPチャネルFETが配置され、複数の行×列チャンネルのマトリクスに複数のNチャネルFETが配置され、1チャンネルに対して前記PチャネルFETとNチャネルFETとを接続した上で前記各マトリクスを重ねてドレインを共通接続されると共に、電流源と電圧計と電流計と複数のスイッチとを備えたテスターを用い、前記複数のスイッチを介して前記テスターと前記PチャネルFETの電極と前記NチャネルFETの電極との接続状態を選択することで測定を行うことを特徴とする半導体検査方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002292898A JP2004125707A (ja) | 2002-10-04 | 2002-10-04 | 半導体検査装置、半導体検査装置用マザーボード及び半導体検査方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002292898A JP2004125707A (ja) | 2002-10-04 | 2002-10-04 | 半導体検査装置、半導体検査装置用マザーボード及び半導体検査方法 |
Publications (1)
Publication Number | Publication Date |
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JP2004125707A true JP2004125707A (ja) | 2004-04-22 |
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ID=32284014
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Country Status (1)
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JP (1) | JP2004125707A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017129559A (ja) * | 2016-01-20 | 2017-07-27 | 新特系統股▲ふん▼有限公司 | スイッチを用いて単一の信号チャネルと複数のパッドとの結合を切り替える試験回路 |
-
2002
- 2002-10-04 JP JP2002292898A patent/JP2004125707A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017129559A (ja) * | 2016-01-20 | 2017-07-27 | 新特系統股▲ふん▼有限公司 | スイッチを用いて単一の信号チャネルと複数のパッドとの結合を切り替える試験回路 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040624 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060202 |
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A131 | Notification of reasons for refusal |
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A02 | Decision of refusal |
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