JP2004120406A - 画像分割表示装置 - Google Patents

Abstract

【課題】画像の半分を切り出して、例えば左半分に原画を、右半分に処理画を、というように同一画像内の表示で原画と処理画を切り出して並べるためには、左右分割の場合は１／２ライン期間遅延が必要となる。また上下分割の場合は１／２フィールド期間遅延が必要となる。このような構成をＬＳＩで実現する場合、上記した遅延メモリの内蔵が必要になるため、コストアップの大きな要因となってしまう。
【解決手段】画像の特定部分を切り出して並べるのではなく、水平同期信号あるいは垂直同期信号を基準に生成した画像分割信号で信号処理を切り替えたり制御信号をマスクすることで、ライン単位あるいはフィールド単位の遅延を必要とすることなく、同一画像で原画と処理画の比較を行うことができる。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明はＹ／Ｃ分離やノイズリダクション、時間軸誤差補正といった映像信号の画質改善技術による効果を評価するための画像分割表示装置に関するものである。
【０００２】
【従来の技術】
映像信号の画質改善のための信号処理として、Ｙ／Ｃ分離やノイズリダクション（以下、ＮＲとする）、時間軸誤差補正（タイムベースコレクタ：以下、ＴＢＣとする）といった技術が広く導入されている。Ｙ／Ｃ分離は周波数軸上で多重された輝度信号と色信号を分離する技術であり、ＮＲは映像信号中に含まれるノイズ成分を検出して除去する技術である。これらの技術は高画質化のためにフレーム相関を利用した３次元処理を行うことが一般的である。またＴＢＣはＶＴＲの再生信号などに含まれる時間軸変動を除去し、揺れのない安定した映像信号を得る技術である。
【０００３】
画質改善に対する評価は、原画像と処理画像の比較により行われることが一般的であり、ＬＳＩ化されたものではテストモードにおいて回路を固定することで、原画像と処理画像とを出力で切り替えて評価している。これは画質改善の度合いがＳ／Ｎ比のような数値による絶対評価のみで決まるのではなく、最終的には原画像と処理画像の相対評価で画質が決められるためである。
【０００４】
このような評価を、画像を切り替えることなく、１つの画像でもって行うことを可能にする技術として、画像を２分割して、画像の左右、あるいは上下で原画と処理画を表示する手法が提案されている（例えば、特許文献１参照）。
【０００５】
図１５は、従来の技術による画像信号復号器の検査装置の構成を示すブロック図である。１５ａ，１５ｂは入力端子であり、送信側で間引かれた映像信号と、その補間のためのモード信号が、それぞれ入力される。遅延器１２０，１２４は画像を左右に分割する場合には、１／２ライン分のラインメモリで構成され、映像信号とモード信号はそれぞれ１／２ライン期間遅延する。１５ｄ，１５ｅは入力端子であり、それぞれクロックとＨ（水平同期）信号が入力される。カウンタ１２９はＨ信号のタイミングでカウントを行い、１／２ラインカウントしたところでクリア信号を生成する。フリップフロップ１２８はＨ信号でセット、クリア信号でリセットした画像分割信号を生成する。この画像分割信号がＨｉｇｈの時には、選択器１２１は、映像信号を、Ｌｏｗの時には１／２ライン期間遅延した映像信号を選択する。また選択器１２５は同様のタイミングでモード信号と、その１／２ライン期間遅延したモード信号とを選択する。選択器１２６は、画像分割信号がＨｉｇｈの時に強制的にＬｏｗに固定され、Ｌｏｗの時に選択器１２５の出力が選択される。補間回路１２２は、４種類の補間方法に対応した補間回路を有しており、選択器１２３は選択器１２６の出力により、４種類の補間結果を選択し、端子１５ｃに出力する。
【０００６】
図１６（ａ）のような評価画像を用いた時、端子１５ｃに出力される画像は図１６（ｂ）のような画像左半分を並べたものになる。そして、モード信号がＬｏｗの時には間引きなしであるとすると、画像分割信号がＨｉｇｈにある画像左半分の画像に対しては補間なしの送信側画像（原画）が出力され、右半分にはモード信号に応じた補間画像（処理画）が出力される。
【０００７】
【特許文献１】
特開平３−２７８７９３号公報
【０００８】
【発明が解決しようとする課題】
上述した従来の構成は、例えば画像の左半分を切り出して、左半分に原画、右半分に処理画というように、同一画像内の表示で原画と処理画との比較ができるものである。
しかしながら、この方法では、画像の特定部分を切り出して並べるために、左右分割の場合は、１／２ライン期間遅延が必要となる。また上下分割の場合は１／２フィールド期間遅延が必要となる。このような構成をＬＳＩで実現する場合、上記した遅延メモリの内蔵が必要になるため、コストアップの大きな要因となってしまう。
【０００９】
本発明は上記の画像信号復号器の検査装置の問題点を解決するためになされたもので、画像の特定部分を切り出して並べるのではなく、水平同期信号と垂直同期信号とを基準に生成した画像分割信号でもって信号処理を切り替えたり、制御信号をマスクしたりすることで、ライン単位あるいはフィールド単位の遅延を必要とすることなく、同一画像で原画と処理画との比較を行うことができる画像分割表示装置を提供することを目的としている。
【００１０】
本発明を用いた動き適応型３次元Ｙ／Ｃ分離を実現する画像分割表示装置では、上記した画像分割信号を用いて動き検出信号をマスクすることにより、分割した画像毎に動き適応型３次元Ｙ／Ｃ分離処理と２次元Ｙ／Ｃ分離処理の結果を表示することが可能となる。
【００１１】
また本発明を用いたＮＲを実現する画像分割表示装置では、上記した画像分割信号による選択で、分割した画像毎にＮＲ処理の結果と原画像を表示することが可能となる。
【００１２】
また本発明を用いたＴＢＣを実現する画像分割表示装置では、上記した画像分割信号を用いて時間軸誤差情報をマスクすることにより、分割した画像毎にＴＢＣ処理の結果と原画像を表示することが可能となる。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、本発明（請求項１）にかかる画像分割表示装置は、映像信号のフレーム相関を利用したくし形フィルタにより、コンポジットビデオ信号から色信号を分離して出力するとともに、フレーム間での映像信号の動きの有無を検出し、動き検出信号として出力する３次元色信号分離回路と、映像信号のライン相関を利用したくし形フィルタにより、前記コンポジットビデオ信号から色信号を分離して出力する２次元色信号分離回路と、前記コンポジットビデオ信号を、前記３次元色信号分離回路および前記２次元色信号分離回路での処理に要した処理時間分、遅延させる遅延調整回路と、水平同期信号と垂直同期信号とを基準として、表示画像を任意に分割する制御信号を生成し、モード選択信号により分割方向の選択と、分割の有効、無効の選択とを行う画像表示制御回路と、前記画像表示制御回路の出力が分割の有効を示す時に、前記動き検出信号をマスクするゲート回路と、前記動き検出信号が前記ゲート回路でマスクされた期間には、前記２次元色信号分離回路の出力を選択し、それ以外の期間には、前記動き検出信号の出力に応じて前記３次元色信号分離回路の出力と、前記２次元色信号分離回路の出力のいずれかを適応的に選択する選択回路と、前記遅延調整回路の出力から、前記選択回路の出力を減算する減算回路とを備えたものである。
【００１４】
また、本発明（請求項２）にかかる画像分割表示装置は、請求項１記載の画像分割表示装置において、前記画像表示制御回路は、水平同期信号基準でカウントを行うＨカウンタと、前記Ｈカウンタの出力をデコードし、水平方向の画像分割信号を生成する第１のデコード回路と、垂直同期信号基準でカウントを行うＶカウンタと、前記Ｖカウンタの出力をデコードし、垂直方向の画像分割信号を生成する第２のデコード回路と、前記第１のデコード回路の出力と、前記第２のデコード回路の出力のいずれかを第１のモード信号に応じて選択する選択回路と、前記選択回路の出力と、第２のモード信号とで論理演算を行い、マスク信号として出力するゲート回路とを備えたものである。
【００１５】
また、本発明（請求項３）にかかる画像分割表示装置は、映像信号のライン相関あるいはフレーム相関を利用して、入力された映像信号からノイズ成分を検出し、そのノイズ除去を行うノイズリダクション回路と、前記映像信号を、前記ノイズリダクション回路による処理時間分、遅延させる遅延調整回路と、水平同期信号と垂直同期信号とを基準として、表示画像を任意に分割する制御信号を生成し、モード選択信号により分割方向の選択と、分割の有効、無効の選択とを行う画像表示制御回路と、前記画像表示制御回路の出力が分割の有効を示す時には、前記ノイズリダクション回路の出力を、分割の無効を示す時には、前記遅延調整回路の出力を選択する選択回路とを備えたものである。
【００１６】
また、本発明（請求項４）にかかる画像分割表示装置は、同期信号を有するアナログ信号を一定の時間間隔の標本化周波数で標本化してデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器からのデジタル信号を蓄える複数の縦列したラインメモリから成るメモリと、前記Ａ／Ｄ変換器からのデジタル信号中の同期信号が検出されるごとに、前記メモリの各縦列ラインメモリの先頭番地より書き込みが始まるように、前記書き込みを制御する書き込み制御回路と、前記Ａ／Ｄ変換器からのデジタル信号の時間軸誤差を検出し、時間軸誤差情報として出力する時間軸誤差検出回路と、水平同期信号と垂直同期信号とを基準として、表示画像を任意に分割する制御信号を生成し、モード選択信号により分割方向の選択と、分割の有効、無効の選択とを行う画像表示制御回路と、前記画像表示制御回路の出力が分割の有効を示す時に、前記時間軸誤差検出回路の出力をマスクするゲート回路と、前記メモリの出力のデジタル信号に対して、前記ゲート回路が前記時間軸誤差検出回路の出力を出力している時のみ時間軸誤差情報に基づいて信号を補間し、基準の時間軸を有するデジタル信号として出力する補間回路と、前記補間回路の出力を、前記標本化周波数でアナログ信号に変換するＤ／Ａ変換器とを備えたものである。
【００１７】
また、本発明（請求項５）にかかる画像分割表示装置は、同期信号を有するアナログ信号を一定の時間間隔の標本化周波数で標本化してデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器からのデジタル信号を蓄える複数の縦列したラインメモリから成るメモリと、前記Ａ／Ｄ変換器からのデジタル信号中の同期信号が検出されるごとに、前記メモリの各縦列ラインメモリの先頭番地より書き込みが始まるように、前記書き込みを制御する書き込み制御回路と、前記Ａ／Ｄ変換器からのデジタル信号の時間軸誤差を検出し、時間軸誤差情報として出力する時間軸誤差検出回路と、水平同期信号と垂直同期信号とを基準として、表示画像を任意に分割する制御信号を生成し、モード選択信号により分割方向の選択と、分割の有効、無効の選択とを行う画像表示制御回路と、前記画像表示制御回路の出力が分割の有効を示す時に、前記時間軸誤差検出回路の出力をマスクするゲート回路と、前記メモリの出力のデジタル信号を、前記標本化周波数の整数倍の周波数にオーバーサンプリングする固定位置補間回路と、前記固定位置補間回路によりオーバーサンプリングされたデジタル信号に対して、前記ゲート回路が前記時間軸誤差検出回路の出力を出力している時のみ時間軸誤差情報に基づいて信号を補間し、基準の時間軸を有するデジタル信号として出力する可変位置補間回路と、前記可変位置補間回路からのデジタル信号に対して、その標本化周波数がＡ／Ｄ変換器と同じとなるように信号を間引く間引き回路と、前記間引き回路の出力を前記標本化周波数でアナログ信号に変換するＤ／Ａ変換器とを備えたものである。
【００１８】
【発明の実施の形態】
（実施の形態１）
図１は、本発明の実施の形態１による画像分割表示装置の構成を示すブロック図である。図１において、１ａは入力端子であり、３次元色信号分離回路１と、２次元色信号分離回路２、および遅延調整回路４で処理が行われるコンポジットビデオ信号を入力する。１ｂは出力端子であり、選択回路３によって選択された色信号を出力する。１ｃは出力端子であり、減算回路５で得られた輝度信号を出力する。１ｄ，１ｅ，１ｆは入力端子であり、１ｄは画像表示制御回路６で使われる水平同期信号（以下、ＨＳとする）を入力する。１ｅは垂直同期信号（以下、ＶＳとする）を入力する。１ｆはモード信号を入力する。１は３次元色信号分離回路であり、端子１ａに入力されたコンポジットビデオ信号と、そのフレーム遅延信号とをもとに、色信号を分離するとともに、画像の動きの有無を判断する動き検出信号を出力する。
【００１９】
２は２次元色信号分離回路であり、端子１ａに入力されたコンポジットビデオ信号と、コンポジットビデオ信号をライン単位で遅延させた信号とをもとに、色信号を分離する。
３は選択回路であり、３次元色信号分離回路１で分離された色信号と、２次元色信号分離回路２で分離された色信号とを、ゲート回路７の出力により選択する。
４は遅延調整回路であり、３次元色信号分離回路１および２次元色信号分離回路２の信号処理遅延分だけ、コンポジットビデオ信号を遅延させる。
５は減算回路であり、遅延調整回路４の出力から選択回路３の出力を減算する。
６は画像表示制御回路であり、ＨＳあるいはＶＳから画像を水平あるいは垂直に分割する画像分割信号を出力する。
７はゲート回路であり、３次元色信号分離回路１から出力された動き検出信号を、画像表示制御回路６から出力された画像分割信号でマスクする。
【００２０】
このように構成される本発明の実施の形態１による画像分割表示装置の動作を以下に説明する。
本実施の形態１の説明においては、端子１ａに入力されるコンポジットビデオ信号はＮＴＳＣ方式であるとする。またＨＳおよびＶＳはそれぞれ同期分離された１ビット信号であり、モード信号は、水平あるいは垂直方向の画像分割の選択と、画像分割の有無の選択とを行う２ビット信号であるとする。
【００２１】
ここで３次元色信号分離回路１の一構成例を図２に示す。２ａは入力端子で、フレームメモリ１０と低域通過フィルタ１２および減算回路２０で処理が行なわれるコンポジットビデオ信号を入力する。２ｂ，２ｃは出力端子で、２ｂは動き判定回路１９の出力である動き検出信号を出力する。２ｃは減算回路２０で分離された色信号を出力する。１０，１１はフレームメモリで、フレームメモリ１０はコンポジットビデオ信号を１フレーム期間遅延させる。フレームメモリ１１はコンポジットビデオ信号を２フレーム期間遅延させる。１２，１３，１４は低域通過フィルタ（以下、ＬＰＦとする）で、ＬＰＦ１２はコンポジットビデオ信号の低域成分を抽出する。ＬＰＦ１３は１フレーム期間遅延したコンポジットビデオ信号の低域成分を抽出する。ＬＰＦ１４は２フレーム期間遅延したコンポジットビデオ信号の低域成分を抽出する。１５，１６は減算回路であり、減算回路１５はコンポジットビデオ信号の低域成分から１フレーム期間遅延したコンポジットビデオ信号の低域成分を減算し、１フレーム差分信号を出力する。減算回路１６はコンポジットビデオ信号の低域成分から２フレーム分遅延したコンポジットビデオ信号の低域成分を減算し、２フレーム差分信号を出力する。１７，１８は比較回路であり、比較回路１７は１フレーム差分信号と閾値Ａとを比較し、その結果を１フレーム動き信号として出力する。比較回路１８は２フレーム差分信号と閾値Ｂとを比較し、その結果を２フレーム動き信号として出力する。１９は動き判定回路であり、１フレーム動き信号と２フレーム動き信号をもとに演算し、画像の動きの有無を判断する動き検出信号として出力する。２０は減算回路であり、コンポジットビデオ信号から１フレーム期間遅延したコンポジットビデオ信号を減算して色信号を分離する。以上が３次元色信号分離回路の内部構成である。
【００２２】
次に、３次元色信号分離回路１の動作を内部構成に即して説明する。コンポジットビデオ信号はフレームメモリ１０およびフレームメモリ１１でそれぞれ１フレーム期間および２フレーム期間遅延し、ＬＰＦ１２，１３，１４でそれぞれの低域成分が抽出される。この低域成分は輝度信号の低域を意味しており、静止画であればＬＰＦ１２，１３，１４の出力はほぼ一致する。減算回路１５で算出された１フレーム差分信号は比較回路１７で閾値Ａと比較される。このとき１フレーム動き信号は１フレーム差分信号がＡよりも小さければ静止画を示すＬｏｗ、大きければ動画を示すＨｉｇｈとなる。また減算回路１６で算出された２フレーム差分信号は比較回路１８で閾値Ｂと比較される。このとき２フレーム動き信号は２フレーム差分信号がＢよりも小さければ静止画を示すＬｏｗ、大きければ動画を示すＨｉｇｈとなる。動き判定回路１９は１フレーム動き信号と２フレーム動き信号から画像の動きの有無を判定する。判定には一般的にエリアフィルタが用いられ、動き判定の対象となる画素の周囲数画素の状態を見て、静止画判定ならＬｏｗ、動画判定ならＨｉｇｈを出力する。減算回路２０はコンポジットビデオ信号から１フレーム期間遅延したコンポジット信号を減算するが、ＮＴＳＣ信号は１フレーム間で色信号のみが位相反転する特長を利用して、差分を取ることにより３次元くし型フィルタで分離した色信号を得ることができる。
【００２３】
以後の動作は再び図１によって説明を行う。２次元色信号分離回路２は上記のような色信号を出力する。
ここで２次元色信号分離回路２の一構成例を図３に示す。３ａは入力端子であり、ラインメモリ２１と，帯域通過フィルタ２３で使われるコンポジットビデオ信号を入力する。３ｂは出力端子であり、選択回路２９で選択された色信号を出力する。２１，２２はラインメモリであり、ラインメモリ２１はコンポジットビデオ信号を１ライン期間遅延させる。ラインメモリ２２はコンポジットビデオ信号を２ライン期間遅延させる。２３，２４，２５は帯域通過フィルタ（以下、ＢＰＦとする）であり、ＢＰＦ２３はコンポジットビデオ信号から色信号を抽出する。ＢＰＦ２４は１ライン期間遅延したコンポジットビデオ信号から色信号を抽出する。ＢＰＦ２５は２ライン期間遅延したコンポジットビデオ信号から色信号を抽出する。２６，２７は減算回路であり、減算回路２６は１ライン期間遅延した色信号から現在の色信号を減算して色信号を分離する。減算回路２７は１ライン期間遅延した色信号から２ライン期間遅延した色信号を減算して色信号を分離する。２８は相関検出回路であり、３ラインの色信号を用いて上下ラインの相関の有無を検出する。２９は選択回路であり、相関検出回路２８の結果により、減算回路２６，減算回路２７，ＢＰＦ２４のいずれかの色信号を選択する。以上が２次元色信号分離回路２の内部構成である。
【００２４】
次に２次元色信号分離回路２の動作を内部構成に即して説明する。ＮＴＳＣ信号は１ライン間で色信号のみが位相反転する特長を利用して、差分を取ることにより２次元くし型フィルタで分離した色信号を得ることができる。ＢＰＦ２３，２４，２５で抽出した３ライン分の色信号は、ＢＰＦ２４の出力を基準に考えると、ＢＰＦ２３との差分を取る減算回路２６は、２次元下ラインくし型フィルタの構成により色信号を分離する。一方ＢＰＦ２５との差分を取る減算回路２７は２次元上ラインくし型フィルタの構成により色信号を分離する。相関検出回路２８は、上下どちらのラインがより相関が強いかを検出し、下ラインとの相関が強ければ選択回路２９は減算回路２６の出力を選択し、上ラインとの相関が強ければ減算回路２７の出力を選択し、いずれのラインとも相関がなければ、ＢＰＦ２４の出力を選択する。
【００２５】
以後の動作は再び図１によって説明を行う。画像表示制御回路６は上記のような画像分割信号を出力する。
ここで、画像表示制御回路６の一構成例を図４に示す。４ａ，４ｂ，４ｃは入力端子で、４ａはＨカウンタで使われるＨＳを入力する。４ｂはＶカウンタで使われるＶＳを入力する。４ｃは選択回路３４とゲート回路３５で使われるモード信号を入力する。４ｄは出力端子で、ゲート回路の出力である画像分割信号を出力する。３０はＨカウンタであり、ＨＳのタイミングで初期化され、１クロック毎に計数を行う。３１はＶカウンタであり、ＶＳのタイミングで初期化され、１クロック毎に計数を行う。３２，３３はデコード回路であり、デコード回路３２はＨカウンタ３０の出力値が所定の範囲にあるときにＨｉｇｈを出力する。デコード回路３３は、Ｖカウンタ３１の出力値が所定の範囲にあるときにＨｉｇｈを出力する。３４は選択回路であり、１ビット目のモード信号により、デコード回路３２とデコード回路３３の出力を選択する。３５はゲート回路であり、２ビット目のモード信号と選択回路３４の出力との論理積をとる。以上が、画像表示制御回路６の内部構成である。
【００２６】
次に、画像表示制御回路６の動作を、その内部構成に即して説明する。
図５は、画像分割のイメージを示した図である。
例えば、図５（ａ）に示すように画像を左右に分割する場合、１ビット目のモード信号はＨカウンタ３０とデコード回路３２の経路を選択回路３４で選択する。このとき、ＨＳのタイミングで初期化されたＨカウンタ３０の計数値が０からＭ画素目を示す値となるまで、デコード回路３２はＬｏｗを出力する。そしてＨカウンタ３０がＭ＋１画素目を示す値を出力してから次のＨＳのタイミングで初期化されるまでデコード回路３２はＨｉｇｈを出力する。また図５（ｂ）に示すように画像を上下に分割する場合、１ビット目のモード信号はＶカウンタ３１とデコード回路３３の経路を選択回路３４で選択する。このとき、ＶＳのタイミングで初期化されたＶカウンタ３１の計数値が０からＮライン目を示す値となるまで、デコード回路３３はＬｏｗを出力する。そしてＶカウンタ３１がＮ＋１ライン目を示す値を出力してから、次のＶＳのタイミングで初期化されるまでデコード回路３３はＨｉｇｈを出力する。画像分割を行う場合は、２ビット目のモード信号はＨｉｇｈとなり、ゲート回路３５は選択回路３４の出力を有効にする。画像分割を行わない場合は、２ビット目のモード信号はＬｏｗとなり、ゲート回路３５は選択回路３４の出力を無効にする。
【００２７】
以後の動作は、再び図１によって説明を行う。上記したような画像表示制御回路６の動作により、画像分割を行う場合、画像分割信号がＨｉｇｈの期間では３次元色信号分離回路１の出力である動き検出信号はゲート回路７で論理和をとられてＨｉｇｈ固定となる。動き検出信号がＨｉｇｈのときには動画であると判断されて、色信号は２次元色信号分離回路２の出力が選択回路３で選択される。そして遅延調整回路４で遅延量を合わされたコンポジットビデオ信号から２次元色信号分離回路２の出力である２次元分離された色信号を減算回路５で減算することにより、２次元分離された輝度信号を得ることができる。一方画像分割信号がＬｏｗの期間では動き検出信号が有効となり、動画時には３次元処理、静止画時には２次元処理を行う、一般的な動き適応型３次元Ｙ／Ｃ分離となる。
【００２８】
このような本実施の形態１による画像分割制御装置においては、ＨＳあるいはＶＳ基準で動作するカウンタ、及び該カウンタの出力をデコードするデコード回路を用いて、画像分割信号を容易に生成することができる。そしてこの画像分割信号と、動き検出信号の論理和をとるだけで、画像の半分に動き適応型３次元Ｙ／Ｃ分離処理の出力を、もう半分に２次元Ｙ／Ｃ分離処理の出力を、表示することができるため、画像を切り替えることなく、Ｙ／Ｃ分離処理の性能比較を行うことができる。
【００２９】
（実施の形態２）
図６は、本発明の実施の形態２による画像分割表示装置の構成を示すブロック図である。６ａは入力端子であり、ＮＲ回路４０と遅延調整回路４１で使用される映像信号が入力される。６ｂは出力端子であり、選択回路４２の出力を信号処理後の映像信号として出力する。１ｄ，１ｅ，１ｆは実施の形態１で説明した入力端子である。４０はＮＲ回路であり、入力された映像信号に含まれるノイズ成分を除去する。４１は遅延調整回路であり、ＮＲ回路４０の信号処理遅延分、入力された映像信号を遅延させる。６は実施の形態１で説明した画像表示制御回路である。４２は選択回路であり、ＮＲ回路４０でノイズ除去された映像信号と遅延調整回路４１で遅延した入力の映像信号とを画像表示制御回路６の出力により選択する。このように構成される本実施の形態２による画像分割表示装置の動作を以下に説明する。
【００３０】
ここでＮＲ回路４０の一構成例を図７に示す。６ａは入力端子で、減算回路４３および４５で使われる映像信号が入力される。６ｂは出力端子で、減算回路４３の出力であるノイズ除去された映像信号が出力される。４３は減算回路であり、入力された映像信号からノイズ除去を行う。４４は遅延回路であり減算回路４３の出力を１フレーム期間遅延させる。４５は減算回路であり、入力の映像信号から遅延回路４４の出力を減算する。４６は係数回路であり、減算回路４５の出力に所定の係数値を乗じる。以上がＮＲ回路４０の内部構成である。
【００３１】
次に、ＮＲ回路４０の動作を内部構成に即して説明する。
ノイズ除去された映像信号は、遅延回路４４で１フレーム期間遅延され、減算回路４５で入力の映像信号から減算される。この差分値が小さければフレーム間での動きがなく、かつノイズと見なすことができる。一方差分値が大きければフレーム間で動きがあると判断できる。係数回路４６は差分値が所定値以上である場合には係数値０を掛け、逆にある範囲にあるときには１以下の係数を掛ける。このようにして得られたノイズ成分を、減算回路４３で入力の映像信号から減算することで、ノイズ除去が可能となる。
【００３２】
以後の動作は、再び図６によって説明を行う。実施の形態１で説明した画像表示制御回路６の動作により、画像分割を行う場合、画像分割信号がＬｏｗのときには遅延調整回路４１の出力である入力の映像信号が原画として、また画像分割信号がＨｉｇｈのときには、ＮＲ回路４０の出力であるノイズ除去された映像信号が処理画として、選択回路４２で選択されて出力される。
【００３３】
このような本実施の形態２による画像分割制御装置においては、ＨＳあるいはＶＳ基準で動作するカウンタ、及び該カウンタの出力をデコードするデコード回路を用いて、画像分割信号を容易に生成することができる。そしてこの画像分割信号で、画像の半分にノイズ除去された処理画像を、もう半分に原画像を表示できるため、画像を切り替えることなく、ＮＲ処理の性能比較を行うことができる。
【００３４】
（実施の形態３）
図８は、本発明の実施の形態３による画像分割表示装置の構成を示すブロック図である。８ａは入力端子であり、Ａ／Ｄ変換器５１で使われるアナログ映像信号が入力される。８ｂは出力端子であり、Ｄ／Ａ変換器５８の出力である時間軸補正されたアナログ映像信号が出力される。１ｄ，１ｅ，１ｆは実施の形態１で説明した入力端子である。５０は基準信号発生回路であり、一定時間間隔のクロックを発生させる。５１はＡ／Ｄ変換器であり、端子８ａから入力されたアナログ映像信号を前記クロックでデジタル信号に変換する。５２は同期信号検出回路であり、水平同期信号が検出される。５３は時間軸誤差検出回路であり、デジタル化された映像信号の水平同期部分から時間軸誤差の情報を出力する。５４は書き込み制御回路であり、同期信号検出回路５２の出力である同期検出信号を基準とした書き込みアドレスを生成する。５５は読み出し制御回路であり、前記クロックをフリーランで分周した信号を基準とした読み出しアドレスを生成する。５６はメモリであり、書き込み制御回路５４で生成された書き込みアドレスにＡ／Ｄ変換器５１の出力を書き込み、読み出し制御回路５５で生成された読み出しアドレスからデータを読み出す。５７は補間回路であり、メモリ５６の出力を、ゲート回路５９の出力である時間軸誤差情報に基づき補間する。５８はＤ／Ａ変換器であり、補間回路５７の出力を前記クロックでアナログ信号に変換する。５９はゲート回路であり、時間軸誤差検出回路５３の出力と画像表示制御回路６の出力との論理積をとる。６は上記実施の形態１で説明した画像表示制御回路である。
【００３５】
このように構成される本実施の形態３による画像分割表示装置の動作を以下に説明する。
説明を簡単にするため、入力されるアナログ映像信号はＮＴＳＣ方式であるとし、基準信号発生回路５０で発生する一定時間間隔のクロック周波数は１３．５ＭＨｚであるとする。
【００３６】
図１１は映像信号および水平同期信号を表す波形図と、メモリ５６の構成を示したブロック図である。Ａ／Ｄ変換器５１は図１１（ａ）に示したアナログ映像信号を１３．５ＭＨｚのクロックでデジタル信号に変換する。変換されたデジタル映像信号は、メモリ５６と、同期信号検出回路５２と、時間軸誤差検出回路５３とに入力される。同期信号検出回路５２は映像信号の同期部分を検出し、図１１（ｂ）に示すような同期検出信号を出力する。書き込み制御回路５４は同期検出信号が検出されたときに書き込みアドレスをリセットする。メモリ５６は、例えば図１１（ｃ）に示すような１Ｈ＋αの容量を持つ３本のラインメモリで構成されるとする。なお、１Ｈの容量は１３．５ＭＨｚのクロックでは８５８サンプル分の容量を表す。ラインメモリの先頭アドレスがそれぞれ、００００，１０００，２０００とし、現在１本目のラインメモリに書き込みを行っている場合、次の同期検出信号が検出されると書き込みアドレスはリセットされ、２本目のラインメモリの先頭アドレスに移る。このようにして、同期検出信号が検出される度に書き込みアドレスはリセットされ、３本のラインメモリの先頭アドレスに順に移っていく動作を行う。
【００３７】
以後の動作は、再び図８によって説明を行う。上記した書き込み制御回路５４の動作により、水平同期信号基準で映像信号がメモリ５６に１ライン毎に順次書き込まれていく。読み出し制御回路５５は１３．５ＭＨｚのクロックをフリーランで１／８５８分周した基準信号で読み出しアドレスを生成する。すなわち、メモリ５６の３本のラインメモリに書き込まれたデータを８５８サンプルずつ順次読み出す動作を行う。
【００３８】
時間軸誤差検出回路５３は上記のような情報を出力する。ここで、時間軸誤差検出回路５３の一構成例を図９に示す。９ａ，９ｃ，９ｄは入力端子であり、９ａは時間軸誤差演算回路６０で使われる映像信号を入力する。９ｃは時間軸誤差演算回路６０と、フリップフロップ６１、およびカウンタ６４で使われる同期検出信号を入力する。９ｄはカウンタ６４と、フリップフロップ６８で使われるクロックを入力する。９ｂは出力端子であり、加算器６９の出力である時間軸誤差情報が出力される。６０は時間軸誤差演算回路であり、１クロック以下の時間軸変動を算出する。６１，６８はフリップフロップであり、フリップフロップ６１は時間軸誤差演算回路６０で算出された時間軸変動を一水平同期期間保持する。フリップフロップ６８は加算器６７の出力を１クロック期間保持する。６２，６５は遅延回路であり、フリップフロップ６１およびベロシティーエラー検出回路６３の出力を一定期間遅延させる。６５はベロシティーエラー検出回路であり、１ライン間のベロシティエラーを検出する。６４はカウンタであり、同期検出信号でリセットされ、クロックでカウントを行う。６６は除算器であり、遅延回路６５の出力を設定値Ｎで除算する。６７，６９は加算器であり、加算器６７は除算器６６の出力と、フリップフロップ６８の出力とを加算する。加算器６９は遅延回路６２の出力と、加算器６７の出力とを加算する。以上が、時間軸誤差検出回路５３の内部構成である。
【００３９】
次に、時間軸誤差検出回路５３の動作を、その内部構成に即して説明する。
時間軸誤差演算回路６０は入力された映像信号の水平同期部分を所定のしきい値でスライスし、そのしきい値レベルと直前のサンプル点との１クロック以下の時間軸誤差を算出する。図１２は水平同期信号をしきい値でスライスしたときの時間軸誤差を説明する概念図である。２ライン間で算出した時間軸誤差をそれぞれＥ０とＥ１とする。フリップフロップ６１で保持された１ライン前の時間軸誤差Ｅ０と、現ラインの時間軸誤差Ｅ１とが、ベロシティーエラー検出回路６３に入力される。一方、カウンタ６４は端子９ｃから入力される同期検出信号と、端子９ｄから入力されるクロックとを用いて、Ｅ０からＥ１までのクロック数をカウントし、そのカウント値ｋをベロシティーエラー検出回路６３に入力する。ベロシティーエラー検出回路６３は、Ｅ０，Ｅ１，ｋを用いて、この１ラインの時間Ｈｅを以下の式で求める。
Ｈｅ＝（１−Ｅ０）＋ｋ＋Ｅ１
【００４０】
本来の１ラインの正確な時間をＨｓ、１ラインの時間軸誤差をＴｅとすると、Ｔｅは以下の式で求められ、このＴｅがベロシティエラー検出回路６３で検出される。
Ｔｅ＝Ｈｓ−Ｈｅ
【００４１】
このＥ０とＴｅはそれぞれ遅延回路６２，６５でメモリ５６からのデータの読み出しタイミングに合わせた遅延が与えられる。その後、除算器６６，加算器６７，６９およびフリップフロップ６８により次式の処理が行われて、時間軸誤差情報Ｅｏｕｔが求められる。
Ｅｏｕｔ＝Ｅ０＋（Ｔｅ／Ｎ）×ｉ
ただし、ｉは０〜８５７の値をとり、ラインメモリの先頭アドレスのときに０となる。クロック周波数が１３．５ＫＨｚの時には、Ｎ＝８５８となる。
【００４２】
以後の動作は、再び図８によって説明を行う。上記した時間軸誤差検出回路５３の動作により、時間軸誤差情報Ｅｏｕｔが検出される。上記実施の形態１で説明した画像表示制御回路６の動作により、画像分割を行う場合、画像分割信号がＬｏｗのときには、ゲート回路５９は時間軸誤差情報Ｅｏｕｔを出力し、画像分割信号がＨｉｇｈのときには時間軸誤差情報Ｅｏｕｔはマスクされ０あるいは１に固定される。読み出し制御回路５５から出力される読み出しアドレスによって順次読み出されたデータと、ゲート回路５９から出力された時間軸誤差情報Ｅｏｕｔとが、補間回路５７に入力される。補間回路５７は上記したような補間信号を出力する。
【００４３】
ここで補間回路５７の一構成例を第１０図に示す。１０ａ，１０ｂは入力端子であり、１０ａはフリップフロップ７０とセレクタ７７で処理が行なわれる映像信号を入力する。１０ｂは時間軸誤差処理回路８３で使われる時間軸誤差情報を入力する。１０ｃは出力端子であり、加算回路８２の出力である補間された映像信号を出力する。７０，７１，７２，７３，７４，７５，７６はフリップフロップである。８５はシフトレジスタであり、フリップフロップ７０，７１，７２，７３，７４，７５，７６で構成される。７７はセレクタであり、シフトレジスタ８５の連続する４つの出力を１組とし、５組のデータを時間軸誤差処理回路８３の出力により選択する。７８，７９，８０，８１は乗算器であり、セレクタ７７の出力と係数発生器８４の出力を乗算する。８２は加算回路であり、乗算器７８，７９，８０，８１の出力を加算する。８３は時間軸誤差処理回路であり、時間軸誤差情報Ｅｏｕｔから１クロック単位の誤差情報と、１クロック以下の誤差情報とを出力する。８４は係数発生器であり、時間軸誤差処理回路８３からの１クロック以下の時間軸誤差情報から乗算器７８，７９，８０，８１に与える補間係数を生成する。以上が補間回路５７の内部構成である。
【００４４】
次に、補間回路５７の動作を、その内部構成に即して説明する。
メモリ５６から入力された信号は、シフトレジスタ８５に入力され、このシフトレジスタ８５の４クロック分のデータを１組として、５組のデータがセレクタ７７に入力される。この５組のデータは、時間軸誤差処理回路８３の出力である１クロック単位の誤差情報に応じて選択される。係数発生器８４は時間軸誤差処理回路８３のもう一方の出力である１クロック以下の誤差情報をもとに補間係数を生成し、セレクタ７７で選択された４クロック分のデータと、乗算器７８〜８１で乗算される。加算回路８２は乗算器７８〜８１の出力の和をとり、補間回路５７の出力として端子１０ｃから出力される。
【００４５】
以後の動作は再び図８によって説明を行う。上記した補間回路５７の動作により、補間回路５７から出力された信号は基準の時間軸を有する信号となる。補間回路５７の出力は、Ｄ／Ａ変換器５８に入力され、１３．５ＭＨｚのクロックでアナログ信号に変換され、時間軸変動の補正された映像信号として、端子８ｂから出力される。
【００４６】
このような本実施の形態３による画像分割表示装置においては、ＨＳあるいはＶＳ基準で動作するカウンタ、及び該カウンタの出力をデコードするデコード回路を用いて、画像分割信号を容易に生成することができる。そしてこの画像分割信号を一定時間間隔のクロックで標本化された信号から時間軸変動を検出し、同一のクロック上で補間手段を用いて時間軸変動を補正する時間軸誤差補正装置に適用することにより、画像の半分に時間軸誤差を補正された処理画像を、もう半分に未補正の画像を、表示することができるため、画像を切り替えることなく、時間軸補正処理の性能比較を行うことができる。
【００４７】
（実施の形態４）
図１３は、本発明の実施の形態４による画像分割表示装置の構成を示すブロック図である。８ａは上記実施の形態３で説明した入力端子である。８ｂは上記実施の形態３で説明した出力端子である。１ｄ，１ｅ，１ｆは上記実施の形態１で説明した入力端子である。５０は上記実施の形態３で説明した基準信号発生回路である。９０は分周回路であり、基準信号発生回路５０から出力されたクロックを１／２分周したクロックを出力する。５１はＡ／Ｄ変換器であり、端子８ａから入力されたアナログ映像信号を前記１／２分周クロックでデジタル信号に変換する。５２は本実施の形態３で説明した同期信号検出回路である。５３は本実施の形態３で説明した時間軸誤差検出回路である。５４は本実施の形態３で説明した書き込み制御回路である。５５は読み出し制御回路であり、前記１／２分周クロックをフリーランで分周した信号を基準とした読み出しアドレスを生成する。５６は上記実施の形態３で説明したメモリである。９１は固定位置補間回路であり、メモリ５６の出力を前記クロックでオーバーサンプリングする。９２は可変位置補間回路であり、固定位置補間回路９１の出力を、ゲート回路５９の出力である時間軸誤差情報に基づき補間する。９３は間引き回路であり、可変位置補間回路９２の出力を１／２に間引く。５８はＤ／Ａ変換器であり、間引き回路９３の出力を前記１／２分周クロックでアナログ信号に変換する。５９は上記実施の形態３で説明したゲート回路である。６は上記実施の形態１で説明した画像表示制御回路である。このように構成される本実施の形態４による画像分割表示装置の動作を以下に説明する。
【００４８】
説明を簡単にするため、入力されるアナログ映像信号はＮＴＳＣ方式であるとし、基準信号発生回路５０から出力される一定時間間隔のクロック周波数は２７ＭＨｚとし、このとき分周回路９０から出力される１／２分周クロックは１３．５ＭＨｚとなる。
【００４９】
図１１は、映像信号および水平同期信号を表す波形図と、メモリ５６の構成を示したブロック図である。Ａ／Ｄ変換器５１は図１１（ａ）に示したアナログ映像信号を１３．５ＭＨｚのクロックでデジタル信号に変換する。変換されたデジタル映像信号は、メモリ５６と、同期信号検出回路５２と、時間軸誤差検出回路５３とに入力される。同期信号検出回路５２は映像信号の同期部分を検出し、図１１（ｂ）に示すような同期検出信号を出力する。書き込み制御回路５４は同期検出信号が検出されたときに書き込みアドレスリセットする。メモリ５６は例えば第１１図（ｃ）に示すような１Ｈ＋αの容量を持つ３本のラインメモリで構成されるとする。なお、１Ｈの容量は１３．５ＭＨｚのクロックでは８５８サンプル分の容量を表す。ラインメモリの先頭アドレスがそれぞれ、００００，１０００，２０００とし、現在１本目のラインメモリに書き込みを行っている場合、次の同期検出信号が検出されると書き込みアドレスはリセットされ、２本目のラインメモリの先頭アドレスに移る。このようにして、同期検出信号が検出される度に書き込みアドレスはリセットされ、３本のラインメモリの先頭アドレスに順に移っていく動作を行う。
【００５０】
以後の動作は、再び図１３によって説明を行う。上記した書き込み制御回路５４の動作により、水平同期信号基準で映像信号がメモリ５６に１ライン毎に順次書き込まれていく。読み出し制御回路５５は１３．５ＭＨｚのクロックをフリーランで１／８５８分周した基準信号で読み出しアドレスを生成する。すなわち、メモリ５６の３本のラインメモリに書き込まれたデータを８５８サンプルずつ順次読み出す動作を行う。上記実施の形態３で説明した時間軸誤差検出回路５３の動作により、時間軸誤差情報Ｅｏｕｔが検出される。上記実施の形態１で説明した画像表示制御回路６の動作により、画像分割を行う場合、画像分割信号がＬｏｗのときにはゲート回路５９は時間軸誤差情報Ｅｏｕｔを出力し、画像分割信号がＨｉｇｈのときには時間軸誤差情報Ｅｏｕｔはマスクされ０あるいは１に固定される。読み出し制御回路５５から出力される読み出しアドレスによって順次読み出されたデータは固定位置補間回路９１によって、２７ＭＨｚのクロックにより２倍の周波数にオーバーサンプリングされる。そしてオーバーサンプリングされたデータと、ゲート回路５９から出力された時間軸誤差情報Ｅｏｕｔが、可変位置補間回路９２に入力される。可変位置補間回路９２は上記したような補間信号を出力する。ここで可変位置補間回路９２の一構成例を第１４図に示す。１４ａ，１４ｂは入力端子であり、１４ａはフリップフロップ１００とセレクタ１０７で使われる映像信号を入力する。１４ｂは時間軸誤差処理回路１１２で使われる時間軸誤差情報を入力する。１４ｃは出力端子であり、加算回路１１１の出力である補間された映像信号が出力される。１００，１０１，１０２，１０３，１０４，１０５，１０６はフリップフロップである。１１４はシフトレジスタであり、フリップフロップ１００，１０１，１０２，１０３，１０４，１０５，１０６で構成される。１０７はセレクタであり、シフトレジスタ１１４の連続する３つの出力を１組とし、６組のデータを時間軸誤差処理回路１１２の出力により選択する。１０８，１０９，１１０は乗算器であり、セレクタ１０７の出力と係数発生器１１３の出力とを乗算する。１１１は加算回路であり、乗算器１０８，１０９，１１０の出力を加算する。１１２は時間軸誤差処理回路であり、時間軸誤差情報Ｅｏｕｔから１クロック単位の誤差情報と１クロック以下の誤差情報とを出力する。１１３は係数発生器であり、時間軸誤差処理回路１１２からの１クロック以下の時間軸誤差情報から乗算器１０８，１０９，１１０に与える補間係数を生成する。以上が、可変位置補間回路９２の内部構成である。
【００５１】
次に、可変位置補間回路９２の動作を内部構成に即して説明する。
固定位置補間回路９１から入力された信号はシフトレジスタ１１４に入力され、このシフトレジスタ１１４の３クロック分のデータを１組として、６組のデータがセレクタ１０７に入力される。この６組のデータは時間軸誤差処理回路１１２の出力である１クロック単位の誤差情報に応じて選択される。係数発生器１１３は時間軸誤差処理回路１１２のもう一方の出力である１クロック以下の誤差情報をもとに補間係数を生成し、セレクタ１０７で選択された３クロック分のデータと、乗算器１０８〜１１０で乗算される。加算回路１１１は乗算器１０８〜１１０の出力の和をとり、可変位置補間回路９２の出力として端子１４ｃから出力される。以後の動作は、再び図３によって説明を行う。上記した可変位置補間回路９２の動作により、可変位置補間回路９２から出力された信号は基準の時間軸を有する信号となる。可変位置補間回路９２の出力はＤ／Ａ変換器５８に入力され、１３．５ＭＨｚのクロックでアナログ信号に変換され、時間軸変動の補正された映像信号として端子８ｂから出力される。
【００５２】
このような本実施の形態４による画像分割表示装置においては、ＨＳあるいはＶＳ基準で動作するカウンタ、及び該カウンタの出力をデコードするデコード回路を用いて、画像分割信号を容易に生成することができる。そしてこの画像分割信号を一定時間間隔のクロックで標本化された信号から時間軸変動を検出し、オーバーサンプリングでフィルタのタップ数を減らし、回路規模を削減した補間手段を用いて時間軸変動を補正する時間軸誤差補正装置に適用することにより、画像の半分に時間軸誤差を補正された処理画像を、もう半分に未補正の画像を、表示することができるため、画像を切り替えることなく、時間軸補正処理の性能比較を行うことができる。
【００５３】
【発明の効果】
請求項１記載の画像分割表示装置によれば、映像信号のフレーム相関を利用したくし形フィルタにより、コンポジットビデオ信号から色信号を分離して出力するとともに、フレーム間での映像信号の動きの有無を検出し、動き検出信号として出力する３次元色信号分離回路と、映像信号のライン相関を利用したくし形フィルタにより、前記コンポジットビデオ信号から色信号を分離して出力する２次元色信号分離回路と、前記コンポジットビデオ信号を、前記３次元色信号分離回路および前記２次元色信号分離回路での処理に要した処理時間分、遅延させる遅延調整回路と、水平同期信号と垂直同期信号とを基準として、表示画像を任意に分割する制御信号を生成し、モード選択信号により分割方向の選択と、分割の有効、無効の選択とを行う画像表示制御回路と、前記画像表示制御回路の出力が分割の有効を示す時に、前記動き検出信号をマスクするゲート回路と、前記動き検出信号が前記ゲート回路でマスクされた期間には、前記２次元色信号分離回路の出力を選択し、それ以外の期間には、前記動き検出信号の出力に応じて前記３次元色信号分離回路の出力と、前記２次元色信号分離回路の出力のいずれかを適応的に選択する選択回路と、前記遅延調整回路の出力から、前記選択回路の出力を減算する減算回路とを備えたものとしたので、ＨＳあるいはＶＳ基準で動作するカウンタとデコード回路との組み合わせにより、画像分割信号を容易に生成することができる。そしてこの画像分割信号と動き検出信号の論理和をとるだけで、画像の半分に動き適応型３次元Ｙ／Ｃ分離処理の出力を、もう半分に２次元Ｙ／Ｃ分離処理の出力を、表示することができるため、画像を切り替えることなく、Ｙ／Ｃ分離処理の性能比較を行うことができる。
【００５４】
請求項２に記載の画像分割表示装置によれば、請求項１記載の画像分割表示装置において、前記画像表示制御回路は、水平同期信号基準でカウントを行うＨカウンタと、前記Ｈカウンタの出力をデコードし、水平方向の画像分割信号を生成する第１のデコード回路と、垂直同期信号基準でカウントを行うＶカウンタと、前記Ｖカウンタの出力をデコードし、垂直方向の画像分割信号を生成する第２のデコード回路と、前記第１のデコード回路の出力と、前記第２のデコード回路の出力のいずれかを第１のモード信号に応じて選択する選択回路と、前記選択回路の出力と、第２のモード信号とで論理演算を行い、マスク信号として出力するゲート回路とを備えたものとしたので、ＨＳあるいはＶＳ基準で動作するカウンタとデコード回路との組み合わせにより、画像分割信号を容易に生成することができる。そしてこの画像分割信号と動き検出信号の論理和をとるだけで、画像の半分に動き適応型３次元Ｙ／Ｃ分離処理の出力を、もう半分に２次元Ｙ／Ｃ分離処理の出力を、表示することができるため、画像を切り替えることなく、Ｙ／Ｃ分離処理の性能比較を行うことができる。
【００５５】
請求項３に記載の画像分割表示装置によれば、映像信号のライン相関あるいはフレーム相関を利用して、入力された映像信号からノイズ成分を検出し、そのノイズ除去を行うＮＲ回路と、前記映像信号を、前記ＮＲ回路による処理時間分、遅延させる遅延調整回路と、水平同期信号と垂直同期信号とを基準として、表示画像を任意に分割する制御信号を生成し、モード選択信号により分割方向の選択と、分割の有効、無効の選択とを行う画像表示制御回路と、前記画像表示制御回路の出力が分割の有効を示す時には、前記ノイズリダクション回路の出力を、分割の無効を示す時には、前記遅延調整回路の出力を選択する選択回路とを備えたものとしたので、ＨＳあるいはＶＳ基準で動作するカウンタとデコード回路の組み合わせにより、画像分割信号を容易に生成することができる。そしてこの画像分割信号で、画像の半分にノイズ除去された処理画像を、もう半分に原画像を、表示することができるため、画像を切り替えることなく、ＮＲ処理の性能比較を行うことができる。
【００５６】
請求項４に記載の画像分割表示装置によれば、同期信号を有するアナログ信号を一定の時間間隔の標本化周波数で標本化してデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器からのデジタル信号を蓄える複数の縦列したラインメモリから成るメモリと、前記Ａ／Ｄ変換器からのデジタル信号中の同期信号が検出されるごとに、前記メモリの各縦列ラインメモリの先頭番地より書き込みが始まるように、前記書き込みを制御する書き込み制御回路と、前記Ａ／Ｄ変換器からのデジタル信号の時間軸誤差を検出し、時間軸誤差情報として出力する時間軸誤差検出回路と、水平同期信号と垂直同期信号とを基準として、表示画像を任意に分割する制御信号を生成し、モード選択信号により分割方向の選択と、分割の有効、無効の選択とを行う画像表示制御回路と、前記画像表示制御回路の出力が分割の有効を示す時に、前記時間軸誤差検出回路の出力をマスクするゲート回路と、前記メモリの出力のデジタル信号に対して、前記ゲート回路が前記時間軸誤差検出回路の出力を出力している時のみ時間軸誤差情報に基づいて信号を補間し、基準の時間軸を有するデジタル信号として出力する補間回路と、前記補間回路の出力を前記標本化周波数でアナログ信号に変換するＤ／Ａ変換器とを備えたものとしたので、ＨＳあるいはＶＳ基準で動作するカウンタとデコード回路との組み合わせにより、画像分割信号を容易に生成できる。そしてこの画像分割信号を一定時間間隔のクロックで標本化された信号から時間軸変動を検出し、同一のクロック上で補間手段を用いて時間軸変動を補正する時間軸誤差補正装置に適用することにより、画像の半分に時間軸誤差を補正された処理画像を、もう半分に未補正の画像を、表示することができるため、画像を切り替えることなく、時間軸補正処理の性能比較を行うことができる。
【００５７】
請求項５に記載の画像分割表示装置によれば、同期信号を有するアナログ信号を一定の時間間隔の標本化周波数で標本化してデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器からのデジタル信号を蓄える複数の縦列したラインメモリから成るメモリと、前記Ａ／Ｄ変換器からのデジタル信号中の同期信号が検出されるごとに、前記メモリの各縦列ラインメモリの先頭番地より書き込みが始まるように、前記書き込みを制御する書き込み制御回路と、前記Ａ／Ｄ変換器からのデジタル信号の時間軸誤差を検出し、時間軸誤差情報として出力する時間軸誤差検出回路と、水平同期信号と垂直同期信号とを基準として、表示画像を任意に分割する制御信号を生成し、モード選択信号により分割方向の選択と、分割の有効、無効の選択とを行う画像表示制御回路と、前記画像表示制御回路の出力が分割の有効を示す時に、前記時間軸誤差検出回路の出力をマスクするゲート回路と、前記メモリの出力のデジタル信号を、前記標本化周波数の整数倍の周波数にオーバーサンプリングする固定位置補間回路と、前記固定位置補間回路によりオーバーサンプリングされたデジタル信号に対して、前記ゲート回路が前記時間軸誤差検出回路の出力を出力している時のみ時間軸誤差情報に基づいて信号を補間し、基準の時間軸を有するデジタル信号として出力する可変位置補間回路と、前記可変位置補間回路からのデジタル信号に対して、その標本化周波数がＡ／Ｄ変換器と同じとなるように信号を間引く間引き回路と、前記間引き回路の出力を前記標本化周波数でアナログ信号に変換するＤ／Ａ変換器とを備えたものとしたので、ＨＳあるいはＶＳ基準で動作するカウンタとデコード回路との組み合わせにより、画像分割信号を容易に生成することができる。そしてこの画像分割信号を一定時間間隔のクロックで標本化された信号から時間軸変動を検出し、オーバーサンプリングでフィルタのタップ数を減らし、回路規模を削減した補間手段を用いて時間軸変動を補正する時間軸誤差補正装置に適用することにより、画像の半分に時間軸誤差を補正された処理画像を、もう半分に未補正の画像を、表示することができるため、画像を切り替えることなく、時間軸補正処理の性能比較を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による画像分割表示装置の構成を示すブロック図である。
【図２】本発明の実施の形態１による画像分割表示装置における、３次元色信号分離回路１の内部構成を示すブロック図である。
【図３】本発明の実施の形態１による画像分割表示装置における、２次元色信号分離回路２の内部構成を示すブロック図である。
【図４】本発明の実施の形態１による画像分割表示装置における、画像表示制御回路６の内部構成を示すブロック図である。
【図５】本発明の実施の形態１による画像分割表示装置における、画像表示制御回路６により画像分割された状態を示す図である。
【図６】本発明の実施の形態２による画像分割表示装置の構成を示すブロック図である。
【図７】本発明の実施の形態２による画像分割表示装置における、ＮＲ回路４０の内部構成を示すブロック図である。
【図８】本発明の実施の形態３による画像分割表示装置の構成を示すブロック図である。
【図９】本発明の実施の形態３による画像分割表示装置における、時間軸誤差検出回路５３の内部構成を示す図である。
【図１０】本発明の実施の形態３による画像分割表示装置における、補間回路５７の内部構成を示す図である。
【図１１】本発明の実施の形態３による画像分割表示装置における、Ａ／Ｄ変換器５１に入力されるアナログ映像信号の波形、同期信号検出回路５３から出力される同期検出信号の波形、およびメモリ５６の内部構成を示す図である。
【図１２】本発明の実施の形態３による画像分割表示装置における、時間軸誤差検出回路５３の内部動作を説明する水平同期信号部分のサンプリングの状態を示す図である。
【図１３】本発明の実施の形態４による、画像分割表示装置の構成を示すブロック図である。
【図１４】本発明の実施の形態４による画像分割表示装置における、可変位置補間回路９２の内部構成を示す図である。
【図１５】従来技術による画像信号復号器の検査装置の構成を示す図である。
【図１６】従来技術による画像信号復号器の検査装置の動作を説明するための画像の状態を示す図である。
【符号の説明】
１　３次元色信号分離回路
２　２次元色信号分離回路
３，２９，３４，４２　選択回路
４，４１　遅延調整回路
５，１５，１６，２０，２６，２７，４３，４５　減算回路
６　画像表示制御回路
７，３５，５９　ゲート回路
１０，１１　フレームメモリ
１２，１３，１４　低域通過フィルタ（ＬＰＦ）
１７，１８　比較回路
１９　動き判定回路
２１，２２　ラインメモリ
２３，２４，２５　帯域通過フィルタ（ＬＰＦ）
２８　相関検出回路
３０　Ｈカウンタ
３１　Ｖカウンタ
３２，３３　デコード回路
４０　ＮＲ回路
４１　遅延調整回路
４４　遅延回路
４６　係数回路
５０　基準信号発生回路
５１　Ａ／Ｄ変換器
５２　同期信号検出回路
５３　時間軸誤差検出回路
５４　書き込み制御回路
５５　読み出し制御回路
５６　メモリ
５７，１２２　補間回路
５８　Ｄ／Ａ変換器
６０　時間軸誤差演算回路
６１，６８，７１〜７６，１００〜１０６，１２８　フリップフロップ
６３　ベロシティエラー検出回路
６４，１２９　カウンタ
６６　除算器
６７，６９　加算器
７７，１０７　セレクタ
７８〜８１，１０８〜１１０　乗算器
８２，１１１　加算回路
８３，１１２　時間軸誤差処理回路
８４，１１３　係数発生器
８５，１１４　シフトレジスタ
９０　分周回路
９１　固定位置補間回路
９２　可変位置補間回路
９３　間引き回路
１２０，１２４　遅延器
１２１，１２５，１２３，１２６　選択器

Claims (5)

1. 映像信号のフレーム相関を利用したくし形フィルタにより、コンポジットビデオ信号から色信号を分離して出力するとともに、フレーム間での映像信号の動きの有無を検出し、動き検出信号として出力する３次元色信号分離回路と、
   映像信号のライン相関を利用したくし形フィルタにより、前記コンポジットビデオ信号から色信号を分離して出力する２次元色信号分離回路と、
   前記コンポジットビデオ信号を、前記３次元色信号分離回路および前記２次元色信号分離回路での処理に要した処理時間分、遅延させる遅延調整回路と、
   水平同期信号と垂直同期信号とを基準として、表示画像を任意に分割する制御信号を生成し、モード選択信号により分割方向の選択と、分割の有効、無効の選択とを行う画像表示制御回路と、
   前記画像表示制御回路の出力が分割の有効を示す時に、前記動き検出信号をマスクするゲート回路と、
   前記動き検出信号が前記ゲート回路でマスクされた期間には、前記２次元色信号分離回路の出力を選択し、それ以外の期間には、前記動き検出信号の出力に応じて前記３次元色信号分離回路の出力と、前記２次元色信号分離回路の出力のいずれかを適応的に選択する選択回路と、
   前記遅延調整回路の出力から、前記選択回路の出力を減算する減算回路とを備えた、
   ことを特徴とする画像分割表示装置。
2. 請求項１記載の画像分割表示装置において、
   前記画像表示制御回路は、
   水平同期信号基準でカウントを行うＨカウンタと、
   前記Ｈカウンタの出力をデコードし、水平方向の画像分割信号を生成する第１のデコード回路と、
   垂直同期信号基準でカウントを行うＶカウンタと、
   前記Ｖカウンタの出力をデコードし、垂直方向の画像分割信号を生成する第２のデコード回路と、
   前記第１のデコード回路の出力と、前記第２のデコード回路の出力のいずれかを第１のモード信号に応じて選択する選択回路と、
   前記選択回路の出力と、第２のモード信号とで論理演算を行い、マスク信号として出力するゲート回路とを備えた、
   ことを特徴とする画像分割表示装置。
3. 映像信号のライン相関あるいはフレーム相関を利用して、入力された映像信号からノイズ成分を検出し、そのノイズ除去を行うノイズリダクション回路と、
   前記映像信号を、前記ノイズリダクション回路による処理時間分、遅延させる遅延調整回路と、
   水平同期信号と垂直同期信号とを基準として、表示画像を任意に分割する制御信号を生成し、モード選択信号により分割方向の選択と、分割の有効、無効の選択とを行う画像表示制御回路と、
   前記画像表示制御回路の出力が分割の有効を示す時には、前記ノイズリダクション回路の出力を、分割の無効を示す時には、前記遅延調整回路の出力を選択する選択回路とを備えた、
   ことを特徴とする画像分割表示装置。
4. 同期信号を有するアナログ信号を一定の時間間隔の標本化周波数で標本化してデジタル信号に変換するＡ／Ｄ変換器と、
   前記Ａ／Ｄ変換器からのデジタル信号を蓄える複数の縦列したラインメモリから成るメモリと、
   前記Ａ／Ｄ変換器からのデジタル信号中の同期信号が検出されるごとに、前記メモリの各縦列ラインメモリの先頭番地より書き込みが始まるように、前記書き込みを制御する書き込み制御回路と、
   前記Ａ／Ｄ変換器からのデジタル信号の時間軸誤差を検出し、時間軸誤差情報として出力する時間軸誤差検出回路と、
   水平同期信号と垂直同期信号とを基準として、表示画像を任意に分割する制御信号を生成し、モード選択信号により分割方向の選択と、分割の有効、無効の選択とを行う画像表示制御回路と、
   前記画像表示制御回路の出力が分割の有効を示す時に、前記時間軸誤差検出回路の出力をマスクするゲート回路と、
   前記メモリの出力のデジタル信号に対して、前記ゲート回路が前記時間軸誤差検出回路の出力を出力している時のみ時間軸誤差情報に基づいて信号を補間し、基準の時間軸を有するデジタル信号として出力する補間回路と、
   前記補間回路の出力を、前記標本化周波数でアナログ信号に変換するＤ／Ａ変換器とを備えた、
   ことを特徴とする画像分割表示装置。
5. 同期信号を有するアナログ信号を一定の時間間隔の標本化周波数で標本化してデジタル信号に変換するＡ／Ｄ変換器と、
   前記Ａ／Ｄ変換器からのデジタル信号を蓄える複数の縦列したラインメモリから成るメモリと、
   前記Ａ／Ｄ変換器からのデジタル信号中の同期信号が検出されるごとに、前記メモリの各縦列ラインメモリの先頭番地より書き込みが始まるように、前記書き込みを制御する書き込み制御回路と、
   前記Ａ／Ｄ変換器からのデジタル信号の時間軸誤差を検出し、時間軸誤差情報として出力する時間軸誤差検出回路と、
   水平同期信号と垂直同期信号とを基準として、表示画像を任意に分割する制御信号を生成し、モード選択信号により分割方向の選択と、分割の有効、無効の選択とを行う画像表示制御回路と、
   前記画像表示制御回路の出力が分割の有効を示す時に、前記時間軸誤差検出回路の出力をマスクするゲート回路と、
   前記メモリの出力のデジタル信号を、前記標本化周波数の整数倍の周波数にオーバーサンプリングする固定位置補間回路と、
   前記固定位置補間回路によりオーバーサンプリングされたデジタル信号に対して、前記ゲート回路が前記時間軸誤差検出回路の出力を出力している時のみ時間軸誤差情報に基づいて信号を補間し、基準の時間軸を有するデジタル信号として出力する可変位置補間回路と、
   前記可変位置補間回路からのデジタル信号に対して、その標本化周波数がＡ／Ｄ変換器と同じとなるように信号を間引く間引き回路と、
   前記間引き回路の出力を前記標本化周波数でアナログ信号に変換するＤ／Ａ変換器とを備えた、
   ことを特徴とする画像分割表示装置。

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