JP2004120054A - フレーム送信回路 - Google Patents
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Abstract
【課題】フレーム送信後もＣＰＵがデータを読むことができ、回路規模を減少したフレーム送信回路を提供することにある。
【解決手段】ＣＰＵなどのデバイスでデータが書き込まれ、そのデータをフレームとして先頭ビット２ｓから順にシリアル送信するシフトレジスタを有するフレーム送信回路１において、シフトレジスタの先頭ビットのＦＦ２ｓの出力を末尾ビットのＦＦ２ｅの入力に接続してループＬを形成したものである。
【選択図】 図１
【解決手段】ＣＰＵなどのデバイスでデータが書き込まれ、そのデータをフレームとして先頭ビット２ｓから順にシリアル送信するシフトレジスタを有するフレーム送信回路１において、シフトレジスタの先頭ビットのＦＦ２ｓの出力を末尾ビットのＦＦ２ｅの入力に接続してループＬを形成したものである。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、通信機器内に備えられ、ＣＰＵなどのデバイスによって書き込まれたデータを、フレームとしてシリアル送信するフレーム送信回路に関するものである。
【０００２】
【従来の技術】
フレーム送信回路は、通信機器内のＬＳＩの一つであるＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）に備えられている。このフレーム送信回路は、ＣＰＵなどのデバイスでデータが書き込まれ、そのデータをフレームとしてシリアル送信するものである。
【０００３】
従来のフレーム送信回路としては、セレクタを有するものと、シフトレジスタを有するものとの二つのタイプがある。いずれのタイプにおいても、正しいデータを送信したか否かを確認する必要があるので、フレーム送信後もＣＰＵからデータが読めるように構成することが前提となる。
【０００４】
セレクタを有する図４に示されるフレーム送信回路４１は、９６ビットの固定長フレームをシリアル送信するものであり、ＣＰＵでデータが書き込まれる９６個のフリップフロップ（ＦＦ）からなる９６ビットのレジスタｒと、レジスタｒの各ＦＦと９６本の配線パターン４２で接続され、各ＦＦのデータを所定の順序でシリアル送信するセレクタ４３と、セレクタ４３に接続され、セレクタ４３にカウンタ値を出力するカウンタ４４とからなっている。
【０００５】
フレーム送信回路４１では、カウンタ４４に入力されるクロック信号の立ち上がりでカウンタ４４を１カウントアップさせ、セレクタ４３がカウンタ４４からのカウンタ値を読み、そのカウンタ値に応じて、レジスタｒのデータを０ビット目のＦＦから１ビットずつ順々に切り替えて出力し、レジスタｒのデータをフレームとして１２５ＭＨｚでシリアル送信しようとしている。
【０００６】
しかし、フレーム送信回路４１では、セレクタ４３が１ビットずつ切り替えを行うので、フレーム送信速度が著しく遅くなる可能性がある。また、両端にある０ビット目や９５ビット目のＦＦとセレクタ４３間の配線パターン長は、中央部分の３０ビット目や４７ビット目、６０ビット目のＦＦとセレクタ４３間の配線パターン長よりも長いので、遅延時間が大きくなってしまう。したがって、実際にはフレームを１２５ＭＨｚで送信できない可能性がある。
【０００７】
そこで、フレームを高速でシリアル送信するために、シフトレジスタを有する図５に示されるようなフレーム送信回路５１が使用されている。フレーム送信回路５１は、９６ビットの固定長フレームをシリアル送信するものであり、ＣＰＵで書き込まれたデータをフレームとして先頭ビット（０ビット）から順にシリアル送信する６個の送信シフトレジスタＡ〜Ｆと、各レジスタＡ〜Ｆのデータ内容がフレーム送信前に保存される６個の別のシフトレジスタａ〜ｆとからなっている。各レジスタＡ〜Ｆ，ａ〜ｆは、１６個のＦＦで構成されている。
【０００８】
一般にＣＰＵの書き込み速度（例えば４０ＭＨｚ）とフレームの送信速度（例えば１２５ＭＨｚ）が異なるので、フレーム送信回路５１では、フレーム送信前に、各レジスタＡ〜ＦがＣＰＵで書き込まれた１６ビットのデータをコピーし、そのコピーした１６ビットのデータを各レジスタａ〜ｆに保存させている。
【０００９】
【発明が解決しようとする課題 】
しかしながら、フレーム送信回路５１では、送信用のレジスタＡ〜Ｆと同じ数の保存用のレジスタａ〜ｆが必要となるので、回路規模が増大してしまうという問題がある。すなわち、二倍のロジックエレメント（ＬＥ：Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ）を用意しなければならない（ゲート数を二倍必要とする）。
【００１０】
また、フレーム送信と同時にフレーム検査シーケンス（ＦＣＳ：Ｆｒａｍｅ Ｃｈｅｃｋ Ｓｅｑｕｅｎｃｅ）による巡回冗長検査（ＣＲＣ：Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）計算を行い、図６に示されるように固定長フレーム６２の末尾にその計算結果である固定長のＦＣＳ６３を付加してフレーム（固定長）６１を送信する場合には、フレーム送信前に、ＦＣＳ６３のデータを別の送信レジスタに保存しておかない限り、ＦＣＳ６３のデータが失われてしまうという問題がある。
【００１１】
そこで、本発明の目的は、上記課題を解決し、フレーム送信後もＣＰＵがデータを読むことができ、回路規模を減少したフレーム送信回路を提供することにある。
【００１２】
【課題を解決するための手段】
本発明は上記目的を達成するために創案されたものであり、請求項１の発明は、ＣＰＵなどのデバイスでデータが書き込まれ、そのデータをフレームとして先頭ビットから順にシリアル送信するシフトレジスタを有するフレーム送信回路において、上記シフトレジスタの先頭ビットの出力を末尾ビットの入力に接続してループを形成したフレーム送信回路である。
【００１３】
請求項２の発明は、ＣＰＵの書き込み速度よりもフレームの送信速度が速い請求項１記載のフレーム送信回路である。
【００１４】
【発明の実施の形態】
以下、本発明の好適実施の形態を添付図面にしたがって説明する。
【００１５】
まず、図３で本発明の好適な適用例である通信機器を説明する。
【００１６】
図３は、本発明に係るフレーム送信回路を備えたメディアコンバータの内部構造を示す概略図である。
【００１７】
メディアコンバータは、物理メディアの異なる伝送路間で信号を相互変換する通信機器であり、例えば、近距離用ギガイーサネットと長距離用ギガイーサネットとの間で、近距離用光信号対長距離用光信号の変換、符号形式の変換などを行う。
【００１８】
図３に示すように、メディアコンバータは、例えば、通信事業者の局舎に設置されるセンタ側メディアコンバータ３１として使用されている。メディアコンバータ３１は、ネットワークにおいて、例えば、上流側がインターネットなどの広域通信網に接続され、下流側が光ファイバを介して端末側メディアコンバータに接続される。
【００１９】
なお、図３では、メディアコンバータ３１で下流側の端末側メディアコンバータに送信する例で説明するが、上流側の広域通信網に送信する場合も同様である。一方、メディアコンバータ３１で端末側メディアコンバータや広域通信網から受信する場合は、図中の矢印を反対にして考えればよい。
【００２０】
メディアコンバータ３１は、ＣＰＵ３２と、ＭＡＣ層に適合したフレーム（ＭＡＣフレーム）にするためのＭＡＣ層デバイス（ＭＡＣ）３３と、ＣＰＵ３２やＭＡＣ３３などのデバイスにアクセスされてフレームを生成するＦＰＧＡ（ＬＳＩ）３４と、ＦＰＧＡ３４からのフレームを物理層に適合したフレームにするための物理層デバイス（ＰＨＹ）３５と、ＰＨＹ３５からのフレームを電気信号から光信号に変換して送信する光トランシーバ３６とを備えている。
【００２１】
ＣＰＵ３２とＦＰＧＡ３４とは、例えば、データバス幅が１６ビットのデータバス３７で接続されている。ＣＰＵ３２の書き込み速度は、例えば、４０ＭＨｚである。ＦＰＧＡ３４のフレーム送信速度は、例えば、１２５ＭＨｚである。
【００２２】
メディアコンバータ３１では、ＭＡＣフレームを送信する場合は、ＦＰＧＡ３４にＣＰＵ３２とＭＡＣ３３の双方がアクセスする。
【００２３】
それ以外の場合、例えば、社団法人電信電話技術委員会（ＴＴＣ）が制定する「ＴＳ−１０００光加入者線インタフェース １００Ｍｂｉｔ／一心ＷＤＭ方式、第１版、２００２年５月２３日制定」におけるこの方式独自の保守フレームを送信する場合は、ＦＰＧＡ３４にＣＰＵ３２のみがアクセスする。
【００２４】
保守フレームは、センタ側メディアコンバータと端末側メディアコンバータ間で、保守信号の送受信に使用される９６ビット固定長のフレームである。通信事業者としては、端末側メディアコンバータの状態をセンタ側から把握したいという要求があるので、センタ側メディアコンバータ３１から保守フレームを送信することがある。
【００２５】
さて、図１は、本発明の好適実施の形態であるフレーム送信回路を示すブロック図である。
【００２６】
図１に示すように、本発明に係るフレーム送信回路１は、例えば、図３で説明したメディアコンバータ３１のＦＰＧＡ３４内に備えられ、ＣＰＵなどのデバイスでデータが書き込まれるフリップフロップ（ＦＦ）２を複数個直列接続し、各ＦＦ２に書き込まれたデータを１ビットずつ下流側の隣接するＦＦ２にシフトさせ、そのデータをフレームとしてＣＰＵの書き込み速度よりも高速で先頭ビットから順にシリアル送信する直列入力直列出力型のシフトレジスタを有し、そのシフトレジスタの先頭ビットとなる最下流のＦＦ２ｓの出力を、末尾ビットとなる最上流のＦＦ２ｅの入力に接続してループＬ（図１中の太線）を形成したものである。
【００２７】
フレーム送信回路１では、ＣＰＵなどのデバイスによってＦＦ２ｓから順にＦＦ２ｅまでデータが書き込まれる。各ＦＦ２には図示しないクロック信号が入力されるので、そのクロック信号に同期して各ＦＦ２に書き込まれたデータが１ビットずつ下流側の隣接するＦＦ２にシフトする。その結果、最下流のＦＦ２ｓの出力端子より、ＦＦ２ｓからＦＦ２ｅまで書き込まれたデータが先頭ビットから順にフレームとして高速でシリアル送信される。
【００２８】
このとき、フレーム送信回路１は、ループＬが形成されていることから、フレームの最終ビットを送信した後も、再び元の送信前のデータがＦＦ２ｅに入力されるので、フレーム送信前の最初の状態に戻ることになる。したがって、フレーム送信後もデータを失うことがなく、ＣＰＵはそのデータを読むことが可能となる。
【００２９】
従来技術で説明したように、フレーム送信回路は、正しいデータを送信したか否かを確認する必要があるので、フレーム送信後もＣＰＵからデータが読めるように構成することが前提となるが、本発明に係るフレーム送信回路１によれば、ループＬを形成する簡単な構成でこの前提をクリアすることができる。
【００３０】
これにより、ＣＰＵの書き込み速度がフレームの送信速度よりも速い場合にも、フレーム送信前にデータをコピーして別のレジスタに保存しておく必要がないので、回路規模を減少でき、ＬＥ数を節約できる。
【００３１】
次に、フレーム送信回路のより詳細な一例を説明する。
【００３２】
図２は、固定長フレームを送信するフレーム送信回路の概略図である。
【００３３】
図２に示すように、フレーム送信回路２１は、データバス幅が１６ビットかつ書き込み速度が４０ＭＨｚのＣＰＵに接続され、９６ビットの固定長フレーム（例えば、上述した保守フレーム）を１２５ＭＨｚでシリアル送信するものであり、ＣＰＵで書き込まれたデータをフレームとして先頭ビット（０ビット）から順にシリアル送信する直列接続された６個の１６ビットの送信シフトレジスタＡ〜Ｆを有し、先頭ビット（０ビット）となるレジスタＡの出力を、末尾ビット（９５ビット）となるレジスタＦの入力に接続してループＬ２を形成したものである。各レジスタＡ〜Ｆは、１６個のＦＦ２で構成されている。
【００３４】
より詳細に言えば、レジスタＢの１６ビット目のＦＦ２の出力は、レジスタＡの１５ビット目のＦＦ２の入力に接続されている。また、レジスタＣの３２ビット目のＦＦ２の出力は、レジスタＢの３１ビット目のＦＦ２の入力に接続されている。他のレジスタについても同様であり、このようにして６個のレジスタＡ〜Ｆが直列接続され、フレーム送信回路２１では、一つの大きな９６ビットの送信シフトレジスタが構成されている。
【００３５】
フレーム送信回路２１では、ＣＰＵは一度に１６ビットのデータしか書き込めないので、レジスタＡからレジスタＦまで順番に合計６回アクセスし、各レジスタＡ〜Ｆにデータを書き込む。フレーム送信回路１と同様に、各レジスタＡ〜Ｆに書き込まれたデータを１ビットずつシフトさせることで、そのデータを固定長フレームとして１２５ＭＨｚでシリアル送信する。
【００３６】
このとき、フレーム送信回路２１は、ループＬ２が形成されていることから、固定長フレームの全ビット（９６ビット）を送信した後も、再び元の送信前のデータがレジスタＦに入力されるので、固定長フレーム送信前の最初の状態に戻ることになる。したがって、固定長フレーム送信後もデータを失うことがなく、ＣＰＵは固定長フレームのデータを読むことが可能となる。
【００３７】
これにより、ＣＰＵの書き込み速度がフレームの送信速度よりも速い場合にも、図５で説明したフレーム送信回路５１のようにフレーム送信前にデータをコピーして別のレジスタａ〜ｆに保存しておく必要がないので、回路規模を半分に減少でき、ＬＥ数を半分に節約できる。
【００３８】
また、図６で説明したように、フレーム送信と同時にＦＣＳによるＣＲＣ計算を行い、固定長フレーム（例えば９０ビット）６２の末尾にその計算結果であるＦＣＳ（例えば６ビット）６３を付加してフレーム６１を送信する場合も、フレーム送信回路２１ではループＬが形成されているので、フレームを送信した後、ＦＣＳ６３のデータが送信シフトレジスタの終わり（例えば、レジスタＦの９０ビットから９５ビットまで）に残ることになり、ＣＰＵはＦＣＳ６３のデータを読むことが可能となる。
【００３９】
【発明の効果】
以上説明したことから明らかなように、本発明によれば、次のような優れた効果を発揮する。
【００４０】
（１）フレームの最終ビットを送信した後も、ＣＰＵはデータを読むことが可能となる。
【００４１】
（２）回路規模を減少でき、使用するＬＥ数を節約できる。
【００４２】
（３）ＣＲＣ計算結果をフレーム末尾に付加する場合も、フレームを送信した後、ＣＲＣの結果が送信シフトレジスタの終わりに残ることになり、ＣＰＵはＣＲＣの結果を読むことが可能となる。
【図面の簡単な説明】
【図１】本発明の好適実施の形態を示すブロック図である。
【図２】フレーム送信回路の一例を示す概略図である。
【図３】本発明に係るフレーム送信回路を備えたメディアコンバータの内部構造を示す概略図である。
【図４】従来のフレーム送信回路の一例を示す概略図である。
【図５】従来のフレーム送信回路の一例を示す概略図である。
【図６】フレームの一例を示す概略図である。
【符号の説明】
１ フレーム送信回路
２ ＦＦ（フリップフロップ）
２ｓ 先頭ビットのＦＦ
２ｅ 末尾ビットのＦＦ
Ｌ ループ
【発明の属する技術分野】
本発明は、通信機器内に備えられ、ＣＰＵなどのデバイスによって書き込まれたデータを、フレームとしてシリアル送信するフレーム送信回路に関するものである。
【０００２】
【従来の技術】
フレーム送信回路は、通信機器内のＬＳＩの一つであるＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）に備えられている。このフレーム送信回路は、ＣＰＵなどのデバイスでデータが書き込まれ、そのデータをフレームとしてシリアル送信するものである。
【０００３】
従来のフレーム送信回路としては、セレクタを有するものと、シフトレジスタを有するものとの二つのタイプがある。いずれのタイプにおいても、正しいデータを送信したか否かを確認する必要があるので、フレーム送信後もＣＰＵからデータが読めるように構成することが前提となる。
【０００４】
セレクタを有する図４に示されるフレーム送信回路４１は、９６ビットの固定長フレームをシリアル送信するものであり、ＣＰＵでデータが書き込まれる９６個のフリップフロップ（ＦＦ）からなる９６ビットのレジスタｒと、レジスタｒの各ＦＦと９６本の配線パターン４２で接続され、各ＦＦのデータを所定の順序でシリアル送信するセレクタ４３と、セレクタ４３に接続され、セレクタ４３にカウンタ値を出力するカウンタ４４とからなっている。
【０００５】
フレーム送信回路４１では、カウンタ４４に入力されるクロック信号の立ち上がりでカウンタ４４を１カウントアップさせ、セレクタ４３がカウンタ４４からのカウンタ値を読み、そのカウンタ値に応じて、レジスタｒのデータを０ビット目のＦＦから１ビットずつ順々に切り替えて出力し、レジスタｒのデータをフレームとして１２５ＭＨｚでシリアル送信しようとしている。
【０００６】
しかし、フレーム送信回路４１では、セレクタ４３が１ビットずつ切り替えを行うので、フレーム送信速度が著しく遅くなる可能性がある。また、両端にある０ビット目や９５ビット目のＦＦとセレクタ４３間の配線パターン長は、中央部分の３０ビット目や４７ビット目、６０ビット目のＦＦとセレクタ４３間の配線パターン長よりも長いので、遅延時間が大きくなってしまう。したがって、実際にはフレームを１２５ＭＨｚで送信できない可能性がある。
【０００７】
そこで、フレームを高速でシリアル送信するために、シフトレジスタを有する図５に示されるようなフレーム送信回路５１が使用されている。フレーム送信回路５１は、９６ビットの固定長フレームをシリアル送信するものであり、ＣＰＵで書き込まれたデータをフレームとして先頭ビット（０ビット）から順にシリアル送信する６個の送信シフトレジスタＡ〜Ｆと、各レジスタＡ〜Ｆのデータ内容がフレーム送信前に保存される６個の別のシフトレジスタａ〜ｆとからなっている。各レジスタＡ〜Ｆ，ａ〜ｆは、１６個のＦＦで構成されている。
【０００８】
一般にＣＰＵの書き込み速度（例えば４０ＭＨｚ）とフレームの送信速度（例えば１２５ＭＨｚ）が異なるので、フレーム送信回路５１では、フレーム送信前に、各レジスタＡ〜ＦがＣＰＵで書き込まれた１６ビットのデータをコピーし、そのコピーした１６ビットのデータを各レジスタａ〜ｆに保存させている。
【０００９】
【発明が解決しようとする課題 】
しかしながら、フレーム送信回路５１では、送信用のレジスタＡ〜Ｆと同じ数の保存用のレジスタａ〜ｆが必要となるので、回路規模が増大してしまうという問題がある。すなわち、二倍のロジックエレメント（ＬＥ：Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ）を用意しなければならない（ゲート数を二倍必要とする）。
【００１０】
また、フレーム送信と同時にフレーム検査シーケンス（ＦＣＳ：Ｆｒａｍｅ Ｃｈｅｃｋ Ｓｅｑｕｅｎｃｅ）による巡回冗長検査（ＣＲＣ：Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）計算を行い、図６に示されるように固定長フレーム６２の末尾にその計算結果である固定長のＦＣＳ６３を付加してフレーム（固定長）６１を送信する場合には、フレーム送信前に、ＦＣＳ６３のデータを別の送信レジスタに保存しておかない限り、ＦＣＳ６３のデータが失われてしまうという問題がある。
【００１１】
そこで、本発明の目的は、上記課題を解決し、フレーム送信後もＣＰＵがデータを読むことができ、回路規模を減少したフレーム送信回路を提供することにある。
【００１２】
【課題を解決するための手段】
本発明は上記目的を達成するために創案されたものであり、請求項１の発明は、ＣＰＵなどのデバイスでデータが書き込まれ、そのデータをフレームとして先頭ビットから順にシリアル送信するシフトレジスタを有するフレーム送信回路において、上記シフトレジスタの先頭ビットの出力を末尾ビットの入力に接続してループを形成したフレーム送信回路である。
【００１３】
請求項２の発明は、ＣＰＵの書き込み速度よりもフレームの送信速度が速い請求項１記載のフレーム送信回路である。
【００１４】
【発明の実施の形態】
以下、本発明の好適実施の形態を添付図面にしたがって説明する。
【００１５】
まず、図３で本発明の好適な適用例である通信機器を説明する。
【００１６】
図３は、本発明に係るフレーム送信回路を備えたメディアコンバータの内部構造を示す概略図である。
【００１７】
メディアコンバータは、物理メディアの異なる伝送路間で信号を相互変換する通信機器であり、例えば、近距離用ギガイーサネットと長距離用ギガイーサネットとの間で、近距離用光信号対長距離用光信号の変換、符号形式の変換などを行う。
【００１８】
図３に示すように、メディアコンバータは、例えば、通信事業者の局舎に設置されるセンタ側メディアコンバータ３１として使用されている。メディアコンバータ３１は、ネットワークにおいて、例えば、上流側がインターネットなどの広域通信網に接続され、下流側が光ファイバを介して端末側メディアコンバータに接続される。
【００１９】
なお、図３では、メディアコンバータ３１で下流側の端末側メディアコンバータに送信する例で説明するが、上流側の広域通信網に送信する場合も同様である。一方、メディアコンバータ３１で端末側メディアコンバータや広域通信網から受信する場合は、図中の矢印を反対にして考えればよい。
【００２０】
メディアコンバータ３１は、ＣＰＵ３２と、ＭＡＣ層に適合したフレーム（ＭＡＣフレーム）にするためのＭＡＣ層デバイス（ＭＡＣ）３３と、ＣＰＵ３２やＭＡＣ３３などのデバイスにアクセスされてフレームを生成するＦＰＧＡ（ＬＳＩ）３４と、ＦＰＧＡ３４からのフレームを物理層に適合したフレームにするための物理層デバイス（ＰＨＹ）３５と、ＰＨＹ３５からのフレームを電気信号から光信号に変換して送信する光トランシーバ３６とを備えている。
【００２１】
ＣＰＵ３２とＦＰＧＡ３４とは、例えば、データバス幅が１６ビットのデータバス３７で接続されている。ＣＰＵ３２の書き込み速度は、例えば、４０ＭＨｚである。ＦＰＧＡ３４のフレーム送信速度は、例えば、１２５ＭＨｚである。
【００２２】
メディアコンバータ３１では、ＭＡＣフレームを送信する場合は、ＦＰＧＡ３４にＣＰＵ３２とＭＡＣ３３の双方がアクセスする。
【００２３】
それ以外の場合、例えば、社団法人電信電話技術委員会（ＴＴＣ）が制定する「ＴＳ−１０００光加入者線インタフェース １００Ｍｂｉｔ／一心ＷＤＭ方式、第１版、２００２年５月２３日制定」におけるこの方式独自の保守フレームを送信する場合は、ＦＰＧＡ３４にＣＰＵ３２のみがアクセスする。
【００２４】
保守フレームは、センタ側メディアコンバータと端末側メディアコンバータ間で、保守信号の送受信に使用される９６ビット固定長のフレームである。通信事業者としては、端末側メディアコンバータの状態をセンタ側から把握したいという要求があるので、センタ側メディアコンバータ３１から保守フレームを送信することがある。
【００２５】
さて、図１は、本発明の好適実施の形態であるフレーム送信回路を示すブロック図である。
【００２６】
図１に示すように、本発明に係るフレーム送信回路１は、例えば、図３で説明したメディアコンバータ３１のＦＰＧＡ３４内に備えられ、ＣＰＵなどのデバイスでデータが書き込まれるフリップフロップ（ＦＦ）２を複数個直列接続し、各ＦＦ２に書き込まれたデータを１ビットずつ下流側の隣接するＦＦ２にシフトさせ、そのデータをフレームとしてＣＰＵの書き込み速度よりも高速で先頭ビットから順にシリアル送信する直列入力直列出力型のシフトレジスタを有し、そのシフトレジスタの先頭ビットとなる最下流のＦＦ２ｓの出力を、末尾ビットとなる最上流のＦＦ２ｅの入力に接続してループＬ（図１中の太線）を形成したものである。
【００２７】
フレーム送信回路１では、ＣＰＵなどのデバイスによってＦＦ２ｓから順にＦＦ２ｅまでデータが書き込まれる。各ＦＦ２には図示しないクロック信号が入力されるので、そのクロック信号に同期して各ＦＦ２に書き込まれたデータが１ビットずつ下流側の隣接するＦＦ２にシフトする。その結果、最下流のＦＦ２ｓの出力端子より、ＦＦ２ｓからＦＦ２ｅまで書き込まれたデータが先頭ビットから順にフレームとして高速でシリアル送信される。
【００２８】
このとき、フレーム送信回路１は、ループＬが形成されていることから、フレームの最終ビットを送信した後も、再び元の送信前のデータがＦＦ２ｅに入力されるので、フレーム送信前の最初の状態に戻ることになる。したがって、フレーム送信後もデータを失うことがなく、ＣＰＵはそのデータを読むことが可能となる。
【００２９】
従来技術で説明したように、フレーム送信回路は、正しいデータを送信したか否かを確認する必要があるので、フレーム送信後もＣＰＵからデータが読めるように構成することが前提となるが、本発明に係るフレーム送信回路１によれば、ループＬを形成する簡単な構成でこの前提をクリアすることができる。
【００３０】
これにより、ＣＰＵの書き込み速度がフレームの送信速度よりも速い場合にも、フレーム送信前にデータをコピーして別のレジスタに保存しておく必要がないので、回路規模を減少でき、ＬＥ数を節約できる。
【００３１】
次に、フレーム送信回路のより詳細な一例を説明する。
【００３２】
図２は、固定長フレームを送信するフレーム送信回路の概略図である。
【００３３】
図２に示すように、フレーム送信回路２１は、データバス幅が１６ビットかつ書き込み速度が４０ＭＨｚのＣＰＵに接続され、９６ビットの固定長フレーム（例えば、上述した保守フレーム）を１２５ＭＨｚでシリアル送信するものであり、ＣＰＵで書き込まれたデータをフレームとして先頭ビット（０ビット）から順にシリアル送信する直列接続された６個の１６ビットの送信シフトレジスタＡ〜Ｆを有し、先頭ビット（０ビット）となるレジスタＡの出力を、末尾ビット（９５ビット）となるレジスタＦの入力に接続してループＬ２を形成したものである。各レジスタＡ〜Ｆは、１６個のＦＦ２で構成されている。
【００３４】
より詳細に言えば、レジスタＢの１６ビット目のＦＦ２の出力は、レジスタＡの１５ビット目のＦＦ２の入力に接続されている。また、レジスタＣの３２ビット目のＦＦ２の出力は、レジスタＢの３１ビット目のＦＦ２の入力に接続されている。他のレジスタについても同様であり、このようにして６個のレジスタＡ〜Ｆが直列接続され、フレーム送信回路２１では、一つの大きな９６ビットの送信シフトレジスタが構成されている。
【００３５】
フレーム送信回路２１では、ＣＰＵは一度に１６ビットのデータしか書き込めないので、レジスタＡからレジスタＦまで順番に合計６回アクセスし、各レジスタＡ〜Ｆにデータを書き込む。フレーム送信回路１と同様に、各レジスタＡ〜Ｆに書き込まれたデータを１ビットずつシフトさせることで、そのデータを固定長フレームとして１２５ＭＨｚでシリアル送信する。
【００３６】
このとき、フレーム送信回路２１は、ループＬ２が形成されていることから、固定長フレームの全ビット（９６ビット）を送信した後も、再び元の送信前のデータがレジスタＦに入力されるので、固定長フレーム送信前の最初の状態に戻ることになる。したがって、固定長フレーム送信後もデータを失うことがなく、ＣＰＵは固定長フレームのデータを読むことが可能となる。
【００３７】
これにより、ＣＰＵの書き込み速度がフレームの送信速度よりも速い場合にも、図５で説明したフレーム送信回路５１のようにフレーム送信前にデータをコピーして別のレジスタａ〜ｆに保存しておく必要がないので、回路規模を半分に減少でき、ＬＥ数を半分に節約できる。
【００３８】
また、図６で説明したように、フレーム送信と同時にＦＣＳによるＣＲＣ計算を行い、固定長フレーム（例えば９０ビット）６２の末尾にその計算結果であるＦＣＳ（例えば６ビット）６３を付加してフレーム６１を送信する場合も、フレーム送信回路２１ではループＬが形成されているので、フレームを送信した後、ＦＣＳ６３のデータが送信シフトレジスタの終わり（例えば、レジスタＦの９０ビットから９５ビットまで）に残ることになり、ＣＰＵはＦＣＳ６３のデータを読むことが可能となる。
【００３９】
【発明の効果】
以上説明したことから明らかなように、本発明によれば、次のような優れた効果を発揮する。
【００４０】
（１）フレームの最終ビットを送信した後も、ＣＰＵはデータを読むことが可能となる。
【００４１】
（２）回路規模を減少でき、使用するＬＥ数を節約できる。
【００４２】
（３）ＣＲＣ計算結果をフレーム末尾に付加する場合も、フレームを送信した後、ＣＲＣの結果が送信シフトレジスタの終わりに残ることになり、ＣＰＵはＣＲＣの結果を読むことが可能となる。
【図面の簡単な説明】
【図１】本発明の好適実施の形態を示すブロック図である。
【図２】フレーム送信回路の一例を示す概略図である。
【図３】本発明に係るフレーム送信回路を備えたメディアコンバータの内部構造を示す概略図である。
【図４】従来のフレーム送信回路の一例を示す概略図である。
【図５】従来のフレーム送信回路の一例を示す概略図である。
【図６】フレームの一例を示す概略図である。
【符号の説明】
１ フレーム送信回路
２ ＦＦ（フリップフロップ）
２ｓ 先頭ビットのＦＦ
２ｅ 末尾ビットのＦＦ
Ｌ ループ
Claims (2)
- ＣＰＵなどのデバイスでデータが書き込まれ、そのデータをフレームとして先頭ビットから順にシリアル送信するシフトレジスタを有するフレーム送信回路において、上記シフトレジスタの先頭ビットの出力を末尾ビットの入力に接続してループを形成したことを特徴とするフレーム送信回路。
- ＣＰＵの書き込み速度よりもフレームの送信速度が速い請求項１記載のフレーム送信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002277091A JP2004120054A (ja) | 2002-09-24 | 2002-09-24 | フレーム送信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002277091A JP2004120054A (ja) | 2002-09-24 | 2002-09-24 | フレーム送信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004120054A true JP2004120054A (ja) | 2004-04-15 |
Family
ID=32272786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002277091A Pending JP2004120054A (ja) | 2002-09-24 | 2002-09-24 | フレーム送信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004120054A (ja) |
-
2002
- 2002-09-24 JP JP2002277091A patent/JP2004120054A/ja active Pending
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