JP2004119963A - 経験的データに基づく試験最適化方法 - Google Patents

Abstract

【課題】集積回路の欠陥検出試験の効率化を図る。
【解決手段】上記課題は、集積回路の最適化試験方法であって、第１の複数の集積回路を試験して１以上の試験結果不良からなる統計的に重要な試験結果を生成する複数の試験からなる第１の試験手順を実行するステップであって、その実行期間中は第１の複数の集積回路の１以上の試験結果不良生成時にも停止させない前記第１の試験手順を実行するステップと、１以上の試験結果不良を解析し、前記第１の試験手順の複数の試験中の１以上の冗長で非効率な試験を特定するステップと、少なくとも１以上の前記冗長で非効率な試験について除外もしくは並べ替えの少なくとも一方を実行することで前記第１の試験手順に対し最適化した第２の試験手順を生成するステップを有することを特徴とする方法により解決される。
【選択図】図１

Description

　本発明は集積回路試験方法の分野に係り、より詳しくは効率的な試験計画方法を用いた集積回路の欠陥検出に関するものである。

　シリコンで作ったＩＣの製造後試験プロセスは、集積回路（ＩＣ）製造の重要な工程である。製造後試験プロセスの目的は、未だダイ上の１以上のＩＣへ試験入力を印加し、ＩＣに欠陥があるかどうかを判定することにある。この欠陥検出プロセスは、不良ＩＣ部品が装置やシステム内に一体化され或いは包含されるのをできるだけ早く防止或いは補整するために、製造プロセス初期段階で行なわれることが望ましい。構成装置やシステムに組み込まれると、不良ＩＣ装置の特定と撤去にはコストがかかる。例えば、パーソナル・コンピュータ・システム内での不良ＩＣの位置を割り出すことの難しさを考えてみれば明らかであろう。ＰＣ中に組み込む前に不良ＩＣの位置を割り出して取り除くほうが明らかにより簡単であり、コストがかからないものとなる。

　ＩＣ欠陥試験には幾つかの異なる種類の試験がある。網羅的な試験は、ＩＣに僅かでも欠陥が存在するかどうか判定すべく、装置に対し可能なあらゆる入力を印加する。機能試験は、正確な動作を検証すべくＩＣの機能的な特徴を試験する。不良モデル試験は、特定のＩＣで発生しそうな各種不良を判定し、可能性のある共通の不良を検出する。網羅的な試験は、最も時間のかかるＩＣ試験であり、また非常にコストがかかる。機能試験は、全ての機能が正確に動作することを保証するよう試験計画を行わなければならないという問題がある。機能試験には、全ての組み込み機能を試験し終えたことを保証するアプリケーションに特有の知識が要求される。不良モデル試験は、不良モデルの試験の枠組の一部として想定される不良を検出することになる。不良モデルの一例は、縮退故障モデルである。このモデルは、限られた数の不良を想定しかつこれらの不良が恒久的であることを前提とする。他の試験としては、導電性（ＩＣ装置に異なる信号を印加したときの電圧や電流や抵抗やインダクタンスレベルなどのパラメータの試験）や回路機能試験や装置機能やベクトル試験やベクトル無し試験やベクトルを実行するのに必要な電流を試験するＩＤＤＱ試験や（境界走査などの）走査試験等がある。ＩＣ試験は、一般にＩＣパッケージ化前にダイレベルで行なわれる。

　良好に設計された試験計画では、好ましくは所与のＩＣ機能や不良状態を一度試験し、それによって一連の試験や試験工程である試験計画を可能にし、試験計画のうちの１以上の試験の試験手順を効率的な仕方で実行し、試験手順を実行して試験結果を得るのに必要な時間量を最小化する。しかしながら、網羅的、機能的、不良モデル試験はレジスタ転送レベル（ＲＴＬ）や物理的レイアウトや配線略図に依拠しているため、ＩＣの製造プロセスと物理的レイアウトの間の関係は試験計画において活かされない。物理的レイアウトと製造プロセスの間の関係の欠如が同じ試験手順の反復をもたらし、それによって試験の非効率性が生まれる。冗長で非効率な試験（ＲＩＴ）の数は、それ故に試験計画を設計するときに考慮すべき重要なパラメータとなる。何故ならＲＩＴ数を低減すると、試験の複雑さと試験の実行時間が低減する利点があるからである。しかしながら、現状では、装置の物理的レイアウトと製造プロセスの間のどんな関係の存在も考慮することなく、標準化ＩＣ試験内で用いられる同じ網羅的、機能的、不良モデル試験を用いてＩＣ試験プロセス内の冗長な試験の実行を取り除くよう努めるものである。かくして、現在使用されている欠陥検出計画よりも時間をとらず、計算量も増えず、ＲＴＬや物理的レイアウトや配線略図に基づかないＩＣ試験計画が求められている。

　本発明の試験検出方法は、発生する可能性のある試験誤差を停止することなく一連のすなわち一続きの試験計画内の全試験に先立った行われる実行期間中に収集した経験的データを用いる。この経験的なデータは、ＩＣの物理的レイアウトと製造工程の間の関係の推定に用いられる。この経験的なデータによって、試験計画を解析し、１以上のＲＩＴの発生を検出する。試験時間を減らすため、冗長な試験は選択的に除外され、有効な試験を試験工程内で選択的に並べ替え、これによりＩＣ試験工程のより早期に冗長な試験は実行せず、有効な試験が実行されるようにする。このように、ＲＩＴ情報を試験工程の最適化に用いる。

　本発明の特徴は、添付特許請求の範囲に詳細に記載してある。しかしながら、本発明自体すなわちその目的、効果、構成及び動作方法は共に、添付図面と併せ本発明の幾つかの例示実施形態を説明する本発明の以下の詳細な説明を参照することで、さらに良く理解されよう。

　本発明には多くの実施態様が考えられ、特定の実施形態に限定することを意図するものでない。下記の説明では、同様の参照符号は図面の幾つかの図における同一、類似、或いは対応部分の説明に用いる。

　本発明は、１以上の試験工程や試験計画や一連の試験により、シリコン製の１以上のＩＣの試験の冗長性を除去するとともに効率を増大させることで、ＩＣの試験に必要な試験時間量を低減するものである。一連の試験は、各試験の後に試験結果を停止したり収集したり解析したりするのではなく、１以上のウェーハ上の多数のＩＣについて一連の順序で実行され、一連の試験或いはそのうちの所定の一部の試験の完了時に、工程内の各試験の実行から収集された経験的データが解析され、それによって一連の試験において、最も早く考え得る全てのＲＩＴの完全解析を行うようにするものである。改善されていない試験手順では多数のＩＣを試験し、有意味な合／否試験結果情報を生成するから、収集される経験的データは統計的に重要である。このことは、試験工程問題の本質、すなわち特定の一連の試験のＲＩＴが試験単位に基づいて発生するＩＣ不良を見出すよりももっと素早く割り出される点において、それ自体が改善となる。この手法の利点は、適切に実行すべきどんな複雑な試験対象ＩＣも、必然的に一連の試験の独立した大量の数の試験を実行しなければならないことからも明らかであろう。マイクロプロセッサやコントローラ・チップなどのどんな複雑なＩＣでも、数百或いはさらに数千ものディスクリートな試験を行うことは特別なことではない。ある試験工程の試験を実行し、改善最適化試験工程の実行前に最適化した試験工程で多数デバイスの試験を行うことにより、多くの時間が節約できる。

　マイクロプロセッサやコントローラ・チップ等のどんな種別のＩＣ回路構造すなわちシリコンデバイスも本発明方法を用いて試験することができる。本発明は非常に様々な回路網を有するＩＣに特に適し、様々な種別の試験がその上で実行されてそれらの安定性を保証する。

　経験的データの完全な補完が全体或いは全体の一部について得られるまで待機することで、最適化すべき試験工程或いは一連の試験が一連の試験の最良の結果を最速時間で発生するよう見込むことができる。解析対象となる経験的データの質と量は、試験工程の最適化にとって重要である。ここでも、最適化されていない試験工程や一連の試験を実行し、十分多数のＩＣを試験し、統計的に有意義な試験結果（合／否情報）を生成する。経験的データから、冗長性と効率の少なくとも二つの問題が解析できる。以下の説明から明らかな如く、冗長或いは非効率な試験（ＲＩＴ）としての試験工程或いは一連の試験のうちの一つの試験の特徴抽出は、解析対象データの量に依存する。

　試験工程内の冗長性は、試験時間の増大と工程の非効率さに寄与するので、排除すべきである。試験対象のＩＣを、一連の試験工程において、同じ試験方法を反復する必要性は稀にしか存在しない。試験工程内の初期試験に対するどんな後続のほぼ同一の試験も、この種の後続の試験の実行がなんら利点（頑強性など）をもたらさず、貴重な試験時間費やすことになる。同じ欠陥検査を遂行する二つの試験に加え、冗長性は別の仕方で規定することもできる。

　一例を挙げ、以下の試験工程のうちの二つの個別試験を考える。試験１は欠陥１を検出し、試験２は欠陥２を検出するものとする。しかしながら、これらの二つの欠陥、すなわち欠陥１と欠陥２が常に同時に発生する場合、すなわち一方の欠陥が検出される場合に他方の欠陥も同様に存在すると見なすことができることを意味するならば、試験１と試験２は互いに冗長である。削除対象試験が或る別の観点でＩＣの試験に影響を与えないのであれば、試験工程からこれらの試験のうちのより時間のかかる試験を削除すれば試験効率が向上する。他の考え方は、他の種類の欠陥についても試験する可能性のある試験を工程内に維持するものとなろう。冗長性のさらなる例を、以下に例示する。試験１と試験２が結果不良である場合に、そのときは試験３もまた常に結果不良となる状況を考える。試験工程の試験の当初の実行期間中、試験１と試験２が結果不良である場合、そのときは試験３は結果不良であり、それ故に試験工程から除外できる。

　試験工程内で冗長性を取り除くことで、一連の試験の続く実行に必要な時間が改善される。さらに試験工程からの冗長な試験の除外は、たとえそれが一連の試験の全体であろうがその一部であろうが、関心のある全体的な工程を実行した後で最良に遂行されることが判り、その後に全ての冗長な試験のより完全な全容が得られよう。例えば、所与の試験工程内で５番目に実行される試験Ｅは試験Ａに対して冗長である場合、試験工程内の最初の試験ながら試験Ｅの冗長性はそれが実行されるまでは評価されない。かくして、最初の４個の試験を見るだけの試験工程の解析の実行は、例えば試験Ｅの冗長性を依然として考慮しない限り不完全なものとなろう。

　冗長性に加え、試験工程の他の否定的な特性は非効率性である。１以上の関連基準に対する試験工程や一連の試験における様々な試験の比較性能を見る比較解析を用い、特定の試験の効率的な部分と非効率的な部分を割り出す。相対的な非効率性の評価に用いられる基準は変化するので、一連の試験の最適化における試験対象の特性に従って変換すべきである。構想した基準は、これらに限定はしないが、時間や試験範囲や試験の取り込み（定量的及び／又は定性的）やその一部組み合わせを含む。以下の例を検討することにする。試験手順内の二つの試験が同じ欠陥について試験する場合、より高速の試験はより効率的と考えることもでき、試験手順はより高速の試験をより低速の試験よりも手順内早期に置く並べ替えることにより効率化を図ることができる。欠陥１についてのみ試験する試験Ａは、欠陥１，２，３について試験する試験Ｂよりも非効率であると考えられ、試験Ｂが試験Ａ以前に実行されるよう、必要に応じて試験手順を並べ替える。試験Ａの前に試験Ｂを実行することで、欠陥試験の合／否判定対象であるＩＣの情報をより早期に入手することができる。

　下記の表１もまた、様々な基準に基づく効率の概念の一部を表わしている。この例では、試験工程或いは一連の試験のうちの３個の試験すなわち試験１と試験２と試験３が指定順序で順次実行され、互いに関して効率性が解析される。また、この例では、ダイ基板内のそれぞれでダイ１、ダイ２、ダイ３、ダイ４と呼ぶ４個のＩＣは、それぞれ試験１，２，３を有する試験工程により試験されることになる。「×」は、ＩＣダイが試験工程内で特別な試験に不良であったかどうかを示す。すなわち、この結果は、ＩＣダイ１，２，３，４上での試験１，２，３の試験工程を実行した後で得られたものである。

　表１内の試験２は、たとえ最低速であるにしても、得られるデータの量と質を効率の計測基準とした場合には、最も効率的な試験であると考えることができよう。すなわち、試験した４個のダイのうち３個が試験２で不良とされたことが判る。さらに、試験１や試験３よりも極端に低速ではない場合、他の二つの試験の数の２倍である４種の欠陥について試験することを考慮したときに、試験２は実効的に最速の試験ともなり得る。逆に、計測基準が速度である場合、そのときは試験３は最速であるため、最も効率的となる。かくして未試験であれば最初に実行する試験となるよう並べ替えされるようになる。効率の計測は、本来的には定性的であることから、試験の並べ替えが異なる結果となることがある。試験１が、考察する二つの欠陥だけを試験するものでありながら、試験対象とされた型の種別にとって最も重要であると考えられる二つの欠陥を試験するものとする。この場合、それがより低速であるにしても、試験１は試験３よりもっと効率的であると考えることもでき、それが生成するであろう試験結果は試験３が生ずるものよりも有意義であり、かくしてそれらを試験プロセスのより早い段階で実施することが好ましいものとなろう。これらの考えは、試験１が試験３に先立って実行することを保証する試験工程並べ替えの根拠となろう。試験２や試験３の双方が試験する欠陥が無関係で入力情報量が少ない場合、試験１は最も効率的な試験と見なすことができよう。このことで、試験２がただ３個の欠陥を試験し、試験３はただ１個の欠陥を試験することを効果的に意味することとなろう。試験３がダイの試験を実行する相対的速度は、試験１により遅い速度で行なわれる二つのより重要な欠陥試験に関して重要性が少ないことになろう。ここでも、試験１により行なわれる試験の結果を時宜に適った方法で知る必要性が、この特定の実施形態における試験２，３の実行前にこの試験を実施する根拠となろう。

　ここでも、一連の試験或いはその重要性の高い一部の試験が比較解析として非効率であるかどうかの判定は、冗長な試験の判定と同様、可能な限り大量のデータの解析することにより最善の結果が得られる。本実施例では一連の試験或いは重要性の高い試験の全部または一部を実行し、解析を実行する経験的試験結果データを入手する。本実施例は、大量の数のダイ或いはダイロットを試験し、統計的に相当の量の経験的試験データをもたらすようにしたときに、殊に良好に機能することが判っている。さもなくば、試験対象となるダイの数自体を、ＩＣの複雑さや金属化層や試験工程内の試験数などの多数の異なる変数の関数とすることもできる。

　試験の非効率性の同定が、試験工程或いは一連の試験の試験手順の並べ替えを可能とし、試験工程を最適化する重要なツールとなる。効率性を測るのに用いられる一つ或いは複数の基準に応じ、試験工程内での試験を並べ替えて効率を促進することは多くの方法で試験を改善することができる。例えば３個の欠陥に関する試験が可能な試験を１個の欠陥だけを試験することのできる試験の前に置くことがより良い定量的かつ定性的な試験結果をより早期に供給する試験工程をもたらすのに対し、試験組み合わせ内で試験手順を並べ換えてより遅いものの前により速い試験を置くことで、試験結果をより素早く供給し、より高速の試験工程をもたらすことができる。

　図１に、本実施例のＲＩＴ試験検出技術１００のブロック工程線図を図示する。この技術は、先ず試験工程すなわち一連の試験のＩＣ試験の初期集合をどんな不良検出でも停止することなく実行可能とすることで、ＲＩＴ試験情報すなわち経験的試験データを収集する（ブロック１１０）。工程内に存在するＲＩＴに関する合／否情報などの統計的に重要な試験結果を生成すべく、初期試験工程により十分な数のＩＣが試験される。ＩＣ試験の初期集合の実行完了時に、一連の試験のうちの試験の実行期間中に収集された経験的データの検査がなされ、これらの試験のいずれが結果不良であるかどうかが判定される（ブロック１２０）。結果不良のそれらの試験は、冗長で非効率的な試験の存在及び位置を割り出すべく解析される（ブロック１３０）。すなわち、試験工程内の試験の位置は、試験工程内の何処に試験を経時的に配置するかに関連するものである。どんな冗長な試験も除外し（ブロック１４０）、試験計画に残る試験を並べ替えし、これにより最適な試験工程内で効率的な試験を先ず実行する（ブロック１５０）。最適化された試験工程は、そこで大量の数のＩＣをより効率的に試験するのに用いられる。改良された試験工程或いは一連の試験でもって実行されるＩＣは、原試験工程の経験的試験データを生成するのに用いられるＩＣとは多くの場合異なるものである。何故ならそれは通常これらの回路を再試験するのに必要とされないであろうからである。

　前述の説明で前に触れたように、試験の最適化はブロック１４０と１５０のいずれか一方又はその両方で行なわれよう。換言すれば、試験工程の最適化は、１以上の冗長な試験を除外することによってのみ（この場合、ブロック１５０は実行されまい）、或いは判定された効率に従って１以上の試験を並べ替えることによってのみ（この場合、ブロック１４０は実行されまい）、或いはこれら二つの手法の組み合わせによって達成することができる。最後に、当初の試験案内でＲＩＴの位置を用い、ＩＣウェーハ試験とＩＣのパッケージ化コストの間で調整（ブロック１６０）し、試験対象ウェーハのコストとパッケージ化コストの間の兼ね合いをバランスさせることは随意選択的である。すなわち、ウェーハ試験のコストを下げることはＩＣの包装コストを増加させ、その一方で他の試験因子が同じままであると仮定したときにＩＣのパッケージ化コストを引き下げることは、ウェーハ試験のコストを増大させるからである。

　本発明は、シリコンで製造された１以上のＩＣを試験するのに用いる一連の試験として公知の試験手順の冗長性を取り除きかつ効率を増すことを求めることで、ＩＣを試験するのに必要な試験時間の量を低減する。試験時間の低減における最良の結果は、冗長な試験を除外し最も効率的な試験を試験手順の最も早期に置くことで達成されるが、本発明はこれらの両動作を必ずしも同時行う必要はない。試験時間の改善効果は少ないであろうが、試験手順から冗長な試験を除外することにのみ、或いは試験手順の試験の並べ替えすることにのみでも発明の目的を達成することもできる。たとえ最適レベル未満であっても、改良がこれらの二つの手法の組み合わせにより実現できる。例えば、試験時間の改良は、試験手順を並べ替えが全てではないが、一部の有効試験を試験手順内のより多くの無駄な試験よりも前のより早期に置く一方で、試験手順から冗長な試験の全部ではないが大半を取り除くことで達成できる。

　本発明で実現しようとする利点は、原試験工程（三角記号で表記）と最適化試験工程（円形記号で表記）との間の効率比較を表わす図２に示してある。冗長な試験の除外と試験の並べ替えによる試験工程最適化プロセスにより、５０％以上の試験時間の低減を達成できることがわかる。

　前述のプロセッサは、図３に示したコンピュータシステム７００などのプログラムされた多目的コンピュータシステム上で実行することができる。上記の方法論は、ＩＣ試験の実行ならびに制御が可能なＩＣ試験機械などの任意のコンピュータ或いはコンピュータ・システムにより実行される命令によって遂行することもできる。コンピュータ・システム３００は、中央処理装置３１０をランダム・アクセス・メモリ３２０及び／又は不揮発性メモリ３３０へ公知の方法で接続するのに用いる関連バス３１５を備えた中央処理装置（ＣＰＵ）３１０を有する。出力装置３４０を、コンピュータ・ユーザ向けに出力を表示及び／又は印刷すべく配設することもできる。同様に、キーボードやマウスなどの入力装置３５０を、コンピュータ・ユーザによる情報入力用に設けることもできる。コンピュータ３００は、これに限定はされないがプログラム・ファイルやデータ・ファイルを含む大量の情報を記憶する記憶媒体３６０を有することもできる。コンピュータ・システム３００は、恐らくファイヤウォールを介してイーサネット・アダプタ結合コンピュータ・システム３００などのネットワーク接続３７０を用いてローカル・エリア・ネットワーク（ＬＡＮ）及び／又はワイド・エリア・ネットワイド（ＷＡＮ）及び／又はインターネットへ結合することもできる。

　本発明は本実施例によって限定するべきではなく、何故なら本発明は説明し特許請求する本発明と等価な特別な目的のハードウェア及び／又は専用プロセッサなどのハードウェア部品等価物を用いて実装することもできるからである。同様に、多目的コンピュータやマイクロプロセッサ準拠コンピュータや小型コントローラや光コンピュータやアナログ・コンピュータや専用プロセッサ及び／又は専用ハードワイヤ接続論理回路を用い、本発明の代替等価実施形態を構成することもできる。

　本発明は、本明細書中の実施形態に説明したように、任意の適当な電子記憶媒体に記憶させるか任意の適当な電子通信媒体上で伝送することのできる前記工程チャート形式で広く記述されたプログラミング命令を実行するプログラムされたプロセッサを用いて実装される。しかしながら、当業者は前述したプロセスが本発明から逸脱することなく任意の数の変形例と任意のプログラミング言語にて実行できることは理解されよう。例えば、本発明から逸脱することなく、実行する幾つかの動作の順序はしばしば変えることができ、追加の動作を追加するか或いは動作を削除することもできる。本発明から逸脱することなく、エラー捕捉を追加及び／又は強化することもでき、ユーザ・インタフェースと情報提示において変形をなすこともできる。この種の変形は熟慮してあり、等価であるとみなされる。

　本発明を特定の実施形態に関連させて説明してきたが、前述の説明に照らし当業者には多数の代替例や修正例や置換例や変形例が明らかとなることは明白である。従って、本発明が添付の特許請求の範囲内に含まれるこの種の代替例や修正例や変形例を全て包含することを意図するものである。

　最後に、本発明の代表的な実施態様を以下に示す。
（実施態様１）
　集積回路の最適化試験方法であって、
　第１の複数の集積回路を試験して１以上の試験結果不良からなる統計的に重要な試験結果を生成する複数の試験からなる第１の試験手順を実行するステップであって、その実行期間中は第１の複数の集積回路の１以上の試験結果不良生成時にも停止させない前記第１の試験手順を実行するステップと、
　１以上の試験結果不良を解析し、前記第１の試験手順の複数の試験中の１以上の冗長で非効率な試験を特定するステップと、
　少なくとも１以上の前記冗長で非効率な試験について除外もしくは並べ替えの少なくとも一方を実行することで前記第１の試験手順に対し最適化した第２の試験手順を生成するステップを有することを特徴とする方法。

（実施態様２）
　特定された１以上の前記冗長で非効率な試験の各特定試験は、冗長な試験及び非効率な試験のうちの一つであり、１以上の前記特定試験の除外と並べ替えの少なくとも一方を行なって、前記第２の試験手順を生成するステップはさらに、
　１以上の前記特定試験の少なくとも一つについて、前記特定試験が冗長な試験である場合に、前記第２の試験手順から前記特定試験を除外するステップと、
　前記試験が非効率な試験である場合に、前記第１の試験手順で実行したときよりも前記第２の試験手順ではより遅く実行されるよう前記特定試験を並べ替えるステップを有することを特徴とする実施態様１記載の方法。

（実施態様３）
　特定された１以上の前記冗長で非効率な試験の各特定試験は、冗長な試験及び非効率な試験のうちの一つであり、１以上の前記特定試験について除外又は並べ替えの少なくとも一方を実行して前記第２の試験手順を生成するステップはさらに、
　前記各特定試験について、前記特定試験が冗長な試験である場合に、前記第２の試験手順から前記特定試験を除外するステップと、
　１以上の前記冗長で非効率な試験の実行後に前記特定試験が実行されるよう並べ替えるステップを有することを特徴とする実施態様１または実施態様２に記載の方法。

（実施態様４）
　１以上の前記特定試験のうちの一つでない試験は、前記特定試験より効率的である、
　ことを特徴とする実施態様３に記載の方法。

（実施態様５）
　第１の試験手順の１以上の冗長かつ非効率な試験を特定する１以上の試験結果不良の解析ステップがさらに、
　第１の試験手順のうちの１以上の冗長な試験を特定するステップを含み、
　前記第２の試験手順の生成ステップがさらに、
　前記第１の試験手順の１以上の冗長な試験を除外し、前記第１の試験手順の複数の試験よりも少数の複数の試験を有する前記第２の試験手順を生成するステップを有することを特徴とする実施態様１から実施態様４に記載の方法。

（実施態様６）
　前記第１の試験手順の１以上の冗長かつ非効率な試験を特定する１以上の試験結果不良の解析ステップがさらに、
　前記第１の試験手順のうちの１以上の非効率な試験を特定するステップを含み、
　前記第２の試験手順の生成ステップがさらに、
　１以上の非効率な試験が前記第２の試験手順において前記第１の試験手順で行なったよりも遅く行なわれるよう順番を付すステップを有することを特徴とする実施態様１から実施態様５に記載の方法。

（実施態様７）
　第２の複数の集積回路上で前記第２の複数の試験手順を実行するステップで、前記第２の複数の集積回路の１以上の試験結果不良の発生時に前記第２の試験手順の実行を選択的に停止させることのできる前記ステップをさらに含む、
　ことを特徴とする実施態様１から実施態様６に記載の方法。

（実施態様８）
　集積回路の最適化試験方法であって、
　第１の複数の集積回路を試験して１以上の試験結果不良からなる統計的に重要な試験結果を生成する複数の試験からなる第１の試験手順を実行するステップで、その実行期間中は前記第１の複数の集積回路の１以上の試験結果不良生成時にも停止させない前記第１の試験手順を実行するステップと、
　１以上の試験結果不良を解析し、前記第１の試験手順の複数の試験内の１以上の冗長で非効率な試験を特定するステップと、
　前記第１の試験手順から１以上の冗長な試験を除外し、前記第１の試験手順内で１以上の無効な試験を並べ替えることにより、前記第１の試験手順に対し最適化した第２の試験手順を生成するステップを有することを特徴とする前記に記載の方法。

（実施態様９）
　１以上の非効率な試験の並べ替えステップは、１以上の前記非効率な試験が前記第２の試験手順において前記第１の試験手順で行なったよりも遅く行なわれるよう順番を付すステップを有することを特徴とする実施態様８に記載の方法。

（実施態様１０）
　１以上の非効率な試験の並べ替えステップは、第２の複数の集積回路の１以上の試験結果不良の生成時に非効率として認識されなかった１以上の試験の後で実行する１以上の非効率な試験を並べ替えるステップを有することを特徴とする実施態様８または実施態様９に記載の方法。

本発明の一実施例であるＲＩＴ検出方法の工程線図である。 例示実施形態に従い、原試験工程（三角記号により表記）と最適化工程（円形記号により表記）との間の試験効率の比較を示すグラフである。 本発明の特定の実施形態と整合する処理を実行するのに適したコンピュータ・システムのブロック線図である。

符号の説明

１００　ＲＩＴ試験検出技術
３００　コンピュータ・システム
３１０　中央処理装置
３１５　関連バス
３２０　ランダム・アクセス・メモリ
３３０　不揮発性メモリ
３４０　出力装置
３５０　入力装置
３６０　記憶媒体

Claims (10)

1. 　集積回路の最適化試験方法であって、
   　第１の複数の集積回路を試験して１以上の試験結果不良からなる統計的に重要な試験結果を生成する複数の試験からなる第１の試験手順を実行するステップであって、その実行期間中は第１の複数の集積回路の１以上の試験結果不良生成時にも停止させない前記第１の試験手順を実行するステップと、
   　１以上の試験結果不良を解析し、前記第１の試験手順の複数の試験中の１以上の冗長で非効率な試験を特定するステップと、
   　少なくとも１以上の前記冗長で非効率な試験について除外もしくは並べ替えの少なくとも一方を実行することで前記第１の試験手順に対し最適化した第２の試験手順を生成するステップを有することを特徴とする方法。
2. 　特定された１以上の前記冗長で非効率な試験の各特定試験は、冗長な試験及び非効率な試験のうちの一つであり、１以上の前記特定試験の除外と並べ替えの少なくとも一方を行なって、前記第２の試験手順を生成するステップはさらに、
   　１以上の前記特定試験の少なくとも一つについて、前記特定試験が冗長な試験である場合に、前記第２の試験手順から前記特定試験を除外するステップと、
   　前記試験が非効率な試験である場合に、前記第１の試験手順で実行したときよりも前記第２の試験手順ではより遅く実行されるよう前記特定試験を並べ替えるステップを有することを特徴とする請求項１記載の方法。
3. 　特定された１以上の前記冗長で非効率な試験の各特定試験は、冗長な試験及び非効率な試験のうちの一つであり、１以上の前記特定試験について除外又は並べ替えの少なくとも一方を実行して前記第２の試験手順を生成するステップはさらに、
   　前記各特定試験について、前記特定試験が冗長な試験である場合に、前記第２の試験手順から前記特定試験を除外するステップと、
   　１以上の前記冗長で非効率な試験の実行後に前記特定試験が実行されるよう並べ替えるステップを有することを特徴とする請求項１または請求項２に記載の方法。
4. 　１以上の前記特定試験のうちの一つでない試験は、前記特定試験より効率的である、
   　ことを特徴とする請求項３に記載の方法。
5. 　第１の試験手順の１以上の冗長かつ非効率な試験を特定する１以上の試験結果不良の解析ステップがさらに、
   　第１の試験手順のうちの１以上の冗長な試験を特定するステップを含み、
   　前記第２の試験手順の生成ステップがさらに、
   　前記第１の試験手順の１以上の冗長な試験を除外し、前記第１の試験手順の複数の試験よりも少数の複数の試験を有する前記第２の試験手順を生成するステップを有することを特徴とする請求項１から請求項４に記載の方法。
6. 　前記第１の試験手順の１以上の冗長かつ非効率な試験を特定する１以上の試験結果不良の解析ステップがさらに、
   　前記第１の試験手順のうちの１以上の非効率な試験を特定するステップを含み、
   　前記第２の試験手順の生成ステップがさらに、
   　１以上の非効率な試験が前記第２の試験手順において前記第１の試験手順で行なったよりも遅く行なわれるよう順番を付すステップを有することを特徴とする請求項１から請求項５に記載の方法。
7. 　第２の複数の集積回路上で前記第２の複数の試験手順を実行するステップで、前記第２の複数の集積回路の１以上の試験結果不良の発生時に前記第２の試験手順の実行を選択的に停止させることのできる前記ステップをさらに含む、
   　ことを特徴とする請求項１から請求項６に記載の方法。
8. 　集積回路の最適化試験方法であって、
   　第１の複数の集積回路を試験して１以上の試験結果不良からなる統計的に重要な試験結果を生成する複数の試験からなる第１の試験手順を実行するステップで、その実行期間中は前記第１の複数の集積回路の１以上の試験結果不良生成時にも停止させない前記第１の試験手順を実行するステップと、
   　１以上の試験結果不良を解析し、前記第１の試験手順の複数の試験内の１以上の冗長で非効率な試験を特定するステップと、
   　前記第１の試験手順から１以上の冗長な試験を除外し、前記第１の試験手順内で１以上の無効な試験を並べ替えることにより、前記第１の試験手順に対し最適化した第２の試験手順を生成するステップを有することを特徴とする前記に記載の方法。
9. 　１以上の非効率な試験の並べ替えステップは、１以上の前記非効率な試験が前記第２の試験手順において前記第１の試験手順で行なったよりも遅く行なわれるよう順番を付すステップを有することを特徴とする請求項８に記載の方法。
10. 　１以上の非効率な試験の並べ替えステップは、第２の複数の集積回路の１以上の試験結果不良の生成時に非効率として認識されなかった１以上の試験の後で実行する１以上の非効率な試験を並べ替えるステップを有することを特徴とする請求項８または請求項９に記載の方法。
    
    

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