JP2004119738A - 積層型コンデンサ、積層型コンデンサ部品、配線基板、デカップリング回路基板及び高周波回路基板 - Google Patents
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Abstract
【解決手段】第1および第2貫通導体9、11の端部が積層体3の一方表面に導出されており、前記第1貫通導体9と前記第2貫通導体11とを格子状に交互に配置せしめるとともに、前記第1貫通導体9と前記第2貫通導体11との、X方向の最近接間距離をa、Y方向の最近接間距離をbとしたときに、b/a>1.2の関係を満足する。
【選択図】図1
Description
【発明の属する技術分野】
本発明は、積層型コンデンサ、積層型コンデンサ部品、配線基板、デカップリング回路基板及び高周波回路基板に関し、特に、低インダクタンス化に有利な積層型コンデンサ、ならびに、この積層型コンデンサを用いて構成される、積層型コンデンサ部品、配線基板、デカップリング回路基板及び高周波回路基板に関するものである。
【0002】
【従来技術】
積層型コンデンサを用いた等価回路においては、積層型コンデンサの静電容量をC、インダクタンスをLとしたとき、共振周波数(f0)は、f0=1/〔2π×(L×C)1/2〕で表されるが、この関係式によれば、共振周波数(f0)と、静電容量CおよびインダクタンスLとは逆比例の関係にあり、高い共振周波数(f0)を得るためには高容量の積層コンデンサではインダクタンスLを低くする必要がある。
【0003】
例として、ワークステーションやパーソナルコンピュータのマイクロプロセッシングユニット(MPU)に電源供給用として用いられているデカップリングコンデンサは、近年の半導体素子の高速高周波化に伴い、高容量化とともに、特に低インダクタンス化が要求されている。
【0004】
図5は、低インダクタンス化を目的として作製された従来の積層型コンデンサを示すものである。(a)は第1及び第2導体層の重なり状態を示す概略平面図、(b)は(a)のX−X線断面図である。
【0005】
この積層型コンデンサは、複数の誘電体層101を重畳して積層体103が形成され、この積層体103の内部の誘電体層101の一方主面に第1導体層105が、第1導体層105に対向する前記誘電体層101の他方主面に第2導体層107が設けられている。
【0006】
また、この積層体103中には、誘電体層101を厚み方向に貫くように、第1貫通導体109と第2貫通導体111とが形成されている。第1貫通導体109は第2導体層107の面内に形成された第2非導体形成領域113によって隔てられ、一方、第2貫通導体111は第1導体層105の面内に形成された第1非導体形成領域115によって隔てられ、それらの端部は積層体103の一方表面に導出されている。
【0007】
ここで、上記第1および第2貫通導体109、111は、実質的に積層体103の全域に渡って格子状に配置されているが、具体的には、第1および第2貫通導体109、111の配列ピッチをP(単位はmm)、前記第1および第2貫通導体109、111の合計数をNとしたときに、P/Nが0.085以下になるように多数配置され、第1および第2導体層109、111を流れる電流によって誘起される磁界を互いに効果的に相殺するように配置されている。
【0008】
【特許文献1】
特開2001−148324(4−7頁、図1、2)
【0009】
【発明が解決しようとする課題】
しかしながら、上記公報に開示された積層型コンデンサでは、第1および第2貫通導体109、111が正方形の各頂点に位置するように配置され、P/N≦0.085の関係を満たすように、多くの第1および第2貫通導体109、111が狭ピッチで多数配置されていることから低インダクタンス化が図れるものの、このような積層型コンデンサでは、正方形状に配置された第1および第2貫通導体109、111において、XおよびYの両方向の貫通導体間で静電容量が得られるように構成されている。このため貫通導体の増加に伴い、静電容量に寄与する導体層の有効面積が減少し、結果的に静電容量が大きく低下するという問題があった。
【0010】
従って、本発明は、上述の問題点に鑑みて案出されたものであり、その目的は、低インダクタンス且つ高容量を実現した積層型コンデンサを提供することである。
【0011】
本発明の他の目的は、上述したような積層型コンデンサを用いて構成される、積層型コンデンサ部品、配線基板、デカップリング回路基板及び高周波回路基板を提供することである。
【0012】
【課題を解決するための手段】
本発明の積層型コンデンサは、複数の誘電体層を重畳してなる積層体と、該積層体内部の少なくとも1層の誘電体層の一方主面に設けられた第1導体層と、該第1導体層に対向する前記誘電体層の他方主面に設けられた第2導体層と、該第2導体層に接続され前記誘電体層を厚み方向に貫き、かつ前記第1導体層と該第1導体層の面内に形成された第1非導体形成領域によって隔てられた第2貫通導体と、該第2貫通導体に対して平行に形成されるとともに前記第1導体層に接続されかつ前記第2導体層とは該第2導体層の面内に形成された第2非導体形成領域によって隔てられた第1貫通導体と、を具備してなる積層型コンデンサにおいて、前記第1および第2貫通導体の端部が前記積層体の少なくとも一方表面に導出されており、前記第1貫通導体と前記第2貫通導体とを格子状に交互に配置せしめるとともに、前記第1貫通導体と前記第2貫通導体との、X方向の最近接間距離をa、Y方向の最近接間距離をbとしたときに、b/a>1.2の関係を満足することを特徴とする。
【0013】
このような構成によれば、従来の、正方形状の格子配列とは異なり、第1貫通導体と第2貫通導体とのX方向の最近接間距離aを、Y方向の最近接間距離bよりも近くなるように配置することにより、第1貫通導体と第2貫通導体との間のX方向の相互インダクタンスを低くすることができる。
【0014】
一方、Y方向は第1および第2貫通導体の間隔を広くすることができることから、これらの第1および第2貫通導体の間に形成される第1および第2導体層による重なり部分を大きくすることができ、このことにより静電容量を高めることができる。
【0015】
即ち、従来の積層型コンデンサでは、第1および第2貫通導体が正方形の各頂点に位置するように配置され、XおよびYの両方向の第1および第2貫通導体間において相互インダクタンスの低減とともに静電容量を確保することが行われていたが、これに対して、本発明の積層型コンデンサでは、第1および第2貫通導体が配置されるXまたはY方向のいずれか一方向を低インダクタンス化に、このX方向とは直角のY方向を高容量化に寄与するように分けたことを特徴とするものである。このため貫通導体の数を多くしても低インダクタンスかつ高容量を実現することができる。
【0016】
上記積層型コンデンサでは、平面的に見て、X方向において第1非導体形成領域と第2非導体形成領域とが接していることが望ましい。誘電体層を介して積層されている第1導体層と第2導体層にそれぞれ形成されている第1非導体形成領域と第2非導体形成領域とを、X方向にのみ近接させることにより、第1貫通導体および第2貫通導体との間隔をさらに近づけることができ、両貫通導体間の相互インダクタンスをさらに低減できる。
【0017】
上記積層型コンデンサでは、平面的に見て、X方向において第1非導体形成領域と第2非導体形成領域とが重なっていることが望ましい。上記に比して、第1非導体形成領域と第2非導体形成領域とをX方向に重なるように形成すると、第1貫通導体および第2貫通導体とがさらに近づき、両貫通導体間の相互インダクタンスをさらに低減できる。
【0018】
上記積層型コンデンサでは、第1貫通導体および第2貫通導体が円柱状であり、かつ、第1非導体形成領域および第2非導体形成領域が前記第1貫通導体および前記第2貫通導体の周囲に、それぞれ同心円状に形成されていることが望ましい。
【0019】
貫通導体を円柱状にし、非導体形成領域を同心円状にすると、角部で発生するような電流の集中が無く、インダクタンスや直流抵抗を低減できる。
【0020】
本発明の積層型コンデンサ部品は、外部回路との接続のための電極を具備することを特徴とする。積層型コンデンサの外部に電極を形成することにより基板への内蔵や表面実装を容易としかつ信頼性を向上できる。
【0021】
また、本発明は、上述の積層型コンデンサを内部に備えた配線基板にも適用できる。
【0022】
さらに、本発明に係る積層型コンデンサは、デカップリングコンデンサとしてデカップリング回路基板や高周波回路基板にも適用できる。
【0023】
【発明の実施の形態】
本発明の積層型コンデンサについて図1に基づいて詳細に説明する。
【0024】
図1は、本発明の積層型コンデンサを示す図である。(a)は第1及び第2導体層の重なり状態を示す概略平面図、(b)は(a)のX−X線断面図である。
【0025】
本発明の積層型コンデンサは、複数の誘電体層1を重畳して積層体3が形成され、この積層体3の内部の誘電体層1の一方主面に第1導体層5が設けられ、一方、この第1導体層5に対向する誘電体層1の他方主面に第2導体層7が設けられている。
【0026】
又、この第1導体層5および第2導体層7には誘電体層1を厚み方向に貫く第1貫通導体9と第2貫通導体11とがそれぞれ接続され、これらの第1貫通導体9と第2貫通導体11とは、前記第1導体層5および第2貫通導体7のそれぞれの面内に形成された第1非導体形成領域13および第2非導体形成領域15によって隔てられており、さらには、これら第1および第2貫通導体9、11の端部は前記積層体3の一方表面に導出されている。また、積層体3の表面の第1および第2貫通導体9、11の端部には外部回路との接続のための電極16が形成され積層型コンデンサ部品が構成される。このような構成にすると配線基板との接続を強固にでき実装性を高めることができる。
【0027】
ここで、第1および第2貫通導体9、11は、積層体3中において格子状に交互に配置されることを特徴とするものであり、前記第1貫通導体9と前記第2貫通導体11との、X方向の最近接間距離をa、Y方向の最近接間距離をbとしたときに、b/a>1.2の関係を満足することが重要である。
【0028】
さらに本発明では、第1貫通導体9と第2貫通導体11との間のX方向の相互インダクタンスを低減し、かつ第1貫通導体9と第2貫通導体11との間のY方向の第1および第2導体層5、7によって形成される重なり部分を大きくして静電容量を高めるという点で、b/a≧1.3であることがより望ましい。
【0029】
即ち、誘電体層1の厚み方向に対向して電流が流れるように並列して形成された第1貫通導体9と第2貫通導体11のうち、主として、X方向がインダクタンスに寄与し、一方、Y方向が静電容量に寄与するように構成されるものである。
【0030】
つまり、本発明の積層型コンデンサでは、第1貫通導体9および第2貫通導体11とを、交互に直角格子状に配列する場合に、低インダクタンスに寄与する方向と高静電容量に寄与する方向とに分けた構造を有することを特徴とするものである。尚、本発明の積層型コンデンサでは、低インダクタンス化への寄与と高静電容量化への寄与を最大にするという理由から、第1貫通導体9と第2貫通導体11とは、直角格子状に配列されていることが望ましい。
【0031】
図2は、本発明のb/aを変化させたときの、静電容量CとインダクタンスLの関係を示すものである。また、図ではX方向に非導体形成領域およびその中央に位置する貫通導体を同時に近接させていった場合をパラメータ化している。
【0032】
図2から、C対Lとの傾きが小さい領域ほど、その静電容量の増加に対してインダクタンスの増加が抑制されることを意味し、本発明においては、b/aは1.4以上がより望ましい。
【0033】
また、図2から明らかなように、本発明の積層コンデンサでは、X方向に非導体形成領域およびその中央に位置する貫通導体を同時に近接させていった場合、即ち、非導体形成領域およびその中央に位置する貫通導体が離れた状態から接した状態、そして、非導体形成領域が重なった状態であっても、b/aの値が1.0から1.4以上になると静電容量の増加に対してインダクタンスの変化が抑制されていることがわかる。
【0034】
尚、本発明では、これら第1および第2貫通導体9、11の端部は前記積層体3の一方表面のみならず対向する他方主面に同時に導出されてもよく、この場合、同一の極性どうしで分けられてもよい。
【0035】
また、本発明の積層型コンデンサでは、図1(a)に示されるように、平面的に見て、X方向において第1非導体形成領域13と第2非導体形成領域15とが接していることが望ましく、さらには、第1貫通導体9および第2貫通導体11とをより近づけることができ相互インダクタンスを低くできるという点で、これら第1非導体形成領域13と第2非導体形成領域15とは重なっていることがより望ましい。そして、第1貫通導体9と第2貫通導体11とは、これらの第1および第2貫通導体9、11間におけるショートを防止するために接触しない間隔を保つことが必要である。即ち、第1非導体形成領域13と第2非導体形成領域15との間隔は、第1および第2貫通導体9、11どうしが接しないところから第1および第2非導体形成領域13、15の縁部が接するところまでの間隔であることが望ましい。
【0036】
また、本発明の積層型コンデンサを構成する第1貫通導体9および第2貫通導体11は円柱状であり、かつ、第1非導体形成領域13および第2非導体形成領域15が前記第1貫通導体9および前記第2貫通導体11の周囲に、それぞれ同心円状に形成されていることが望ましい。
【0037】
また、第1および第2貫通導体9、11の周囲にそれぞれ形成される第2非導体形成領域15、および第1非導体形成領域13の幅は、第1および第2貫通導体9、11と、第2および第1導体層7、5とがそれぞれ接触しない幅とすることが望ましい。
【0038】
以上、本発明に係る積層コンデンサおよび積層型コンデンサ部品について説明してきたが、誘電体層1や、第1および第2導体層5、7の積層数、あるいは第1および第2貫通導体数9、11については、前述したb/aの関係を満たす限り、種々変更することができる。
【0039】
図3は、本発明の積層型コンデンサの構成を基板内部に適用した配線基板を示す断面図である。本発明の配線基板は、絶縁層21と配線導体23とが交互に積層された配線層25に重畳して、本発明の積層型コンデンサの構造を有する積層型コンデンサ構成層27が形成されている。この配線層25を構成する配線導体23同士並びに積層型コンデンサ構成層27と配線層25とは電気的に導通を必要とする部分についてはビア導体29により接続されている。この積層型コンデンサ構成層27は、とりもなおさず配線層25と同様の積層および同時焼成によって形成されるものである。このように配線基板の内部に低インダクタンスでしかも高容量を達成できる積層型コンデンサ構成層27を内蔵することにより配線基板の低インダクタンス化および高容量化を実現できる。
【0040】
図4は、本発明の積層型コンデンサを搭載したデカップリング回路基板を示す断面図である。
【0041】
デカップリング回路基板は、下面側にキャビティ30が設けられた多層配線基板31の上面に半導体素子33が実装されている。また、この多層配線基板31のキャビティ30内には、デカップリングコンデンサとして機能する、本発明に係る積層コンデンサ素子37が収容されている。多層配線基板31の表面および内部には、概略的に図示されるように、デカップリング回路において必要な配線39a、39bが形成されていて、低インダクタンスおよび高容量の積層コンデンサ素子37と半導体素子33とがビア導体29により接続されている。
【0042】
本発明の積層型コンデンサは、高容量化および低インダクタンス化が可能となることから、半導体素子33を具備するデカップリング回路基板におけるデカップリングコンデンサとして充分対応することができる。尚、このデカップリング回路基板では積層型コンデンサ素子37搭載のみならず、図3に示したように基板内部に積層型コンデンサを形成することも可能である。
【0043】
また、本発明のデカップリング回路基板では、その外部から、および、デカップリング回路基板に内蔵された積層型コンデンサ素子37から引きまわされたビア導体29は、一旦、共通電極である配線39a、39bで受けて集約された後に半導体素子33に接続されている。
【0044】
こうして、本発明のデカップリング回路基板では、本発明の積層型コンデンサによって高容量化および低インダクタンス化が可能となるとともに、このデカップリング回路基板においても、前記したように、その外部から、および、デカップリング回路基板に内蔵された積層型コンデンサ素子37から引きまわされたビア導体29が、一旦、共通電極である配線39a、39bで受けて集約された後に半導体素子33に接続されるような構造を有していることから、デカップリング回路基板自体のインダクタンスをも低減でき、半導体素子33の高速動作に対応できる。
【0045】
これに加えて、積層コンデンサ素子37と半導体素子33とは多層配線基板31の積層方向に近接して配置されることがさらに望ましい。
【0046】
また、本発明の積層型コンデンサは、低インダクタンス化が可能となることから、共振周波数(f0)が高くなり、より高周波領域で使用できることになる。このため、電子回路の高周波化に充分対応することができ、例えば、高周波回路基板におけるバイパスコンデンサやデカップリングコンデンサとして好適に用いることができる。
【0047】
【発明の効果】
以上詳述したように、本発明によれば、第1貫通導体と第2貫通導体とを、X方向の最近接間距離をa、Y方向の最近接間距離をbとしたときに、b/a>1.2の関係を満足するように格子状に交互に配置することにより、第1貫通導体と第2貫通導体との間のX方向の相互インダクタンスを低くすることができる。
【0048】
一方、Y方向は第1および第2貫通導体の間隔を広くすることができることから、これらの貫通導体の間に形成される第1および第2導体層による有効面積を大きくすることができ、静電容量を高めることができる。
【0049】
即ち、本発明の積層型コンデンサでは、第1および第2貫通導体が配置されるXまたはY方向のいずれか一方向を低インダクタンス化に、このX方向とは直角のY方向を高容量化に寄与するように分別したことを特徴とするものであり、このため貫通導体の数を多くしても低インダクタンスかつ高容量を実現することができる。
【0050】
また、本発明は、上述の積層型コンデンサを備えた配線基板にも適用できる。
【0051】
また、本発明に係る積層型コンデンサは、半導体素子を備える電源回路に接続されデカップリングコンデンサとしても好適に用いられる。
【0052】
さらに、本発明は、上述の積層型コンデンサを備えた高周波回路基板にも適用できる。
【図面の簡単な説明】
【図1】本発明の積層コンデンサを示す図であり、(a)は第1、第2の導体層の重なり状態を示す概略平面図、(b)は(a)のX−X線断面図である。
【図2】本発明の積層型コンデンサについて、b/aを変化させたときの、静電容量とインダクタンスの関係を示す図である。
【図3】本発明の積層型コンデンサの構成を適用した配線基板を示す断面図である。
【図4】本発明の積層型コンデンサをデカップリングコンデンサとして用いたときのデカップリング回路の断面図である。
【図5】従来の積層コンデンサを示す図であり、(a)は第1、第2の導体層の重なり状態を示す概略平面図、(b)は(a)のX−X線断面図である。
【符号の説明】
1 誘電体層
3 積層体
5 第1導体層
7 第2導体層
9 第1貫通導体
11 第2貫通導体
13 第1非導体層形成領域
15 第2非導体層形成領域
16 電極
Claims (8)
- 複数の誘電体層を重畳してなる積層体と、該積層体内部の少なくとも1層の誘電体層の一方主面に設けられた第1導体層と、該第1導体層に対向する前記誘電体層の他方主面に設けられた第2導体層と、該第2導体層に接続され前記誘電体層を厚み方向に貫き、かつ前記第1導体層と該第1導体層の面内に形成された第1非導体形成領域によって隔てられた第2貫通導体と、該第2貫通導体に対して平行に形成されるとともに前記第1導体層に接続されかつ前記第2導体層とは該第2導体層の面内に形成された第2非導体形成領域によって隔てられた第1貫通導体と、を具備してなる積層型コンデンサにおいて、前記第1および第2貫通導体の端部が前記積層体の少なくとも一方表面に導出されており、前記第1貫通導体と前記第2貫通導体とを格子状に交互に配置せしめるとともに、前記第1貫通導体と前記第2貫通導体との、X方向の最近接間距離をa、Y方向の最近接間距離をbとしたときに、b/a>1.2の関係を満足することを特徴とする積層型コンデンサ。
- 平面的に見て、X方向において第1非導体形成領域と第2非導体形成領域とが接していることを特徴とする請求項1に記載の積層型コンデンサ。
- 平面的に見て、X方向において第1非導体形成領域と第2非導体形成領域とが重なっていることを特徴とする請求項1または2に記載の積層型コンデンサ。
- 第1貫通導体および第2貫通導体が円柱状であり、かつ、第1非導体形成領域および第2非導体形成領域が前記第1貫通導体および前記第2貫通導体の周囲に、それぞれ同心円状に形成されていることを特徴とする請求項1乃至3のうちいずれか記載の積層型コンデンサ。
- 請求項1乃至4のうちいずれか記載の積層型コンデンサに、外部回路との接続のための電極を具備することを特徴とする積層型コンデンサ部品。
- 請求項1乃至4のうちいずれか記載の積層型コンデンサを内部に備えたことを特徴とする配線基板。
- 請求項1乃至4のうちいずれか記載の積層型コンデンサをデカップリングコンデンサとして内部に備えたことを特徴とするデカップリング回路基板。
- 請求項1乃至4のうちいずれか記載の積層型コンデンサを備えたことを特徴とする高周波回路基板。
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