JP2004111521A

JP2004111521A - Soi wafer and its manufacturing method

Info

Publication number: JP2004111521A
Application number: JP2002270016A
Authority: JP
Inventors: Kiyoshi Mitani; 三谷　清; Isao Yokogawa; 横川　功
Original assignee: Shin Etsu Handotai Co Ltd
Current assignee: Shin Etsu Handotai Co Ltd
Priority date: 2002-09-17
Filing date: 2002-09-17
Publication date: 2004-04-08

Abstract

<P>PROBLEM TO BE SOLVED: To provide an SOI wafer capable of improving quality even when the required film thickness level of an SIO layer is extremely low supposing that the SOI wafer is manufactured by a sticking method and to provide an SOI wafer manufacturing method. <P>SOLUTION: A plurality of grooves 3 are formed on the 1st main surface K of a 1st substrate 7 consisting of a silicon monocrystal so as to reach the outer edge end of the 1st main surface K and a silicon oxide film 2 is formed on the 1st main surface J of a 2nd substrate 1 consisting of a silicon monocrystal as an insulating film. Then the 1st main surfaces J, K of the 1st substrate 7 and the 2nd substrate 1 are stuck to each other through the silicon oxide film 2. Then the thickness of the 2nd substrate 1 is thinned so that a remaining layer area 5 including a silicon layer which becomes an SOI layer 10 is left. Then the formed grooves 3 are embedded by particle flow from the peripheral parts of the grooves 3 themselves by applying heat treatment. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩウエーハおよびその製造方法に関する。
【０００２】
【従来の技術】
ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）層を用いた半導体デバイスは、例えば、ＣＭＯＳ等のＭＯＳ型ＩＣや、高耐圧型ＩＣさらには、Ｄ−ＲＡＭなどのＲＡＭ等の半導体メモリやシステムＬＳＩといったように、種々の電子部品として開発・製品化されている。また、このような半導体デバイスの形成には、シリコン単結晶基板（以下、ベースウエーハともいう）上にシリコン酸化膜を形成し、その上に別のシリコン単結晶をＳＯＩ層として積層形成した、いわゆるＳＯＩウエーハが使用されている。
【０００３】
上記したＳＯＩウエーハを製造するにあたり、その代表的な製造方法に貼り合わせ法がある。この貼り合わせ法は、ベースウエーハとなる第一基板と、デバイス形成領域であるＳＯＩ層となる第二基板（以下、ボンドウエーハともいう）とをシリコン酸化膜などの絶縁膜を介して貼り合わせた後、ボンドウエーハを所望の膜厚まで減厚し、薄膜化する過程を経てボンドウエーハをＳＯＩ層とするものである。
【０００４】
【特許文献１】特開平８−２６４７４０号公報
【特許文献２】特許第３０４８２０１号公報
【特許文献３】特開２０００−３０９９２号公報
【０００５】
【発明が解決しようとする課題】
上記貼り合わせ法を用いた場合、次のような問題がある。ボンドウエーハとベースウエーハとをシリコン酸化膜などの絶縁膜を介して貼り合わせを行なう際、それぞれの貼り合わせ面となる表面に存在する有機物やパーティクルなどの吸着分子が、貼り合わせ後の貼り合わせ面をなす界面に取り込まれてしまい、ボイドと呼ばれる結合不良や、ボンドウエーハを薄膜化した後に顕在化するブリスタと呼ばれる欠陥（薄いＳＯＩ層が膨れた状態となる欠陥）の原因となる。さらに、ボンドウエーハとベースウエーハとを絶縁膜を介して貼り合わせた後、所望のＳＯＩ層とするための製造過程において熱処理を施した場合、ブリスタ発生確率は増大するので、特に顕著な問題に発展する。
【０００６】
勿論、現状において、上記貼り合わせを行う前に、それぞれの貼り合わせ面は洗浄液にて表面洗浄がなされる。しかしながら、その際に除去しきれずに残存した吸着分子や、貼り合わせを行う際に新たに吸着した吸着分子が、上記したブリスタとなり、貼り合わせ面の積層間膨れや剥がれ、またはボイド欠陥を誘起し、結果として、製造されるＳＯＩウエーハの製造歩留まりを低下させてしまう。また不良とはならずとも、ＳＯＩウエーハの素子性能に関わる電気的特性を低下させることになる。
【０００７】
近年、ＳＯＩウエーハの主要な用途であるＣＭＯＳ−ＬＳＩ等においては、素子の微細化および高集積化の傾向はますます著しくなっており、ＳＯＩ層に求められる膜厚は、１００ｎｍを有に下回り、５０ｎｍ以下（例えば２０〜５０ｎｍ）、場合により１０ｎｍといった具合になっている。このようにＳＯＩ層の薄膜化を図る場合、貼り合わせ後において、ボンドウエーハを所望の膜厚まで減厚し、薄膜化させた際、ボンドウエーハのＳＯＩ層となるべき層領域を含む残存層領域の膜厚も当然小さいものとなる。そして、このような状態で熱処理を行なうと、貼り合わせ面に加わる積層荷重又は剛性の低下等により、該貼り合わせ面における吸着分子がガス状にて、その面内を拡散しやすくなり、特に、ブリスタの発生を促進させてしまう結果となる。
【０００８】
上記のように、貼り合わせ後、ボンドウエーハの膜厚を減厚した状態で、熱処理を施す場合、貼り合わせ面に発生するブリスタの不具合がさらに顕著となり、特には、ボンドウエーハの膜厚を減厚した際のボンドウエーハの残存層領域における膜厚の減少に伴い、ブリスタの発生確率は増大することになる。
【０００９】
本発明の課題は、ＳＯＩウエーハを貼り合わせ法により製造することを前提として、ＳＯＩ層の要求膜厚レベルが非常に小さい場合においても、品質の向上を可能とするＳＯＩウエーハおよびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段および作用・効果】
上記課題を解決するための本発明のＳＯＩウエーハの製造方法は、
絶縁膜の表面にＳＯＩ層が形成されてなるＳＯＩウエーハの製造方法であって、
シリコン単結晶よりなる第一基板および第二基板の少なくともいずれかの第一主表面に絶縁膜を形成する絶縁膜形成工程と、
前記第一基板および前記第二基板の少なくともいずれかの第一主表面側の最表層に対してパターンニング処理を施し、該最表面の外縁端に至る複数の溝を形成する溝パターン形成工程と、
該溝パターン形成工程の後、前記第一基板と前記第二基板とを、前記絶縁膜を介して、それぞれの第一主表面同士を貼り合わせる貼り合わせ工程と、
該貼り合わせ工程の後、前記第二基板の第一主表面からみてＳＯＩ層となるべきシリコン層部分を含む残留層領域を残す形で、該第二基板を減厚する減厚工程と、
該減厚工程の後に、熱処理を施すことにより、前記溝パターン形成工程にて形成した溝を、自身の周囲部からの粒子流動にて埋め込みを行なう埋め込み熱処理工程と、
を含むことを特徴とする。
【００１１】
上記本発明の方法の注目すべき特徴は、貼り合わせ工程に先立ち、溝パターン形成工程にて、シリコン単結晶よりなる第一基板および第二基板の少なくともいずれかの第一主表面側の最表面に対してパターンニング処理を施し、該最表面の外縁端に至る複数の溝を形成することにある。また、この溝が形成された最表面が、貼り合わせ工程において第一基板と第二基板とを、絶縁膜を介して、それぞれの第一主表面同士を貼り合わせる際の貼り合わせ面（以下、単に貼り合わせ面ともいう）となる。このように溝を形成することにより、貼り合わせ工程を例え常温常圧下にて行った場合に、貼り合わせ面の間に取り込まれた空気や貼り合わせ面の吸着分子がボイドやブリスタを形成する不具合を効果的に抑制することができる。その結果、ボイド欠陥の発生が抑制された、電気的特性などの品質に優れたＳＯＩウエーハとすることができる。また、製造においても、その歩留まりの向上を可能とする。
【００１２】
また、貼り合わせ法を用いたＳＯＩウエーハを製造する際には、貼り合わせ工程の後に、第二基板の第一主表面からみてＳＯＩ層となるべきシリコン層部分を含む残留層領域を残す形で、該第二基板を減厚する減厚工程を要する。そして、この減厚工程にて第二基板を減厚した場合、貼り合わせ面に加わる積層荷重や剛性は低下し、それに伴い貼り合わせ面内の吸着分子は拡散しやすくなる、つまり、ブリスタ発生確率が増加してしまう問題が従来あった（上記特許文献１：特開平８−２６４７４０号公報）が、本発明においては溝パターン形成工程にて予め溝を形成しているので、上述同様にして、ブリスタ発生確率を低減することが可能となる。その結果、ＳＯＩ層の形成膜厚を、例えば１００ｎｍ以下、さらには５０ｎｍ以下（例えば２０〜５０ｎｍ）とする必要がある場合においても、ブリスタ起因の不具合なく、その膜厚の薄膜化を図ることが可能となる。
【００１３】
上記溝パターン形成工程にて形成される溝は、第一基板、第二基板および絶縁膜の少なくともいずれかの第一主表面、つまり、第一基板および第二基板の少なくともいずれかの第一主表面側の最表層に、その表面の外縁端に至る形で形成される。このように形成された溝は、最終的に、熱処理を施すことにより、溝自身の周囲部からの粒子流動（リフロー、マイグレーションとも呼ばれる）にて埋め込むことが可能とされる（埋め込み熱処理工程）。この埋め込み熱処理工程における熱処理温度は、溝埋め込みを担う、その周囲部の粒子流動をなす組成や、溝の形成深さなどに応じて適宜調整されるものである。
【００１４】
上記した減厚工程における減厚方法としては、特に限定されないが、次に示すイオン注入剥離法（水素イオン剥離法、スマートカット（商標）法とも呼ばれる。上記特許文献２：特許第３０４８２０１号公報参照）を用いる方法が製造効率の観点等から、特に有効である。そこで、まず貼り合わせ工程に先立ち、剥離用イオン注入層形成工程にて、第二基板の第一主表面側からイオン注入法によりイオンを打ち込むことにより、剥離用イオン注入層を形成する。そして、減厚工程として、上述の残留層領域を残す形で、第二基板を剥離用イオン注入層において剥離する。このような方法を用いて減厚工程を行なうことで、簡便に第二基板を減厚することができる。ここで、剥離用イオン注入層においての第二基板の剥離は、例えば４００〜６００℃程度の熱処理温度による剥離熱処理を施すことにより行なう場合がある。このような場合、該剥離熱処理を減厚工程に属する形で実施する訳であるので、従来であれば第二基板と第一基板とを絶縁膜を介して貼り合わせた貼り合わせ面において、ブリスタ発生に伴う不具合の発生が特に懸念される。しかしながら、本発明においては、この剥離熱処理を施したとしても、貼り合わせ面に形成された溝の存在によりブリスタの発生を効果的に抑制することが可能となる。このように本発明においては、剥離熱処理を施す方法を用いるか否は別にしても、第一として、イオン注入剥離法にて減厚工程の作業効率の向上を図ることができるとともに、最終的に製造されるＳＯＩウエーハの製造歩留まりを高めることが可能となる。また、ＳＯＩウエーハの電気的特性等の品質も高めることが可能となる。
【００１５】
上記したイオン注入剥離法を用いた減厚工程において、予め剥離用イオン注入層形成工程にて形成される剥離用イオン注入層は第二基板の第一主表面側からイオン注入法によりイオンを打ち込むことにより形成される。この第二基板の第一主表面は、貼り合わせ面や、絶縁膜が形成される面となるものであるので、通常、鏡面研磨等により仕上げられたものとされる。よって、剥離用イオン注入層を、平坦性の良好な第二基板の第一主表面を基準として形成することができ、イオンの打ち込む深さのばらつきが生じにくい。このことは、より簡便に剥離イオン注入層にて第二基板の剥離が可能であることを意味する。このことを踏まえて、第二基板は、第一主表面が鏡面研磨面とされた鏡面研磨ウエーハを使用することが、特に本発明においては好適である。
【００１６】
次に本発明のＳＯＩウエーハの製造方法は、貼り合わせ工程と減厚工程との工程間または、減厚工程に属するものとして、埋め込み熱処理工程における熱処理温度に比べて低い処理温度で熱処理を行なう前段熱処理工程を有することを特徴とする。
【００１７】
上述したが、貼り合わせ工程にて貼り合わせ面に取り込まれた吸着分子に起因したブリスタ発生確率は、室温での貼り合わせ工程後に熱処理を施した場合、特に増大する。そのため、従来においては、貼り合わせ工程後に行われ、貼り合わせ面の結合を強固にする結合熱処理を行なうと、そのブリスタ発生に伴う不具合が特に顕在化しやすいものであった。しかしながら、本発明においては、貼り合わせ工程の後、具体的には、貼り合わせ工程と減厚工程との工程間または、減厚工程の一部としての剥離熱処理において、前段熱処理工程を低温で行うので、吸着分子は溝を通って外部に拡散し、ブリスタ発生を効果的に抑制することが可能である。その結果、種々の工程上必要とされる熱処理を前段熱処理工程として、ブリスタ発生に伴う不具合を抑制可能な形で自由度よく設定することができる。ただし、前段熱処理工程における熱処理温度は、埋め込め熱処理工程における熱処理温度に比べて低温とする。なぜなら、第二基板を薄膜化する前に前段熱処理工程に属する熱処理にて溝が埋まった状態となると、溝形成による本発明の目的を十分に有用なものできない場合があるからである。勿論、前段熱処理工程に属する熱処理は複数でもよい。
【００１８】
また、一般的に、貼り合わせ工程後においては、貼り合わせ工程にて絶縁膜を介して第一基板と第二基板とを貼り合わせた貼り合わせ面の結合をデバイス作製プロセスに耐え得る程度に強固にする結合熱処理を行なう必要がある。この結合熱処理は、例えば通常１０００℃以上１３００℃以下の高温で行なわれる。そのため、その設定温度如何により、形成した溝が埋まる場合が想定される。そこで、埋め込み熱処理工程における熱処理温度に比べて結合熱処理の熱処理温度が低温に設定される場合は、上記前段熱処理工程に属する熱処理として結合熱処理を行い、埋め込み熱処理工程における熱処理温度程度に結合熱処理温度が設定される場合には、埋め込み熱処理工程に属する形で結合処理を行なうのが望ましい。つまり、結合熱処理の熱処理温度と、埋め込み熱処理工程における熱処理温度との比較にて、結合熱処理を行なう工程順を適宜設定することで、本発明における溝形成の効果をさらに有用なものとできる。なお、埋め込み熱処理工程に属する形で結合熱処理を行なうという意味は、埋め込み熱処理工程が結合熱処理も兼ねることを指す。
【００１９】
上述の結合熱処理は、埋め込み熱処理工程に属した形で行なうのが特には望ましいと言える。結合熱処理は、上述のように貼り合わせ面の結合を強固にするために行なうので、その熱処理温度は、例えば通常設定される１０００℃以上１３００℃以下の範囲においてもより高温の方が望ましい。そのため、結合熱処理を、埋め込み熱処理工程に属する形とすることで、溝が埋まるという不具合を考慮することなく、その熱処理温度を設定できるとともに、所望の結合力を貼り合わせ面に付与しやすい結果となる。
【００２０】
また、上記のようなイオン注入剥離法を用いた第二基板の減厚方法以外にも、平面研削盤等を用いた機械研削や、機械的化学的研磨や化学的研磨あるいは化学エッチングによる方法を用いて第二基板を減厚する方法を取ることができる。この場合、減厚工程の前に６００〜１０００℃程度の温度で前段熱処理を行ってもよい。これにより減厚工程に耐え得る程度の結合強度が得られる。このように、減厚工程における減厚方法は種々取りえるが、図５の模式図に示すように、減厚工程にて第二基板１は、第二基板１の第一主表面ＪからみてＳＯＩ層となるべき第一のシリコン層部分を少なくとも含む残留層領域５を残す形で減厚されることになる。ここで、残留層領域５の膜厚は、求められるＳＯＩ層の膜厚に相関するものであり、該ＳＯＩ層が薄膜化されるに従い減少するものとされる。そこで、残留層領域の膜厚が、５μｍ以下、例えば０．５〜３μｍ程度とされる場合、このような膜厚の薄膜化を図ると、上記特許文献１の特開平８−２６４７４０号公報に記載されているように貼り合わせ面にブリスタが発生する確率が特に増大してしまうことなる。また、減厚工程後において熱処理を施した場合は、さらにブリスタ発生の確率を増大させてしまう。しかしながら、繰り返し述べているように、本発明においては、貼り合わせ面に予め溝パターンを形成しているので、例えＳＯＩ層の膜厚が薄膜化（例えば、１００ｎｍ以下（２０〜５０ｎｍ程度））するに従い、残留層領域の膜厚が減少したとしても、ブリスタの発生を効果的に抑制できるとともに、貼り合わせ面に発生する層間膨れや剥離、ボイド欠陥が格段に低減されたものとすることができる。このように、本発明においては、ＳＯＩ層の要求膜厚レベルが非常に小さい場合においても、ＳＯＩウエーハの品質を向上させることが可能とされる
【００２１】
図５における溝３は、第一基板７の第一主表面Ｋに対して形成されてなる。つまり、図４（ａ）の模式図に示すように、第一基板７の第一主表面Ｋ側の最表面（ここでは、第一主表面Ｋ）に対して、溝パターン形成工程にて溝３を、該最表面の外縁端に至るように形成した後、貼り合わせ工程にて、第二基板１と第一基板７とを絶縁膜２を介して貼り合わせたものである。このような溝の形成形態以外にも、図４（ｂ）の模式図に示すように、第二基板１の第一主表面Ｊに形成された絶縁膜２の第一主表面、つまりは、第二基板１の第一主表面Ｊ側の最表面に対して、溝パターン形成工程にて溝３を形成してもよい。溝を形成する形態としては、第一として、第一基板および第二基板の少なくともいずれかの第一主表面側の最表面に対して形成する形態であれば限定されず、該最表面を貼り合わせ面となるように、第一基板と第二基板とは絶縁膜を介して貼り合わせられるので、形成される溝は、本発明の意図する機能を有用に果たすことができる。また、溝パターン形成工程における溝形成は、公知のフォトリソグラフィーやフォトエッチングなどを用いて行なうことができる。
【００２２】
上記した溝パターン形成工程においては、第一基板の第一主表面側の最表層に対してのみパターンニング処理を施す工程とするのが望ましい。つまり、溝パターン形成工程にて、溝は第一基板の第一主表面側の最表層に対してのみ形成されるのが望ましい。このことは、第二基板におけるＳＯＩ層となるべきシリコン層領域には、少なくとも溝を形成しないことを意味する。ＳＯＩ層は、ＳＯＩウエーハの素子機能の根幹をなす層である。そのため、最終的に埋め込み熱処理工程に埋め込まれるとしても、意図しない形状や結晶状態にて溝が埋まる場合を予め想定するならば、でき得る限り、ＳＯＩ層から離れた領域に溝を形成するのが望ましいと言える。その結果、例え意図しない形状や結晶状態にて溝が埋まったとしても、ＳＯＩウエーハの素子機能への影響は、最小限度に留まるものと考えられる。この内容を加味するならば、特には、絶縁膜形成工程において、絶縁膜は、第二基板の第一主表面にのみ形成されるのが望ましい。つまり、溝パターン形成工程にて、溝は第一基板の第一主表面に対してのみ形成されるのが望ましい。その結果、ＳＯＩ層からより離れた領域に溝が形成されることになるからである。
【００２３】
また、溝パターン形成工程にて、溝を第一基板の第一主表面に対してのみ形成する場合、次のような利点も有する。溝パターンは、上述のように、貼り合わせ工程や貼り合わせ工程の後に、貼り合わせ面に存在する吸着分子が、貼り合わせ面内を拡散しブリスタとなることを抑制するために設けるものである。形成される溝の深さなどの溝形状は、貼り合わせ面に存在する吸着分子が拡散する際の、常温や前段熱処理工程の熱処理温度での拡散速度や拡散濃度などを考慮して、適宜調整されるものである。そのため、形成する溝の形状においては、設計上の自由度が大きいほど、溝の機能を有効に果たす形で、適宜対応できることになる。これら内容を考慮した場合、ＳＯＩ層となるべきシリコン層を含む第二基板や、絶縁膜よりも、第一基板の方が溝パターン形成に関わる設計上の自由度が大きい。そのため、特には、溝パターン形成工程にて形成する溝は、第一基板の第一主表面に対して行なうのがよい。
【００２４】
上述してきた溝パターン形成工程において形成される溝の深さは、１５ｎｍ以下とするのが望ましい。溝形成の目的は、貼り合わせ面に存在する吸着分子を面内方向だけでなく膜厚方向へも拡散させ、さらには、溝を通して基板外部に拡散除去させることである。そのため、形成する溝の深さはある程度深くてもよいが、その形成深さが１５ｎｍを超えると、埋め込み熱処理工程にて溝を埋め込む際に、簡便に埋め込みができず過度に処理温度を高める必要が生じる場合が想定される。過度に処理温度を高めると、例えば、絶縁膜と第一基板や第二基板との界面間に組成揺らぎなどの不具合の発生が予想され、ひいては、所望の電気的特性などの品質をＳＯＩウエーハに付与できない場合がある。そこで、溝パターン形成工程において形成される溝の深さは、１５ｎｍ以下とするのが望ましい。一方、溝の深さの下限値は、例えば１ｎｍとしておけば、十分に溝の機能を果たすことができる。また、形成する溝の幅については、特に限定されないが、例えば、１〜１００μｍ程度にするのが望ましい。１μｍ未満では、貼り合わせ面の吸着分子を基板外部に十分に拡散除去できない場合があり、一方、１００μｍを超えると、埋め込み熱処理工程にて溝を簡便に埋め込みできない場合があるからである。
【００２５】
上述のように溝パターン形成工程にて形成した溝は、最終的に埋め込み熱処理工程にて埋め込みがなされる。そこで、埋め込み熱処理工程における熱処理温度であるが、特には１１００℃以上とするのが望ましい。第一基板および第二基板はシリコン単結晶からなり、絶縁膜は、一般的にシリコン酸化膜やシリコン窒化膜等のシリコン化合物膜からなることを考慮すると、埋め込み熱処理工程における熱処理温度を１１００℃以上に設定しておけば、溝埋め込みを施すことが可能であり、特に１２００℃以上とすることが好ましい。一方、その上限値としては、高温となるほど、溝埋め込みのための粒子流動をより誘起しやすいが、例えば１４００℃程度、好ましくは１３００℃程度としておくのが望ましい。過度に処理温度を上げることは、コスト高になるとともに、上述のようなＳＯＩウエーハの品質に係わる不具合の発生が想定される。そのため、上限値としては１４００℃程度、好ましくは１３００℃程度に設定するのが妥当である。なお、本明細書において、貼り合わせ工程と減厚工程との工程間または、減厚工程に属するものとして行われ、該埋め込み熱処理工程における熱処理温度よりも低温の熱処理を施す工程は、前段熱処理工程とみなし、埋め込み熱処理工程と同等またはそれ以上の熱処理温度による熱処理を施す場合は、該熱処理を埋め込み熱処理工程に属する工程と見なすこととする。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について述べる。
図１は本発明に係わるＳＯＩウエーハの製造方法の基本的な実施形態を説明するものである。まず工程▲１▼に示すように、シリコン単結晶からなる第一基板としてのベースウエーハ７と、第二基板としてのボンドウエーハ１とを用意する。ここでは、工程▲１▼に示すように、ボンドウエーハ１の第一主表面Ｊ側に絶縁膜としてのシリコン酸化膜２を形成している。このシリコン酸化膜２の形成は、例えば、ウエット酸化やドライ酸化により形成することができるが、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等の方法を採用することも可能である。シリコン酸化膜の膜厚は、例えばＭＯＳ−ＦＥＴ等の絶縁層として使用されることを考慮して、５０ｎｍ以上２μｍ以下程度の値とする。なお、本実施形態においては、絶縁膜をシリコン酸化膜２としているが、シリコン窒化膜やシリコン酸化窒化膜などを絶縁膜として形成することもできる。ただし、シリコン酸化膜を絶縁膜とする場合は、上記のようにウエット酸化やドライ酸化などを用いて簡便に絶縁膜を形成できる利点がある。
【００２７】
また、工程▲１▼に示すように、ベースウエーハ７の第一主表面Ｋ側の最表面、本実施形態ではベースウエーハ７の第一主表面Ｋに対して、パターンニング処理を施し、第一主表面Ｋの外縁端に少なくとも至る複数の溝３を形成する（溝パターン形成工程）。この溝パターン形成工程にて形成される溝パターンは、図３の模式図に示すベースウエーハ（第一基板）７の部分斜視図のように、第一主表面Ｋの外縁端Ｆに少なくとも至る形であればよい。図３（ａ）は、外縁端Ｆから外縁端Ｆに渡るように溝３を形成した場合で、図３（ｂ）は、溝３の一端が、外縁端Ｆに溝３を形成した場合である。貼り合わせ面の吸着分子を、より効果的に基板外部に拡散除去する観点からは、図３（ａ）に示すように、外縁端から外縁端に渡る形で、溝を形成するのが望ましい。
【００２８】
工程▲１▼にてベースウエーハ７の第一主表面Ｋに対して形成される溝３は、例えば、その形成深さを５〜１５ｎｍ、幅を１〜１００μｍとなるように形成する。このように形成することで、貼り合わせ工程（後述）またはその工程後に、貼り合わせ面に取り込まれた吸着分子がブリスタとなることを効果的に抑制できるとともに、埋め込み熱処理工程（後述）にて簡便に溝を埋め込むことが可能となる。また、ここでの溝パターン形成は、公知のフォトリソグラフィーやフォトエッチングを用いたパターンニング処理にて形成することができる。例えば、第一主表面Ｋ上にフォトレジストを塗布し、所望の溝パターンを形成した後、バッファード弗酸に浸漬することにより、フォトレジストにマスクされた部分以外のシリコン露出面が僅かにエッチングされるためナノメートルレベルの深さのエッチングを容易に行うことができる。
【００２９】
次に、工程▲２▼に示すように、ボンドウエーハ１の第一主表面Ｊ側のシリコン酸化膜２を通して、例えば水素イオンビームを照射することにより水素イオンを打ち込み、剥離用イオン注入層４を形成する。この剥離用イオン注入層４は、例えば、最終的に得られるＳＯＩ層１０（工程▲５▼）となるべきシリコン層部分よりも深い深さ位置ｄａ（ボンドウエーハ（第二基板）１の第一主表面Ｊからの深さ位置）に、水素濃度のピーク位置が生じるように形成する。この剥離用イオン注入層４の形成深さは、最終的に得られるＳＯＩ層１０の膜厚に応じて適宜調整される。また、その調整は、イオンを打ち込む際のイオンのエネルギー（加速電圧）を調整することにより行われる。
【００３０】
スムーズで平滑な剥離を行なうには、水素イオンの注入量（ドーズ量）を２×１０^１６個／ｃｍ^２〜１×１０^１７個／ｃｍ^２とするのが望ましい。２×１０^１６個／ｃｍ^２未満では正常な剥離が不能となり、１×１０^１７個／ｃｍ^２を超えるとイオン注入量が過度に増大するため工程が長時間化し、製造能率の低下が避け難くなる。なお、剥離用イオン注入層を形成するためのイオンは、水素イオンおよび希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ）イオンよりなるイオン群から選ばれる１種類を用いることができる。つまり、水素イオンに代えて、これら希ガスの一種類のイオンを打ち込むことにより剥離用イオン注入層４を形成してもよい。
【００３１】
上記のように剥離用イオン注入層４を形成したボンドウエーハ１と、溝３を形成したベースウエーハ７とを洗浄液にて洗浄し、その後、工程▲３▼に示すように、両ウエーハ１、７をシリコン酸化膜２の形成側（すなわち第一主表面Ｊ、Ｋ側）にて貼り合わせる（貼り合わせ工程）。そして、工程▲４▼に示すように、その積層体を４００〜６００℃の低温にて熱処理する工程（前段熱処理工程）を行なうことにより、ボンドウエーハ１は、前記した剥離用イオン注入層４の概ね濃度ピーク位置において剥離し、ベースウエーハ１側に残留した部分が残留層領域５となる（減厚工程）。なお、剥離用イオン注入層４を形成する際のイオン注入量を高めたり、あるいは重ね合わせる面に対して予めプラズマ処理をおこなって表面を活性化したりすることにより、ボンドウエーハ１を剥離用イオン注入層４において剥離を行なうための熱処理を省略できる場合もある。また、剥離後の残余のボンドウエーハ部分３０は、剥離面を再研磨後、再びボンドウエーハ又はベースウエーハとして再利用が可能である。
【００３２】
また、剥離直後の残留層領域５上には、図６に示すようなイオン注入に伴いダメージ層５ｄが形成される場合がある。そこで、そのような場合には、残留層領域５の最表層部をエッチング除去すればよい。この場合のエッチング代ｄｃは、ダメージ層５ｄを除去できる程度であればよく、例えば０．１〜０．１５μｍ程度に設定するのが妥当である。具体的には、該エッチングを、弗酸／硝酸などの混合酸エッチングやＫＯＨ、ＮａＯＨなどのアルカリエッチング等による化学エッチング、もしくはイオンエッチングなどの気相エッチングを用いて行なうことができる。
【００３３】
本実施形態では、図１の工程▲４▼における減厚工程の後に、貼り合わせ工程にて絶縁膜を介してベースウエーハ（第一基板）７とボンドウエーハ（第二基板）１と貼り合わせた、その貼り合わせ界面の結合を強めるための結合熱処理を行なう必要がある。貼り合わせ工程と減厚工程との工程間に、この結合熱処理を行った場合、意図しない形で、剥離用イオン注入層が剥離してしまうことがあるからである。また、この結合熱処理の熱処理温度は、例えば１０００℃以上１３００℃以下の高温とされる。そこで、工程▲５▼にて、まず、結合熱処理のための熱処理工程に先立ち、それよりも低温の熱処理温度で実施される残留層領域５の表面保護のための酸化熱処理を行なう。そして、その後、結合熱処理のための熱処理を行なうことで、残留層領域５とベースウエーハ７とは、シリコン酸化膜とされる絶縁膜２を介して強固に結合される。また、本実施形態では、この結合熱処理における熱処理温度を利用して、ベースウエーハ７に設けられた溝３の埋め込みを、自身が属するベースウエーハ７の周囲部からの粒子流動、つまりシリコンの粒子流動にて行なう（埋め込み熱処理工程）。つまり、埋め込み熱処理工程が、結合熱処理をも兼ねる形となる。本実施形態においては、溝埋め込みの主体となす粒子はシリコンであるので、結合熱処理に必要とされる一般的な処理温度範囲１０００℃以上１３００℃以下にて、十分、粒子流動を誘起することができる。特には、この処理温度範囲においてもより高温（例えば１１００℃以上、好ましくは１２００℃以上）とするのが望ましい。
【００３４】
上記のように工程▲５▼を経て、ＳＯＩウエーハ５０が形成されることになる。従来、貼り合わせ工程にて貼り合わせ面に取り込まれた吸着分子は、貼り合わせ面内を拡散することよりブリスタとなる場合があった。しかしながら、本発明においては、図１の工程▲１▼に示すように、貼り合わせ工程に先立ち、貼り合わせ面に取り込まれた吸着分子の貼り合わせ面内のみの拡散を抑制し、さらには基板外部に拡散除去させるための溝を形成してなる。その結果、ブリスタの発生に伴う積層間膨れ等の不具合の発生が抑制され、ひいては、形成されるＳＯＩウエーハを電気的特性などの品質が良好なものとすることができる。さらには、ＳＯＩウエーハにおけるＳＯＩ層の要求膜厚レベルが、例えば、１００ｎｍ以下、さらには、５０ｎｍ以下（２０〜５０ｎｍ）とされる場合にも、ブリスタの発生に伴う不具合を効果的に抑制したものとすることができる。
【００３５】
さて、図１を用いて上述した工程の流れでは、結合熱処理のための熱処理を溝埋め込み熱処理工程の熱処理に兼用するものであった。そのため、作業効率の観点からみてもよい訳だが、通常、この結合熱処理に際する熱処理温度程度に高温（例えば１０００℃以上１３００℃以下）であると、貼り合わせ面に残存した吸着分子は、溝の形成に係わらず面内方向のみの拡散が促進されず、膜厚方向も含めた四方に拡散する傾向が強くなる。そのため、ブリスタの発生自体の問題も顕著にはならないと言える。その意味でも、結合熱処理を埋め込む熱処理工程の熱処理に兼用する利点を有する。
【００３６】
また、工程▲５▼において、ＳＯＩ層１０の表面を平坦化する平坦化熱処理を行なうことができる。この平坦化熱処理は、アルゴンガス等の不活性ガスや水素ガスあるいはこれらの混合ガス中にて１１００〜１３００℃程度の温度で１〜２時間程度の短時間で行なうことができ、前述の埋め込め込み熱処理工程と兼ねて行なうこともできる。勿論、埋め込み熱処理工程の後に行ってもよい。具体的には、一般的なバッチ式の縦型炉や横型炉といったヒータ加熱式の熱処理炉を用いて行なうことができるほか、ランプ加熱等により熱処理を数秒から数分程度で完結する枚葉式ＲＴＰ装置を用いて行なうこともできる。
【００３７】
以上の工程により作製されたＳＯＩウエーハは、ブリスタ起因の積層間膨れやボイド発生が効果的に抑制された、電気的特性等の品質に優れたものとなる。また、そのＳＯＩ層の膜厚を０．５μｍ以下とした場合においても、ブリスタ起因の不具合を効果的に抑制することが可能となる。
【００３８】
以上、本発明の一実施形態を説明したが、本発明はこれに限定されるものではなく、請求項の記載に基づく技術的範囲を逸脱しない限り、種々の変形ないし改良を付加することができる。図１においては、イオン注入剥離法を用いて剥離工程を減厚工程として行なうものであったが、このような剥離工程を有さない形の実施形態を図２に則して以下に説明する。
【００３９】
図２の工程▲１▼は、図１の工程▲１▼と同様にして行なうことができるので、説明は省略する。そして、工程▲２▼にて、ボンドウエーハ１とベースウエーハ７とを、それぞれの第一主表面ＪおよびＫ同士が絶縁膜２を介した形で貼り合わせる（貼り合わせ工程）。そして、貼り合わせ工程の後、結合熱処理を施す。この結合熱処理の際に、形成した溝３が埋め込まれたとしても、つまり埋め込み熱処理工程と見なし得る工程とされても少なくとも本発明の所期の目的は達成される。つまり、貼り合わせ工程において、または貼り合わせ工程と結合熱処理を施す工程間において、貼り合わせ面に取り込まれた吸着分子がブリスタとなることを効果的に抑制されるからである。また、さらに結合熱処理を施す際に、貼り合わせ面に取り込まれた吸着分子が、溝形成がなされた状態で結合熱処理が施されることも加味して、該貼り合わせ面から膜厚方向にも拡散することが期待できる。その結果、結合熱処理後の工程は、ブリスタの生成元である貼り合わせ面に存在する吸着分子が明らかに低減した状態でなされることになる。その結果、最終的に製造されるＳＯＩウエーハ５０（工程▲４▼）は、従来のものに比べて、ブリスタ起因の不具合が抑制された品質に優れたものとなる。
【００４０】
さて、図２における工程▲２▼で施す結合熱処理は、埋め込み熱処理工程と見なすものとして以下の工程の流れを説明する。工程▲２▼にて貼り合わせ工程を行い、結合熱処理を施した後、次に工程▲３▼に示すように、ＳＯＩ層１０（工程▲４▼）となるべきシリコン層領域を含む残留層領域５を残して、ボンドウエーハ（第二基板）１を減厚する（減厚工程）。具体的には、残留層領域の膜厚が例えば５μｍ以下（０．５〜３μｍ程度）となるように、ボンドウエーハ１を平面研削盤等により機械研削し、必要に応じてさらに研磨する。このようにして、図１の残留層領域５と同様の膜厚とすることができる。その後、必要に応じて工程▲４▼にて気相エッチングなどを施すことによりＳＯＩウエーハ５０とすることができる。
【００４１】
図２においては、工程▲２▼にて埋め込み熱処理工程に属する形で結合熱処理を施したが、この結合熱処理の処理温度を例えば、７００〜９００℃程度に設定することで、前段熱処理工程とみなすこともできる。つまり、貼り合わせ面の結合を、その後の工程▲３▼の減厚工程が実施できる程度に確保しておく。この場合、図２における工程▲４▼にて、図１の工程▲５▼と同様にして埋め込み熱処理工程が行われることになる。また、この埋め込み熱処理工程における熱処理温度にて、併せて貼り合わせ面の結合を強固にすることができるので、ＳＯＩウエーハ５０の品質にはなんら問題とはならない。
【００４２】
図１や図２において、溝パターン形成工程において形成する溝は、ベースウエーハ（第一基板）７の第一主表面Ｋに対して行なうものとされた。しかしながら、これに限定されることなく、他の溝形成の形態とすることも可能である。その代表例も含めた実施形態を、イオン注入剥離法による剥離工程を減厚工程とすることを前提にして以下に図面を用いて説明する。
【００４３】
図７の工程▲１▼において、まず、シリコン単結晶からなるボンドウエーハ１およびベースウエーハ７を用意する。そして、ベースウエーハ７の第一主表面Ｋにシリコン酸化膜２を絶縁膜として形成するとともに、溝パターン形成工程として、このシリコン酸化膜２の第一主表面に溝３を形成する。そして、工程▲２▼にて、図１の工程▲２▼と同様にして剥離用イオン注入層４を形成する。次に、工程▲３▼にて、ボンドウエーハ１およびベースウエーハ７とを、それぞれの第一主表面Ｊ、Ｋ同士が絶縁膜とされるシリコン酸化膜２を介した形で貼り合わせる。この際、貼り合わせ面は、ベースウエーハ７に形成されたシリコン酸化膜２の表面とボンドウエーハ１の表面との界面が形成することになる。これ以外は、図１の工程▲３▼と同様であり、その後の工程は図１の▲４▼および▲５▼の工程と同様にして行なうことができる。図７に示す溝形成の形態にても、最終的に埋め込み熱処理工程を行なうことで溝を埋め込むことが可能であり、ブリスタ起因の不具合の発生を効果的に抑制することが可能である。尚、図７の工程▲１▼において、ボンドウエーハ１の第一主表面Ｊにもシリコン酸化膜を形成して工程▲２▼以下を行い、酸化膜同士の貼り合わせとすることもできる。
【００４４】
さらに、溝形態としては、図８のような形態とすることも可能である。ここでは、図１の工程▲１▼とは違う点だけを述べるに留める。なぜなら、溝パターン形成工程後の剥離イオン注入層の形成（図１における工程▲２▼）以降の工程は同様にして行なえるからである。そこで、図８（ａ）の工程▲１▼’にては、まずシリコン単結晶からなるボンドウエーハ１およびベースウエーハ７を用意し、ボンドウエーハ１の第一主表面Ｊにシリコン酸化膜２を絶縁膜として形成する。そして、溝パターン形成工程にてベースウエーハ７の第一主表面Ｋに溝３を形成する。この後、工程▲１▼’’にて、ベースウエーハ７の第一主表面Ｋに対して、ウエット酸化またはドライ酸化を施すことによりシリコン酸化膜２を形成する。該シリコン酸化膜２においては、溝３の形成に伴う凹凸形状が層厚方向に対して現れるが、ＳＯＩウエーハに求められる電気的特性等の素子機能の許容範囲に含有されるものであれば、問題がないと言える。また、溝の形成深さを例えば１５ｎｍ以下（５ｎｍ以上１５ｎｍ以下）といった小さなものにしておけば、さらに素子機能の許容範囲に含有されやすくなる。このように、図８（ａ）の工程▲１▼’および工程▲１▼’’を経て溝３を形成した後は、図１の工程▲２▼以降と同様の工程を行なうことで、ブリスタ起因の不具合の発生が効果的に抑制されたＳＯＩウエーハを製造することが可能である。
続いて、図８（ｂ）の工程▲１▼’にては、まずシリコン単結晶からなるボンドウエーハ１およびベースウエーハ７を用意するとともに、溝パターン形成工程にてベースウエーハ７の第一主表面Ｋに溝３を形成する。この後、図８（ａ）と同様にして工程▲１▼’’にて、ベースウエーハ７の第一主表面Ｋに対して、ウエット酸化またはドライ酸化を施すことによりシリコン酸化膜２を形成する。このように、図８（ｂ）の工程▲１▼’および工程▲１▼’’を経て溝３を形成した後は、図１の工程▲２▼以降と同様の工程を行なうことで、ブリスタ起因の不具合の発生が効果的に抑制されたＳＯＩウエーハを製造することが可能である。
【００４５】
図面を用いて上述した溝形成の形態は、あくまで代表例であって、溝パターン形成工程にては、ボンドウエーハの第一主表面側の最表面となるボンドウエーハの第一主表面や、絶縁膜の第一主表面に対してのみ溝パターンを形成してもよいし、ボンドウエーハおよびベースウエーハの第一主表面側における最表面の両方に溝パターンを形成してもよい。つまり、溝パターン形成工程にては、ボンドウエーハおよびベースウエーハの少なくともいずれかの第一主表面側の最表層に対して溝パターンを形成することで、本発明の溝形成に従う所期の目的は少なくとも果たされる。
【図面の簡単な説明】
【図１】本発明によるＳＯＩウエーハの製造方法の一実施形態を示す工程説明図。
【図２】本発明によるＳＯＩウエーハの製造方法の一実施形態を示す工程説明図。
【図３】本発明における溝パターンの実施形態を説明するための説明図。
【図４】本発明における溝パターンの実施形態を説明するための説明図。
【図５】本発明における減厚工程に係わる作用・効果を説明するための説明図。
【図６】本発明の製造方法を説明するための説明図。
【図７】本発明によるＳＯＩウエーハの製造方法の一実施形態を示す工程説明図。
【図８】本発明によるＳＯＩウエーハの製造方法の一実施形態を示す工程説明図。
【符号の説明】
１　ボンドウエーハ（第二基板）
２　絶縁膜（シリコン酸化膜）
３　溝
７　ベースウエーハ（第一基板）
４　剥離用イオン注入層
５　残留層領域
１０　ＳＯＩ層
５０　ＳＯＩウエーハ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an SOI wafer and a method for manufacturing the same.
[0002]
[Prior art]
Semiconductor devices using SOI (Silicon on Insulator) layers include various types of devices such as MOS-type ICs such as CMOS, high-voltage type ICs, semiconductor memories such as RAMs such as D-RAMs, and system LSIs. Developed and commercialized as electronic components. In order to form such a semiconductor device, a silicon oxide film is formed on a silicon single crystal substrate (hereinafter, also referred to as a base wafer), and another silicon single crystal is stacked thereon as an SOI layer. SOI wafers are used.
[0003]
In manufacturing the above-described SOI wafer, a typical manufacturing method is a bonding method. In this bonding method, a first substrate serving as a base wafer and a second substrate (hereinafter also referred to as a bond wafer) serving as an SOI layer serving as a device formation region are bonded via an insulating film such as a silicon oxide film. Thereafter, the bond wafer is reduced to a desired film thickness, and the bond wafer is turned into an SOI layer through a process of thinning the bond wafer.
[0004]
[Patent Document 1] JP-A-8-264740
[Patent Document 2] Japanese Patent No. 3048201
[Patent Document 3] JP-A-2000-30992
[0005]
[Problems to be solved by the invention]
When the above bonding method is used, there are the following problems. When bonding a bond wafer and a base wafer via an insulating film such as a silicon oxide film, adsorbed molecules such as organic substances and particles present on the surfaces to be bonded to each other are bonded to each other after bonding. This causes defects such as bonding called voids and defects called blisters (defects in which the thin SOI layer is swollen) that becomes apparent after the bond wafer is thinned. Further, when a bond wafer and a base wafer are bonded to each other with an insulating film interposed therebetween and then subjected to a heat treatment in a manufacturing process for forming a desired SOI layer, the probability of occurrence of blisters increases. I do.
[0006]
Of course, under the present circumstances, before the above-mentioned bonding, each bonded surface is subjected to surface cleaning with a cleaning liquid. However, the adsorbed molecules remaining without being removed at that time or the adsorbed molecules newly adsorbed at the time of bonding become blisters as described above, causing swelling or peeling between the lamination surfaces of the bonding surfaces, or inducing void defects. As a result, the manufacturing yield of the manufactured SOI wafer is reduced. Even if it does not result in a defect, the electrical characteristics related to the device performance of the SOI wafer are degraded.
[0007]
In recent years, in a CMOS-LSI or the like, which is a main application of an SOI wafer, the tendency of miniaturization and high integration of elements has become more and more remarkable, and the film thickness required for the SOI layer is much less than 100 nm. It is 50 nm or less (for example, 20 to 50 nm), and sometimes 10 nm. When reducing the thickness of the SOI layer in this manner, after bonding, the thickness of the bond wafer is reduced to a desired thickness, and when the thickness is reduced, the remaining layer region including the layer region that should become the SOI layer of the bond wafer. Also has a small film thickness. Then, when heat treatment is performed in such a state, due to a decrease in the stacking load or rigidity applied to the bonding surface, the adsorbed molecules on the bonding surface become gaseous, and easily diffuse in the surface. The result is that blistering is promoted.
[0008]
As described above, when heat treatment is performed in a state where the thickness of the bond wafer is reduced after bonding, the problem of blisters occurring on the bonding surface becomes more remarkable, and in particular, the thickness of the bond wafer is reduced. As the thickness of the bond wafer in the remaining layer region decreases when the thickness is increased, the probability of occurrence of blisters increases.
[0009]
An object of the present invention is to provide an SOI wafer and a method of manufacturing the SOI wafer, which can improve the quality even when the required thickness level of the SOI layer is very small, on the premise that the SOI wafer is manufactured by a bonding method. Is to do.
[0010]
[Means for Solving the Problems and Functions / Effects]
A method for manufacturing an SOI wafer according to the present invention for solving the above-mentioned problems includes:
A method for manufacturing an SOI wafer in which an SOI layer is formed on a surface of an insulating film,
An insulating film forming step of forming an insulating film on at least one of the first main surface of the first substrate and the second substrate made of silicon single crystal,
Performing a patterning process on the outermost layer on the first main surface side of at least one of the first substrate and the second substrate, a groove pattern forming step of forming a plurality of grooves reaching the outer edge of the outermost surface; ,
After the groove pattern forming step, the first substrate and the second substrate, via the insulating film, a bonding step of bonding the respective first main surfaces,
After the bonding step, a thickness reducing step of reducing the thickness of the second substrate in a form that leaves a residual layer region including a silicon layer portion to be an SOI layer as viewed from the first main surface of the second substrate;
After the thickness reducing step, by performing a heat treatment, the groove formed in the groove pattern forming step, a filling heat treatment step of filling the particle flow from its own peripheral portion,
It is characterized by including.
[0011]
The notable feature of the method of the present invention is that, prior to the bonding step, in the groove pattern forming step, the outermost surface of at least one of the first main surface side of the first substrate and the second substrate made of silicon single crystal To form a plurality of grooves extending to the outer edge of the outermost surface. In addition, the outermost surface on which the groove is formed is a bonding surface (hereinafter, referred to as a bonding surface) when bonding the first main surfaces to each other through the insulating film between the first substrate and the second substrate in the bonding process. Simply referred to as a bonding surface). By forming the grooves in this manner, when the bonding process is performed under normal temperature and normal pressure, air taken in between the bonding surfaces and adsorbed molecules on the bonding surfaces form voids and blisters. Can be effectively suppressed. As a result, it is possible to provide an SOI wafer in which generation of void defects is suppressed and which has excellent quality such as electric characteristics. Also, in manufacturing, the yield can be improved.
[0012]
Also, when manufacturing an SOI wafer using the bonding method, after the bonding step, a residual layer region including a silicon layer portion to be an SOI layer as viewed from the first main surface of the second substrate is left. And a step of reducing the thickness of the second substrate is required. When the thickness of the second substrate is reduced in the thickness reducing step, the laminating load and rigidity applied to the bonding surface are reduced, and accordingly, the adsorbed molecules in the bonding surface are easily diffused. However, in the present invention, the grooves are formed in advance in the groove pattern forming step. It is possible to reduce the blister occurrence probability. As a result, even when the formed film thickness of the SOI layer needs to be, for example, 100 nm or less, or even 50 nm or less (for example, 20 to 50 nm), it is possible to reduce the film thickness without a problem caused by the blister. It becomes possible.
[0013]
The groove formed in the groove pattern forming step is the first main surface of at least one of the first substrate, the second substrate, and the insulating film, that is, the first main surface of at least one of the first substrate and the second substrate. It is formed on the outermost layer on the front surface side so as to reach the outer edge of the surface. The groove formed in this manner can be finally filled with particles flowing from the periphery of the groove itself (also called reflow or migration) by performing a heat treatment (embedding heat treatment step). The heat treatment temperature in the filling heat treatment step is appropriately adjusted in accordance with the composition that forms the flow of particles around the groove and fills the groove, the depth of the groove, and the like.
[0014]
The thickness reduction method in the above-described thickness reduction step is not particularly limited, but is also referred to as the following ion implantation separation method (hydrogen ion separation method, Smart Cut (trademark) method. See Patent Document 2: Japanese Patent No. 3048201). Is particularly effective from the viewpoint of production efficiency and the like. Therefore, prior to the bonding step, in a peeling ion implantation layer forming step, ions are implanted from the first main surface side of the second substrate by an ion implantation method to form a peeling ion implantation layer. Then, as a thickness reducing step, the second substrate is peeled off at the peeling ion-implanted layer while leaving the above-mentioned residual layer region. By performing the thickness reducing step using such a method, the thickness of the second substrate can be easily reduced. Here, the peeling of the second substrate in the peeling ion implantation layer may be performed by performing a peeling heat treatment at a heat treatment temperature of, for example, about 400 to 600 ° C. In such a case, since the peeling heat treatment is performed in a form belonging to the thickness reducing step, in the conventional case, the blister is applied to the bonding surface where the second substrate and the first substrate are bonded via the insulating film. There is a particular concern about the occurrence of defects accompanying the occurrence. However, in the present invention, even if this peeling heat treatment is performed, the occurrence of blisters can be effectively suppressed due to the presence of the grooves formed in the bonding surface. As described above, in the present invention, whether or not to use the method of performing the peeling heat treatment, firstly, it is possible to improve the work efficiency of the thickness reduction step by the ion implantation peeling method, It is possible to increase the production yield of SOI wafers manufactured at a low cost. In addition, the quality of the SOI wafer, such as electrical characteristics, can be improved.
[0015]
In the thickness reducing step using the above-described ion implantation separation method, the separation ion implantation layer formed in the separation ion implantation layer forming step in advance is implanted with ions from the first main surface side of the second substrate by the ion implantation method. It is formed by this. The first main surface of the second substrate is to be a surface to be bonded or a surface on which an insulating film is formed, and is usually finished by mirror polishing or the like. Therefore, the ion implantation layer for separation can be formed with reference to the first main surface of the second substrate having good flatness, and the ion implantation depth hardly varies. This means that the second substrate can be more easily separated by the separation ion implantation layer. Based on this, it is particularly preferable in the present invention that the second substrate uses a mirror-polished wafer whose first main surface is a mirror-polished surface.
[0016]
Next, the method for manufacturing an SOI wafer according to the present invention includes a pre-stage in which a heat treatment is performed at a processing temperature lower than the heat treatment temperature in the embedding heat treatment step between the bonding step and the thickness reducing step or as belonging to the thickness reducing step. It is characterized by having a heat treatment step.
[0017]
As described above, the probability of blister generation due to the adsorbed molecules taken into the bonding surface in the bonding step is particularly increased when heat treatment is performed after the bonding step at room temperature. For this reason, in the related art, when a bonding heat treatment is performed after the bonding step and the bonding of the bonding surfaces is performed firmly, the problem associated with the occurrence of blisters is particularly likely to become apparent. However, in the present invention, after the bonding step, specifically, in the peeling heat treatment between the bonding step and the thickness reducing step or in the peeling heat treatment as a part of the thickness reducing step, the pre-heat treatment step is performed at a low temperature. Therefore, the adsorbed molecules diffuse outside through the groove, and blister generation can be effectively suppressed. As a result, the heat treatment required in various steps can be set as a pre-heat treatment step and the degree of freedom can be set with a high degree of freedom in a manner that can suppress the problems associated with blister generation. However, the heat treatment temperature in the first heat treatment step is lower than the heat treatment temperature in the embedded heat treatment step. This is because if the grooves are filled by the heat treatment belonging to the pre-heat treatment step before the second substrate is thinned, the purpose of the present invention by forming the grooves may not be sufficiently useful. Of course, a plurality of heat treatments belonging to the first heat treatment step may be performed.
[0018]
Also, generally, after the bonding step, the bonding of the bonding surfaces where the first substrate and the second substrate are bonded via the insulating film in the bonding step is strong enough to withstand the device manufacturing process. It is necessary to perform a bonding heat treatment. This bonding heat treatment is usually performed at a high temperature of, for example, 1000 ° C. or more and 1300 ° C. or less. Therefore, it is assumed that the formed groove is filled depending on the set temperature. Therefore, when the heat treatment temperature of the bonding heat treatment is set to be lower than the heat treatment temperature in the burying heat treatment process, the bonding heat treatment is performed as a heat treatment belonging to the preceding heat treatment process. When set, it is desirable to perform the bonding process in a form belonging to the burying heat treatment step. In other words, by comparing the heat treatment temperature of the bonding heat treatment with the heat treatment temperature of the filling heat treatment step, by appropriately setting the order of the step of performing the bond heat treatment, the effect of the groove formation in the present invention can be made more useful. The meaning of performing the bonding heat treatment in a form belonging to the burying heat treatment step means that the burying heat treatment step also serves as the bonding heat treatment.
[0019]
It can be said that it is particularly desirable to perform the above-described bonding heat treatment in a form belonging to the burying heat treatment step. Since the bonding heat treatment is performed to strengthen the bonding of the bonding surfaces as described above, it is preferable that the heat treatment temperature be higher, for example, in a normally set temperature range of 1000 ° C. or more and 1300 ° C. or less. Therefore, by setting the bonding heat treatment to belong to the filling heat treatment step, it is possible to set the heat treatment temperature without considering the problem that the groove is filled, and to easily impart a desired bonding force to the bonding surface. Become.
[0020]
In addition to the method of reducing the thickness of the second substrate using the ion implantation separation method as described above, a method using mechanical grinding using a surface grinder or the like, a method using mechanical chemical polishing or chemical polishing or chemical etching. Can be used to reduce the thickness of the second substrate. In this case, pre-stage heat treatment may be performed at a temperature of about 600 to 1000 ° C. before the thickness reducing step. As a result, a bonding strength that can withstand the thickness reduction step is obtained. As described above, various methods of reducing the thickness in the thickness reducing step are available, but as shown in the schematic diagram of FIG. 5, the second substrate 1 is viewed from the first main surface J of the second substrate 1 in the thickness reducing step. The thickness is reduced so as to leave the residual layer region 5 including at least the first silicon layer portion to be the SOI layer. Here, the thickness of the residual layer region 5 correlates with the required thickness of the SOI layer, and is assumed to decrease as the SOI layer becomes thinner. In the case where the thickness of the residual layer region is set to 5 μm or less, for example, about 0.5 to 3 μm, if the thickness is reduced as described in JP-A-8-264740 of Patent Document 1, As described, the probability of occurrence of blisters on the bonding surface is particularly increased. Further, when heat treatment is performed after the thickness reduction step, the probability of blister generation further increases. However, as described repeatedly, in the present invention, since the groove pattern is formed in advance on the bonding surface, the thickness of the SOI layer is reduced (for example, 100 nm or less (about 20 to 50 nm)). Accordingly, even if the film thickness of the residual layer region is reduced, the generation of blisters can be effectively suppressed, and interlayer swelling, peeling, and void defects occurring on the bonding surface can be significantly reduced. . Thus, in the present invention, it is possible to improve the quality of an SOI wafer even when the required thickness level of the SOI layer is very small.
[0021]
The groove 3 in FIG. 5 is formed on the first main surface K of the first substrate 7. That is, as shown in the schematic diagram of FIG. 4A, the outermost surface (here, the first main surface K) of the first substrate 7 on the first main surface K side is formed in the groove pattern forming step. 3 is formed so as to reach the outer edge of the outermost surface, and then the second substrate 1 and the first substrate 7 are bonded via the insulating film 2 in a bonding step. In addition to the formation of such grooves, as shown in the schematic diagram of FIG. 4B, the first main surface of the insulating film 2 formed on the first main surface J of the second substrate 1, that is, The groove 3 may be formed on the outermost surface on the first main surface J side of the second substrate 1 in a groove pattern forming step. The form in which the groove is formed is not limited as long as the form is formed on the outermost surface on the first main surface side of at least one of the first substrate and the second substrate. Since the first substrate and the second substrate are bonded to each other with an insulating film interposed therebetween so as to form a mating surface, the formed groove can effectively fulfill the function intended by the present invention. Further, the groove formation in the groove pattern forming step can be performed by using known photolithography, photoetching, or the like.
[0022]
In the above-described groove pattern forming step, it is preferable to perform a patterning process only on the outermost layer on the first main surface side of the first substrate. That is, in the groove pattern forming step, it is desirable that the groove is formed only on the outermost layer on the first main surface side of the first substrate. This means that at least a groove is not formed in the silicon layer region of the second substrate that is to be the SOI layer. The SOI layer is a layer forming the basis of the element function of the SOI wafer. Therefore, even if the trench is finally buried in the burying heat treatment step, if it is assumed in advance that the trench will be buried in an unintended shape or crystalline state, it is preferable to form the trench in a region away from the SOI layer as much as possible. It is desirable. As a result, even if the trench is filled with an unintended shape or crystalline state, it is considered that the influence on the element function of the SOI wafer is minimal. Taking this into account, it is particularly desirable that the insulating film is formed only on the first main surface of the second substrate in the insulating film forming step. That is, in the groove pattern forming step, the grooves are desirably formed only on the first main surface of the first substrate. As a result, a groove is formed in a region farther from the SOI layer.
[0023]
In the case where the groove is formed only on the first main surface of the first substrate in the groove pattern forming step, the following advantage is also obtained. As described above, the groove pattern is provided to prevent the adsorbed molecules present on the bonding surface from diffusing in the bonding surface and forming a blister after the bonding step or the bonding step. The groove shape such as the depth of the groove to be formed is appropriately adjusted in consideration of the diffusion speed and diffusion concentration at room temperature or at the heat treatment temperature of the pre-heat treatment step when the adsorbed molecules existing on the bonding surface are diffused. Is what is done. Therefore, in the shape of the groove to be formed, the greater the degree of freedom in design, the more effectively the groove can effectively perform its function. In consideration of these contents, the first substrate has a greater degree of freedom in designing the groove pattern than the second substrate including the silicon layer to be the SOI layer and the insulating film. Therefore, the grooves formed in the groove pattern forming step are preferably formed on the first main surface of the first substrate.
[0024]
The depth of the groove formed in the above-described groove pattern forming step is desirably 15 nm or less. The purpose of forming the groove is to diffuse the adsorbed molecules present on the bonding surface not only in the in-plane direction but also in the film thickness direction, and further, to diffuse and remove the adsorbed molecules to the outside of the substrate through the groove. Therefore, the depth of the groove to be formed may be somewhat large. However, if the formation depth exceeds 15 nm, it is not possible to easily fill the groove in the filling heat treatment step, and it is necessary to excessively increase the processing temperature. Is assumed to occur. If the processing temperature is excessively increased, for example, a defect such as a composition fluctuation between the interface between the insulating film and the first substrate or the second substrate is expected to occur, and, consequently, the quality such as desired electrical characteristics can be provided to the SOI wafer. May not be granted. Therefore, it is desirable that the depth of the groove formed in the groove pattern forming step be 15 nm or less. On the other hand, if the lower limit of the depth of the groove is set to, for example, 1 nm, the function of the groove can be sufficiently performed. The width of the groove to be formed is not particularly limited, but is preferably, for example, about 1 to 100 μm. If the thickness is less than 1 μm, the adsorbed molecules on the bonded surface may not be sufficiently diffused and removed to the outside of the substrate, while if it exceeds 100 μm, the groove may not be easily buried in the burying heat treatment step.
[0025]
The grooves formed in the groove pattern forming step as described above are finally filled in the filling heat treatment step. Therefore, the heat treatment temperature in the embedded heat treatment step is preferably set to 1100 ° C. or more. Considering that the first substrate and the second substrate are made of a silicon single crystal, and the insulating film is generally made of a silicon compound film such as a silicon oxide film or a silicon nitride film, the heat treatment temperature in the embedded heat treatment step is 1100 ° C. or more. , It is possible to fill the groove, and it is particularly preferable to set the temperature to 1200 ° C. or higher. On the other hand, as the upper limit, the higher the temperature, the more easily the particle flow for filling the groove is induced, but it is desirable that the upper limit is, for example, about 1400 ° C., preferably about 1300 ° C. If the processing temperature is excessively increased, the cost is increased, and the above-mentioned problems related to the quality of the SOI wafer are expected to occur. Therefore, it is appropriate to set the upper limit to about 1400 ° C., preferably about 1300 ° C. In this specification, the step of performing a heat treatment at a temperature lower than the heat treatment temperature in the embedding heat treatment step, which is performed between the bonding step and the thickness reduction step or as a process belonging to the thickness reduction step, In the case where heat treatment is performed at a heat treatment temperature equal to or higher than that of the burying heat treatment step, the heat treatment is regarded as a step belonging to the burying heat treatment step.
[0026]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described.
FIG. 1 illustrates a basic embodiment of a method for manufacturing an SOI wafer according to the present invention. First, as shown in step (1), a base wafer 7 as a first substrate made of silicon single crystal and a bond wafer 1 as a second substrate are prepared. Here, as shown in step (1), a silicon oxide film 2 as an insulating film is formed on the first main surface J side of the bond wafer 1. The silicon oxide film 2 can be formed by, for example, wet oxidation or dry oxidation, but a method such as CVD (Chemical Vapor Deposition) can also be adopted. The thickness of the silicon oxide film is, for example, about 50 nm or more and about 2 μm or less in consideration of use as an insulating layer of a MOS-FET or the like. In the present embodiment, the silicon oxide film 2 is used as the insulating film, but a silicon nitride film, a silicon oxynitride film, or the like may be used as the insulating film. However, when the silicon oxide film is used as the insulating film, there is an advantage that the insulating film can be easily formed by using wet oxidation or dry oxidation as described above.
[0027]
Further, as shown in the step (1), the outermost surface of the base wafer 7 on the first main surface K side, in this embodiment, the first main surface K of the base wafer 7 is subjected to a patterning process, A plurality of grooves 3 reaching at least the outer edge of the main surface K are formed (groove pattern forming step). The groove pattern formed in this groove pattern forming step has at least the outer edge F of the first main surface K as shown in the partial perspective view of the base wafer (first substrate) 7 shown in the schematic diagram of FIG. Should be fine. 3A shows a case where the groove 3 is formed so as to extend from the outer edge F to the outer edge F. FIG. 3B shows a case where one end of the groove 3 has the groove 3 formed at the outer edge F. is there. From the viewpoint of more effectively diffusing and removing the adsorbed molecules on the bonding surface to the outside of the substrate, it is desirable to form the groove from the outer edge to the outer edge as shown in FIG.
[0028]
The groove 3 formed in the first main surface K of the base wafer 7 in the step (1) is formed, for example, to have a formation depth of 5 to 15 nm and a width of 1 to 100 μm. By forming in this manner, it is possible to effectively prevent the adsorbed molecules taken into the bonding surface from becoming blisters after the bonding step (described later) or the bonding step, and to simplify the embedding heat treatment step (described later). It is possible to embed a groove in the groove. Further, the groove pattern here can be formed by a patterning process using known photolithography or photoetching. For example, a photoresist is applied on the first main surface K, a desired groove pattern is formed, and then immersed in buffered hydrofluoric acid, so that the silicon exposed surface other than the portion masked by the photoresist is slightly etched. Therefore, etching at a depth of nanometer level can be easily performed.
[0029]
Next, as shown in step (2), hydrogen ions are implanted, for example, by irradiating a hydrogen ion beam through the silicon oxide film 2 on the first main surface J side of the bond wafer 1 to remove the peeling ion implantation layer 4. Form. The separation ion implantation layer 4 is formed, for example, at a depth position da (the first position of the bond wafer (second substrate) 1) deeper than the silicon layer portion to be the finally obtained SOI layer 10 (step (5)). It is formed so that a hydrogen concentration peak position occurs at a position (depth position from the main surface J). The formation depth of the separation ion implantation layer 4 is appropriately adjusted according to the thickness of the finally obtained SOI layer 10. The adjustment is performed by adjusting the energy (acceleration voltage) of the ions when the ions are implanted.
[0030]
In order to perform smooth and smooth separation, the hydrogen ion implantation amount (dose amount) should be 2 × 10 5 ¹⁶ Pieces / cm ² ~ 1 × 10 ¹⁷ Pieces / cm ² It is desirable that 2 × 10 ¹⁶ Pieces / cm ² If it is less than 1, normal peeling becomes impossible and 1 × 10 ¹⁷ Pieces / cm ² Exceeding the limit causes an excessive increase in the amount of ion implantation, so that the process is lengthened and it is difficult to avoid a decrease in manufacturing efficiency. Note that one kind of ions selected from the group consisting of hydrogen ions and rare gas (He, Ne, Ar, Kr, and Xe) ions can be used as ions for forming the separation ion implantation layer. That is, instead of hydrogen ions, the ion implantation layer 4 for separation may be formed by implanting one kind of ions of these rare gases.
[0031]
The bond wafer 1 on which the release ion-implanted layer 4 is formed as described above and the base wafer 7 on which the groove 3 is formed are washed with a cleaning liquid, and thereafter, as shown in step (3), the two wafers 1, 7 Are bonded on the side on which the silicon oxide film 2 is formed (that is, on the first main surfaces J and K sides) (bonding step). Then, as shown in the step (4), the bond wafer 1 is subjected to a step of heat-treating the laminate at a low temperature of 400 to 600 ° C. (pre-stage heat treatment step), so that the bond wafer 1 A portion which is generally peeled off at the concentration peak position and remains on the base wafer 1 side becomes a residual layer region 5 (thickening step). The bond wafer 1 can be implanted by increasing the ion implantation amount when forming the ion implantation layer 4 for peeling or by activating the surface by performing plasma treatment on the surfaces to be overlapped in advance. In some cases, the heat treatment for peeling the layer 4 can be omitted. Further, the remaining bond wafer portion 30 after peeling can be reused as a bond wafer or a base wafer again after re-polishing the peeled surface.
[0032]
Further, a damaged layer 5d may be formed on the residual layer region 5 immediately after the peeling due to the ion implantation as shown in FIG. Therefore, in such a case, the outermost layer portion of the residual layer region 5 may be removed by etching. The etching allowance dc in this case may be such that the damaged layer 5d can be removed, and for example, it is appropriate to set it to about 0.1 to 0.15 μm. Specifically, the etching can be performed by using a mixed acid etching such as hydrofluoric acid / nitric acid, a chemical etching such as an alkali etching such as KOH or NaOH, or a gas phase etching such as an ion etching.
[0033]
In this embodiment, the base wafer (first substrate) 7 and the bond wafer (second substrate) 1 are bonded via an insulating film in a bonding step after the thickness reducing step in step 4 in FIG. It is necessary to perform a bonding heat treatment to strengthen the bonding at the bonding interface. This is because if this bonding heat treatment is performed between the bonding step and the thickness reducing step, the release ion-implanted layer may peel off in an unintended manner. The heat treatment temperature of the bonding heat treatment is, for example, a high temperature of 1000 ° C. or more and 1300 ° C. or less. Therefore, in step (5), first, prior to the heat treatment step for the bonding heat treatment, an oxidation heat treatment for protecting the surface of the residual layer region 5 is performed at a lower heat treatment temperature. Thereafter, by performing a heat treatment for a bonding heat treatment, the residual layer region 5 and the base wafer 7 are firmly bonded via the insulating film 2 which is a silicon oxide film. In this embodiment, the heat treatment temperature in the bonding heat treatment is used to fill the groove 3 provided in the base wafer 7 with the flow of particles from the periphery of the base wafer 7 to which the base wafer 7 belongs, that is, the flow of silicon particles. (Embedding heat treatment step). That is, the burying heat treatment step also serves as the bonding heat treatment. In the present embodiment, silicon is the main particle for filling the groove, so that the particle flow can be sufficiently induced in the general processing temperature range of 1000 ° C. to 1300 ° C. required for the bonding heat treatment. it can. In particular, it is desirable that the temperature be higher (for example, 1100 ° C. or higher, preferably 1200 ° C. or higher) even in this processing temperature range.
[0034]
Through the step (5) as described above, the SOI wafer 50 is formed. Conventionally, the adsorbed molecules taken into the bonding surface in the bonding step sometimes become blisters by diffusing in the bonding surface. However, in the present invention, as shown in step (1) of FIG. 1, prior to the bonding step, diffusion of the adsorbed molecules taken into the bonding surface only in the bonding surface is suppressed, and A groove is formed for diffusion and removal. As a result, the occurrence of problems such as swelling between layers due to the generation of blisters is suppressed, and the SOI wafer to be formed can have good quality such as electrical characteristics. Furthermore, even when the required film thickness level of the SOI layer in the SOI wafer is, for example, 100 nm or less, or even 50 nm or less (20 to 50 nm), the problem caused by the occurrence of blisters is effectively suppressed. It can be.
[0035]
In the flow of the process described above with reference to FIG. 1, the heat treatment for the bonding heat treatment is also used as the heat treatment for the groove filling heat treatment process. Therefore, although it may be considered from the viewpoint of work efficiency, usually, if the temperature is as high as the heat treatment temperature for this bonding heat treatment (for example, 1000 ° C. or more and 1300 ° C. or less), the adsorbed molecules remaining on the bonding surface will Is not promoted only in the in-plane direction irrespective of the formation, and the tendency to diffuse in all directions including the film thickness direction is increased. Therefore, it can be said that the problem of blister generation itself does not become noticeable. In this sense, there is an advantage that the bonding heat treatment is also used for the heat treatment in the heat treatment step of embedding.
[0036]
In step (5), a planarization heat treatment for planarizing the surface of the SOI layer 10 can be performed. This planarization heat treatment can be performed in an inert gas such as an argon gas, a hydrogen gas, or a mixed gas thereof at a temperature of about 1100 to 1300 ° C. for a short time of about 1 to 2 hours. The heat treatment step can also be performed. Of course, it may be performed after the embedded heat treatment step. Specifically, it can be performed using a heat treatment furnace of a heater type such as a general batch type vertical furnace or a horizontal furnace, and a single-wafer type heat treatment that completes the heat treatment in several seconds to several minutes by lamp heating or the like. It can also be performed using an RTP device.
[0037]
The SOI wafer manufactured by the above-described steps has excellent quality such as electrical characteristics in which blistering between layers and generation of voids due to blisters are effectively suppressed. Further, even when the thickness of the SOI layer is set to 0.5 μm or less, it is possible to effectively suppress the problem caused by the blister.
[0038]
As mentioned above, although one Embodiment of this invention was described, this invention is not limited to this, A various deformation | transformation or improvement can be added unless it deviates from the technical range based on description of a claim. . In FIG. 1, the stripping step is performed as a thickness reducing step using an ion implantation stripping method. An embodiment without such a stripping step will be described below with reference to FIG. .
[0039]
Step (1) in FIG. 2 can be performed in the same manner as step (1) in FIG. Then, in step (2), the bond wafer 1 and the base wafer 7 are bonded together with the first main surfaces J and K interposed therebetween via the insulating film 2 (bonding step). Then, after the bonding step, a bonding heat treatment is performed. At the time of this bonding heat treatment, even if the formed groove 3 is buried, that is, even if it is a step that can be regarded as a burying heat treatment step, at least the intended object of the present invention is achieved. That is, in the bonding step or between the bonding step and the step of performing the bonding heat treatment, the adsorbed molecules taken into the bonding surface are effectively prevented from forming blisters. In addition, when the bonding heat treatment is further performed, the adsorbed molecules taken into the bonding surface are also subjected to the bonding heat treatment in a state where the grooves are formed. Can be expected to spread. As a result, the process after the bonding heat treatment is performed in a state where the number of adsorbed molecules existing on the bonding surface from which the blister is generated is clearly reduced. As a result, the SOI wafer 50 (process {circle around (4)}) to be finally manufactured is superior in quality in which defects due to blisters are suppressed as compared with the conventional one.
[0040]
Now, the following process flow will be described assuming that the bonding heat treatment performed in step (2) in FIG. 2 is regarded as a burying heat treatment step. After performing the bonding step in the step (2) and performing the bonding heat treatment, as shown in the step (3), the residual layer region including the silicon layer region to be the SOI layer 10 (the step (4)) The thickness of the bond wafer (second substrate) 1 is reduced except for 5 (thickness reducing step). Specifically, the bond wafer 1 is mechanically ground with a surface grinder or the like so that the thickness of the residual layer region is, for example, 5 μm or less (about 0.5 to 3 μm), and further polished as necessary. Thus, the film thickness can be made similar to that of the residual layer region 5 in FIG. Thereafter, the SOI wafer 50 can be obtained by performing a gas phase etching or the like in step (4) as necessary.
[0041]
In FIG. 2, the bonding heat treatment is performed in the step (2) in a form belonging to the burying heat treatment step. However, by setting the processing temperature of this bonding heat treatment to, for example, about 700 to 900 ° C., it is regarded as the first heat treatment step. You can also. That is, the bonding of the bonding surfaces is ensured to such an extent that the subsequent step (3) of the thickness reducing step can be performed. In this case, in step (4) in FIG. 2, a burying heat treatment step is performed in the same manner as in step (5) in FIG. Further, since the bonding of the bonding surfaces can be strengthened at the heat treatment temperature in the burying heat treatment step, the quality of the SOI wafer 50 does not matter at all.
[0042]
1 and 2, the grooves formed in the groove pattern forming step are formed on the first main surface K of the base wafer (first substrate) 7. However, without being limited to this, other forms of groove formation are also possible. Embodiments including representative examples thereof will be described below with reference to the drawings on the assumption that a separation step by the ion implantation separation method is a thickness reduction step.
[0043]
In step (1) of FIG. 7, first, a bond wafer 1 and a base wafer 7 made of a silicon single crystal are prepared. Then, the silicon oxide film 2 is formed as an insulating film on the first main surface K of the base wafer 7, and the groove 3 is formed on the first main surface of the silicon oxide film 2 as a groove pattern forming step. Then, in step (2), the ion implantation layer 4 for separation is formed in the same manner as in step (2) of FIG. Next, in step (3), the bond wafer 1 and the base wafer 7 are bonded together with the first main surfaces J and K interposed therebetween via the silicon oxide film 2 serving as an insulating film. At this time, the bonding surface forms an interface between the surface of the silicon oxide film 2 formed on the base wafer 7 and the surface of the bond wafer 1. The other steps are the same as step (3) in FIG. 1, and the subsequent steps can be performed in the same manner as steps (4) and (5) in FIG. Even in the form of groove formation shown in FIG. 7, it is possible to fill the groove by finally performing the filling heat treatment step, and it is possible to effectively suppress the occurrence of a defect caused by the blister. In step (1) of FIG. 7, a silicon oxide film may also be formed on the first main surface J of the bond wafer 1, and the steps (2) and subsequent steps may be performed to bond the oxide films.
[0044]
Further, as the groove form, a form as shown in FIG. 8 is also possible. Here, only points different from step (1) in FIG. 1 will be described. This is because the steps subsequent to the formation of the exfoliated ion-implanted layer after the groove pattern forming step (step (2) in FIG. 1) can be performed in the same manner. Therefore, in step (1) ′ of FIG. 8A, first, a bond wafer 1 and a base wafer 7 made of silicon single crystal are prepared, and a silicon oxide film 2 is insulated on the first main surface J of the bond wafer 1. It is formed as a film. Then, a groove 3 is formed on the first main surface K of the base wafer 7 in a groove pattern forming step. Thereafter, in step (1) '', the silicon oxide film 2 is formed by performing wet oxidation or dry oxidation on the first main surface K of the base wafer 7. In the silicon oxide film 2, a concavo-convex shape due to the formation of the groove 3 appears in the layer thickness direction. There is no problem. If the depth of the groove is set to a small value, for example, 15 nm or less (5 nm or more and 15 nm or less), the groove can be more easily included in the allowable range of the element function. After forming the groove 3 through the steps (1) 'and (1)''of FIG. 8A, the same steps as the steps (2) and thereafter of FIG. It is possible to manufacture an SOI wafer in which the occurrence of inconvenience is effectively suppressed.
Subsequently, in step (1) ′ of FIG. 8B, first, a bond wafer 1 and a base wafer 7 made of silicon single crystal are prepared, and a first main surface of the base wafer 7 is formed in a groove pattern forming step. A groove 3 is formed in K. Thereafter, in the same manner as in FIG. 8A, in step (1) ″, the first main surface K of the base wafer 7 is subjected to wet oxidation or dry oxidation to form the silicon oxide film 2. . After forming the groove 3 through the steps (1) 'and (1)''of FIG. 8B, the same steps as the steps (2) and thereafter of FIG. It is possible to manufacture an SOI wafer in which the occurrence of inconvenience is effectively suppressed.
[0045]
The form of the groove formation described above with reference to the drawings is merely a representative example, and in the groove pattern formation step, the first main surface of the bond wafer, which is the outermost surface on the first main surface side of the bond wafer, and the insulating A groove pattern may be formed only on the first main surface of the film, or a groove pattern may be formed on both the outermost surfaces on the first main surface side of the bond wafer and the base wafer. That is, in the groove pattern forming step, by forming a groove pattern on the outermost layer on the first main surface side of at least one of the bond wafer and the base wafer, the intended purpose according to the groove formation of the present invention is: At least done.
[Brief description of the drawings]
FIG. 1 is a process explanatory view showing one embodiment of a method for manufacturing an SOI wafer according to the present invention.
FIG. 2 is a process explanatory view showing one embodiment of a method for manufacturing an SOI wafer according to the present invention.
FIG. 3 is an explanatory diagram illustrating an embodiment of a groove pattern according to the present invention.
FIG. 4 is an explanatory diagram illustrating an embodiment of a groove pattern according to the present invention.
FIG. 5 is an explanatory diagram for explaining the operation and effect relating to the thickness reducing step in the present invention.
FIG. 6 is an explanatory diagram for explaining the manufacturing method of the present invention.
FIG. 7 is a process explanatory view showing one embodiment of a method for manufacturing an SOI wafer according to the present invention.
FIG. 8 is a process explanatory view showing one embodiment of a method for manufacturing an SOI wafer according to the present invention.
[Explanation of symbols]
1 Bond wafer (second substrate)
2 Insulating film (silicon oxide film)
3 grooves
7 Base wafer (first substrate)
4 Removal ion implantation layer
5 Remaining layer area
10 SOI layer
50 SOI wafers

Claims

A method for manufacturing an SOI wafer in which an SOI layer is formed on a surface of an insulating film,
An insulating film forming step of forming an insulating film on at least one of the first main surface of the first substrate and the second substrate made of silicon single crystal,
Performing a patterning process on the outermost layer on the first main surface side of at least one of the first substrate and the second substrate, a groove pattern forming step of forming a plurality of grooves reaching the outer edge of the outermost surface; ,
After the groove pattern forming step, the first substrate and the second substrate, via the insulating film, a bonding step of bonding the respective first main surfaces,
After the bonding step, a thickness reducing step of reducing the thickness of the second substrate in a form that leaves a residual layer region including a silicon layer portion to be an SOI layer as viewed from the first main surface of the second substrate;
After the thickness reducing step, by performing a heat treatment, the groove formed in the groove pattern forming step, a filling heat treatment step of filling the particle flow from its own peripheral portion,
A method for manufacturing an SOI wafer, comprising:

Prior to the laminating step, by implanting ions from the first main surface side of the second substrate by an ion implantation method, a peeling ion implantation layer forming step of forming a peeling ion implantation layer,
2. The method for manufacturing an SOI wafer according to claim 1, wherein the thickness reducing step is a step of separating the second substrate in the separation ion implantation layer while leaving the residual layer region. 3.

Between the steps between the bonding step and the thickness reducing step, or as belonging to the thickness reducing step, a pre-stage heat treatment step of performing a heat treatment at a lower treatment temperature than a heat treatment temperature in the burying heat treatment step, The method for producing an SOI wafer according to claim 1.

The bonding heat treatment, which is performed after the bonding step and strengthens the bonding between the bonding surfaces of the first substrate and the second substrate bonded through the insulating film in the bonding step, is performed by the embedding heat treatment. 4. The method for manufacturing an SOI wafer according to claim 3, wherein the method belongs to a step or the first heat treatment step.

5. The SOI wafer according to claim 1, wherein a thickness of the residual layer region after the thickness of the second substrate is reduced in the thickness reducing step is 5 μm or less. 6. Production method.

The said groove pattern formation process is a process of performing a patterning process only with respect to the outermost layer on the 1st main surface side of the said 1st board | substrate, The Claim 1 characterized by the above-mentioned. SOI wafer manufacturing method.

7. The method according to claim 6, wherein, in the insulating film forming step, the insulating film is formed only on the first main surface of the second substrate.

8. The method for manufacturing an SOI wafer according to claim 1, wherein a depth of the groove formed in the pattern forming step is set to 15 nm or less.

9. The method for manufacturing an SOI wafer according to claim 1, wherein a heat treatment temperature in the burying heat treatment step is set to 1100 ° C. or higher.

10. The method for manufacturing an SOI wafer according to claim 1, wherein the insulating film is a silicon oxide film.

An SOI wafer manufactured by the manufacturing method according to any one of claims 1 to 10,
The SOI wafer characterized in that the thickness of the SOI layer of the SOI wafer is 0.5 μm or less.