JP2004104877A - 電源断情報通知装置 - Google Patents
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Abstract
【課題】電源オフ操作から電源オフまでの遅延時間を正確に定め、管理装置への電源オフ通知を確実に行う。
【解決手段】RINH発出回路101は、電源盤200からの電源を入力して信号処理部102へ供給し、また、内蔵している電源用のスイッチが操作によりオンからオフにされるとRINH発出信号を信号処理部へ出力する。また信号処理部からの信号処理用クロックS10を所定回数だけカウントした後で信号処理部への電源の供給を停止する。信号処理部は該ディジタル回線終端盤100−1における信号処理と回線の制御を行い、また、RINH発出信号を受けると電源供給の停止がされる前に、当該ディジタル回線終端装置における電源オフを管理装置(図示省略)へ通知するのに必要な処理を行う。
【選択図】 図1
【解決手段】RINH発出回路101は、電源盤200からの電源を入力して信号処理部102へ供給し、また、内蔵している電源用のスイッチが操作によりオンからオフにされるとRINH発出信号を信号処理部へ出力する。また信号処理部からの信号処理用クロックS10を所定回数だけカウントした後で信号処理部への電源の供給を停止する。信号処理部は該ディジタル回線終端盤100−1における信号処理と回線の制御を行い、また、RINH発出信号を受けると電源供給の停止がされる前に、当該ディジタル回線終端装置における電源オフを管理装置(図示省略)へ通知するのに必要な処理を行う。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は伝送装置における電源断情報通知装置に関する。
【0002】
【従来の技術】
通常、伝送装置は、電源をオフ/オンするための電源スイッチが端局側に設けられている。そして、操作により電源スイッチがオフにされたときは、電源のオフが事故等による予期しないものでないことを遠隔に配置されている管理装置へ通知する必要がある。そのため、電源がオフされた後も通信の制御を行うCPU等は、通知に必要な一定時間は正常に動作しなければならず、電源断情報通知装置にはCPU等への電力供給が継続されるような措置がとられる。
【0003】
この種の従来の電源断情報通知装置は、外部からの操作による電源オフ信号を受信すると、モノマルチ回路を含む遅延制御手段によって予め定められた遅延時間だけ遅延させ、遅延時間を経過した後に電源を断にしている(例えば、特許文献1参照)。
【0004】
【特許文献1】
特開平9−133726号公報(第2−4頁、図2)
【0005】
【発明が解決しようとする課題】
しかし、上述した従来の電源断情報通知装置では、モノマルチ回路を使用しているが、モノマルチ回路は、公知のようにコンデンサの充放電時間を利用するので、コンデンサ容量のバラツキ等により、遅延時間を正確に定めることができない。このため、操作によって電源がオフされた後にCPUが正常に動作できる時間が不定になり、場合によっては管理装置への電源オフ通知ができなくなるという問題点がある。
【0006】
本発明の目的は、電源オフ操作から電源オフまでの遅延時間を正確に定め、管理装置への電源オフ通知が確実にできる電源断情報通知装置を提供することにある。
【0007】
【課題を解決するための手段】
本発明の電源断情報通知装置は、伝送装置における電源遮断操作がされても、電源遮断操作信号を契機として該伝送装置内の処理部からのクロックをカウントし、そのカウント値をデコードした結果により、処理部が電源遮断操作を管理装置に通知するための処理を行うのに必要な時間が経過すると、処理部への電源供給を停止することを特徴とするものである。
【0008】
より詳しくは、本発明の電源断情報通知装置は、ディジタル回線終端装置(図1の100−1〜100−n)における電源断情報通知装置において、RINH発出回路(図1の101)と信号処理部(図1の102)とで構成され、RINH発出回路は、電源盤(図1の200)からの電源を入力して信号処理部へ供給し、また、内蔵している電源用のスイッチが操作によりオンからオフにされるとRINH発出信号を信号処理部へ出力するとともに、信号処理部からの信号処理用クロックを所定回数だけカウントした後で信号処理部への電源の供給を停止し、信号処理部は該ディジタル回線終端盤における信号処理と回線の制御を行い、また、RINH発出信号を受けると電源供給の停止がされる前に、当該ディジタル回線終端装置における電源オフを管理装置(図示省略)へ通知するのに必要な処理を行うことを特徴とする。
【0009】
更に、RINH発出回路は、内蔵している電源用のスイッチが操作によりオンからオフにされることを契機として信号処理用クロックをカウントするカウントと、該カウント値を解読して所定の値になると単発のクロックパルスを出力するデコーダとを含むタイミング生成部(図2の6)と、電源盤からの電源供給時にプリセット、スイッチオン時にリセットされ、クロックパルスによりハイレベルをラッチするフリップフロップ(図2の9)と、電源盤からの電源とフリップフロップの出力との間の分圧電圧をゲート電圧として電源の信号処理部への供給を制御する電界効果トランジスタ(図2の12)とを含むことを特徴とする。
【0010】
また、RINH発出回路は、電源盤からの電源供給路とアースとの間に挿入されたCR積分回路(図2の8)と、該CR積分回路の出力を遅延させてフリップフロップをプリセットする第1のシュミット・トリガー・インバータ(図2の14)と、該第1のシュミット・トリガー・インバータの出力を遅延させる第2のシュミット・トリガー・インバータ(図2の7)と、該第2のシュミット・トリガー・インバータの出力とスイッチオン信号との否定論理積演算を行ない、その結果によりフリップフロップをリセットするナンドゲート(図2の13)とを含むことを特徴とする。
【0011】
本発明では、ディジタル回線終端盤の電源スイッチを遮断操作した場合、信号処理部への電源供給を停止するまでの遅延時間をカウンタとデーコーダによりディジタル的に生成する構成としたため、生成される遅延時間は正確になるので、信号処理部はディジタル回線終端盤における電源の遮断を確実に管理装置に通知することができるようになる。
【0012】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【0013】
【構成の説明】
図1は、本発明の電源断情報通知装置が適用されるディジタル回線終端装置の構成例を示すブロック図である。このディジタル回線終端装置は、ディジタル総合サービス網(ISDN:integrated services digital network)に使用され、n個のディジタル回線終端盤100−1〜100−nと、ディジタル回線終端盤100−1〜100−nに5V電源を供給する電源盤200とで構成されている。ディジタル回線終端盤100−1〜100−nのそれぞれには、通常の導線による回線であるメタリックIN/OUTと、光回線であるOPTIN/OUTが接続されている。
【0014】
ディジタル回線終端盤100−1〜100−nは同構成であり、以下、任意のディジタル回線終端盤の参照番号を100と記す。ディジタル回線終端盤100はRINH発出回路101と信号処理部102とを含んでいる。RINHとは、Receive Inhibitionの略であって受信拒否の意である。RINH発出回路101は、電源盤200からの5Vを入力して信号処理部102へ供給し、また、ディジタル回線終端盤100における電源の遮断時にはRINH発出信号を信号処理部102へ出力する。信号処理部102はディジタル回線終端盤100における信号処理を行い、メタリックIN/OUTとOPTIN/OUTの制御を行う。また、信号処理用クロックS10をRINH発出回路101に供給する。
【0015】
RINH発出回路101は、内蔵している電源用のスイッチが操作によりオンからオフにされると、RINH送出要求信号を信号処理部102へ出力し、信号処理用クロックS10を所定回数だけカウントする。その後に信号処理部102への5Vの供給を停止する。信号処理部102は、この5V供給停止の遅延時間が経過する前に、遠隔の局舎に配置されている管理装置(図示省略)へ電源オフを通知するのに必要な処理を行う。信号処理部102は、遅延時間が経過して5Vの供給が停止されると、信号処理用クロックS10の発生を停止する。
【0016】
図2はRINH発出回路101の詳細を示す。図1において、スイッチ1は操作によりオン/オフされ、電源盤200からの5Vを信号処理部102へ供給し、または停止するために使用される。スイッチ1のON端子S1と5V入力S6との間には抵抗器2、スイッチ1のOFF端子S0と5V入力S6との間には抵抗器3が挿入されている。
【0017】
ON端子S1とOFF端子S0との間には、2つのナンドゲート4,5が、たすきがけで接続されている。ON端子S1とナンドゲート5の出力とを入力とするナンドゲート4は、その出力S2がHighレベル(以下、“H”と記す)からLowレベル(以下、“L”と記す)に遷移するときに、その信号をRINH送出要求信号として信号処理部102へ出力する。ナンドゲート5は、OFF端子S0とナンドゲート4の出力S2とを入力とする。
【0018】
ナンドゲート4の出力S2は、タイミング生成部6のリセット(R)端子に接続され、タイミング生成部6のクロック(CLK)端子には信号処理部102からの信号処理用クロックS10が供給されている。タイミング生成部6はカウンタとデコーダとを内蔵しており、内蔵している電源用のスイッチが操作によりオンからオフにされることを契機として信号処理用クロックS10をカウントする。しかし、R端子上が“H”の間は、カウント値はリセットされカウントを停止する。R端子が“H”から“L”に遷移し、RINH送出要求信号が出力されると、カウントを開始し、そのカウント値が所定の値になるとQ端子にパルスS3を出力する。
【0019】
5V入力S6とアースとの間にはCR積分回路8が設けられ、CR積分回路8の出力であるリセット出力信号S9はシュミット・トリガ・インバータ14に入力している。シュミット・トリガ・インバータ14は、リセット出力信号S9の“0”と“1”の識別レベルにヒステリシスを持たせるとともに、リセット出力信号S9を遅延させる。シュミット・トリガ・インバータ14の出力は、他のシュミット・トリガ・インバータ7に入力される。シュミット・トリガ・インバータ7もシュミット・トリガ・インバータ14と同様な機能を実行する。シュミット・トリガ・インバータ7の出力とナンドゲート4出力S2は、ナンドゲート13に入力し、ナンドゲート13の出力S8はD型フリップフロップ(F/F)9のR端子に入力する。
【0020】
F/F9のプリセット(PR)端子にはシュミット・トリガ・インバータ14の出力S7、D端子には5V入力S6がそれぞれ入力し、また、CLK端子にはタイミング生成部6のQ出力S3が入力している。F/F9のQ出力S4は、CLK端子への入力が無い間は、PR端子S7とR端子S8のレベルによって定まり、PR端子S7およびR端子S8が各々“L”,“H”なら“H”、“H”,“L”なら“L”となる。なお、PR端子S7とR端子S8が共に“L”となることは禁止されている。一方、PR端子S7とR端子S8が共に“H”のときにCLK端子への入力があると、そのときのD端子のレベルがF/F9のQ出力S4となる。
【0021】
5V入力S6とF/F9のQ端子S4との間には2つの抵抗器10,11が挿入されて電位差を分圧している。分圧電圧はNチャンネルのFET12のゲートに供給され、FET12はゲート電圧の制御の下に、電源盤200からの5Vをドレイン出力S5として信号処理部102へ供給する。
【0022】
【動作の説明】
次に、本実施例の動作について、図3および図4に示すタミングチャートをも参照して説明する。
【0023】
通常、電源盤200の電源投入前には、ディジタル回線終端盤100においてRINH発出回路100のスイッチ1はオフ状態となっており、OFF端子S0がアースに接続されている。図3のタイミングt0において、電源盤200の電源が投入されると、PR端子S7のレベルはCR時定数で定まる速度で上昇する。そして、シュミット・トリガ・インバータ14で遅延されて、タイミングt1で“L”から“H”に遷移するため、F/F9のQ端子S4は“H”にセットされる。この状態では、抵抗器10,11に電流は流れずFET12のドレイン出力S5は“L”であり、信号処理部102への5Vの供給はない。信号処理部102は作動せず、信号処理用クロックS10を発生することもない。ON端子S1は“H”となり、抵抗器3には電流が流れる。また、ナンドゲート13の一方の入力端子には、シュミット・トリガ・インバータ14および7により“H”が入力する。
【0024】
次に、タイミングt2でスイッチ1がオンされてON端子S1がアース側に接続されると、ナンドゲート4の出力S2は“H”、したがってナンドゲート13出力(F/F9のR端子)S8が“L”になる。このため、F/F9のQ端子S4が“L”となる。それにより、抵抗器10,11に電流が流れるので、FET12のゲート端子に電圧が印加され、FET12がONとなりドレイン出力S5の5Vが信号処理部102へ供給される。
【0025】
この結果、信号処理部102が作動して、メタリックIN/OUTやOPTIN/OUTを介した通信が行われる。信号処理部102からは信号処理用クロックS10がタイミング生成部6に供給される。しかし、ナンドゲート4の出力S2は“H”を維持しているため、タイミング生成部6は信号処理用クロックS10のカウントをすることはない。
【0026】
タイミングt3でスイッチ1がオフされてOFF端子がアース電位になると、ON端子S1およびナンドゲート5は“H”となるので、ナンドゲート4の出力S2が“H”から“L”に遷移する。このレベル遷移はRINH発出信号として信号処理部102へ通知される。また、このレベル遷移がタイミング生成部6のR端子に入力し、それを契機にタイミング生成部6は信号処理用クロックS10のカウントを開始する。
【0027】
タイミングt4において、タイミング生成部6におけるカウントが所定の値になったことをタイミング生成部6内蔵のデコーダが識別すると、タイミング生成部6のQ端子S3が“H”のパルスとなる。このパルスS3はF/F9のCLK端子に入力する。このとき、F/F9のD端子S6は5Vであるため、F/F9のQ端子S4は“H”となる。そのため、抵抗器10,11に電流が流れなくなり、FET12のドレイン出力S5は0Vとなる。以上の結果、信号処理部102は動作を停止し、信号処理用クロックS10も止まる。
【0028】
信号処理部102は、タイミングt3〜t4の間に、ディジタル回線終端盤100が操作により断したことを局者側の管理装置へ通知する必要がある。そのため、ナンドゲート4の出力S2(“L”)をRINH送出要求信号として受信し、主信号上のRINHビットを立てる。これにより、スイッチをONからOFFにした際、局舎側にRINH信号を規定フレーム以上送出することを可能にし、管理装置はディジタル回線終端盤100の操作による断を認識できる。
【0029】
ここで、タイミングt3〜t4の時間は、タイミング生成部6において、カウンタとデコーダとにディジタル的に生成されるので、モノマルチ回路による場合と比べて、より正確に定めることができる。それにより、信号処理部102は必要な処理を確実に行えるようになる。
【0030】
次に、本装置の正しい操作手順では、前述のようにスイッチ1をオフにした状態で電源盤200の電源を投入する。しかし、誤ってスイッチ1をオンにした状態で電源盤200の電源を投入することもあろう。RINH発出回路101では、ナンドゲート13とシュミット・トリガ・インバータ7とにより、このときPR端子S7とF/F9のR端子S8が共に“L”となってF/F9が不定状態となることを回避している。その不定状態回避動作のタイミングを図4に示す。
【0031】
この場合、スイッチ1は電源盤102の電源投入時には既にオン状態であるため、ナンドゲート4の出力S2はタイミングT0の電源投入直後より“H”となる。次に、電源投入後、CR積分回路8のリセット出力信号S9のレベルは徐々に上昇していく。そして、タイミングT1でシュミット・トリガ・インバータ14の“H”閾値レベルに達すると、F/F9のPR端子S7が“L”から“H”に遷移する。
【0032】
しかし、その遷移はシュミット・トリガ・インバータ7にて遅延されて、タイミングT2においてナンドゲート13に入力する。したがって、ナンドゲート13においては、その遅延時間(T2−T1)内には論理積が成立することはなく、ナンドゲート13の出力S8は“H”を維持する。このようにして、F/F9のPR端子S7とR端子S8が同時に“L”になることを回避している。
【0033】
以上の説明では、ディジタル回線終端盤を例としたが、本発明の電源断情報通知装置は広く他の伝送装置にも適用できることはいうまでもない。
【0034】
【発明の効果】
本発明によれば、ディジタル回線終端盤の電源スイッチを遮断操作した場合、信号処理部への電源供給を停止するまでの遅延時間をカウンタとデーコーダによりディジタル的に生成する構成としたため、生成される遅延時間は正確になるので、信号処理部はディジタル回線終端盤における電源の遮断を確実に管理装置に通知することができるようになるという効果を得ることができる。
【図面の簡単な説明】
【図1】本発明の電源断情報通知装置が適用されるディジタル回線終端装置の構成例を示すブロック図
【図2】本発明の一実施例であるRINH発出回路の詳細回路図
【図3】図2に示したRINH発出回路の動作を説明するためのタイミングチャート
【図4】図2に示したRINH発出回路におけるF/F9の不定状態回避動作を説明するためのタイミングチャート
【符号の説明】
1 スイッチ
2 抵抗器
3 抵抗器
4 ナンドゲート
5 ナンドゲート
6 タイミング生成部
7 シュミット・トリガー・インバータ
8 CR積分回路
9 F/F
10 抵抗器
11 抵抗器
12 FET
13 ナンドゲート
14 シュミット・トリガ・インバータ
100 ディジタル回線終端盤
101 RINH発出回路
102 信号処理部
200 電源盤
【発明の属する技術分野】
本発明は伝送装置における電源断情報通知装置に関する。
【0002】
【従来の技術】
通常、伝送装置は、電源をオフ/オンするための電源スイッチが端局側に設けられている。そして、操作により電源スイッチがオフにされたときは、電源のオフが事故等による予期しないものでないことを遠隔に配置されている管理装置へ通知する必要がある。そのため、電源がオフされた後も通信の制御を行うCPU等は、通知に必要な一定時間は正常に動作しなければならず、電源断情報通知装置にはCPU等への電力供給が継続されるような措置がとられる。
【0003】
この種の従来の電源断情報通知装置は、外部からの操作による電源オフ信号を受信すると、モノマルチ回路を含む遅延制御手段によって予め定められた遅延時間だけ遅延させ、遅延時間を経過した後に電源を断にしている(例えば、特許文献1参照)。
【0004】
【特許文献1】
特開平9−133726号公報(第2−4頁、図2)
【0005】
【発明が解決しようとする課題】
しかし、上述した従来の電源断情報通知装置では、モノマルチ回路を使用しているが、モノマルチ回路は、公知のようにコンデンサの充放電時間を利用するので、コンデンサ容量のバラツキ等により、遅延時間を正確に定めることができない。このため、操作によって電源がオフされた後にCPUが正常に動作できる時間が不定になり、場合によっては管理装置への電源オフ通知ができなくなるという問題点がある。
【0006】
本発明の目的は、電源オフ操作から電源オフまでの遅延時間を正確に定め、管理装置への電源オフ通知が確実にできる電源断情報通知装置を提供することにある。
【0007】
【課題を解決するための手段】
本発明の電源断情報通知装置は、伝送装置における電源遮断操作がされても、電源遮断操作信号を契機として該伝送装置内の処理部からのクロックをカウントし、そのカウント値をデコードした結果により、処理部が電源遮断操作を管理装置に通知するための処理を行うのに必要な時間が経過すると、処理部への電源供給を停止することを特徴とするものである。
【0008】
より詳しくは、本発明の電源断情報通知装置は、ディジタル回線終端装置(図1の100−1〜100−n)における電源断情報通知装置において、RINH発出回路(図1の101)と信号処理部(図1の102)とで構成され、RINH発出回路は、電源盤(図1の200)からの電源を入力して信号処理部へ供給し、また、内蔵している電源用のスイッチが操作によりオンからオフにされるとRINH発出信号を信号処理部へ出力するとともに、信号処理部からの信号処理用クロックを所定回数だけカウントした後で信号処理部への電源の供給を停止し、信号処理部は該ディジタル回線終端盤における信号処理と回線の制御を行い、また、RINH発出信号を受けると電源供給の停止がされる前に、当該ディジタル回線終端装置における電源オフを管理装置(図示省略)へ通知するのに必要な処理を行うことを特徴とする。
【0009】
更に、RINH発出回路は、内蔵している電源用のスイッチが操作によりオンからオフにされることを契機として信号処理用クロックをカウントするカウントと、該カウント値を解読して所定の値になると単発のクロックパルスを出力するデコーダとを含むタイミング生成部(図2の6)と、電源盤からの電源供給時にプリセット、スイッチオン時にリセットされ、クロックパルスによりハイレベルをラッチするフリップフロップ(図2の9)と、電源盤からの電源とフリップフロップの出力との間の分圧電圧をゲート電圧として電源の信号処理部への供給を制御する電界効果トランジスタ(図2の12)とを含むことを特徴とする。
【0010】
また、RINH発出回路は、電源盤からの電源供給路とアースとの間に挿入されたCR積分回路(図2の8)と、該CR積分回路の出力を遅延させてフリップフロップをプリセットする第1のシュミット・トリガー・インバータ(図2の14)と、該第1のシュミット・トリガー・インバータの出力を遅延させる第2のシュミット・トリガー・インバータ(図2の7)と、該第2のシュミット・トリガー・インバータの出力とスイッチオン信号との否定論理積演算を行ない、その結果によりフリップフロップをリセットするナンドゲート(図2の13)とを含むことを特徴とする。
【0011】
本発明では、ディジタル回線終端盤の電源スイッチを遮断操作した場合、信号処理部への電源供給を停止するまでの遅延時間をカウンタとデーコーダによりディジタル的に生成する構成としたため、生成される遅延時間は正確になるので、信号処理部はディジタル回線終端盤における電源の遮断を確実に管理装置に通知することができるようになる。
【0012】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【0013】
【構成の説明】
図1は、本発明の電源断情報通知装置が適用されるディジタル回線終端装置の構成例を示すブロック図である。このディジタル回線終端装置は、ディジタル総合サービス網(ISDN:integrated services digital network)に使用され、n個のディジタル回線終端盤100−1〜100−nと、ディジタル回線終端盤100−1〜100−nに5V電源を供給する電源盤200とで構成されている。ディジタル回線終端盤100−1〜100−nのそれぞれには、通常の導線による回線であるメタリックIN/OUTと、光回線であるOPTIN/OUTが接続されている。
【0014】
ディジタル回線終端盤100−1〜100−nは同構成であり、以下、任意のディジタル回線終端盤の参照番号を100と記す。ディジタル回線終端盤100はRINH発出回路101と信号処理部102とを含んでいる。RINHとは、Receive Inhibitionの略であって受信拒否の意である。RINH発出回路101は、電源盤200からの5Vを入力して信号処理部102へ供給し、また、ディジタル回線終端盤100における電源の遮断時にはRINH発出信号を信号処理部102へ出力する。信号処理部102はディジタル回線終端盤100における信号処理を行い、メタリックIN/OUTとOPTIN/OUTの制御を行う。また、信号処理用クロックS10をRINH発出回路101に供給する。
【0015】
RINH発出回路101は、内蔵している電源用のスイッチが操作によりオンからオフにされると、RINH送出要求信号を信号処理部102へ出力し、信号処理用クロックS10を所定回数だけカウントする。その後に信号処理部102への5Vの供給を停止する。信号処理部102は、この5V供給停止の遅延時間が経過する前に、遠隔の局舎に配置されている管理装置(図示省略)へ電源オフを通知するのに必要な処理を行う。信号処理部102は、遅延時間が経過して5Vの供給が停止されると、信号処理用クロックS10の発生を停止する。
【0016】
図2はRINH発出回路101の詳細を示す。図1において、スイッチ1は操作によりオン/オフされ、電源盤200からの5Vを信号処理部102へ供給し、または停止するために使用される。スイッチ1のON端子S1と5V入力S6との間には抵抗器2、スイッチ1のOFF端子S0と5V入力S6との間には抵抗器3が挿入されている。
【0017】
ON端子S1とOFF端子S0との間には、2つのナンドゲート4,5が、たすきがけで接続されている。ON端子S1とナンドゲート5の出力とを入力とするナンドゲート4は、その出力S2がHighレベル(以下、“H”と記す)からLowレベル(以下、“L”と記す)に遷移するときに、その信号をRINH送出要求信号として信号処理部102へ出力する。ナンドゲート5は、OFF端子S0とナンドゲート4の出力S2とを入力とする。
【0018】
ナンドゲート4の出力S2は、タイミング生成部6のリセット(R)端子に接続され、タイミング生成部6のクロック(CLK)端子には信号処理部102からの信号処理用クロックS10が供給されている。タイミング生成部6はカウンタとデコーダとを内蔵しており、内蔵している電源用のスイッチが操作によりオンからオフにされることを契機として信号処理用クロックS10をカウントする。しかし、R端子上が“H”の間は、カウント値はリセットされカウントを停止する。R端子が“H”から“L”に遷移し、RINH送出要求信号が出力されると、カウントを開始し、そのカウント値が所定の値になるとQ端子にパルスS3を出力する。
【0019】
5V入力S6とアースとの間にはCR積分回路8が設けられ、CR積分回路8の出力であるリセット出力信号S9はシュミット・トリガ・インバータ14に入力している。シュミット・トリガ・インバータ14は、リセット出力信号S9の“0”と“1”の識別レベルにヒステリシスを持たせるとともに、リセット出力信号S9を遅延させる。シュミット・トリガ・インバータ14の出力は、他のシュミット・トリガ・インバータ7に入力される。シュミット・トリガ・インバータ7もシュミット・トリガ・インバータ14と同様な機能を実行する。シュミット・トリガ・インバータ7の出力とナンドゲート4出力S2は、ナンドゲート13に入力し、ナンドゲート13の出力S8はD型フリップフロップ(F/F)9のR端子に入力する。
【0020】
F/F9のプリセット(PR)端子にはシュミット・トリガ・インバータ14の出力S7、D端子には5V入力S6がそれぞれ入力し、また、CLK端子にはタイミング生成部6のQ出力S3が入力している。F/F9のQ出力S4は、CLK端子への入力が無い間は、PR端子S7とR端子S8のレベルによって定まり、PR端子S7およびR端子S8が各々“L”,“H”なら“H”、“H”,“L”なら“L”となる。なお、PR端子S7とR端子S8が共に“L”となることは禁止されている。一方、PR端子S7とR端子S8が共に“H”のときにCLK端子への入力があると、そのときのD端子のレベルがF/F9のQ出力S4となる。
【0021】
5V入力S6とF/F9のQ端子S4との間には2つの抵抗器10,11が挿入されて電位差を分圧している。分圧電圧はNチャンネルのFET12のゲートに供給され、FET12はゲート電圧の制御の下に、電源盤200からの5Vをドレイン出力S5として信号処理部102へ供給する。
【0022】
【動作の説明】
次に、本実施例の動作について、図3および図4に示すタミングチャートをも参照して説明する。
【0023】
通常、電源盤200の電源投入前には、ディジタル回線終端盤100においてRINH発出回路100のスイッチ1はオフ状態となっており、OFF端子S0がアースに接続されている。図3のタイミングt0において、電源盤200の電源が投入されると、PR端子S7のレベルはCR時定数で定まる速度で上昇する。そして、シュミット・トリガ・インバータ14で遅延されて、タイミングt1で“L”から“H”に遷移するため、F/F9のQ端子S4は“H”にセットされる。この状態では、抵抗器10,11に電流は流れずFET12のドレイン出力S5は“L”であり、信号処理部102への5Vの供給はない。信号処理部102は作動せず、信号処理用クロックS10を発生することもない。ON端子S1は“H”となり、抵抗器3には電流が流れる。また、ナンドゲート13の一方の入力端子には、シュミット・トリガ・インバータ14および7により“H”が入力する。
【0024】
次に、タイミングt2でスイッチ1がオンされてON端子S1がアース側に接続されると、ナンドゲート4の出力S2は“H”、したがってナンドゲート13出力(F/F9のR端子)S8が“L”になる。このため、F/F9のQ端子S4が“L”となる。それにより、抵抗器10,11に電流が流れるので、FET12のゲート端子に電圧が印加され、FET12がONとなりドレイン出力S5の5Vが信号処理部102へ供給される。
【0025】
この結果、信号処理部102が作動して、メタリックIN/OUTやOPTIN/OUTを介した通信が行われる。信号処理部102からは信号処理用クロックS10がタイミング生成部6に供給される。しかし、ナンドゲート4の出力S2は“H”を維持しているため、タイミング生成部6は信号処理用クロックS10のカウントをすることはない。
【0026】
タイミングt3でスイッチ1がオフされてOFF端子がアース電位になると、ON端子S1およびナンドゲート5は“H”となるので、ナンドゲート4の出力S2が“H”から“L”に遷移する。このレベル遷移はRINH発出信号として信号処理部102へ通知される。また、このレベル遷移がタイミング生成部6のR端子に入力し、それを契機にタイミング生成部6は信号処理用クロックS10のカウントを開始する。
【0027】
タイミングt4において、タイミング生成部6におけるカウントが所定の値になったことをタイミング生成部6内蔵のデコーダが識別すると、タイミング生成部6のQ端子S3が“H”のパルスとなる。このパルスS3はF/F9のCLK端子に入力する。このとき、F/F9のD端子S6は5Vであるため、F/F9のQ端子S4は“H”となる。そのため、抵抗器10,11に電流が流れなくなり、FET12のドレイン出力S5は0Vとなる。以上の結果、信号処理部102は動作を停止し、信号処理用クロックS10も止まる。
【0028】
信号処理部102は、タイミングt3〜t4の間に、ディジタル回線終端盤100が操作により断したことを局者側の管理装置へ通知する必要がある。そのため、ナンドゲート4の出力S2(“L”)をRINH送出要求信号として受信し、主信号上のRINHビットを立てる。これにより、スイッチをONからOFFにした際、局舎側にRINH信号を規定フレーム以上送出することを可能にし、管理装置はディジタル回線終端盤100の操作による断を認識できる。
【0029】
ここで、タイミングt3〜t4の時間は、タイミング生成部6において、カウンタとデコーダとにディジタル的に生成されるので、モノマルチ回路による場合と比べて、より正確に定めることができる。それにより、信号処理部102は必要な処理を確実に行えるようになる。
【0030】
次に、本装置の正しい操作手順では、前述のようにスイッチ1をオフにした状態で電源盤200の電源を投入する。しかし、誤ってスイッチ1をオンにした状態で電源盤200の電源を投入することもあろう。RINH発出回路101では、ナンドゲート13とシュミット・トリガ・インバータ7とにより、このときPR端子S7とF/F9のR端子S8が共に“L”となってF/F9が不定状態となることを回避している。その不定状態回避動作のタイミングを図4に示す。
【0031】
この場合、スイッチ1は電源盤102の電源投入時には既にオン状態であるため、ナンドゲート4の出力S2はタイミングT0の電源投入直後より“H”となる。次に、電源投入後、CR積分回路8のリセット出力信号S9のレベルは徐々に上昇していく。そして、タイミングT1でシュミット・トリガ・インバータ14の“H”閾値レベルに達すると、F/F9のPR端子S7が“L”から“H”に遷移する。
【0032】
しかし、その遷移はシュミット・トリガ・インバータ7にて遅延されて、タイミングT2においてナンドゲート13に入力する。したがって、ナンドゲート13においては、その遅延時間(T2−T1)内には論理積が成立することはなく、ナンドゲート13の出力S8は“H”を維持する。このようにして、F/F9のPR端子S7とR端子S8が同時に“L”になることを回避している。
【0033】
以上の説明では、ディジタル回線終端盤を例としたが、本発明の電源断情報通知装置は広く他の伝送装置にも適用できることはいうまでもない。
【0034】
【発明の効果】
本発明によれば、ディジタル回線終端盤の電源スイッチを遮断操作した場合、信号処理部への電源供給を停止するまでの遅延時間をカウンタとデーコーダによりディジタル的に生成する構成としたため、生成される遅延時間は正確になるので、信号処理部はディジタル回線終端盤における電源の遮断を確実に管理装置に通知することができるようになるという効果を得ることができる。
【図面の簡単な説明】
【図1】本発明の電源断情報通知装置が適用されるディジタル回線終端装置の構成例を示すブロック図
【図2】本発明の一実施例であるRINH発出回路の詳細回路図
【図3】図2に示したRINH発出回路の動作を説明するためのタイミングチャート
【図4】図2に示したRINH発出回路におけるF/F9の不定状態回避動作を説明するためのタイミングチャート
【符号の説明】
1 スイッチ
2 抵抗器
3 抵抗器
4 ナンドゲート
5 ナンドゲート
6 タイミング生成部
7 シュミット・トリガー・インバータ
8 CR積分回路
9 F/F
10 抵抗器
11 抵抗器
12 FET
13 ナンドゲート
14 シュミット・トリガ・インバータ
100 ディジタル回線終端盤
101 RINH発出回路
102 信号処理部
200 電源盤
Claims (4)
- 伝送装置における電源遮断操作がされても、前記電源遮断操作信号を契機として該伝送装置内の処理部からのクロックをカウントし、そのカウント値をデコードした結果により、前記処理部が前記電源遮断操作を管理装置に通知するための処理を行うのに必要な時間が経過すると、前記処理部への電源供給を停止することを特徴とする電源断情報通知装置。
- ディジタル回線終端装置における電源断情報通知装置において、RINH発出回路と信号処理部とで構成され、
前記RINH発出回路は、電源盤からの電源を入力して前記信号処理部へ供給し、また、内蔵している電源用のスイッチが操作によりオンからオフにされるとRINH発出信号を前記信号処理部へ出力するとともに、前記信号処理部からの信号処理用クロックを所定回数だけカウントした後で前記信号処理部への前記電源の供給を停止し、
前記信号処理部は該ディジタル回線終端盤における信号処理と回線の制御を行い、また、前記RINH発出信号を受けると前記電源供給の停止がされる前に、当該ディジタル回線終端装置における電源オフを管理装置へ通知するのに必要な処理を行うことを特徴とする電源断情報通知装置。 - 前記RINH発出回路は、
内蔵している電源用のスイッチが操作によりオンからオフにされることを契機として前記信号処理用クロックをカウントするカウントと、該カウント値を解読して所定の値になると単発のクロックパルスを出力するデコーダとを含むタイミング生成部と、
前記電源盤からの電源供給時にプリセット、前記スイッチオン時にリセットされ、前記クロックパルスによりハイレベルをラッチするフリップフロップと、
前記電源盤からの電源と前記フリップフロップの出力との間の分圧電圧をゲート電圧として前記電源の前記信号処理部への供給を制御する電界効果トランジスタとを含むことを特徴とする請求項2に記載の電源断情報通知装置。 - 前記RINH発出回路は、
前記電源盤からの電源供給路とアースとの間に挿入されたCR積分回路と、
該CR積分回路の出力を遅延させて前記フリップフロップをプリセットする第1のシュミット・トリガー・インバータと、
該第1のシュミット・トリガー・インバータの出力を遅延させる第2のシュミット・トリガー・インバータと、
該第2のシュミット・トリガー・インバータの出力と前記スイッチオン信号との否定論理積演算を行ない、その結果により前記フリップフロップをリセットするナンドゲートとを含むことを特徴とする請求項3に記載の電源断情報通知装置。
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JP2002261447A JP2004104877A (ja) | 2002-09-06 | 2002-09-06 | 電源断情報通知装置 |
Applications Claiming Priority (1)
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-
2002
- 2002-09-06 JP JP2002261447A patent/JP2004104877A/ja active Pending
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