JP2004102345A - 安定化電源装置及びそれを備える電子機器 - Google Patents
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Abstract
【課題】Ｃ−ＭＯＳからなる制御用ＩＣを静電気から保護する。
【解決手段】ＰＮＰ型のバイポーラトランジスタを出力素子１２として用いており、この出力素子１２を半田付け１３によりリードフレーム１４上にアッセンブリし、またＣ−ＭＯＳにより構成される制御用ＩＣ１７を絶縁ペースト１８を介在させてリードフレーム１４上にアッセンブリし、出力素子１２及び制御用ＩＣ１７を１つのパッケージに収容している。制御用ＩＣ１７を絶縁ペースト１８を介してアッセンブリしているため、装置１１の製造に際し、制御用ＩＣ１７に静電気が流れることはなく、制御用ＩＣ１７が静電気により破壊されることもない。
【選択図】図１
【解決手段】ＰＮＰ型のバイポーラトランジスタを出力素子１２として用いており、この出力素子１２を半田付け１３によりリードフレーム１４上にアッセンブリし、またＣ−ＭＯＳにより構成される制御用ＩＣ１７を絶縁ペースト１８を介在させてリードフレーム１４上にアッセンブリし、出力素子１２及び制御用ＩＣ１７を１つのパッケージに収容している。制御用ＩＣ１７を絶縁ペースト１８を介してアッセンブリしているため、装置１１の製造に際し、制御用ＩＣ１７に静電気が流れることはなく、制御用ＩＣ１７が静電気により破壊されることもない。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、各種の電子機器に動作電力を安定供給するための安定化電源装置及びそれを備える電子機器に関する。
【０００２】
【従来の技術】
この種の装置としては、ＰＮＰ型のバイポーラトランジスタからなる出力素子及び制御用ＩＣを備える低損失型のシリーズレギュレータがある。この装置は、例えば図１２に示す様に出力素子１０１及び制御用ＩＣ１０２をリードフレーム１０３にそれぞれアッセンブリし、出力素子１０１及び制御用ＩＣ１０２を各ボンディングワイヤー１０４を介して各端子１０５に接続すると共に、出力素子１０１と制御用ＩＣ１０２をボンディングワイヤー１０６を介して相互接続し、出力素子１０１及び制御用ＩＣ１０２を１つのパッケージに収容してなる（特許文献１及び特許文献２等を参照）。
【０００３】
ここでは、制御用ＩＣ１０２をバイポーラトランジスタにより構成していることから、出力素子１０１から電圧を出力し続けるには、制御用ＩＣ１０２内のトランジスタにベース電流を流し続けて、このトランジスタのオンを維持する必要がある。また、出力素子１０１の出力を停止するには、制御用ＩＣ１０２内のトランジスタのベース電流を引き抜いて、このトランジスタをオフに切り換える必要があり、この無負荷状態での消費電流が例えば１０ｍＡ程度となる。
【０００４】
また、バイポーラトランジスタが少数キャリア素子であるため、素子自身の応答速度に限界があり、これにより制御用ＩＣ１０２の応答速度が制限される。
【０００５】
このため、制御用ＩＣ１０２をバイポーラトランジスタにより構成する代わりに、Ｃ−ＭＯＳにより構成することが考えられる。Ｃ−ＭＯＳを用いた場合は、出力素子１０１から電圧を出力し続けるときであっても、制御用ＩＣ１０２内のＣ−ＭＯＳに流れる電流が微小であり、また無負荷状態では消費電流が例えば１００μＡ以下に抑えられる。
【０００６】
しかも、Ｃ−ＭＯＳを用いた場合は、制御用ＩＣ１０２の応答速度が極めて速くなる。
【０００７】
【特許文献１】
特開２００２−８４１４２号公報
【特許文献２】
特開平９−１１４５３９号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、Ｃ−ＭＯＳは、バイポーラトランジスタと比較すると、静電気に弱く、静電気により破壊され易い。このため、現状の生産設備においては、Ｃ−ＭＯＳからなる制御用ＩＣ１０２をリードフレームにアッセンブリするに際し、制御用ＩＣ１０２が静電気により破壊されることがあり、バイポーラトランジスタからＣ−ＭＯＳへの置き換えができなかった。
【０００９】
そこで、本発明は、上記従来の問題点に鑑みてなされたものであり、Ｃ−ＭＯＳからなる制御用ＩＣを静電気から保護することが可能な安定化電源装置及びそれを備える電子機器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明は、電流を負荷に供給するための出力素子と、出力素子の出力電圧を制御して維持する制御回路とを備える安定化電源装置において、出力素子としてバイポーラトランジスタを用い、制御回路をＣ−ＭＯＳにより構成し、出力素子を半田付けによりリードフレームにアッセンブリし、制御回路をリードフレームから絶縁させてアッセンブリしている。
【００１１】
この様な構成の本発明によれば、バイポーラトランジスタからなる出力素子を半田付けによりリードフレームにアッセンブリし、Ｃ−ＭＯＳからなる制御回路をリードフレームから絶縁させてアッセンブリしている。制御回路をリードフレームから絶縁させれば、制御回路に静電気が流れることはなく、制御回路が静電気により破壊されることもない。また、出力素子が発熱したときに、この熱が制御回路に伝達される。ＰＮＰ型のバイポーラトランジスタからなる出力素子は、温度の上昇に伴い出力電流が増加するという正の温度特性を有しており、またＣ−ＭＯＳからなる制御回路は、温度の上昇に伴い出力電流が減少するという負の温度特性を有している。このため、出力素子の熱が制御回路に伝達されれば、出力素子の正の温度特性と制御回路の負の温度特性が相殺し合って、出力素子の出力が安定化する。
【００１２】
また、本発明においては、制御回路を絶縁ペーストもしくは絶縁シートによりリードフレームから絶縁させている。これにより、制御回路を容易に絶縁することができる。
【００１３】
更に、本発明においては、薄型コンデンサを制御回路とリードフレーム間に介在させている。
【００１４】
この様な薄型コンデンサの配置により、外付けのコンデンサが不用となる。
【００１５】
また、本発明においては、制御回路の裏面に酸化膜を形成し、この酸化膜に電極を重ねて形成し、酸化膜及び電極を制御回路とリードフレーム間に介在させている。
【００１６】
この様な酸化膜及び電極は、制御回路とリードフレーム間でコンデンサとして作用する。このコンデンサを上記薄型コンデンサとして用いることができる。
【００１７】
更に、本発明においては、リードフレーム上に出力素子を半田付けによりアッセンブリし、この出力素子上に制御回路を絶縁ペーストによりアッセンブリしている。
【００１８】
この様に出力素子及び制御回路を重ねてリードフレームにアッセンブリすれば、この安定化電源装置を小型化することができる。また、出力素子の熱が制御回路に伝達され易く、出力素子の正の温度特性と制御回路の負の温度特性が確実に相殺し合って、出力素子の出力がより安定化する。
【００１９】
また、本発明においては、出力素子のバイポーラトランジスタは、ＰＮＰ型及びＮＰＮ型のいずれであっても良い。
【００２０】
更に、本発明においては、制御回路に動作電圧を供給するスイッチドキャパシタ方式の昇圧チョッパレギュレータ回路を備えている。
【００２１】
このスイッチドキャパシタ方式の昇圧チョッパレギュレータ回路により入力電圧を昇圧し、この昇圧した電圧を動作電圧として用いる。これにより入力電圧を低く抑えて、制御回路の損失を低減させることができる。
【００２２】
また、本発明においては、制御回路のリセット信号を遅延する遅延手段を備えている。
【００２３】
この様な遅延手段によりリセット信号の遅延時間を適宜に設定することができる。
【００２４】
更に、本発明の電子機器は、本発明の安定化電源装置を備えている。
【００２５】
すなわち、本発明は、安定化電源装置だけではなく、この安定化電源装置を備える電子機器を包含する。電子機器としては、通信機器、ＡＶ機器、コンピュータ等の多種多様のものが挙げられる。
【００２６】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照して詳細に説明する。
【００２７】
図１は、本発明の安定化電源装置の第１実施形態を示す平面図である。本実施形態の装置１１では、ＰＮＰ型のバイポーラトランジスタを出力素子１２として用いており、この出力素子１２を半田付け１３によりリードフレーム１４上にアッセンブリし、この出力素子１２のパッドをボンディングワイヤー１５を介して端子１６に接続している。また、Ｃ−ＭＯＳにより構成される制御用ＩＣ１７を絶縁ペースト１８を介在させてリードフレーム１４上にアッセンブリし、この制御用ＩＣ１７の各パッドをボンディングワイヤー１９を介してそれぞれの端子１６に接続している。更に、出力素子１２と制御用ＩＣ１７をボンディングワイヤー２０を介して相互接続し、出力素子１２及び制御用ＩＣ１７をモールド成形により１つのパッケージに収容している。
【００２８】
図２は、本実施形態の装置１１を示す回路図である。この回路図から明らかな様に装置１１は、シリーズレギュレータであり、入力電圧を出力素子１２により降圧して、この降圧された電圧を出力電圧として出力する。制御用ＩＣ１７は、入力電圧を供給されて動作し、出力電圧が一定となる様に出力素子１２のベース電流を制御する。
【００２９】
この様に本実施形態の装置１１では、制御用ＩＣ１７を絶縁ペースト１８を介してアッセンブリしている。このため、この装置１１の製造に際し、制御用ＩＣ１７に静電気が流れることはなく、制御用ＩＣ１７が静電気により破壊されることもない。
【００３０】
また、出力素子１２と制御用ＩＣ１７を接近して配置しているため、出力素子１２が発熱すると、この熱が制御用ＩＣ１７に伝達される。ＰＮＰ型のバイポーラトランジスタからなる出力素子１２は、温度の上昇に伴いＨｆｅが高くなって、出力電流が増加するという正の温度特性を有しており、またＣ−ＭＯＳからなる制御用ＩＣ１７は、温度の上昇に伴い出力電流が減少するという負の温度特性を有している。このため、出力素子１２の熱が制御用ＩＣ１７に伝達されると、出力素子１２の正の温度特性と制御用ＩＣ１７の負の温度特性が相殺し合って、出力素子１２の出力が安定化する。
【００３１】
尚、絶縁ペースト１８の代わりに、絶縁シートを適用しても構わない。絶縁ペースト１８を適用した場合は、絶縁ペースト１８を硬化させる時間を必要とするのに対して、絶縁シートを適用した場合は、その時間を省略することができる。
【００３２】
また、ＰＮＰ型のバイポーラトランジスタの代わりに、ＮＰＮ型のバイポーラトランジスタを出力素子１２として用いても構わない。ＮＰＮ型のバイポーラトランジスタを適用した場合は、出力素子１２での電圧降下が大きくなり、出力素子１２の電力損失が大きくなる。例えば、ＰＮＰ型のときの電圧降下が０．５Ｖ程度とすると、ＮＰＮ型のときの電圧降下が１Ｖ〜２．５Ｖ程度となる。しかしながら、ＮＰＮ型の方がＰＮＰ型よりも安価であるため、コストの低減を優先させるのであれば、ＮＰＮ型の適用が有効となる。
【００３３】
ところで、安定化電源装置１１は、各種の電子機器に用いられるＩＣやＬＳＩ等への電力供給を安定化して行なうものである。例えば、商用電源からのＡＣ１００ＶやＡＣ２００Ｖ等の交流電圧をＤＣ１２ＶやＤＣ５Ｖ程度の直流電圧に一旦変換し、この直流電圧を安定化電源装置１１によりＤＣ３．３Ｖまで降圧して、このＤＣ３．３Ｖの電圧をＩＣやＬＳＩ等に供給する。実際には、電子機器においては、電源構成が複雑であり、必要に応じてＤＣ５Ｖの直流電圧をＤＣ２．５Ｖ、ＤＣ１．８Ｖ、ＤＣ１．５Ｖ等に降圧し、この降圧された各直流電圧をそれぞれの負荷に供給している。また、多くの電流を必要とする負荷に対しては、出力電流を多く流すことが可能な出力素子１２を安定化電源装置１１に適用し、また少しの電流を必要とする負荷に対しては、小さな容量の出力素子１２を安定化電源装置１１に適用し、これにより電源の無駄を抑えて、電子機器のコスト低減を図っている。
【００３４】
また、シリーズレギュレータでは、入力電圧と出電圧の差と負荷への出力電流との積が電力損失となる。例えば、入力電圧をＤＣ５Ｖとし、出力電圧をＤＣ３．３Ｖとし、出力電流を１Ａとすると、（５Ｖ−３．３Ｖ）×１Ａ＝１．７Ｗとなり、これが電力損失となる。
【００３５】
一方、安定化電源装置１１から負荷への電力供給が必要ではない待機状態にあり、出力素子１２をオフにしたときの電力損失、つまり無負荷状態での電力損失については、低く抑えることが望まれる。本実施形態の安定化電源装置１１では、制御用ＩＣ１７をＣ−ＭＯＳにより構成しているため、出力素子１２をオフにしたときの制御用ＩＣ１７の消費電流を１００μＡ以下に抑えることができる。
【００３６】
また、Ｃ−ＭＯＳが多数キャリア素子からなるため、制御用ＩＣ１７の応答速度が速く、過渡応答特性に優れ、例えば負荷が急減に変動したとしても、これに制御用ＩＣの制御が即応し、出力素子１２からの出力電圧を安定化させることができる。
【００３７】
これに対して制御用ＩＣをバイポーラトランジスタにより構成した場合は、出力素子１２をオフにしたときの制御用ＩＣの消費電流が本実施形態の消費電流１００μＡの１００倍以上の１０ｍＡ以上となる。また、バイポーラトランジスタが少数キャリア素子であるため、素子自身の応答速度に限界があり、制御用ＩＣの応答速度が制限される。
【００３８】
尚、電子機器の待機状態で制御用ＩＣをオフすれば、無負荷状態での電力損失を０にすることができるが、動作状態への復帰時間が長くなるため、制御用ＩＣをオフにすることは好ましくない。
【００３９】
図３は、本発明の安定化電源装置の第２実施形態を示す平面図である。尚、図３において、図１の装置と同様の部位には同じ符号を付する。
【００４０】
本実施形態の装置２１では、Ｃ−ＭＯＳにより構成される制御用ＩＣ１７を積層セラミックコンデンサ２２を介在させてリードフレーム１４上にアッセンブリしている。
【００４１】
図４は、制御用ＩＣ１７、積層セラミックコンデンサ２２、及びリードフレーム１４を示す側面図である。この図４から明らかな様に制御用ＩＣ１７と積層セラミックコンデンサ２２を重ね合わせて、これらを絶縁ペースト１８によりリードフレーム１４上に固着している。
【００４２】
図５は、図３の装置２１を示す等価回路図である。この等価回路図から明らかな様に積層セラミックコンデンサ２２は、出力端子２３とアース間に挿入され、出力電圧を安定化させる役目を果たす。このため、出力電圧を安定化させるコンデンサを外付けする必要がない。
【００４３】
尚、積層セラミックコンデンサ２２を適用する代わりに、図６に示す様に絶縁性を有する酸化膜２４及び裏面電極２５を制御用ＩＣ１７の裏面に順次積層して良い。これらの酸化膜２４及び裏面電極２５は、積層セラミックコンデンサ２２と同様に、出力端子２３とアース間に挿入されたコンデンサとして作用し、出力電圧を安定化させる。
【００４４】
図７は、本発明の安定化電源装置の第３実施形態を示す平面図である。また、図８は、本実施形態の安定化電源装置を示す側面図である。尚、図７及び図８において、図１の装置と同様の部位には同じ符号を付する。
【００４５】
本実施形態の安定化電源装置３１では、出力素子１２を半田付け１３によりリードフレーム１４上にアッセンブリし、この出力素子１２のパッドを除く範囲で絶縁ペースト１８を塗布して、その上に制御用ＩＣ１７を配置し、絶縁ペースト１８を硬化させて、制御用ＩＣ１７をアッセンブリしている。この後、出力素子１２のパッドをボンディングワイヤー１５を介して端子１６に接続し、また制御用ＩＣ１７の各パッドをボンディングワイヤー１９を介してそれぞれの端子１６に接続し、更に出力素子１２と制御用ＩＣ１７をボンディングワイヤー２０を介して相互接続している。
【００４６】
この様に制御用ＩＣ１７を出力素子１２に重ねて配置すると、この装置３１の占有スペースが小さくなる。また、出力素子１２の熱が制御用ＩＣ１７に伝達され易くなり、先に述べた出力素子１２の正の温度特性と制御用ＩＣ１７の負の温度特性が確実に相殺し合って、出力素子１２の出力がより安定化する。更に、出力素子１２の異常加熱時には、制御用ＩＣ１７の温度も速やかに上昇して、出力素子１２の出力が安定化することから、異常加熱時の保護機能が付加される。
【００４７】
図９は、本発明の安定化電源装置の第４実施形態を示すブロック図である。尚、図９において、図２の装置と同様の部位には同じ符号を付する。
【００４８】
本実施形態の安定化電源装置４１では、スイッチドキャパシタ方式の昇圧チョッパレギュレータ回路４２を設け、入力電圧を昇圧チョッパレギュレータ回路４２により昇圧し、この昇圧した電圧を動作電圧として制御用ＩＣ１７に供給している。
【００４９】
図１０は、昇圧チョッパレギュレータ回路４２の構成を例示する回路図である。ここでは、連動して切り換えられる一対のスイッチ素子Ｓ１，Ｓ２、同じく連動して切り換えられる一対のスイッチ素子Ｓ３，Ｓ４、各コンデンサＣ１，Ｃ２、発振器４３、及び発振器４３の出力を反転させるインバータ４４を備えており、発振器４３の出力とインバータ４４の反転出力により各スイッチ素子Ｓ１，Ｓ２と各スイッチ素子Ｓ３，Ｓ４を交互に切り換えて、入力電圧Ｖｉｎ１を昇圧し、この昇圧した電圧Ｖｉｎ２を動作電圧として制御用ＩＣ１７に供給している。
【００５０】
ここで、安定化電源装置４１の入力電圧と出力電圧の差が小さい程、この装置４１の電力損失が小さくなる。例えば、出力電圧として１．０Ｖを必要とする場合は、入力電圧を１．５Ｖ程度に設定して、入力電圧と出力電圧の差を０．５Ｖ程度にすれば、電力損失を小さく抑えることができる。その一方で、入力電圧を制御用ＩＣ１７の最低動作電圧以上に設定する必要がある。例えば、制御用ＩＣ１７の最低動作電圧が２．０Ｖであれば、入力電圧を２．０Ｖ以上に設定する必要がある。しかしながら、入力電圧を制御用ＩＣ１７の最低動作電圧に合わせて設定すると、電力損失が大きくなってしまう。
【００５１】
そこで、入力電圧を昇圧チョッパレギュレータ回路４２により昇圧してから制御用ＩＣ１７に供給する。例えば、出力電圧として１．０Ｖを必要とする場合は、入力電圧を１．５Ｖ程度に設定して、電力損失を小さく抑え、かつ１．５Ｖの入力電圧を昇圧チョッパレギュレータ回路４２により２．０Ｖまで昇圧して、この昇圧された２．０Ｖの電圧を動作電圧として制御用ＩＣ１７に供給して、制御用ＩＣ１７の正常動作を確保する。
【００５２】
尚、制御用ＩＣがＣ−ＭＯＳからなる場合は、スイッチドキャパシタ方式の昇圧チョッパレギュレータ回路により入力電圧を効率的に昇圧することができる。これに対して制御用ＩＣがバイポーラトランジスタからなる場合は、この方式の昇圧チョッパレギュレータ回路により入力電圧を効率的に昇圧することができない。
【００５３】
図１１は、本発明の安定化電源装置の第５実施形態を示すブロック図である。尚、図１１において、図２の装置と同様の部位には同じ符号を付する。
【００５４】
本実施形態の安定化電源装置５１では、リセット信号制御回路５２を制御用ＩＣ１７Ａに内蔵している。このリセット信号制御回路５２は、入力電圧や出力電圧が低下すると、一定の遅延時間を経過してからリセット信号を出力する。この遅延時間は、例えばコンデンサと、このコンデンサを充電する定電流回路とにより設定され、１００μＳ以上に長く設定されることがある。Ｃ−ＭＯＳからなる制御用ＩＣ１７Ａでは、内部の定電流回路を１０μＡ以下で安定化させることができ、大容量のコンデンサを形成することが可能なため、遅延時間を長くすることが可能である。
【００５５】
これに対してバイポーラトランジスタからなる制御用ＩＣでは、Ｃ−ＭＯＳからなる制御用ＩＣ１７Ａと比較すると、同一占有面積のコンデンサの容量が小さくなり、遅延時間を長くすることが困難である。
【００５６】
尚、本発明は、上記各実施形態に限定されるものではなく、多様に変形することができる。例えば、これらの実施形態を適宜に組み合わせても構わない。
【００５７】
また、本発明は、安定化電源装置だけではなく、この安定化電源装置を備える電子機器を包含する。電子機器としては、通信機器、ＡＶ機器、コンピュータ等の多種多様のものが挙げられる。
【００５８】
【発明の効果】
以上説明した様に本発明によれば、Ｃ−ＭＯＳからなる制御回路をリードフレームから絶縁させてアッセンブリしているので、制御回路に静電気が流れることはなく、制御回路が静電気により破壊されることもない。また、出力素子の熱が制御回路に伝達され、出力素子の正の温度特性と制御回路の負の温度特性が相殺し合って、出力素子の出力が安定化する。
【００５９】
また、薄型コンデンサを制御回路とリードフレーム間に介在させているので、外付けのコンデンサが不用となる。
【００６０】
更に、出力素子及び制御回路を重ねてリードフレームにアッセンブリしているので、この安定化電源装置を小型化することができる。また、出力素子の熱が制御回路に伝達され易く、出力素子の正の温度特性と制御回路の負の温度特性が確実に相殺し合って、出力素子の出力がより安定化する。更に、出力素子の異常加熱時には、制御回路の温度も速やかに上昇して、出力素子の出力が安定化することから、異常加熱時の保護機能が付加される。
【図面の簡単な説明】
【図１】本発明の安定化電源装置の第１実施形態を示す平面図である。
【図２】図１の装置を示す回路図である。
【図３】本発明の安定化電源装置の第２実施形態を示す平面図である。
【図４】図３の装置における制御用ＩＣ、積層セラミックコンデンサ、及びリードフレームを示す側面図である。
【図５】図３の装置を示す等価回路図である。
【図６】図３の装置における制御用ＩＣの変形例を示す側面図である。
【図７】本発明の安定化電源装置の第３実施形態を示す平面図である。
【図８】図７の装置を示す側面図である。
【図９】本発明の安定化電源装置の第４実施形態を示すブロック図である。
【図１０】図９の装置における昇圧チョッパレギュレータ回路の構成を例示する回路図である。
【図１１】本発明の安定化電源装置の第５実施形態を示すブロック図である。
【図１２】従来の安定化電源装置を示す図である。
【符号の説明】
１１，２１，３１，４１，５１ 安定化電源装置
１２ 出力素子
１３ 半田付け
１４ リードフレーム
１５ ボンディングワイヤー
１６ 端子
１７，１７Ａ 制御用ＩＣ
１８ 絶縁ペースト
１９，２０ ボンディングワイヤー
２２ 積層セラミックコンデンサ
２３ 出力端子
２４ 酸化膜
２５ 裏面電極
４２ スイッチドキャパシタ方式の昇圧チョッパレギュレータ回路
５２ リセット信号制御回路
【発明の属する技術分野】
本発明は、各種の電子機器に動作電力を安定供給するための安定化電源装置及びそれを備える電子機器に関する。
【０００２】
【従来の技術】
この種の装置としては、ＰＮＰ型のバイポーラトランジスタからなる出力素子及び制御用ＩＣを備える低損失型のシリーズレギュレータがある。この装置は、例えば図１２に示す様に出力素子１０１及び制御用ＩＣ１０２をリードフレーム１０３にそれぞれアッセンブリし、出力素子１０１及び制御用ＩＣ１０２を各ボンディングワイヤー１０４を介して各端子１０５に接続すると共に、出力素子１０１と制御用ＩＣ１０２をボンディングワイヤー１０６を介して相互接続し、出力素子１０１及び制御用ＩＣ１０２を１つのパッケージに収容してなる（特許文献１及び特許文献２等を参照）。
【０００３】
ここでは、制御用ＩＣ１０２をバイポーラトランジスタにより構成していることから、出力素子１０１から電圧を出力し続けるには、制御用ＩＣ１０２内のトランジスタにベース電流を流し続けて、このトランジスタのオンを維持する必要がある。また、出力素子１０１の出力を停止するには、制御用ＩＣ１０２内のトランジスタのベース電流を引き抜いて、このトランジスタをオフに切り換える必要があり、この無負荷状態での消費電流が例えば１０ｍＡ程度となる。
【０００４】
また、バイポーラトランジスタが少数キャリア素子であるため、素子自身の応答速度に限界があり、これにより制御用ＩＣ１０２の応答速度が制限される。
【０００５】
このため、制御用ＩＣ１０２をバイポーラトランジスタにより構成する代わりに、Ｃ−ＭＯＳにより構成することが考えられる。Ｃ−ＭＯＳを用いた場合は、出力素子１０１から電圧を出力し続けるときであっても、制御用ＩＣ１０２内のＣ−ＭＯＳに流れる電流が微小であり、また無負荷状態では消費電流が例えば１００μＡ以下に抑えられる。
【０００６】
しかも、Ｃ−ＭＯＳを用いた場合は、制御用ＩＣ１０２の応答速度が極めて速くなる。
【０００７】
【特許文献１】
特開２００２−８４１４２号公報
【特許文献２】
特開平９−１１４５３９号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、Ｃ−ＭＯＳは、バイポーラトランジスタと比較すると、静電気に弱く、静電気により破壊され易い。このため、現状の生産設備においては、Ｃ−ＭＯＳからなる制御用ＩＣ１０２をリードフレームにアッセンブリするに際し、制御用ＩＣ１０２が静電気により破壊されることがあり、バイポーラトランジスタからＣ−ＭＯＳへの置き換えができなかった。
【０００９】
そこで、本発明は、上記従来の問題点に鑑みてなされたものであり、Ｃ−ＭＯＳからなる制御用ＩＣを静電気から保護することが可能な安定化電源装置及びそれを備える電子機器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明は、電流を負荷に供給するための出力素子と、出力素子の出力電圧を制御して維持する制御回路とを備える安定化電源装置において、出力素子としてバイポーラトランジスタを用い、制御回路をＣ−ＭＯＳにより構成し、出力素子を半田付けによりリードフレームにアッセンブリし、制御回路をリードフレームから絶縁させてアッセンブリしている。
【００１１】
この様な構成の本発明によれば、バイポーラトランジスタからなる出力素子を半田付けによりリードフレームにアッセンブリし、Ｃ−ＭＯＳからなる制御回路をリードフレームから絶縁させてアッセンブリしている。制御回路をリードフレームから絶縁させれば、制御回路に静電気が流れることはなく、制御回路が静電気により破壊されることもない。また、出力素子が発熱したときに、この熱が制御回路に伝達される。ＰＮＰ型のバイポーラトランジスタからなる出力素子は、温度の上昇に伴い出力電流が増加するという正の温度特性を有しており、またＣ−ＭＯＳからなる制御回路は、温度の上昇に伴い出力電流が減少するという負の温度特性を有している。このため、出力素子の熱が制御回路に伝達されれば、出力素子の正の温度特性と制御回路の負の温度特性が相殺し合って、出力素子の出力が安定化する。
【００１２】
また、本発明においては、制御回路を絶縁ペーストもしくは絶縁シートによりリードフレームから絶縁させている。これにより、制御回路を容易に絶縁することができる。
【００１３】
更に、本発明においては、薄型コンデンサを制御回路とリードフレーム間に介在させている。
【００１４】
この様な薄型コンデンサの配置により、外付けのコンデンサが不用となる。
【００１５】
また、本発明においては、制御回路の裏面に酸化膜を形成し、この酸化膜に電極を重ねて形成し、酸化膜及び電極を制御回路とリードフレーム間に介在させている。
【００１６】
この様な酸化膜及び電極は、制御回路とリードフレーム間でコンデンサとして作用する。このコンデンサを上記薄型コンデンサとして用いることができる。
【００１７】
更に、本発明においては、リードフレーム上に出力素子を半田付けによりアッセンブリし、この出力素子上に制御回路を絶縁ペーストによりアッセンブリしている。
【００１８】
この様に出力素子及び制御回路を重ねてリードフレームにアッセンブリすれば、この安定化電源装置を小型化することができる。また、出力素子の熱が制御回路に伝達され易く、出力素子の正の温度特性と制御回路の負の温度特性が確実に相殺し合って、出力素子の出力がより安定化する。
【００１９】
また、本発明においては、出力素子のバイポーラトランジスタは、ＰＮＰ型及びＮＰＮ型のいずれであっても良い。
【００２０】
更に、本発明においては、制御回路に動作電圧を供給するスイッチドキャパシタ方式の昇圧チョッパレギュレータ回路を備えている。
【００２１】
このスイッチドキャパシタ方式の昇圧チョッパレギュレータ回路により入力電圧を昇圧し、この昇圧した電圧を動作電圧として用いる。これにより入力電圧を低く抑えて、制御回路の損失を低減させることができる。
【００２２】
また、本発明においては、制御回路のリセット信号を遅延する遅延手段を備えている。
【００２３】
この様な遅延手段によりリセット信号の遅延時間を適宜に設定することができる。
【００２４】
更に、本発明の電子機器は、本発明の安定化電源装置を備えている。
【００２５】
すなわち、本発明は、安定化電源装置だけではなく、この安定化電源装置を備える電子機器を包含する。電子機器としては、通信機器、ＡＶ機器、コンピュータ等の多種多様のものが挙げられる。
【００２６】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照して詳細に説明する。
【００２７】
図１は、本発明の安定化電源装置の第１実施形態を示す平面図である。本実施形態の装置１１では、ＰＮＰ型のバイポーラトランジスタを出力素子１２として用いており、この出力素子１２を半田付け１３によりリードフレーム１４上にアッセンブリし、この出力素子１２のパッドをボンディングワイヤー１５を介して端子１６に接続している。また、Ｃ−ＭＯＳにより構成される制御用ＩＣ１７を絶縁ペースト１８を介在させてリードフレーム１４上にアッセンブリし、この制御用ＩＣ１７の各パッドをボンディングワイヤー１９を介してそれぞれの端子１６に接続している。更に、出力素子１２と制御用ＩＣ１７をボンディングワイヤー２０を介して相互接続し、出力素子１２及び制御用ＩＣ１７をモールド成形により１つのパッケージに収容している。
【００２８】
図２は、本実施形態の装置１１を示す回路図である。この回路図から明らかな様に装置１１は、シリーズレギュレータであり、入力電圧を出力素子１２により降圧して、この降圧された電圧を出力電圧として出力する。制御用ＩＣ１７は、入力電圧を供給されて動作し、出力電圧が一定となる様に出力素子１２のベース電流を制御する。
【００２９】
この様に本実施形態の装置１１では、制御用ＩＣ１７を絶縁ペースト１８を介してアッセンブリしている。このため、この装置１１の製造に際し、制御用ＩＣ１７に静電気が流れることはなく、制御用ＩＣ１７が静電気により破壊されることもない。
【００３０】
また、出力素子１２と制御用ＩＣ１７を接近して配置しているため、出力素子１２が発熱すると、この熱が制御用ＩＣ１７に伝達される。ＰＮＰ型のバイポーラトランジスタからなる出力素子１２は、温度の上昇に伴いＨｆｅが高くなって、出力電流が増加するという正の温度特性を有しており、またＣ−ＭＯＳからなる制御用ＩＣ１７は、温度の上昇に伴い出力電流が減少するという負の温度特性を有している。このため、出力素子１２の熱が制御用ＩＣ１７に伝達されると、出力素子１２の正の温度特性と制御用ＩＣ１７の負の温度特性が相殺し合って、出力素子１２の出力が安定化する。
【００３１】
尚、絶縁ペースト１８の代わりに、絶縁シートを適用しても構わない。絶縁ペースト１８を適用した場合は、絶縁ペースト１８を硬化させる時間を必要とするのに対して、絶縁シートを適用した場合は、その時間を省略することができる。
【００３２】
また、ＰＮＰ型のバイポーラトランジスタの代わりに、ＮＰＮ型のバイポーラトランジスタを出力素子１２として用いても構わない。ＮＰＮ型のバイポーラトランジスタを適用した場合は、出力素子１２での電圧降下が大きくなり、出力素子１２の電力損失が大きくなる。例えば、ＰＮＰ型のときの電圧降下が０．５Ｖ程度とすると、ＮＰＮ型のときの電圧降下が１Ｖ〜２．５Ｖ程度となる。しかしながら、ＮＰＮ型の方がＰＮＰ型よりも安価であるため、コストの低減を優先させるのであれば、ＮＰＮ型の適用が有効となる。
【００３３】
ところで、安定化電源装置１１は、各種の電子機器に用いられるＩＣやＬＳＩ等への電力供給を安定化して行なうものである。例えば、商用電源からのＡＣ１００ＶやＡＣ２００Ｖ等の交流電圧をＤＣ１２ＶやＤＣ５Ｖ程度の直流電圧に一旦変換し、この直流電圧を安定化電源装置１１によりＤＣ３．３Ｖまで降圧して、このＤＣ３．３Ｖの電圧をＩＣやＬＳＩ等に供給する。実際には、電子機器においては、電源構成が複雑であり、必要に応じてＤＣ５Ｖの直流電圧をＤＣ２．５Ｖ、ＤＣ１．８Ｖ、ＤＣ１．５Ｖ等に降圧し、この降圧された各直流電圧をそれぞれの負荷に供給している。また、多くの電流を必要とする負荷に対しては、出力電流を多く流すことが可能な出力素子１２を安定化電源装置１１に適用し、また少しの電流を必要とする負荷に対しては、小さな容量の出力素子１２を安定化電源装置１１に適用し、これにより電源の無駄を抑えて、電子機器のコスト低減を図っている。
【００３４】
また、シリーズレギュレータでは、入力電圧と出電圧の差と負荷への出力電流との積が電力損失となる。例えば、入力電圧をＤＣ５Ｖとし、出力電圧をＤＣ３．３Ｖとし、出力電流を１Ａとすると、（５Ｖ−３．３Ｖ）×１Ａ＝１．７Ｗとなり、これが電力損失となる。
【００３５】
一方、安定化電源装置１１から負荷への電力供給が必要ではない待機状態にあり、出力素子１２をオフにしたときの電力損失、つまり無負荷状態での電力損失については、低く抑えることが望まれる。本実施形態の安定化電源装置１１では、制御用ＩＣ１７をＣ−ＭＯＳにより構成しているため、出力素子１２をオフにしたときの制御用ＩＣ１７の消費電流を１００μＡ以下に抑えることができる。
【００３６】
また、Ｃ−ＭＯＳが多数キャリア素子からなるため、制御用ＩＣ１７の応答速度が速く、過渡応答特性に優れ、例えば負荷が急減に変動したとしても、これに制御用ＩＣの制御が即応し、出力素子１２からの出力電圧を安定化させることができる。
【００３７】
これに対して制御用ＩＣをバイポーラトランジスタにより構成した場合は、出力素子１２をオフにしたときの制御用ＩＣの消費電流が本実施形態の消費電流１００μＡの１００倍以上の１０ｍＡ以上となる。また、バイポーラトランジスタが少数キャリア素子であるため、素子自身の応答速度に限界があり、制御用ＩＣの応答速度が制限される。
【００３８】
尚、電子機器の待機状態で制御用ＩＣをオフすれば、無負荷状態での電力損失を０にすることができるが、動作状態への復帰時間が長くなるため、制御用ＩＣをオフにすることは好ましくない。
【００３９】
図３は、本発明の安定化電源装置の第２実施形態を示す平面図である。尚、図３において、図１の装置と同様の部位には同じ符号を付する。
【００４０】
本実施形態の装置２１では、Ｃ−ＭＯＳにより構成される制御用ＩＣ１７を積層セラミックコンデンサ２２を介在させてリードフレーム１４上にアッセンブリしている。
【００４１】
図４は、制御用ＩＣ１７、積層セラミックコンデンサ２２、及びリードフレーム１４を示す側面図である。この図４から明らかな様に制御用ＩＣ１７と積層セラミックコンデンサ２２を重ね合わせて、これらを絶縁ペースト１８によりリードフレーム１４上に固着している。
【００４２】
図５は、図３の装置２１を示す等価回路図である。この等価回路図から明らかな様に積層セラミックコンデンサ２２は、出力端子２３とアース間に挿入され、出力電圧を安定化させる役目を果たす。このため、出力電圧を安定化させるコンデンサを外付けする必要がない。
【００４３】
尚、積層セラミックコンデンサ２２を適用する代わりに、図６に示す様に絶縁性を有する酸化膜２４及び裏面電極２５を制御用ＩＣ１７の裏面に順次積層して良い。これらの酸化膜２４及び裏面電極２５は、積層セラミックコンデンサ２２と同様に、出力端子２３とアース間に挿入されたコンデンサとして作用し、出力電圧を安定化させる。
【００４４】
図７は、本発明の安定化電源装置の第３実施形態を示す平面図である。また、図８は、本実施形態の安定化電源装置を示す側面図である。尚、図７及び図８において、図１の装置と同様の部位には同じ符号を付する。
【００４５】
本実施形態の安定化電源装置３１では、出力素子１２を半田付け１３によりリードフレーム１４上にアッセンブリし、この出力素子１２のパッドを除く範囲で絶縁ペースト１８を塗布して、その上に制御用ＩＣ１７を配置し、絶縁ペースト１８を硬化させて、制御用ＩＣ１７をアッセンブリしている。この後、出力素子１２のパッドをボンディングワイヤー１５を介して端子１６に接続し、また制御用ＩＣ１７の各パッドをボンディングワイヤー１９を介してそれぞれの端子１６に接続し、更に出力素子１２と制御用ＩＣ１７をボンディングワイヤー２０を介して相互接続している。
【００４６】
この様に制御用ＩＣ１７を出力素子１２に重ねて配置すると、この装置３１の占有スペースが小さくなる。また、出力素子１２の熱が制御用ＩＣ１７に伝達され易くなり、先に述べた出力素子１２の正の温度特性と制御用ＩＣ１７の負の温度特性が確実に相殺し合って、出力素子１２の出力がより安定化する。更に、出力素子１２の異常加熱時には、制御用ＩＣ１７の温度も速やかに上昇して、出力素子１２の出力が安定化することから、異常加熱時の保護機能が付加される。
【００４７】
図９は、本発明の安定化電源装置の第４実施形態を示すブロック図である。尚、図９において、図２の装置と同様の部位には同じ符号を付する。
【００４８】
本実施形態の安定化電源装置４１では、スイッチドキャパシタ方式の昇圧チョッパレギュレータ回路４２を設け、入力電圧を昇圧チョッパレギュレータ回路４２により昇圧し、この昇圧した電圧を動作電圧として制御用ＩＣ１７に供給している。
【００４９】
図１０は、昇圧チョッパレギュレータ回路４２の構成を例示する回路図である。ここでは、連動して切り換えられる一対のスイッチ素子Ｓ１，Ｓ２、同じく連動して切り換えられる一対のスイッチ素子Ｓ３，Ｓ４、各コンデンサＣ１，Ｃ２、発振器４３、及び発振器４３の出力を反転させるインバータ４４を備えており、発振器４３の出力とインバータ４４の反転出力により各スイッチ素子Ｓ１，Ｓ２と各スイッチ素子Ｓ３，Ｓ４を交互に切り換えて、入力電圧Ｖｉｎ１を昇圧し、この昇圧した電圧Ｖｉｎ２を動作電圧として制御用ＩＣ１７に供給している。
【００５０】
ここで、安定化電源装置４１の入力電圧と出力電圧の差が小さい程、この装置４１の電力損失が小さくなる。例えば、出力電圧として１．０Ｖを必要とする場合は、入力電圧を１．５Ｖ程度に設定して、入力電圧と出力電圧の差を０．５Ｖ程度にすれば、電力損失を小さく抑えることができる。その一方で、入力電圧を制御用ＩＣ１７の最低動作電圧以上に設定する必要がある。例えば、制御用ＩＣ１７の最低動作電圧が２．０Ｖであれば、入力電圧を２．０Ｖ以上に設定する必要がある。しかしながら、入力電圧を制御用ＩＣ１７の最低動作電圧に合わせて設定すると、電力損失が大きくなってしまう。
【００５１】
そこで、入力電圧を昇圧チョッパレギュレータ回路４２により昇圧してから制御用ＩＣ１７に供給する。例えば、出力電圧として１．０Ｖを必要とする場合は、入力電圧を１．５Ｖ程度に設定して、電力損失を小さく抑え、かつ１．５Ｖの入力電圧を昇圧チョッパレギュレータ回路４２により２．０Ｖまで昇圧して、この昇圧された２．０Ｖの電圧を動作電圧として制御用ＩＣ１７に供給して、制御用ＩＣ１７の正常動作を確保する。
【００５２】
尚、制御用ＩＣがＣ−ＭＯＳからなる場合は、スイッチドキャパシタ方式の昇圧チョッパレギュレータ回路により入力電圧を効率的に昇圧することができる。これに対して制御用ＩＣがバイポーラトランジスタからなる場合は、この方式の昇圧チョッパレギュレータ回路により入力電圧を効率的に昇圧することができない。
【００５３】
図１１は、本発明の安定化電源装置の第５実施形態を示すブロック図である。尚、図１１において、図２の装置と同様の部位には同じ符号を付する。
【００５４】
本実施形態の安定化電源装置５１では、リセット信号制御回路５２を制御用ＩＣ１７Ａに内蔵している。このリセット信号制御回路５２は、入力電圧や出力電圧が低下すると、一定の遅延時間を経過してからリセット信号を出力する。この遅延時間は、例えばコンデンサと、このコンデンサを充電する定電流回路とにより設定され、１００μＳ以上に長く設定されることがある。Ｃ−ＭＯＳからなる制御用ＩＣ１７Ａでは、内部の定電流回路を１０μＡ以下で安定化させることができ、大容量のコンデンサを形成することが可能なため、遅延時間を長くすることが可能である。
【００５５】
これに対してバイポーラトランジスタからなる制御用ＩＣでは、Ｃ−ＭＯＳからなる制御用ＩＣ１７Ａと比較すると、同一占有面積のコンデンサの容量が小さくなり、遅延時間を長くすることが困難である。
【００５６】
尚、本発明は、上記各実施形態に限定されるものではなく、多様に変形することができる。例えば、これらの実施形態を適宜に組み合わせても構わない。
【００５７】
また、本発明は、安定化電源装置だけではなく、この安定化電源装置を備える電子機器を包含する。電子機器としては、通信機器、ＡＶ機器、コンピュータ等の多種多様のものが挙げられる。
【００５８】
【発明の効果】
以上説明した様に本発明によれば、Ｃ−ＭＯＳからなる制御回路をリードフレームから絶縁させてアッセンブリしているので、制御回路に静電気が流れることはなく、制御回路が静電気により破壊されることもない。また、出力素子の熱が制御回路に伝達され、出力素子の正の温度特性と制御回路の負の温度特性が相殺し合って、出力素子の出力が安定化する。
【００５９】
また、薄型コンデンサを制御回路とリードフレーム間に介在させているので、外付けのコンデンサが不用となる。
【００６０】
更に、出力素子及び制御回路を重ねてリードフレームにアッセンブリしているので、この安定化電源装置を小型化することができる。また、出力素子の熱が制御回路に伝達され易く、出力素子の正の温度特性と制御回路の負の温度特性が確実に相殺し合って、出力素子の出力がより安定化する。更に、出力素子の異常加熱時には、制御回路の温度も速やかに上昇して、出力素子の出力が安定化することから、異常加熱時の保護機能が付加される。
【図面の簡単な説明】
【図１】本発明の安定化電源装置の第１実施形態を示す平面図である。
【図２】図１の装置を示す回路図である。
【図３】本発明の安定化電源装置の第２実施形態を示す平面図である。
【図４】図３の装置における制御用ＩＣ、積層セラミックコンデンサ、及びリードフレームを示す側面図である。
【図５】図３の装置を示す等価回路図である。
【図６】図３の装置における制御用ＩＣの変形例を示す側面図である。
【図７】本発明の安定化電源装置の第３実施形態を示す平面図である。
【図８】図７の装置を示す側面図である。
【図９】本発明の安定化電源装置の第４実施形態を示すブロック図である。
【図１０】図９の装置における昇圧チョッパレギュレータ回路の構成を例示する回路図である。
【図１１】本発明の安定化電源装置の第５実施形態を示すブロック図である。
【図１２】従来の安定化電源装置を示す図である。
【符号の説明】
１１，２１，３１，４１，５１ 安定化電源装置
１２ 出力素子
１３ 半田付け
１４ リードフレーム
１５ ボンディングワイヤー
１６ 端子
１７，１７Ａ 制御用ＩＣ
１８ 絶縁ペースト
１９，２０ ボンディングワイヤー
２２ 積層セラミックコンデンサ
２３ 出力端子
２４ 酸化膜
２５ 裏面電極
４２ スイッチドキャパシタ方式の昇圧チョッパレギュレータ回路
５２ リセット信号制御回路
Claims (9)
- 電流を負荷に供給するための出力素子と、出力素子の出力電圧を制御して維持する制御回路とを備える安定化電源装置において、
出力素子としてバイポーラトランジスタを用い、制御回路をＣ−ＭＯＳにより構成し、出力素子を半田付けによりリードフレームにアッセンブリし、制御回路をリードフレームから絶縁させてアッセンブリしたことを特徴とする安定化電源装置。 - 制御回路を絶縁ペーストもしくは絶縁シートによりリードフレームから絶縁させたことを特徴とする請求項１に記載の安定化電源装置。
- 薄型コンデンサを制御回路とリードフレーム間に介在させたことを特徴とする請求項１に記載の安定化電源装置。
- 制御回路の裏面に酸化膜を形成し、この酸化膜に電極を重ねて形成し、酸化膜及び電極を制御回路とリードフレーム間に介在させたことを特徴とする請求項１に記載の安定化電源装置。
- リードフレーム上に出力素子を半田付けによりアッセンブリし、この出力素子上に制御回路を絶縁ペーストによりアッセンブリしたことを特徴とする請求項１に記載の安定化電源装置。
- 出力素子のバイポーラトランジスタは、ＰＮＰ型及びＮＰＮ型のいずれかであることを特徴とする請求項１に記載の安定化電源装置。
- 制御回路に動作電圧を供給するスイッチドキャパシタ方式の昇圧チョッパレギュレータ回路を備えることを特徴とする請求項１に記載の安定化電源装置。
- 制御回路のリセット信号を遅延する遅延手段を備えることを特徴とする請求項１に記載の安定化電源装置。
- 請求項１に記載の安定化電源装置を備えることを特徴とする安定化電源装置を備える電子機器。
Priority Applications (1)
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|---|---|---|---|
| JP2002259115A JP2004102345A (ja) | 2002-09-04 | 2002-09-04 | 安定化電源装置及びそれを備える電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002259115A JP2004102345A (ja) | 2002-09-04 | 2002-09-04 | 安定化電源装置及びそれを備える電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004102345A true JP2004102345A (ja) | 2004-04-02 |
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Family Applications (1)
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|---|---|---|---|
| JP2002259115A Pending JP2004102345A (ja) | 2002-09-04 | 2002-09-04 | 安定化電源装置及びそれを備える電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004102345A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7397128B2 (en) | 2005-03-30 | 2008-07-08 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
| KR20130108145A (ko) * | 2012-03-23 | 2013-10-02 | 세이코 인스트루 가부시키가이샤 | 반도체 집적 회로 장치 |
-
2002
- 2002-09-04 JP JP2002259115A patent/JP2004102345A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7397128B2 (en) | 2005-03-30 | 2008-07-08 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
| KR20130108145A (ko) * | 2012-03-23 | 2013-10-02 | 세이코 인스트루 가부시키가이샤 | 반도체 집적 회로 장치 |
| JP2013201228A (ja) * | 2012-03-23 | 2013-10-03 | Seiko Instruments Inc | 半導体集積回路装置 |
| KR101970364B1 (ko) | 2012-03-23 | 2019-04-18 | 에이블릭 가부시키가이샤 | 반도체 집적 회로 장치 |
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