JP2004095619A

JP2004095619A - 半導体装置及びその製造方法

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Publication number: JP2004095619A
Application number: JP2002251056A
Authority: JP
Inventors: Akira Tai; 田井　明
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-08-29
Filing date: 2002-08-29
Publication date: 2004-03-25

Abstract

【課題】バイポーラトランジスタと、不揮発性半導体記憶素子とが同一の半導体基板にて混載された半導体装置において、不揮発性半導体記憶素子に対して紫外線が照射されたとき、バイポーラトランジスタに対しては紫外線が照射されない構造とする。
【解決手段】バイポーラトランジスタにおいて、エミッタ電極引き出し配線層９をエミッタ領域５と、エミッタ領域５とベース領域３との接合近傍での空乏層領域２１を完全に覆うような形状とする。さらに、空乏層領域２１に斜め上方から紫外線が照射されないように、エミッタ電極引き出し配線層９をエミッタ領域５の周囲全てを取り囲むダミーコンタクト部９ａを有する形状とする。このダミーコンタクト部９ａは、エミッタ領域５とコレクタ領域６との間のベース領域３ｂのうち、空乏層領域２１よりもコレクタ領域６側の領域に配置する。
【選択図】　　　　図２

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶素子とバイポーラトランジスタとを同一の半導体基板に混載した半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、Ｃｌａｕｄｉｏ　Ｃｏｎｔｉｅｒｏ，　Ｍｕｌｔｉｐｏｗｅｒ−ＢＣＤ　Ｔｅｃｈｎｏｌｏｇｙ，　Ｔｈｅ　２１ｓｔ　Ｃｏｎｆｅｒｅｎｃｅｏｎ　Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ　ＭＩＥＬ　９３　Ｓｅｐｔｅｍｂｅｒ　２９　ｔｏ　Ｏｃｔｏｂｅｒ　１ｓｔ　１９９３にて示されるように、不揮発性半導体記憶素子、周辺回路としてのＣＭＯＳトランジスタ、及びバイポーラトランジスタを同一の半導体基板に混載した半導体装置がある。
【０００３】
図５にこのような半導体装置におけるバイポーラトランジスタの平面図を示す。この図は、例えば横型のＰＮＰトランジスタ（以下では、Ｌ−ＰＮＰトランジスタと呼ぶ）を示しており、フィールド絶縁膜や層間絶縁膜等を省略している。通常、Ｌ−ＰＮＰトランジスタは、図５中に斜線で示すように、Ｎ−型ベース領域３、Ｐ^＋型コレクタ領域５、Ｐ^＋型エミッタ領域６上に、それぞれ、ベース電極引き出し配線層１５、コレクタ電極引き出し配線層１３、エミッタ電極引き出し配線層９が形成されている。
【０００４】
【発明が解決しようとする課題】
不揮発性半導体記憶素子はフローティングゲートを有しており、製造工程内での種々のチャージにより、フローティングゲート内に電荷が集まり、しきい値電圧が変化している。したがって、製造工程の最終段階において、不均一となったしきい値電圧を均一にするため、不揮発性半導体記憶素子に対して、紫外線を照射している。このとき、紫外線はＬ−ＰＮＰトランジスタにも照射される。このため、以下に説明するように、Ｌ−ＰＮＰトランジスタにおけるエミッタ領域５を接地したときのベース電流（Ｉｂ）に対するコレクタ電流（Ｉｃ）の比、いわゆる電流増幅率（ｈｆｅ）が低下するという問題が生じることがわかった。
【０００５】
図６に紫外線照射時間とＬ−ＰＮＰトランジスタにおけるｈｆｅとの関係を示す。図６に示すように、紫外線の照射時間が長くなるにつれて、Ｉｃが１×１０^−６Ａ前後の低電流駆動領域において、ｈｆｅが低下してしまう。
【０００６】
そして、本発明者がこの原因を調査したところ、次のことが推測される。図７に紫外線照射時間と、Ｌ−ＰＮＰトランジスタにおけるＶｅｂ−Ｉｂ、Ｉｃ特性との関係を示す。また、図８に図７中の一点鎖線領域の拡大図を示す。Ｉｃは、紫外線の照射時間が増加しても変化が見られないが、図中の矢印にて示すように、Ｉｃが１×１０^−５Ａよりも小さい場合では、紫外線照射時間が長くなるにつれ、Ｉｂが増加していることがわかる。一般に、Ｉｂはｅｘｐ（ｑＶｂｅ／ｍＫＴ）に比例し、電流成分が主に再結合電流であるときｍ＝２であり、主に拡散電流であるときｍ＝１であることが知られている。図７中には参考として、ｍ＝１、２のときの傾きを示している。図７、８において、Ｉｂが増加したときのＩｂの傾きはｍ＝２のときの傾きに近づいている。
【０００７】
これらのことから、ｈｆｅが低下したのは、Ｌ−ＰＮＰトランジスタが紫外線に照射され、再結合電流が増加したためであると推測される。なお、再結合電流はエミッタ−ベース接合（ＰＮ接合）における空乏層内で、少数キャリアが多数キャリアと再結合して消滅することにより流れる。
【０００８】
したがって、ｈｆｅの低下を防ぐ方法としては、Ｌ−ＰＮＰトランジスタのエミッタ−ベース接合に紫外線が照射されないように、エミッタ−ベース接合を金属配線にて覆う方法が考えられる。このような構造の半導体装置としては、特開平７−１８３３０９号公報にて提案されているものがある。この半導体装置では、半導体基板上にポリシリコンシールドと、エミッタ金属電極とを有し、これらにより、エミッタ−ベース接合近辺の領域が覆われている。
【０００９】
この公報にて提案されている半導体装置では、エミッタ金属電極は、エミッタ−ベース接合近辺の領域を覆っており、真上から照射される紫外線を遮断することができる。しかしながら、エミッタ−ベース接合の斜め上方から照射される紫外線を遮断するように配置されていないため、斜めから照射される紫外線を遮断することができない。また、ポリシリコンシールドは、エミッタ−ベース接合及びエミッタ−コレクタ間のベース領域を覆っており、エミッタ金属電極よりも広い範囲を覆っているが、ポリシリコンでは紫外線を遮断することができないため、ｈｆｅの低下を抑制することができない。
【００１０】
本発明は上記点に鑑みて、エミッタ−ベース接合の真上から照射される紫外線だけでなく、斜め上方から照射される紫外線も遮断することができる半導体装置及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、バイポーラトランジスタにおいて、金属配線層（９）は、エミッタ−ベース接合（２３）で熱平衡状態のときに発生する空乏層領域（２１）への紫外線照射を抑制するために、半導体基板（４）の表面を上から見たとき、エミッタ領域（５）とコレクタ領域（６）との間のベース領域（３ｂ）のうち、空乏層領域（２１）よりもコレクタ領域（６）側の領域にて、エミッタ領域（５）を取り囲むように配置され、層間絶縁膜（８）からフィールド絶縁膜（７）に到達する深さのホール（２２）内に埋め込まれた構造部（９ａ）を有し、エミッタ領域（５）及び構造部（９ａ）の全領域を覆うように、エミッタ領域（５）上から構造部（９ａ）上に至って配置されていることを特徴としている。
【００１２】
本発明では、金属配線層（９）は、全てのエミッタ−ベース接合表面の熱平衡状態での空乏層領域（２１）を覆うように配置されている。したがって、不揮発性半導体記憶素子に対して、しきい値電圧を均一にするために紫外線を照射しても、バイポーラトランジスタにおいては、この空乏層領域に対して真上から照射される紫外線を遮断することができる。
【００１３】
さらに、この金属配線層（９）は、紫外線を遮断するために、エミッタ−コレクタ間のベース領域のうち、空乏層領域（２１）よりもコレクタ領域（６）側の領域にて、層間絶縁膜（８）を貫通し、フィールド絶縁膜（７）に到達するように配置されており、また、エミッタ領域（５）の全てを覆うように配置されている。このことから、空乏層領域（２１）の真上だけでなく、空乏層領域に対して斜め上方から照射される紫外線も遮断することができる。
【００１４】
これにより、紫外線照射によるエミッタ−ベース接合での再結合電流の発生を抑えることができる。この結果、電流増幅率の低下を抑制することができる。
【００１５】
請求項２に示すように、例えば、半導体基板（４）の表面でのエミッタ−ベース接合（２３）の位置から１μｍ以上離れた位置に、構造部（９ａ）を配置することができる。
【００１６】
請求項３に記載の発明は、不揮発性半導体記憶素子と、バイポーラトランジスタとを同一の半導体基板（４）に混載した半導体装置の製造方法であって、バイポーラトランジスタを形成するとき、半導体基板（４）の表面を上から見たときにおけるエミッタ領域（５）とコレクタ領域（６）との間のベース領域（３ｂ）のうち、エミッタ−ベース接合（２３）で熱平衡状態のときに発生する空乏層領域（２１）よりもコレクタ領域（６）側の領域にて、エミッタ領域（５）の周囲全てを取り囲むように、層間絶縁膜（８）を貫通してフィールド絶縁膜（７）に到達するホール（２２）を形成する工程と、
コンタクトホール（１０）を介してエミッタ領域（５）と電気的に接続させ、かつ、空乏層領域（２１）への紫外線照射を抑制するために、エミッタ領域（５）及び空乏層領域（２１）の全ての領域を覆い、エミッタ領域（５）及び空乏層領域（２１）上からフィールド絶縁膜（７）に到達するホール（２２）の内部に至って、金属配線層を層間絶縁膜（８）上に形成する工程とを有することを特徴としている。
【００１７】
これにより、請求項１に記載の半導体装置を製造することができる。
【００１８】
この製造方法において、請求項４に示すように、コンタクトホール（１０）を形成する工程と、層間絶縁膜（８）を貫通してフィールド絶縁膜（７）に到達するホール（２２）を形成する工程とを同時に行うこともできる。
【００１９】
これにより、従来と比較して、製造工程数を増加させることなく、半導体装置を製造することができる。
【００２０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２１】
【発明の実施の形態】
（第１実施形態）
本実施形態におけるバイポーラトランジスタと不揮発性半導体記憶素子とを同一の半導体基板に混載した半導体装置のうち、バイポーラトランジスタを図１、２に示し、不揮発性半導体記憶素子を図３、４に示す。なお、図１、図３では、フィールド絶縁膜、層間絶縁膜を省略している。また、図２は図１中のＡ−Ａ’断面図であり、図４は図３中のＢ−Ｂ’断面図である。
【００２２】
本実施形態では、バイポーラトランジスタとしてＬ−ＰＮＰトランジスタを用い、不揮発性半導体記憶素子としてＥＰＲＯＭを用いる場合を説明する。
【００２３】
図２、４に示すように、この半導体装置はＰ⁻型シリコン基板１及びＮ⁻型エピタキシャル層３より構成された半導体基板４を有しており、Ｌ−ＰＮＰトランジスタではＰ⁻型シリコン基板１とＮ⁻型エピタキシャル層３との間に、Ｎ^＋型埋込み層２が形成されている。Ｐ⁻型シリコン基板１、Ｎ^＋型埋込み層２、及びＮ⁻型エピタキシャル層３の不純物濃度は、それぞれ、１×１０^１５〜１×１０^１６ｃｍ^−３、１×１０^１９〜１×１０^２０ｃｍ^−３、１×１０^１５ｃｍ^−３となっている。
【００２４】
図１、２に示すように、Ｌ−ＰＮＰトランジスタではＮ⁻型エピタキシャル層３がベース領域３であり、このベース領域３の表層には、Ｐ^＋型エミッタ領域５、Ｐ^＋型コレクタ領域６が形成されている。Ｐ^＋型エミッタ領域５及びＰ^＋型コレクタ領域６の不純物濃度は共に１×１０^１９ｃｍ^−３となっている。
【００２５】
半導体基板４の上には、フィールド絶縁膜として、例えばＬＯＣＯＳ酸化膜７が形成されており、ＬＯＣＯＳ酸化膜７の上には層間絶縁膜として、例えばＢＰＳＧ膜８が形成されている。さらに、ＢＰＳＧ膜８の上には、Ａｌにより構成されたエミッタ電極引き出し配線層９が形成されている。
【００２６】
このエミッタ電極引き出し配線層９は、ＬＯＣＯＳ酸化膜７及びＢＰＳＧ膜８に形成されたコンタクトホール１０を介して、エミッタ領域５と電気的に接続されている。図１では、エミッタ電極引き出し配線層９を斜線にて示しており、このエミッタ領域５とエミッタ電極引き出し配線層９とが電気的に接続されているコンタクト領域１１を×印にて示している。なお、このエミッタ電極引き出し配線層９は、紫外線を遮断できる材質であればＡｌだけでなく、Ｃｕ、Ａｌ−Ｓｉ合金、Ａｌ−Ｓｉ−Ｃｕ合金等の他の材質とすることもできる。
【００２７】
同様に、図１に示すように、コレクタ領域６の上方にて、コレクタ領域６とコンタクト領域１２を介して電気的に接続されているコレクタ電極引き出し配線層１３が形成されている。また、図１に示すように、Ｎ⁻型ベース領域３のうち、コレクタ領域６よりも外側の領域３ａの上方にて、Ｎ⁻型ベース領域３とコンタクト領域１４を介して電気的に接続されているベース電極引き出し配線層１５が形成されている。
【００２８】
ここで、エミッタ電極引き出し配線層９の形状について説明する。エミッタ領域５とＮ⁻型ベース領域３とのＰＮ接合の近傍では、熱平衡状態（非バイアス時）のときに空乏層が生じる領域２１がある。以下では、この空乏層が生じる領域を空乏層領域２１と呼ぶ。本実施形態では、半導体基板４の表面におけるこの空乏層領域２１の幅は約１μｍである。この空乏層領域２１に紫外線が照射されると再結合電流が増加してしまう。
【００２９】
したがって、この空乏層領域２１に紫外線が照射されるのを防ぐために、本実施形態では、図１に示すように、エミッタ電極引き出し配線層９は、半導体基板４の表面を上から見たとき、Ｎ⁻型ベース領域３のうち、エミッタ領域５とコレクタ領域６との間の領域３ｂと、エミッタ領域５とを完全に覆うように配置されている。
【００３０】
さらに、図２に示すように、エミッタ電極引き出し配線層９は、Ｎ⁻型ベース領域３のうち、エミッタ領域５とコレクタ領域６との間の領域３ｂの上方にて、ＢＰＳＧ膜８の上から半導体基板４の表面に向かって延びており、ＢＰＳＧ膜８の内部に形成されたコンタクト１１と同様な形状である構造部９ａを有した構造となっている。なお、以下では、この構造部９ａをダミーコンタクトと呼ぶ。
【００３１】
このダミーコンタクト９ａについて説明する。エミッタ領域５とコレクタ領域６との間の領域３ｂのうち、空乏層領域２１よりもコレクタ領域６側の領域の上方にて、ＢＰＳＧ膜８を貫通してＬＯＣＯＳ酸化膜７に到達し、さらにＬＯＣＯＳ酸化膜７の一部を除去するようにホール２２が形成されている。また、このホール２２は、図１では点線の斜線にて示されている領域であり、エミッタ領域５の周囲全てを取り囲むように配置されている。
【００３２】
本実施形態では、このホール２２は、半導体基板４の表面におけるエミッタ領域５とコレクタ領域６とのＰＮ接合２３より、１μｍ以上離れた位置にホール２２が配置されている。また、ＬＯＣＯＳ酸化膜７の厚さは０．７μｍであり、このホール２２の底面はＬＯＣＯＳ酸化膜７の表面から例えば０．２〜０．３μｍのところに位置している。なお、このホール２２の深さは、紫外線が照射されたとき、空乏層領域２１に対して、斜め上方からも紫外線が照射されないように設定している。したがって、ホール２２の深さは、本実施形態で例示している深さに限らず、ホール２２の形成位置に応じて、空乏層領域２１に紫外線が照射されず、また、半導体基板４に接しない程度の深さにて、任意に設定することができる。
【００３３】
ダミーコンタクト９ａは、ＢＰＳＧ膜８及びＬＯＣＯＳ酸化膜７に形成されたホール２２の全てに、エミッタ電極引き出し配線層９が埋め込まれた構成となっている。
【００３４】
一方、ＥＰＲＯＭは、図４に示すように、Ｎ⁻型エピタキシャル層３の表層に、Ｐ型ウェル層３１ａとＮ型ウェル層３１ｂとが形成されている。そして、半導体基板４のうちＮ型ウェル層３１ｂ側には、Ｎ型ウェル層３１ｂからＰ⁻型シリコン基板１にかけて高濃度のＮ型拡散層により構成されたコントロールゲート３２が備えられている。
【００３５】
また、Ｐ型ウェル層３１ａ及びＮ型ウェル層３１ｂ上にはフィールド絶縁膜としてのＬＯＣＯＳ酸化膜７が形成されており、このＬＯＣＯＳ酸化膜７によって素子分離がなされている。このＬＯＣＯＳ酸化膜７は、Ｎ型ウェル層３１ｂのうちコントロールゲート３２の一部を含む領域とＰ型ウェル層３１ａの一部の領域において開口している。このＬＯＣＯＳ酸化膜７が開口した部分のそれぞれに、コントロールゲート３２側のゲート絶縁膜３３とＰ型ウェル層３１ａ側のゲート絶縁膜３４とが形成されている。
【００３６】
そして、ＬＯＣＯＳ酸化膜７上をまたいで、両ゲート絶縁膜３３、３４上にフローティングゲート３５が形成されていると共に、フローティングゲート３５を覆うようにＢＰＳＧ膜８が形成されている。さらにＢＰＳＧ膜８の上にはＴＥＯＳ膜等の絶縁膜３６が形成されており、最終的には半導体基板４の表面に例えばＰ−ＳｉＮ等の保護膜３７が形成されている。なお、図２では、絶縁膜３６、保護膜３７を示していないが、Ｌ−ＰＮＰトランジスタにおいても、絶縁膜３６、保護膜３７が形成されている。
【００３７】
図３の平面パターンにおいて、点線で示されている領域は第１金属配線層であり、図４のＢＰＳＧ膜８と絶縁膜３６との間に位置する。また、同様に太い実線で示されている領域は第２金属配線層であり、第１金属配線層よりも上側に形成されており、図４の絶縁膜３６と保護膜３７との間に位置している。
【００３８】
コントロールゲート３２は図３に示すように、本実施形態では、例えば紙面上下方向に長い長方形状に形成されている。
【００３９】
また、ワード線４１は、Ａｌ等にて形成されている第１金属配線層であり、点線にて示されるように、コントロールゲート３２に平行で紙面上下方向に延びて形成されている。コントロールゲート３２は、コンタクトホール４２を介してワード線４１と電気的に接続されている。
【００４０】
フローティングゲート３５は、図３に示すように、コントロールゲート３２と交差するように配置されている。このフローティングゲート３５はどの電極とも電気的に接続されておらず、電気的に孤立した状態となっている。
【００４１】
また、図３に示すように、フローティングゲート３５の両サイドに位置する部分にそれぞれＮ型拡散層にて構成されたドレイン領域４３とソース領域４４とが形成されている。
【００４２】
このドレイン領域４３はコンタクトホール４５を介してＢＰＳＧ膜８上に形成されている１ｓｔＡｌ配線４６と接続されている。さらにこの１ｓｔＡｌ配線４６はコンタクトホール４７を介して第２金属配線層であるデータ線４８と電気的に接続されている。一方、ソース領域４４は、図３中に点線で示され、ソース線４９とコンタクトホール５０を介して電気的に接続されている。
【００４３】
また、図示していないが、半導体基板４には周辺回路としてのＣＭＯＳトランジスタが形成されている。
【００４４】
このように構成されたＥＰＲＯＭにおいて、書き込みを行う際には、トランジスタ領域のドレイン領域４３に電圧を印加してホットキャリアを発生させると共に、コントロールゲート３２に電圧を印加させ、フローティングゲート３５へのキャリア注入を行って、トランジスタのしきい値電圧Ｖｔを変動させる（初期値より高くする）。そして、読み出しの際には、未書き込みセル（初期セル）のＶｔと書き込みセルのＶｔとの間の電圧を加え、トランジスタの「オン」「オフ」によって「０」「１」を識別する。
【００４５】
このように構成された半導体装置は、例えば、センサ出力が微小であり、高精度が要求される自動車用センサ製品等に用いることができる。センサ出力をＬ−ＰＮＰトランジスタを有する回路にて増幅し、個々の製造ばらつきに起因するセンサ出力ばらつきをＥＰＲＯＭとＣＭＯＳ素子を有する周辺回路で調整し、その後、そのデータを保持する。
【００４６】
本実施形態では、Ｌ−ＰＮＰトランジスタにおいて、エミッタ電極引き出し配線層９は、エミッタ領域５のコンタクト１１から、空乏層領域２１を越えて、エミッタ領域５とコレクタ領域６との間のベース領域３ｂまで延びている。すなわち、エミッタ電極引き出し配線層９は全てのエミッタ領域５と空乏層領域２１を覆うように配置されている。このことから、ＥＰＲＯＭに対して、しきい値電圧を均一にするために紫外線を照射しても、Ｌ−ＰＮＰトランジスタにおいては、この空乏層領域２１に対して真上から照射される紫外線や、エミッタ領域５の上部から空乏層領域２１に対して斜め上方から照射される紫外線を遮断することができる。
【００４７】
さらに、このエミッタ電極引き出し配線層９は、図２に示すように、Ｎ⁻型ベース領域３のエミッタ領域５とコレクタ領域６との間の領域３ｂのうち、空乏層領域２１よりもコレクタ領域６側の領域の上方にて、ダミーコンタクト９ａを有する構造となっている。また、このダミーコンタクト９ａはエミッタ領域５の周囲全てを取り囲むように配置され、ダミーコンタクト９ａは、空乏層領域２１に対して斜め上方から紫外線が照射されないような深さに設定されている。このことから、エミッタ領域５よりも外側の領域から空乏層領域２１に対して斜め上方から照射される紫外線も遮断することができる。
【００４８】
このように本実施形態では、空乏層領域２１に紫外線が照射されるのを防ぐことができる。これにより、紫外線照射による空乏層領域２１での再結合電流の発生を抑えることができる。この結果、電流増幅率の低下を抑制することができる。
【００４９】
従来では、紫外線照射による空乏層領域２１での再結合電流の発生を考慮して、エミッタ電極引き出し配線層９を配置していなかった。そのため、オペアンプ回路において、Ｌ−ＰＮＰトランジスタをペアトランジスタとして用いている場合、このペアトランジスタの片方では、エミッタ−ベース接合での空乏層領域が金属配線にて覆われており、一方では、空乏層領域が金属配線にて覆われていない等の金属配線パターンのアンバランスが生じてしまうときがあった。
【００５０】
ｈｆｅが低下する現象は、図６に示すように、低電流駆動領域ほど顕著である。このため、特に、高利得（低電流駆動）で高精度な性能が要求されるオペアンプ回路において、ペアトランジスタ間にて金属配線パターンのアンバランスがあると、それぞれの空乏層領域への紫外線照射量に差が生じてしまう。これにより、ｈｆｅのペア性が大きくずれ、回路の精度が低下しまうことがあった。
【００５１】
これに対して、本実施形態では、空乏層領域２１に紫外線が照射されるのを防ぎ、ｈｆｅの低下を抑制することができる。このことから、Ｌ−ＰＮＰトランジスタをオペアンプ回路として用いた場合において、紫外線照射により、精度が低下してしまうのを抑制することができる。
【００５２】
なお、本実施形態では、図１に示すように、Ｌ−ＰＮＰトランジスタにおいて、エミッタ電極引き出し配線層９は、半導体基板４の表面を上から見たとき、Ｎ⁻型ベース領域３のうち、エミッタ領域５とコレクタ領域６との間の領域３ｂの全てを覆うように配置されていたが、必ずしもベース領域３ｂを全て覆っていなくても良く、半導体基板４の表面を上から見たとき、エミッタ電極引き出し配線層９の最外周が、少なくともダミーコンタクト部９ａが形成されている位置となっていれば良い。このようにしても本実施形態と同様の効果を有する。
【００５３】
次にこの半導体装置の製造方法について説明する。
【００５４】
まず、Ｐ⁻型シリコン基板１を用意し、Ｌ−ＰＮＰトランジスタの形成予定領域にて、Ｐ⁻型シリコン基板１の上にＮ^＋型埋込み層２、Ｎ⁻型エピタキシャル層３を形成すると共に、ＥＰＲＯＭの形成予定領域にて、Ｐ⁻型シリコン基板１の上にＮ⁻型エピタキシャル層３を形成することで、半導体基板４を形成する。
【００５５】
次に半導体基板４の表面にＬＯＣＯＳ酸化膜７を形成する。その後、半導体基板４のうち、ＥＰＲＯＭの形成予定領域にて、Ｎ⁻型エピタキシャル層３の表層にＰ型ウェル層３１ａとＮ型ウェル層３１ｂとを形成する。
【００５６】
続いて、半導体基板４のうち、Ｌ−ＰＮＰトランジスタの形成予定領域にて、エミッタ領域５、コレクタ領域６を形成する。なお、本実施形態ではＮ⁻型エピタキシャル層３がベース領域となる。また、ＥＰＲＯＭの形成予定領域にて、コントロールゲート３２、ドレイン領域４３、ソース領域４４を形成する。
【００５７】
その後、ＥＰＲＯＭの形成予定領域にて、半導体基板４の表面上にゲート絶縁膜３３、３４を形成する。そして、ゲート絶縁膜３３、３４及びＬＯＣＯＳ酸化膜７上にポリシリコンにより構成されたフローティングゲート３５を形成する。
【００５８】
そして、半導体基板４の上にＢＰＳＧ膜８を形成する。続いて、Ｌ−ＰＮＰトランジスタ及びＥＰＲＯＭの形成予定領域にて、コンタクトホールを形成する。このとき、Ｌ−ＰＮＰトランジスタの形成予定領域にて、層間絶縁膜及びフィールド絶縁膜を貫通させ、エミッタ領域に到達するように、コンタクトホールを形成すると同時に、エミッタ領域５とコレクタ領域６との間のベース領域３ｂのうち、エミッタ−ベース接合での空乏層領域２１よりもコレクタ領域６側の領域に、ホール２２を形成する。このとき、このホール２２はＢＰＳＧ膜８を貫通して、ＬＯＣＯＳ酸化膜７の途中の深さまで到達し、エミッタ領域５の周囲全てを取り囲むように、ホール２２を形成する。
【００５９】
その後、ＢＰＳＧ膜８の上にＡｌ膜を形成することで、Ｌ−ＰＮＰトランジスタの形成予定領域において、コンタクトホール１０を介してエミッタ領域５と電気的に接続させ、かつ、空乏層領域２１への紫外線照射を抑制するために、コンタクトホール１０の内部から、エミッタ領域５の周囲全てを取り囲むように形成されているホール２２の内部全てに至って、エミッタ電極引き出し配線層９を形成する。このとき、エミッタ電極引き出し配線層９は、エミッタ領域５及びエミッタ領域５とコレクタ領域６との間のベース領域３ｂの全てを覆っている。
【００６０】
一方、ＥＰＲＯＭの形成予定領域においても、コントロールゲート３２とコンタクトホール４２を介して電気的に接続されたワード線４１を形成する。また、ドレイン領域４３とコンタクトホール４５を介して電気的に接続された１ｓｔＡｌ配線４６を形成し、ソース領域４４とコンタクトホール５０を介して電気的に接続されたソース線４９を形成する。
【００６１】
その後、半導体基板４の上に、絶縁膜３６、保護膜３７を形成する。なお、ＥＰＲＯＭの形成予定領域では、絶縁膜３６を形成した後、１ｓｔＡｌ配線４６とコンタクトホール４７を介して電気的に接続されたデータ線４８を形成する。
【００６２】
これらの工程を経て、ＥＰＲＯＭとＬ−ＰＮＰトランジスタとが同一の半導体基板に混載された半導体装置を製造することができる。
【００６３】
本実施形態では、エミッタ領域５とエミッタ電極引き出し配線層９とのコンタクト１１用のコンタクトホール１０と、ＢＰＳＧ膜８を貫通しＬＯＣＯＳ酸化膜７に到達するホール２２とを同時に形成している。また、エミッタ電極引き出し配線層９の形成においても、従来の製造工程に対して、マスクパターンを変更するだけでエミッタ電極引き出し配線層９を形成することができる。
【００６４】
これらのことから、従来の製造方法に対して製造工程数を増加させることなく、半導体装置を製造することができる。
【００６５】
なお、先の公報にて提案されている半導体装置では、エミッタ−コレクタ間のベース領域上にポリシリコンシールドが形成されており、このポリシリコンシールドの上方にて、エミッタ電極引き出し配線層が配置されている。そして、エミッタ−コレクタ間のベース領域上にて、そのエミッタ電極引き出し配線層と、ポリシリコンシールドとのコンタクトが形成されている。
【００６６】
このコンタクトにより、本実施形態と同様に、斜め上方から空乏層領域に照射される紫外線を遮断する機能を有している。しかしながら、このコンタクトは、紫外線を遮断するためでなく、電気的な接続を目的としていることから、一部分にだけ形成されており、エミッタ領域の周囲全てを取り囲むように形成されていない。
【００６７】
これに対して、本実施形態では、エミッタ電極引き出し配線層９は、エミッタ領域５の周囲全てを取り囲み、エミッタ領域５とコレクタ領域６との間のベース領域３ｂ内であって、エミッタ−ベース接合２３にて発生する空乏層領域２１よりもコレクタ領域６側の領域の上方にて、ダミーコンタクト９ａを有する形状となっている
このため、先の公報にて提案されている半導体装置よりも、エミッタ−ベース接合にて発生する空乏層領域に対して、斜め上方から照射される紫外線を遮断することができる。
【００６８】
また、先の公報にて提案されている半導体装置のように、空乏層領域２１を覆うようにエミッタ電極引き出し配線層が配置されている半導体装置において、空乏層領域の斜め上方からの紫外線を遮断するための方法として、エミッタ電極引き出し配線層をコレクタ領域側に、同一平面上で単に拡張させる方法が考えられる。
【００６９】
しかしながら、エミッタ−コレクタ間が狭い場合、空乏層領域に対して斜め上方から照射される紫外線を十分に遮断させようとすると、コレクタ領域と引き出し配線層とのコンタクトの位置まで拡張させる必要が生じるときがある。以下では、このコンタクトをコレクタ用コンタクトと呼ぶ。この場合、コレクタ用コンタクト位置を外側にずらさなければならず、パターン面積が増加してしまう。
【００７０】
これに対して、本実施形態によれば、エミッタ領域５とコレクタ領域６との間のベース領域３ｂ上にて、ＢＰＳＧ膜８を貫通させ、ＬＯＣＯＳ酸化膜７に到達するように、すなわち、ＢＰＳＧ膜８の上から基板４の表面に向かう方向にエミッタ電極引き出し配線９を拡張させている。このため、コレクタ用コンタクトをずらさず、すなわち、パターン面積を増加させることなく、空乏層領域２１に対して斜め上方から照射される紫外線を遮断することができる。
【００７１】
（第２実施形態）
第１実施形態に対して、静電シールド用のポリシリコン膜（以下では、ポリシリコンシールドと呼ぶ）をフィールド絶縁膜と層間絶縁膜との間に形成することもできる。このとき、ポリシリコンシールドを、エミッタ−ベース接合での空乏層領域２１を覆うように、コンタクト領域１１とエミッタ電極引き出し配線層９における構造部９ａとの間に配置する。そして、ポリシリコンシールド上のＢＰＳＧ膜８に形成したホールを介して、ポリシリコンシールドをエミッタ電極引き出し配線層９と電気的に接続させる。
【００７２】
この場合、エミッタ電極引き出し配線層９よりも基板表面に近い位置にて、半導体基板表面を電気的にシールドすることができる。これにより、ポリシリコンシールドを有していない構造のものと比較して、エミッタ−ベース接合での空乏層領域において、静電気による少数キャリアの再結合をより抑制し、ｈｆｅの低下の防止や、ｈｆｅのばらつきを小さくすることができる。
【００７３】
（他の実施形態）
バイポーラトランジスタとして、Ｌ−ＰＮＰトランジスタを説明したが、ＮＰＮトランジスタを用いる場合においても本発明を適用することができる。また、不揮発性半導体記憶素子として、ＥＰＲＯＭを例として説明したが、製造工程の最終段階において、不揮発性半導体記憶素子を初期化するために紫外線を照射するものであれば、ＥＰＲＯＭに限らず、ＥＥＰＲＯＭ、フラッシュメモリ等を用いる場合においても、本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＬ−ＰＮＰトランジスタの平面図である。
【図２】図１中のＡ−Ａ’線断面図である。
【図３】本発明の第１実施形態におけるＥＰＲＯＭの平面図である。
【図４】図３中のＢ−Ｂ’線断面図である。
【図５】従来におけるＬ−ＰＮＰトランジスタの平面図である。
【図６】従来におけるＬ−ＰＮＰトランジスタでの紫外線照射時間と電流増幅率（ｈｆｅ）との関係を示す図である。
【図７】従来におけるＬ−ＰＮＰトランジスタでの紫外線照射時間とＶＥＢ−Ｉｂ、Ｉｃ特性の関係を示す図である。
【図８】図７中の一点鎖線にて囲まれた領域を拡大した図である。
【符号の説明】
１…Ｐ⁻型シリコン基板、２…Ｎ^＋型埋込み層、
３…Ｎ⁻型エピタキシャル層（ベース領域）、４…半導体基板、
５…エミッタ領域、６…コレクタ領域、７…ＬＯＣＯＳ酸化膜、
８…ＢＰＳＧ膜、９…エミッタ電極引き出し配線層、
１０…コンタクトホール、１１、１２、１４…コンタクト領域、
１３…コレクタ電極引き出し配線層、１５…ベース電極引き出し配線層、
２１…空乏層領域、２２…ホール、２３…エミッタ−ベース接合、
３１…ウェル領域、３２…コントロールゲート、
３３、３４…ゲート絶縁膜、３５…フローティングゲート、３６…絶縁膜、
３７…保護膜、４１…ワード線、４６…１ｓｔＡｌ配線、４８…データ線、
４９…ソース線。

Claims

不揮発性半導体記憶素子と、バイポーラトランジスタとを同一の半導体基板（４）に混載した半導体装置において、
前記バイポーラトランジスタは、前記半導体基板（４）の表層に形成されたベース領域（３）、コレクタ領域（６）、及びエミッタ領域（５）と、
前記半導体基板（４）上に形成されたフィールド絶縁膜（７）と、
前記フィールド絶縁膜（７）の上に形成された層間絶縁膜（８）と、
前記層間絶縁膜（８）の上に形成され、前記層間絶縁膜（８）に形成されたコンタクトホール（１０）を介して前記エミッタ領域（５）と電気的に接続している金属配線層（９）とを備え、
前記金属配線層（９）は、エミッタ−ベース接合（２３）で熱平衡状態のときに発生する空乏層領域（２１）への紫外線照射を抑制するために、前記半導体基板（４）の表面を上から見たとき、前記エミッタ領域（５）と前記コレクタ領域（６）との間の前記ベース領域（３ｂ）のうち、前記空乏層領域（２１）よりも前記コレクタ領域（６）側の領域にて、前記エミッタ領域（５）を取り囲むように配置され、前記層間絶縁膜（８）から前記フィールド絶縁膜（７）に到達する深さのホール（２２）内に埋め込まれた構造部（９ａ）を有し、
前記エミッタ領域（５）及び前記構造部（９ａ）の全領域を覆うように、前記エミッタ領域（５）上から前記構造部（９ａ）上に至って配置されていることを特徴とする半導体装置。
前記構造部（９ａ）は、前記半導体基板（４）の表面でのエミッタ−ベース接合（２３）の位置から１μｍ以上離れた位置に配置されていることを特徴とする請求項１に記載の半導体装置。
不揮発性半導体記憶素子と、バイポーラトランジスタとを同一の半導体基板（４）に混載した半導体装置の製造方法において、
バイポーラトランジスタの形成予定領域にて、前記半導体基板（４）の表層にベース領域（３）、コレクタ領域（６）、及びエミッタ領域（５）とを形成する工程と、
前記半導体基板（４）の上にフィールド絶縁膜（７）を形成する工程と、
前記フィールド絶縁膜（７）の上に層間絶縁膜（８）を形成する工程と、
前記層間絶縁膜（８）及び前記フィールド絶縁膜（７）のうち、前記エミッタ領域（５）の上に位置する領域にコンタクトホール（１０）を形成する工程と、
前記半導体基板（４）の表面を上から見たときにおける前記エミッタ領域（５）と前記コレクタ領域（６）との間の前記ベース領域（３ｂ）のうち、エミッタ−ベース接合（２３）で熱平衡状態のときに発生する空乏層領域（２１）よりも前記コレクタ領域（６）側の領域にて、前記エミッタ領域（５）の周囲全てを取り囲むように、前記層間絶縁膜（８）を貫通して前記フィールド絶縁膜（７）に到達するホール（２２）を形成する工程と、
前記コンタクトホール（１０）を介して前記エミッタ領域（５）と電気的に接続させ、かつ、前記空乏層領域（２１）への紫外線照射を抑制するために、前記エミッタ領域（５）及び前記空乏層領域（２１）の全ての領域を覆い、前記エミッタ領域（５）及び前記空乏層領域（２１）上から前記フィールド絶縁膜（７）に到達するホール（２２）の内部に至って、金属配線層を前記層間絶縁膜（８）上に形成する工程とを有することを特徴とする半導体装置の製造方法。
前記コンタクトホール（１０）を形成する工程と、前記層間絶縁膜（８）を貫通して前記フィールド絶縁膜（７）に到達するホール（２２）を形成する工程とを同時に行うことを特徴とする請求項３に記載の半導体装置の製造方法。