JP2004088290A - 半導体集積回路 - Google Patents

Abstract

【課題】無線タグ等の応答器が複数重ねて置かれた場合にもリーダ・ライタからの電力を確実に受け、通信距離を延ばす。
【解決手段】外付けのアンテナコイルと同調容量とにより生成される交流電流は、整流回路により直流電圧に変換される。同調制御回路は、電圧検出回路が検出した直流電圧値に応じて制御信号を出力する。同調容量は、制御信号を受けたときに容量値を変更する。例えば、複数のアンテナコイルが近接することでインダクタンスが増加し、直流電圧が所定値に達しないときに、同調制御回路の制御により同調容量の容量値は下げられる。このため、共振周波数が最適な値まで上昇し、直流電圧は半導体集積回路が動作できる値まで上昇する。したがって、アンテナコイルが重なっている場合にも、リーダ・ライタ等との通信を確実に行うことができる。また、リーダ・ライタ等の通信距離を増加できる。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、無線により電力およびデータを送受信する無線タグまたは非接触型ＩＣカードに搭載される半導体集積回路に関する。
【０００２】
【従来の技術】
近時、工場の自動搬送システム、小売店での物品管理、あるいは図書館での蔵書管理等に、非接触インタフェースを持つ無線タグ（ＲＦＩＤ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ　ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）応答器とも称する）が使用されている。また、研究所あるいは駅の改札などでは、個人情報を記録した非接触インタフェースを持つＩＤカード等のＩＣカードが使用されている。この種の無線タグおよび非接触型ＩＣカード（以下、応答器とも称する）は、今後、銀行カード、クレジットカード、住民登録カード等にも適用されていくと考えられる。
【０００３】
一般に、この種の無線タグおよび非接触型ＩＣカードは、リーダ・ライタとの間でデータ通信を行う。応答器は、電池を持っていない。このため、応答器は、リーダ・ライタから放出される磁界エネルギーを電気エネルギーに変換し、応答器内の制御用の論理回路、強誘電体メモリに代表される不揮発性メモリおよび通信回路等を動作させる。
【０００４】
無線タグおよび非接触型ＩＣカードの電波インタフェースとして、例えば、ＩＳＯ／ＩＥＣ　１５６９３　Ｐａｒｔ　２に記載された物理インタフェースがあり、物品の管理等に広く使用され始めている。このインタフェースのデータ転送レートは、別途定められたＩＳＯ／ＩＥＣ　１４４４３　Ｐａｒｔ　２（高機能非接触スマート・カード用インタフェース）に比べて低いが、通信距離は、ＩＳＯ／ＩＥＣ　１４４４３　Ｐａｒｔ　２より長い。具体的には、ＩＳＯ／ＩＥＣ　１４４４３　Ｐａｒｔ　２では、通信距離は１０ｃｍ程度であるが、ＩＳＯ／ＩＥＣ　１５６９３　Ｐａｒｔ　２では、通信距離は５０ｃｍ以上にできる。このため、ＩＳＯ／ＩＥＣ　１５６９３　Ｐａｒｔ　２は、特に、１ｍ程度の幅を有するゲートを人や物品が通過する際の盗難防止等のセキュリティ用途の応答器に有用とされている。
【０００５】
ＩＳＯ／ＩＥＣ　１５６９３　Ｐａｒｔ　２のインタフェース仕様では、リーダ・ライタから応答器に、１３．５６ＭＨｚの短波帯キャリア周波数を使用して、電力とデータが送信される。変調は、ＡＳＫ（Ａｍｐｌｉｔｕｄｅ　Ｓｈｉｆｔ　Ｋｅｙｉｎｇ）方式であり、変調度は、公称１００％と１０％の２種類が存在する。また、ＡＳＫ変調（Ｍａｎｃｈｅｓｔｅｒ　Ｃｏｄｉｎｇ）あるいはＦＳＫ変調により、応答器からリーダ・ライタにデータが転送される。これ等種々の通信方式は、国際標準として登録されている。
【０００６】
例えば、図書館では、リーダ・ライタは、貸し出しカウンタおよび出入口に設置された入退室ゲートに組み込まれている。貸し出しカウンタのリーダ・ライタと、書籍に付けられた無線タグとの間で無線通信をすることにより、書籍の貸し出し処理が行われる。また、入退室ゲートのリーダ・ライタと、書籍に付けられた無線タグとの間で無線通信をすることにより、書籍の盗難が防止される。
【０００７】
この際、リーダ・ライタは、所定の周期で特定のリクエストコマンドを送信する。無線タグは、貸し出しカウンタおよび入退室ゲートにおいてリーダ・ライタから電力およびリクエストコマンドを受信し、対応するレスポンスをリーダ・ライタに返信する。
無線タグおよび非接触型ＩＣカードは、外部のリーダ・ライタから電力の供給を受けて動作する。このため、無線タグおよび非接触型ＩＣカードを動作させるためには、リーダ・ライタから所定の距離だけ近づける必要がある。一方、入退室ゲート等では、車椅子での利用等を考慮して、所定の幅が必要であり、無線タグとリーダ・ライタとの距離は、長くなる傾向にある。
【０００８】
無線タグがリーダ・ライタから受ける電力は、リーダ・ライタと無線タグの距離が大きくなるほど小さくなる。小さい電力で、通信できる距離を延ばすためには、無線タグの消費電力をできるだけ小さくする必要がある。
なお、通信距離を決定する要因の一つとして、無線タグおよび非接触型ＩＣカードに実装された同調容量がばらつきが存在する。特開平７−３２１６９７号公報では、温度によって変化する同調容量の容量値を補正することで、通信距離が短くなることを防止する手法が開示されている。
【０００９】
【発明が解決しようとする課題】
図書館では、一度に複数の書籍を借りることができる。各書籍に無線タグが付いている場合、複数の無線タグは近接して存在する。貸し出しカウンタのリーダ・ライタは、複数の無線タグに対して磁界の電力を放出する。
図２２は、無線タグが積層して置かれた場合のインダクタンスの変化を示している。
無線タグ内の半導体集積回路に形成された同調容量の値は、予め式（１）の関係を満たす値に設定されている。ここで、ｆｒは、リーダ・ライタから送信されるキャリア周波数である。
【００１０】
ｆｒ＝１／［２＊π＊ｓｑｒｔ（Ｌ＊Ｃｒ）］　‥‥‥（１）
予めＬのインダクタンスを持っている２つの無線タグのアンテナコイルが、図２２に示すように、リーダ・ライタ上に重なって置かれた場合、２つのアンテナコイル間に存在する相互インダクタンスＭによって、各アンテナコイルのインダクタンスは、Ｌ＋２Ｍに増加する。この結果、無線タグのアンテナ共振周波数ｆｒは、式（２）に示すように減少してしまう。
【００１１】
ｆｒ＝１／［２＊π＊ｓｑｒｔ｛（Ｌ＋２Ｍ）＊Ｃｒ｝］　‥‥‥（２）
共振周波数の変化は、複数の無線タグとリーダ・ライタとの通信距離を減少させてしまう。あるいは、貸し出しカウンタのリーダ・ライタ上に置かれた無線タグの読み取り可能数（通信可能数）が減少してしまう。
具体的には、無線タグにおいて、例えば、同調容量Ｃｒ＝２３ｐＦ、インダクタンスＬ＝６．０ｎＨのアンテナ用同調回路が採用されている場合、共振周波数ｆｒは、１３．５ＭＨｚになる。無線タグが図２２に示したように重ねられ、相互ＩＮタグタンスＭ＝１．０ｎＨが生じたとき、各無線タグの見かけのインダクタンスＬ＋２Ｍは、８．０ｎＨとなる。このため、共振周波数ｆｒは、１１．７ＭＨｚに変化してしまう。すなわち、共振周波数ｆｒは、予め設定された値より１．８ＭＨｚ減少する。
【００１２】
一般に、リーダ・ライタと無線タグとの通信距離を増加するためには、無線タグの消費電力を下げればよい。無線タグに搭載される半導体集積回路を一つの抵抗で表現した場合、無線タグの消費電力を下げると、抵抗値Ｒは高くなる。抵抗値Ｒの増加は、無線タグを１つの共振回路で表現した場合の急峻度Ｑ（Ｑｕａｌｉｔｙ　Ｆａｃｔｏｒ；Ｒ／ωＣｒ）が高くなることに相当する。急峻度Ｑが高くなるほど、上述したように無線タグがリーダ・ライタ上に重ねて置かれた場合、無線タグへの入力電力は、共振周波数ｆｒのずれによって減少しやすくなる。この結果、リーダ・ライタから各無線タグに、こら等無線タグ内の半導体集積回路を動作させるために必要な電力が供給されず、通信ができなくなるという問題が発生する。
【００１３】
この問題を解決するためには、無線タグが重なっていることを検出する必要があるが、上述した特開平７−３２１６９７号公報では解決できない。
本発明の目的は、無線タグまたは非接触型ＩＣカード等の応答器が複数重ねて置かれた場合にも、リーダ・ライタからの電力を確実に受けることにある。
本発明の別の目的は、無線タグまたは非接触型ＩＣカード等の応答器とリーダ・ライタとの間の通信距離を延ばすことにある。
【００１４】
【課題を解決するための手段】
請求項１の半導体集積回路では、外付けされるアンテナコイルに接続されている同調容量は、制御信号に応じて容量値を変更可能である。ＭＯＳトランジスタで構成された整流回路は、同調容量に接続され、アンテナコイルが磁界に応じて生成する交流電流を直流電圧に変換し、変換した直流電圧を電源線に出力する。平滑容量は、電源線に接続され、整流された直流電圧を平滑化する。電圧検出回路は、平滑容量により平滑された直流電圧の値を検出する。同調制御回路は、電圧検出回路が検出した直流電圧値に応じて制御信号を出力する。
【００１５】
例えば、同調制御回路は、直流電圧が所定の値に達していないときに、複数のアンテナコイルが近接することでインダクタンスが増加し、共振周波数が減少していると判断する。そして、同調制御回路は、同調容量の容量値を下げるための制御信号を出力する。同調容量の容量値が下がることで、共振周波数が最適な値まで上昇し、直流電圧は、半導体集積回路が動作できる値まで上昇する。したがって、アンテナコイルおよび同調容量によって受信される電力を、半導体集積回路が動作するために最適な値にできる。この結果、複数のアンテナコイルが重なっている場合にも、リーダ・ライタ等との通信を確実に行うことができる。また、リーダ・ライタ等の通信距離を増加できる。
【００１６】
ここで、整流回路は、例えば、後述する図２に示すように、ダイオード接続された第１ＭＯＳトランジスタＭ１、ダイオード接続された第２ＭＯＳトランジスタＭ２、第３ｎＭＯＳトランジスタＭ３、および第４ｎＭＯＳトランジスタＭ４とを有している。第１および第２ＭＯＳトランジスタＭ１、Ｍ２は、一端がアンテナコイルの第１端子ＲＦ１および第２端子ＲＦ２にそれぞれ接続され、他端が電源線ＶＤＤ１に接続されている。第３ＭＯＳトランジスタＭ３は、ソースが半導体集積回路上の接地端子ＧＮＤに接続され、ドレインがアンテナコイルの第１端子ＲＦ１に接続され、ゲートがアンテナコイルの第２端子ＲＦ２に接続されている。第４ＭＯＳトランジスタＭ４は、ソースが接地端子ＧＮＤに接続され、ドレインがアンテナコイルの第２端子ＲＦ２に接続され、ゲートがアンテナコイルの第１端子ＲＦ１に接続されている。
【００１７】
第３および第４ｎＭＯＳトランジスタの電極を上記のように接続することで、高周波入力端子である第１および第２端子ＲＦ１、ＲＦ２に入力される信号の低電圧レベルを、半導体集積回路の接地レベルとほぼ同じにすることができる（誤差電圧は、０．１Ｖ以下）。この結果、整流回路のリーク電流や、後述するスイッチ用のトランジスタの寄生ダイオードのリーク電流をなくすことができる。これに対して、整流回路の接地端子側に、ジャンクション・ダイオードを使用したり、ダイオード接続されたＭＯＳトランジスタを使用した場合、上記リーク電流をなくすことはできない。
【００１８】
なお、接地端子は、集積回路上に形成されており（通例では基板端子）、接地端子の電圧は、実際の接地電圧ではない。
請求項２の半導体集積回路では、同調制御回路は、電源が入力された直後に直流電圧の変換が開始されたときに、不定値である制御信号を第１レベルに設定する。その後、同調制御回路は、電圧検出回路により検出される直流電圧が第１電圧に達しないときに、同調容量の容量値を減少させるために、制御信号を第２レベルに変化させる。同調容量の容量値を、動作の開始時に増加させておき、直流電圧値に応じて容量値を下げることで、同調制御回路の制御は、容量値を減少する方向のみになる。この結果、容量値の増加および減少を両方制御する場合に比べ、同調制御回路を簡易に構成できる。したがって、半導体集積回路の消費電力を削減できる。
【００１９】
請求項３の半導体集積回路では、同調容量は、主容量と少なくとも１つの副容量とを並列に接続して構成されている。副容量は、制御信号が第２レベルのときに、同調容量と整流回路とを接続するノードから切り離される。主容量に並列接続された副容量を切り離すことで、容量値を下げるため、同調容量を簡易に構成できる。
【００２０】
請求項４の半導体集積回路では、スイッチは、副容量を、同調容量と整流回路とを接続するノードに接続する。スイッチは、制御信号が第１レベルのときにオンし、制御信号が第２レベルのときにオフする。このため、副容量の切り離し制御を容易にできる。
ここで、スイッチは、制御信号をゲートで受けるｎＭＯＳトランジスタで構成される。このため、トランジスタがオンしているときに、ソース・ドレイン間の電圧ドロップをなくすことができる。すなわち、副容量を主容量に確実に接続できる。
【００２１】
請求項５の半導体集積回路では、昇圧回路は、直流電圧を昇圧して昇圧電圧を生成する。同調制御回路は、制御信号の第１レベルを昇圧電圧に設定する。このため、副容量を主容量に接続すべきときに、ｎＭＯＳトランジスタを、ｎＭＯＳトランジスタのソース電圧にかかわらず常時オンできる。この結果、副容量を主容量に確実に接続できる。
【００２２】
請求項６の半導体集積回路では、スイッチは、副容量を、同調容量と整流回路とを接続するノードに接続する。スイッチは、制御信号が第１レベルのときにオンし、制御信号が第２レベルのときにオフする。このため、副容量の切り離し制御を容易にできる。
ここで、スイッチは、制御信号をゲートで受けるｐＭＯＳトランジスタで構成される。このため、トランジスタがオンしているときに、ソース・ドレイン間の電圧ドロップをなくすことができる。すなわち、副容量を主容量に確実に接続できる。
【００２３】
請求項７の半導体集積回路では、昇圧回路は、直流電圧を昇圧して昇圧電圧を生成する。同調制御回路は、制御信号の第２レベルを昇圧電圧に設定する。このため、副容量を主容量から切り離すべきときに、ｐＭＯＳトランジスタを、ｐＭＯＳトランジスタのソース電圧にかかわらず常時オフできる。この結果、副容量を主容量から確実に切り離すことができる。
【００２４】
請求項８の半導体集積回路では、容量値記憶回路は、同調容量の補正の有無を記憶し、補正が必要なことを記憶しているときに調整信号を出力する。同調容量は、制御信号および調整信号に応じて容量値を変更可能である。このため、例えば、容量値記憶回路を、半導体集積回路の製造誤差による同調容量の容量値の変動に応じてプログラムすることで、共振周波数を最適な値に設定できる。
【００２５】
あるいは、容量値記憶回路を、通信距離等の仕様が異なる通信システムに応じてプログラムすることで、１つの半導体集積回路を、複数の通信システムに適用できる。すなわち、１つの半導体集積回路で様々なインダクタンスを有する複数のアンテナに対応できる。この結果、半導体集積回路の開発コストを削減できる。
請求項９の半導体集積回路では、容量値記憶回路は、補正値を記憶する不揮発性メモリを有している。このため、直流電圧が供給されないときにも補正値を記憶できる。
【００２６】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体集積回路の第１の実施形態を示している。この実施形態は、請求項１〜請求項５に対応している。図１は、リーダ・ライタが組み込まれた図書館の貸し出しカウンタと、書籍に取り付けられている無線タグＲＴＡＧとで構成される書籍の貸し出しシステムを示している。このシステムは、通信インタフェースとして、ＩＳＯ／ＩＥＣ　１５６９３　Ｐａｒｔ　２を採用している。しかし、本発明は、通信インタフェースに依存するものではなく、国際標準として登録されている種々の通信インタフェースを採用できる。
【００２７】
貸し出しカウンタは、パーソナルコンピュータまたはオフィスコンピュータ等のシステム管理装置１０と、リーダ・ライタ１２とを有している。リーダ・ライタ１２は、システム管理装置１０とのインターフェースＩＦ、発振回路１４、変調回路１６、送信回路１８、受信回路２０およびアンテナコイル２２を有している。
システム管理装置１０から出力されるデータは、インターフェースＩＦを介して変調回路１６に転送される。変調回路１６は、発振回路１４から出力されるキャリアに応じてデータを変調する。変調されたデータは、送信回路１８およびアンテナコイル２２を介して送信される。なお、アンテナコイル２２からは、変調されたデータとともに、電力も送信される。
【００２８】
無線タグＲＴＡＧは、半導体集積回路ＩＣ（システムＬＳＩ）および半導体集積回路ＩＣに外付けされたアンテナコイル２４を有している。半導体集積回路ＩＣは、容量値が可変の同調容量２６、全波整流回路２８、電圧安定回路３０、不揮発性メモリである強誘電体メモリ３２、電圧検出回路３４、同調制御回路３６、制御回路３８、データ復調回路４０、データ変調回路４２、クロック抽出回路４４、および平滑容量ＣＬ１、ＣＬ２を有している。アンテナコイル２４のインダクタンスＬｒは、例えば４ｎＨに設定されている。アンテナコイル２４および同調容量２６は、入力される高周波電力を受信するための同調回路として動作する。
【００２９】
全波整流回路２８は、アンテナコイル２４で受信した交流電波（交流電流）を整流し、直流電圧を生成する。整流により生じた電荷は平滑容量ＣＬ１に蓄積される。平滑容量ＣＬ１により、整流された電圧が平滑化され、安定した電源電圧ＶＤＤ１（例えば、３Ｖ）がノードＮＤ１（電源線）に生成される。電源電圧ＶＤＤ１は、ＤＣ負荷である電圧安定回路３０、不揮発性メモリである強誘電体メモリ３２、電圧検出回路３４および同調制御回路３６等に供給される。
【００３０】
電圧安定回路３０は、電源電圧ＶＤＤ１を降圧し、ノードＮＤ２に内部電源電圧ＶＤＤ２（例えば、２Ｖ）を生成する。ノードＮＤ２と接地線ＧＮＤとの間に接続された平滑容量ＣＬ２により、安定した内部電源電圧ＶＤＤ２が制御回路３８等に供給される。制御回路３８の電源を内部電源電圧ＶＤＤ２をすることで、制御回路３８等の消費電力を削減し、同時に電圧安定回路３０、強誘電体メモリ３２および電圧検出回路３４を駆動するための電源電圧ＶＤＤ１を低い出力インピーダンスで供給できる。
【００３１】
強誘電体メモリ３２は、例えば、６４ｋビットの記憶容量を有している。強誘電体メモリ３２には、無線タグＲＴＡＧが付けられている書籍の固有情報（書名、作者、出版日、および貸出日等）が書き込まれている。強誘電体メモリ３２の書き込み動作および読み出し動作は、図書館の貸し出しカウンタに設置されたリーダ・ライタ１２により行われる。
【００３２】
電圧検出回路３４は、電源電圧ＶＤＤ１が０．６Ｖ以上になったときに検出信号ＤＥＴ０６を低レベルから高レベルに変化させ、さらに電源電圧ＶＤＤ１が３．０Ｖ以上になったときに検出信号ＤＥＴ３０を低レベルから高レベルに変化させる。
同調制御回路３６は、高レベルの検出信号ＤＥＴ０６を受けたときに制御信号ＣＮＴを高レベル（第１レベル）に設定する。その後、同調制御回路３６は、検出信号ＤＥＴ０６の検出から一定時間内に検出信号ＤＥＴ３０が高レベルになった場合、制御信号ＣＮＴを高レベルに保持する。一方、検出信号ＤＥＴ０６の検出から一定時間内に検出信号ＤＥＴ３０が高レベルにならない場合、同調制御回路３６は、制御信号ＣＮＴを低レベルに変化させる。後述するように、同調容量２６は、低レベルの制御信号ＣＮＴを受けている間、容量値を小さくする。なお、同調制御回路３６は、電源電圧ＶＤＤ１が０．５Ｖ以上のときに動作するように設計されている。また、同調制御回路３６は、上記一定時間として３００μｓの待ち時間を計測するために遅延回路３７を有している。この待ち時間は、システムによって変更および最適化が可能である。
【００３３】
制御回路（ロジック回路）３８は、不揮発性メモリとしての強誘電体メモリ３２の読み書き動作、およびリーダ・ライタ１２に対するデータの入出力動作を行う。制御回路３４は、ＣＭＯＳ回路で構成されているため、降圧された内部電源電圧ＶＤＤ２によっても確実に動作する。制御回路３４に内部電源電圧ＶＤＤ２を供給することで、制御回路３４の消費電力を小さくでき、半導体集積回路ＩＣの消費電力を小さくできる。
【００３４】
データ復調回路４０は、アンテナコイル２４を介して受信したデータを復調し、復調したデータを制御回路３８に出力する。データ変調回路４２は、制御回路３８からのデータを変調する。変調されたデータは、アンテナコイル２４を介してリーダ・ライタ１２に出力される。クロック抽出回路４４は、アンテナコイル２４で受信した電波からクロックを抽出し、抽出したクロックを制御回路３８に出力する。
【００３５】
図２は、図１に示した同調容量２６および全波整流回路２８の詳細を示している。
同調容量２６は、ノードＲＦ１（第１端子）およびノードＲＦ２（第２端子）の間に並列に接続された主容量ＣＲ１、副容量ＣＲ２と、副容量ＣＲ２とノードＲＦ２の間に配置されたｎＭＯＳトランジスタＭ５とを有している。主容量ＣＲ１の容量値は、２３ｐＦに設定され、副容量ＣＲ２の容量値は、１１ｐＦに設定されている。ｎＭＯＳトランジスタＭ５のゲートは、制御信号ＣＮＴを受けている。ｎＭＯＳトランジスタＭ５は、高レベルの制御信号ＣＮＴを受けたときに、副容量ＣＲ２をノードＲＦ２に接続するスイッチとして動作する。ＭＯＳトランジスタは、バイポーラトランジスタと異なり、ゲインこそ小さいものの、オンしたときにトランジスタのソース・ドレイン間の電圧降下はない。このため、理想的なスイッチとして動作する。なお、ノードＲＦ１、ＲＦ２は、位相が互いに逆の交流ノードであるため、ｎＭＯＳトランジスタＭ５は、副容量ＣＲ２とノードＲＦ１との間に配置してもよい。また、バイポーラトランジスタを使わない利点として、ベース電流による電力の消費を減らせることや、プロセスコストの削減も挙げることができる。
【００３６】
前述のように、全波整流回路２８は、４つのｎＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４で構成されている。ｎＭＯＳトランジスタＭ１（第１ＭＯＳトランジスタ）は、ダイオード接続されており、ノードＲＦ１と電源線ＶＤＤ１との間に配置されている。ｎＭＯＳトランジスタＭ２（第２ＭＯＳトランジスタ）は、ダイオード接続されており、ノードＲＦ２と電源線ＶＤＤ１との間に配置されている。
【００３７】
ｎＭＯＳトランジスタＭ３（第３ｎＭＯＳトランジスタ）は、ノードＲＦ１と接地線ＧＮＤ（接地端子）との間に配置されている。ｎＭＯＳトランジスタＭ３のゲートは、ノードＲＦ２に接続されている。ｎＭＯＳトランジスタＭ４（第４ｎＭＯＳトランジスタ）は、ノードＲＦ２と接地線ＧＮＤとの間に配置されている。ｎＭＯＳトランジスタＭ４のゲートは、ノードＲＦ１に接続されている。
【００３８】
ノードＲＦ１、ＲＦ２の電圧の位相は、入力周波数の半周期毎に互いに逆になる。このため、ｎＭＯＳトランジスタＭ３、Ｍ４は、一方がオンしているときに他方がオフするスイッチとして動作し、ノードＲＦ１、ＲＦ２のうち低電圧側のノードは、ほぼ接地電圧ＧＮＤになる（接地電圧ＧＮＤとの電圧差は０．１Ｖ以下）。この結果、ｎＭＯＳトランジスタＭ５のソース電圧（ノードＲＦ２）は、常に接地レベルになり、ｎＭＯＳトランジスタＭ５のオン・オフ制御が容易になる。これに対し、全波整流回路をダイオードブリッジ回路で構成する場合には、ノードＲＦ２は、負電圧になるため、制御が複雑になり、かつ、寄生ダイオードにおけるリーク電流が問題になる。
【００３９】
なお、図２に示したトランジスタで構成される全波整流回路２８は、Ｓ．　Ｍａｓｕｉ，　”Ａ　１３．５６ＭＨｚ　ＣＭＯＳ　ＲＦ　Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ　Ｔｒａｎｓｐｏｎｄｅｒ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ　ｗｉｔｈＡ　Ｄｅｄｉｃａｔｅｄ　ＣＰＵ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ｐｐ．１６２−１６３，　１９９９に記載されている。
図３は、図１に示した電圧検出回路３４の詳細例を示している。
【００４０】
電圧検出回路３４は、０．６Ｖの電源電圧ＶＤＤ１を検出する検出回路３４ａと、３．０Ｖの電源電圧ＶＤＤ１を検出する検出回路３４ｂとを有している。
検出回路３４ａは、電源線ＶＤＤ１と接地線ＧＮＤとの間に直列に接続された負荷抵抗Ｒ１およびｎＭＯＳトランジスタＭ６と、入力がｎＭＯＳトランジスタＭ６のドレインに接続されているＣＭＯＳインバータとを有している。ｎＭＯＳトランジスタＭ６の閾値電圧は、０．６Ｖに設定されている。ＣＭＯＳインバータを構成するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの閾値電圧は、同様に、例えば、−０．６Ｖ、０．６Ｖに設定されている。
【００４１】
この検出回路３４ａでは、電源電圧ＶＤＤ１が０．６Ｖに達するまでは、ｎＭＯＳトランジスタＭ６はオフし、検出信号ＤＥＴ０６は、低レベル（論理”Ｌ”）を保持する。電源電圧が０．６Ｖ以上になったときに、ｎＭＯＳトランジスタＭ６はオンし、検出信号ＤＥＴ０６は、低レベルから高レベル（論理”Ｈ”）に変化する。すなわち、電圧検出回路３４は、電源電圧ＶＤＤ１が０．６Ｖになったことを検出する。
【００４２】
検出回路３４ｂは、電源線ＶＤＤ１と接地線ＧＮＤとの間に直列に接続された負荷抵抗Ｒ２および複数のｎＭＯＳトランジスタＭ７、Ｍ８、Ｍ９、．．．と、入力がｎＭＯＳトランジスタＭ７のドレインに接続されているＣＭＯＳインバータとを有している。ｎＭＯＳトランジスタＭ７のゲートは、電源線ＶＤＤ１に接続されている。ｎＭＯＳトランジスタＭ８、Ｍ９、．．．は、ダイオード接続されている。ｎＭＯＳトランジスタＭ７、Ｍ８、Ｍ９、．．．の段数および閾値電圧は、電源電圧ＶＤＤ１が３．０Ｖに達したときに、インバータの入力に論理”Ｌ”が入力される値に設定されている。ＣＭＯＳインバータを構成するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの閾値電圧は、例えば、−０．６Ｖ、０．６Ｖに設定されている。
【００４３】
この検出回路３４ｂでは、電源電圧ＶＤＤ１が０．３Ｖを超え３．０Ｖに達するまでは、ｎＭＯＳトランジスタＭ７はオフし、検出信号ＤＥＴ３０は、低レベル（論理”０”）を保持する。電源電圧が３．０Ｖ以上になったときに、ｎＭＯＳトランジスタＭ７はオンし、検出信号ＤＥＴ３０は、低レベルから高レベル（論理”Ｈ”）に変化する。すなわち、電圧検出回路３４は、電源電圧ＶＤＤ１が３．０Ｖになったことを検出する。
【００４４】
図４は、第１の実施形態における同調制御回路３６の動作を示している。
まず、無線タグＲＴＡＧを付けた書籍が、図１に示した貸し出しカウンタのリーダ・ライタ１２上にかざされると、同調回路（アンテナコイル２４＋同調容量２６）は、リーダ・ライタ１２から放出される磁界（高周波電力）に応じてノードＲＦ１、ＲＦ２に交流電流を発生する。全波整流回路２８は、交流電流を整流し、電源電圧ＶＤＤ１（直流電圧）を生成する。
【００４５】
ステップＳ１において、同調制御回路３６は、電圧検出回路３４からの検出信号ＤＥＴ０６をモニタし、電源電圧ＶＤＤ１が０．６Ｖ以上になったか否かを判定する。電源電圧ＶＤＤ１が０．６Ｖ未満のときに、同調制御回路３６は、無線タグＲＴＡＧを貼付された物体が、その物体の動きによって十分な電圧を得られるようになることを期待し、検出動作を継続する。そして、同調制御回路３６は、再び検出信号ＤＥＴ０６をモニタする。電源電圧ＶＤＤ１が０．６Ｖ以上のとき、処理はステップＳ２に移行する。
【００４６】
なお、０．６Ｖという電圧は、極めて小さい電圧である。この電圧では、無線タグＲＴＡＧを構成する半導体集積回路の消費電力は、極めて小さい。このため、０．６Ｖの電源電圧ＶＤＤ１は、リーダ・ライタ１２からの磁界強度が小さくても容易に生成される。
スッテプＳ２において、同調制御回路３６は、パワーオン時に不確定だった制御信号ＣＮＴを高レベル（論理”Ｈ”）に変化させる。図２に示した同調容量２６のｎＭＯＳトランジスタＭ５は、高レベルの制御信号ＣＮＴによりオンする。ｎＭＯＳトランジスタＭ５のオンにより、同調容量の容量値は、主容量ＣＲ１に副容量ＣＲ２を加えた３３ｐＦになる。１つの無線タグＲＴＡＧがリーダ・ライタ１２にかざされたとき、容量ＣＲ１、ＣＲ２およびインダクタンスＬＲで構成される同調回路の共振周波数は１３．６ＭＨｚとなる。すなわち、同調回路のパラメータは、無線タグＲＴＡＧがリーダ・ライタ１２にかざされた直後、１個の無線タグＲＴＡＧで最も大きい電力が無線タグＲＴＡＧに入力されるように設定されている。
【００４７】
なお、ｎＭＯＳトランジスタＭ５のソースに接続されているノードＲＦ２には、交流電圧が供給される。このため、厳密には、ｎＭＯＳトランジスタＭ５は、高レベルの制御信号ＣＮＴを受けても常時オンするわけではない。しかし、本発明の動作には影響しない。この点についての詳細は、図５で説明する。
ステップＳ３において、同調制御回路３６は、遅延回路３７を利用して３００μｓ待機し、電源電圧ＶＤＤ１が上昇し安定するのを待つ。
【００４８】
ステップＳ４において、同調制御回路３６は、検出信号ＤＥＴ３０をモニタし、電源電圧ＶＤＤ１が３．０Ｖ以上になったか否かを判定する。電源電圧ＶＤＤ１が３．０Ｖ未満のときに、処理はステップＳ５に移行する。電源電圧ＶＤＤ１が３．０Ｖ以上のとき、処理はステップＳ７に移行する。
ここまでの処理において、無線タグＲＴＡＧの動作状態は３つに分けられる。第１は、相互インダクタンスの影響により共振周波数がずれたが、リーダ・ライタ１２からの入力電力が大きく、コマンドを正常に授受できる状態である。このときは、電源電圧ＶＤＤ１は、３．０Ｖ以上になり、処理はステップＳ７に移行する。
【００４９】
第２は、共振周波数がずれたことにより、無線タグＲＴＡＧが動作するための電源電圧ＶＤＤ１を得ることができない状態である。具体的には、無線タグＲＴＡＧとリーダ・ライタ１２との通信距離が規格を超えたか、無線タグＲＴＡＧの読み取り枚数が規格を超えたときの状態である。この場合、電源電圧ＶＤＤ１は、０．６Ｖ未満であり、上述したように、電圧の検出を継続する。
【００５０】
第３は、共振周波数がずれたが、電源電圧ＶＤＤ１は０．６Ｖ以上、かつ３．０Ｖ未満の状態である。この場合、処理はステップＳ４からステップＳ５に移行する。このとき、同調制御回路３６は、複数の無線タグＲＴＡＧが、リーダ・ライタ１２のアンテナ内に配置されたと判断する。これは、書籍の貸し出しシステムにおいて、複数の書籍（無線タグＲＴＡＧ）が重ねられてリーダ・ライタ１２にかざされた場合に相当する。複数の無線タグＲＴＡＧが重ねられたとき、アンテナコイル２４の実効的なインダクタンスは、図２２で説明したように、ＬＲ＋２Ｍ（＝６ｎＨ）に変化する。このとき、同調回路の共振周波数は１１．１ＭＨｚとなる。このため、同調制御回路３６は、ステップＳ５、Ｓ６で共振周波数を１３．５ＭＨｚに戻す制御を行う。
【００５１】
但し、このステップＳ５において、同調制御回路３６は、制御信号ＣＮＴを低レベル（論理”Ｌ”）に変更すべきかどうかを判定する。例えば、制御信号ＣＮＴの低レベルの設定を規定回数以上繰り返したかどうか、あるいは電源電圧ＶＤＤ１の電圧変化の履歴をもとにして、判定を行う。同調制御回路３６は、変更可と判定したとき、制御信号ＣＮＴを低レベルにし、変更不可と判定したとき、エラー処理を実行する。このエラー処理は、本システムＬＳＩの初期化処理に相当する複雑なものであり、本発明の範囲外であるため説明を省略する。
【００５２】
ステップＳ６において、同調制御回路３６は、制御信号ＣＮＴを低レベルに変化させる。低レベルの制御信号ＣＮＴにより同調容量２６のｎＭＯＳトランジスタＭ５はオフする。ｎＭＯＳトランジスタＭ５のオフにより、副容量ＣＲ２が切り離され、同調容量２６の容量値は、２３ｐＦに変化する。このとき、容量ＣＲ１およびインダクタンスＬＲ＋２Ｍで構成される同調回路の共振周波数は１３．６ＭＨｚとなる。すなわち、同調回路のパラメータは、無線タグＲＴＡＧがリーダ・ライタ１２にかざされた直後、複数の無線タグＲＴＡＧが重ねられたときに最も大きい電力が各無線タグＲＴＡＧに入力されるように設定される。この後、処理は再びステップＳ３に移行する。共振周波数が１３．６ＭＨｚになることで、ステップＳ３の待ち時間の間に電源電圧ＶＤＤ１は、半導体集積回路ＩＣがリーダ・ライタ１２との間で通信できる電圧まで上昇する。そして、処理はステップＳ７に移行する。
【００５３】
ステップＳ７において、同調制御回路３６は、電源電圧ＶＤＤ１が３．０Ｖ以上になったことで、無線タグＲＴＡＧとリーダ・ライタ１２間での通信が可能と判断し、パワーオンリセットシーケンス（上述したステップＳ１〜Ｓ６）を終了する。この後、処理はステップＳ８に移行する。
ステップＳ８において、同調制御回路３６は、リーダ・ライタ１２からのコマンドが受信可能になったことを制御回路３８に通知する。具体的には、同調制御回路３６は、コマンドイネーブル信号ＣＥＮを高レベルに変化させる。
【００５４】
この後、制御回路３８の制御により、無線タグＲＴＡＧが動作し、リーダ・ライタ１２との通信が行われ、貸し出し処理が行われる。同調制御回路３６が図４に示したフローを実行することで、無線タグＲＴＡＧの検出可能枚数（動作可能枚数）を増やすことができる。また、共振周波数を最適に設定できるため、無線タグＲＴＡＧの通信距離を長くできる。
【００５５】
図５は、第１の実施形態における同調容量２６の動作を示している。図中、実線は、ノードＲＦ２の電圧波形を示し、破線は、ノードＲＦ１の電圧波形を示している。ノードＲＦ１、ＲＦ２の波形は、全波整流波形を構成している。
制御信号ＣＮＴが低レベル（論理”Ｌ”＝接地電圧ＧＮＤ）のとき、ｎＭＯＳトランジスタＭ５は、副容量ＣＲ２を切り離すためにオフしていなくてはならない。ｎＭＯＳトランジスタＭ５のゲート・ソース間電圧は、常に０Ｖ以下になるため、ｎＭＯＳトランジスタＭ５は、常にオフする。
【００５６】
なお、全波整流回路２８をダイオードブリッジ回路で構成した場合、ノードＲＦ２が負電圧になったときにｎＭＯＳトランジスタＭ５がオンするおそれがある。これを防止するために、ダイオードブリッジ回路では、ｎＭＯＳトランジスタＭ５の閾値電圧をダイオードの電圧ドロップ以上に設定する必要があるが、これはプロセスが複雑になるため現実的ではない。一方、この実施形態では、図２に示したように、全波整流回路２８をＭＯＳトランジスタで構成しているため、そのような処理は不要である。
【００５７】
制御信号ＣＮＴが高レベル（論理”Ｈ”＝電源電圧ＶＤＤ１）のとき、副容量ＣＲ２を付加するために、ｎＭＯＳトランジスタＭ５は、オンしていなくてはならない。ｎＭＯＳトランジスタＭ５は、ノードＲＦ２の電圧がＶＤＤ１−Ｖｔｈｎ以下のときにオンするが、ノードＲＦ２の電圧がＶＤＤ１−Ｖｔｈｎを超えたときにオフする。ここで、Ｖｔｈｎは、ｎＭＯＳトランジスタＭ５の閾値電圧である。しかし、副容量ＣＲ２がノードＲＦ２に断続的に接続されることを考慮して、副容量ＣＲ２の容量値を設定することで、制御信号ＣＮＴが高レベルのときの共振周波数は、最適値の１３．５ＭＨｚに設定できる。
【００５８】
ノードＲＦ１の電圧がノードＲＦ２の電圧より大きいとき、ノードＲＦ２は、接地電圧ＧＮＤになっている。図２に示した全波整流回路２９のｎＭＯＳトランジスタＭ３、Ｍ４のゲート幅Ｗ／チャネル長Ｌを大きくして、駆動能力を高くすることで、ノードＲＦ２を確実に接地電圧ＧＮＤにできる。
以上、第１の実施形態では、全波整流回路２８が生成し平滑容量ＣＬ１により平滑された電源電圧ＶＤＤ１が３Ｖに達しないときに、同調容量２６の容量値を下げ、共振周波数を最適な値まで上昇させた。このため、例えば、複数の無線タグＲＴＡＧがリーダ・ライタ１２上に重ねて配置され、アンテナコイル２４のインダクタンスが増加した場合にも、電源電圧ＶＤＤ１をリーダ・ライタ１２との通信が可能な値まで上昇させることができる。具体的には、書籍の貸し出しシステムにおいて、無線タグＲＴＡＧが取り付けられた複数の書籍が、リーダ・ライタ１２上に同時にかざされた場合にも、アンテナコイル２４および同調容量２６によって受信される電力を、半導体集積回路ＩＣが動作するために最適な値にできる。換言すれば、一度に検出できる無線タグＲＴＡＧの数を、大幅に増加できる。また、無線タグＲＴＡＧとリーダ・ライタ１２との通信距離を増加できる。
【００５９】
アンテナコイル２４がリーダ・ライタ１２からの磁界を受け始めたときに、副容量ＣＲ２をノードＲＦ２に接続しておき、その後、電源電圧ＶＤＤ１が３Ｖに達しないときに副容量ＣＲ２をノードＲＦ２から切り離した。このため、同調制御回路３６の制御を容易にでき、同調制御回路３６を簡易に構成できる。したがって、半導体集積回路ＩＣの消費電力を削減できる。また、同調容量２６を簡易に構成できる。
【００６０】
副容量ＣＲ２をｎＭＯＳトランジスタＭ５を介してノードＲＦ２に接続したので、ｎＭＯＳトランジスタＭ５のゲートを制御するだけで、副容量ＣＲ２を容易にノードＲＦ２に接続し、あるいは切り離すことができる。また、ｎＭＯＳトランジスタＭ５がオンしているときに、ソース・ドレイン間の電圧ドロップをなくすことができる。すなわち、副容量ＣＲ２をノードＲＦ２に確実に接続できる。
【００６１】
同調制御回路３６に遅延回路３７を形成したので、副容量ＣＲ２をノードＲＦ２に接続してから所定時間後に、電源電圧ＶＤＤ１が３Ｖに達したか否かを判定できる。
図６は、本発明の半導体集積回路の第２の実施形態を示している。この実施形態は、請求項１〜請求項５に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６２】
半導体集積回路ＩＣは、図書館の書籍に取り付けられている無線タグＲＴＡＧに実装されている。そして、無線タグと図書館の貸し出しカウンタのリーダ・ライタとの間で貸し出し処理が行われる。すなわち、この実施形態は、書籍の貸し出しシステムに適用される。
この実施形態では、無線タグＲＴＡＧにおける半導体集積回路ＩＣ内の同調制御回路３６Ａが第１の実施形態の同調制御回路３６と相違している。また、半導体集積回路ＩＣに新たに昇圧回路４６Ａが形成されている。その他の構成は、第１の実施形態と同じである。
【００６３】
昇圧回路４６Ａは、電源電圧ＶＤＤ１を昇圧して昇圧電圧ＶＰＰを生成し、生成した昇圧電圧ＶＰＰを同調制御回路３６Ａに供給する。
同調制御回路３６Ａは、昇圧電圧ＶＰＰを電源として動作する。このため、同調制御回路３６Ａは、電源電圧ＶＤＤ１が０．６Ｖ以上のときにも確実に動作する。同調制御回路３６Ａは、制御信号ＣＮＴの高レベル電圧（第１レベル）を昇圧電圧ＶＰＰにする。また、同調制御回路３６Ａは、３００μｓの待ち時間を計測するために遅延回路３７（図示せず）を有している。同調制御回路３６Ａの動作は、第１の実施形態（図４）と同じである。
【００６４】
図７は、図６に示した昇圧回路４６Ａの詳細を示している。
昇圧回路４６Ａは、電源線ＶＤＤ１と昇圧電圧ＶＰＰの電源線との間にダイオード接続された２つのｎＭＯＳトランジスタと、ｎＭＯＳトランジスタのソース・ドレインにそれぞれ一端が接続されたポンピング用の容量（カップリング容量）ＣＰ１、ＣＰ２および昇圧された電圧を平滑するための容量ＣＬ３を有している。容量ＣＰ１、ＣＰ２、ＣＬ３は、強誘電体キャパシタで構成されている。
【００６５】
強誘電体キャパシタは、図１に示した強誘電体メモリ３２を構成する強誘電体キャパシタと同じものである。このため、製造工程を新たに追加することなく、容量ＣＰ１、ＣＰ２、ＣＬ３を強誘電体キャパシタで構成できる。また、容量ＣＰ１、ＣＰ２、ＣＬ３を強誘電体キャパシタで構成した場合、各容量ＣＰ１、ＣＰ２、ＣＬ３の面積を小さくできるため、半導体集積回路ＩＣのチップサイズを削減できる。
【００６６】
容量ＣＰ１、ＣＰ２の他端には、高レベルパルスＰＨＩ１、ＰＨＩ２の供給ノードに接続されている。そして、パルスＰＨＩ１、ＰＨＩ２を順次高レベルに変化させることで、電源電圧ＶＤＤ１より（ＶＤＤ１−２Ｖｔｈｎ）だけ高い昇圧電圧ＶＰＰが生成される。ここで、Ｖｔｈｎは、ｎＭＯＳトランジスタの閾値電圧である。なお、昇圧電圧ＶＰＰをさらに高くしたい場合には、縦続接続するｎＭＯＳトランジスタの数を増やせばよい。
【００６７】
図７に示した昇圧回路４６Ａは、一般にチャージポンプ回路と称されている。このチャージポンプ回路の詳細は、Ｊ．　Ｗｏｕｔｅｒｓ　ｅｔ　ａｌ，　”Ａｎａｌｙｓｉｓ　ａｎｄ　Ｍｏｄｅｌｉｎｇｏｆ　Ｏｎ−Ｃｈｉｐ　Ｈｉｇｈ−Ｖｏｌｔａｇｅ　Ｇｅｎｅｒａｔｏｒ　Ｃｉｒｃｕｉｔｓ　ｆｏｒ　Ｕｓｅ　ｉｎ　ＥＥＰＲＯＭ　Ｃｉｒｃｕｉｔｓ”，ＩＥＥＥ　ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔ，　ｖｏｌ．２４，　ｎｏ．　５，　ｐｐ．１３７２−１３８０　［１９８９］に記載されている。
【００６８】
図８は、第２の実施形態における同調容量２６の動作を示している。図中、実線は、ノードＲＦ２の電圧波形を示し、破線は、ノードＲＦ１の電圧波形を示している。制御信号ＣＮＴが低レベル（論理”Ｌ”＝接地電圧ＧＮＤ）のときの動作は、第１の実施形態（図５）と同じであるため、説明を省略する。
制御信号ＣＮＴが高レベル（論理”Ｈ”＝昇圧電圧ＶＰＰ）のとき、ｎＭＯＳトランジスタＭ５のゲート・ソース間電圧は、常にＶｔｈｎ以上になる。このため、ｎＭＯＳトランジスタＭ５は、常にオンし、副容量ＣＲ２は主容量ＣＲ１に接続される。したがって、制御信号ＣＮＴが高レベルのときの共振周波数は、最適値の１３．５ＭＨｚに確実に設定できる。具体的には、昇圧電圧ＶＰＰをノードＲＦ２の最大電圧よりＶｔｈｎ以上高くなるように設定することで、制御信号ＣＮＴが高レベルのとき、ｎＭＯＳトランジスタＭ５は、常にオンする。すなわち、昇圧電圧ＶＰＰをｎＭＯＳトランジスタＭ５に与えることで、ｎＭＯＳトランジスタＭ５のオン動作を確実にできる。
【００６９】
以上、この実施形態においても第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、同調制御回路３６Ｂの電源として昇圧電圧ＶＰＰを供給したので、電源電圧ＶＤＤ１が０．６Ｖ以上のときにも、同調制御回路３６Ｂを確実に動作できる。
制御信号ＣＮＴの高レベル電圧を昇圧電圧ＶＰＰに設定したので、副容量ＣＲ２をノードＲＦ２に接続すべきときに、ノードＲＦ２の電圧にかかわらず、ｎＭＯＳトランジスタＭ５を常時オンできる。この結果、副容量ＣＲ２をノードＲＦ２に確実に接続でき、共振周波数を最適値の１３．５ＭＨｚに設定できる。
【００７０】
図９は、本発明の半導体集積回路の第３の実施形態を示している。この実施形態は、請求項１〜請求項４および請求項６に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
半導体集積回路ＩＣは、第１および第２の実施形態と同様に、図書館の書籍に取り付けられている無線タグＲＴＡＧに実装されている。そして、無線タグと図書館の貸し出しカウンタのリーダ・ライタとの間で貸し出し処理が行われる。
【００７１】
この実施形態では、無線タグＲＴＡＧにおける半導体集積回路ＩＣ内の同調容量２６Ｂおよび同調制御回路３６Ｂが第１の実施形態の同調容量２６および同調制御回路３６と相違している。その他の構成は、第１の実施形態と同じである。
同調制御回路３６Ｂは、高レベルの検出信号ＤＥＴ０６を受けたときに制御信号／ＣＮＴを不定値から低レベル（第１レベル）に変化させ、その後一定時間内に高レベルの検出信号ＤＥＴ３０を受けたときに制御信号／ＣＮＴを低レベルに維持し、一定時間内に高レベルの検出信号ＤＥＴ３０を受けなかったときに制御信号／ＣＮＴを高レベル（第２レベル）に変化させる。後述するように、同調容量２６は、高レベルの制御信号／ＣＮＴを受けている間、容量値を低くする。なお、同調制御回路３６Ａは、第１の実施形態と同様に、電源電圧ＶＤＤ１が０．６Ｖ以上のときに動作するように設計されている。また、同調制御回路３６Ｂは、３００μｓの待ち時間を計測するために遅延回路３７（図示せず）を有している。
【００７２】
図１０は、図９に示した同調容量２６Ｂおよび全波整流回路２８の詳細を示している。全波整流回路２８は、第１の実施形態と同じ構成であるため、説明を省略する。
同調容量２６Ｂは、ノードＲＦ１、ＲＦ２の間に並列に接続された主容量ＣＲ１、副容量ＣＲ２と、副容量ＣＲ２とノードＲＦ２の間に配置されたｐＭＯＳトランジスタＭ６とを有している。主容量ＣＲ１の容量値は、２３ｐＦに設定され、副容量ＣＲ２の容量値は、１１ｐＦに設定されている。ｐＭＯＳトランジスタＭ６のゲートは、制御信号／ＣＮＴを受けている。ｐＭＯＳトランジスタＭ６は、低レベルの制御信号／ＣＮＴを受けたときに、副容量ＣＲ２をノードＲＦ２に接続するスイッチとして動作する。なお、ノードＲＦ１、ＲＦ２は、位相が互いに逆の交流ノードであるため、ｐＭＯＳトランジスタＭ６は、副容量ＣＲ２とノードＲＦ１との間に配置してもよい。
【００７３】
図１１は、第３の実施形態における同調制御回路３６Ｂの動作を示している。ステップＳ１１、Ｓ１３、Ｓ１４、Ｓ１７およびＳ１８は、第１の実施形態（図４）のステップＳ１、Ｓ３、Ｓ４、Ｓ７およびＳ８とそれぞれ同じであるため、説明を省略する。
まず、無線タグＲＴＡＧを付けた書籍が、図１に示した貸し出しカウンタのリーダ・ライタ１２上にかざされると、同調回路（アンテナコイル２４＋同調容量２６Ｂ）は、リーダ・ライタ１２から放出される磁界（高周波電力）に応じてノードＲＦ１、ＲＦ２に交流電流を発生する。全波整流回路２８は、交流電流を整流し、電源電圧ＶＤＤ１（直流電圧）を生成する。
【００７４】
スッテプＳ１２において、同調制御回路３６Ｂは、不定値である制御信号／ＣＮＴを低レベル（論理”Ｌ”）に変化させる。低レベルの制御信号／ＣＮＴにより図１０に示した同調容量２６ＢのｐＭＯＳトランジスタＭ６はオンする。ｐＭＯＳトランジスタＭ６のオンにより、同調容量の容量値は、第１の実施形態と同様に、主容量ＣＲ１に副容量ＣＲ２を加えた３３ｐＦになる。
【００７５】
ステップＳ１５において、同調制御回路３６Ｂは、上述した図４と同様に、制御信号／ＣＮＴを高レベルにできるか否かを条件判定する。不可であれば、エラー処理が実施される。可であれば、処理はステップＳ１６に移行する。ステップＳ１５により、図１１に示したフローが無限ループになることが防止される。
ステップＳ１６において、同調制御回路３６Ｂは、制御信号／ＣＮＴを高レベルに変化させる。高レベルの制御信号／ＣＮＴにより同調容量２６のｐＭＯＳトランジスタＭ６はオフする。ｐＭＯＳトランジスタＭ６のオフにより、副容量ＣＲ２が切り離され、同調容量２６の容量値は、２３ｐＦに変化する。このとき、容量ＣＲ１およびインダクタンスＬＲ＋２Ｍで構成される同調回路の共振周波数は１３．６ＭＨｚとなる。すなわち、同調回路のパラメータは、無線タグＲＴＡＧがリーダ・ライタ１２にかざされた直後、複数の無線タグＲＴＡＧが重ねられたときに最も大きい電力が各無線タグＲＴＡＧに入力されるように設定される。この後、処理は再びステップＳ１３に移行する。共振周波数が１３．６ＭＨｚになることで、ステップＳ１３の待ち時間の間に電源電圧ＶＤＤ１は、半導体集積回路ＩＣがリーダ・ライタ１２との間で通信をできる電圧まで上昇する。そして、処理はステップＳ１７に移行する。
【００７６】
なお、ｐＭＯＳトランジスタＭ６のソースに接続されているノードＲＦ２には、交流電圧が供給される。このため、厳密には、ｐＭＯＳトランジスタＭ６は、低レベルの制御信号／ＣＮＴを受けても常時オンするわけではない。しかし、本発明の動作には影響しない。この点についての詳細は、図１２で説明する。
そして、電源電圧ＶＤＤ１が３．０Ｖ以上になると、ステップＳ７において、パワーオンリセットシーケンス（上述したステップＳ１１〜Ｓ１６）が終了される。この後、コマンドイネーブル信号ＣＥＮを高レベルに変化され、制御回路３８が動作を開始する。そして、無線タグＲＴＡＧが動作し、リーダ・ライタ１２との通信が行われ、貸し出し処理が行われる。
【００７７】
図１２は、第３の実施形態における同調容量２６Ｂの動作を示している。図中、実線は、ノードＲＦ２の電圧波形を示し、破線は、ノードＲＦ１の電圧波形を示している。
制御信号ＣＮＴが高レベル（論理”Ｈ”＝電源電圧ＶＤＤ１）のとき、ｐＭＯＳトランジスタＭ６は、副容量ＣＲ２を切り離すためにオフしていなくてはならない。ｐＭＯＳトランジスタＭ６は、ノードＲＦ２の電圧がＶＤＤ１＋｜Ｖｔｈｐ｜以下のときにオフするが、ノードＲＦ２の電圧がＶＤＤ１＋｜Ｖｔｈｐ｜を超えたときにオンする。ここで、Ｖｔｈｐは、ｐＭＯＳトランジスタＭ６の閾値電圧である。
【００７８】
しかし、ｐＭＯＳトランジスタＭ６がオンする期間は、第１の実施形態（図５）において制御信号ＣＮＴが高レベルのときにｎＭＯＳトランジスタＭ５がオフしている期間より大幅に短い。
制御信号／ＣＮＴが低レベル（論理”Ｌ”＝接地電圧ＧＮＤ）のとき、ｐＭＯＳトランジスタＭ６は、副容量ＣＲ２を付加するためにオンしていなくてはならない。ｐＭＯＳトランジスタＭ６のゲート・ソース間電圧は、常に負電圧になるため、ｐＭＯＳトランジスタＭ６は、ノードＲＦ２が｜Ｖｔｈｐ｜以下の期間を除きオンする。すなわち、ｐＭＯＳトランジスタＭ６は、制御信号／ＣＮＴが低レベルのほとんど期間でオンする。
【００７９】
このように、副容量ＣＲ２がノードＲＦ２から切り離される場合にも、ノードＲＦ２に接続される場合にも、共振周波数は、最適値の１３．５ＭＨｚに設定できる。この結果、無線タグＲＴＡＧが１つの場合にも、重ねて配置されている場合にも、電源電圧ＶＤＤ１を半導体集積回路ＩＣとリーダ・ライタ１２との間で通信できる電圧まで上昇できる。
【００８０】
以上、この実施形態においても第１の実施形態と同様の効果を得ることができる。さらにこの実施形態では、副容量ＣＲ２をｐＭＯＳトランジスタＭ６を介してノードＲＦ２に接続したので、ｐＭＯＳトランジスタＭ６のゲートを制御するだけで、副容量ＣＲ２を容易にノードＲＦ２に接続し、あるいは切り離すことができる。また、ｐＭＯＳトランジスタＭ６がオンしているときに、ソース・ドレイン間の電圧ドロップをなくすことができる。すなわち、副容量ＣＲ２をノードＲＦ２に確実に接続できる。
【００８１】
また、図１２に示したように、ｐＭＯＳトランジスタＭ６がオフすべき状態でのオン期間を無視できる程度に短くできるので、副容量ＣＲ２をノードＲＦ２から確実に切り離すことができる。この結果、同調容量２６の容量値を下げるときに、共振周波数を最適な値まで確実に上昇できる。
図１３は、本発明の半導体集積回路の第４の実施形態を示している。この実施形態は、請求項１〜請求項４、請求項６および請求項７に対応している。第１、第２、第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００８２】
半導体集積回路ＩＣは、上述した実施形態と同様に、図書館の書籍に取り付けられている無線タグＲＴＡＧに実装されている。そして、無線タグと図書館の貸し出しカウンタのリーダ・ライタとの間で貸し出し処理が行われる。すなわち、この実施形態は、書籍の貸し出しシステムに適用される。
この実施形態では、無線タグＲＴＡＧにおける半導体集積回路ＩＣ内の同調制御回路３６Ｃが第３の実施形態の同調制御回路３６と相違している。また、半導体集積回路ＩＣに新たに昇圧回路４６Ｃが形成されている。その他の構成は、第３の実施形態と同じである。
【００８３】
昇圧回路４６Ｃは、第２の実施形態と同様に、電源電圧ＶＤＤ１を昇圧して昇圧電圧ＶＰＰを生成し、生成した昇圧電圧ＶＰＰを同調制御回路３６Ｃに供給する。
同調制御回路３６Ｃは、昇圧電圧ＶＰＰを電源として動作する。このため、同調制御回路３６Ｃは、電源電圧ＶＤＤ１が０．６Ｖ以上のときに確実に動作する。同調制御回路３６Ｃは、制御信号／ＣＮＴの高レベル電圧（第２レベル）を昇圧電圧ＶＰＰにする。また、同調制御回路３６Ｃは、３００μｓの待ち時間を計測するために遅延回路３７（図示せず）を有している。同調制御回路３６Ｃの動作は、第３の実施形態（図１１）と同じである。
【００８４】
図１４は、図１３に例示した昇圧回路４６Ｃの詳細を示している。
昇圧回路４６Ｃは、セット信号ＳＥＴの信号線と昇圧電圧ＶＰＰの電源線（昇圧電源線ＶＰＰ）との間に直列に接続されたＣＭＯＳインバータおよびｎＭＯＳトランジスタＭＢ１と、制御信号ＣＮＴ２によりオンまたはオフされ、ｎＭＯＳトランジスタＭＢ１のゲートに制御信号ＣＮＴ１を供給するｎＭＯＳトランジスタＭＢ３と、昇圧電源線ＶＰＰを高レベルのセット信号ＳＥＴに応じて接地するｎＭＯＳトランジスタＭＢ２と、ドライブ信号ＤＲＶの信号線と昇圧電源線ＶＰＰ線との間に直列に接続された２つのＣＭＯＳインバータおよびカップリング容量ＣＢ１とを有している。
【００８５】
カップリング容量ＣＢ１は、強誘電体キャパシタで構成されている。このため、第２の実施形態と同様に、容量ＣＢ１の面積を小さくでき、半導体集積回路ＩＣのチップサイズを削減できる。図１４に示した昇圧回路４６Ｃは、一般にブートストラップ回路と称されている。
図１５は、図１４に示した昇圧回路４６Ｃの動作を示している。初期状態において、制御信号ＣＮＴ１、ＣＮＴ２、セット信号ＳＥＴおよびドライブ信号ＤＲＶは、高レベル、低レベル、高レベルおよび低レベルにそれぞれ設定されている。
【００８６】
まず、制御信号ＣＮＴ２が高レベルに変化すると、制御信号ＣＮＴ１の高レベルがｎＭＯＳトランジスタＭＢ１のゲート（ノードＮＤ３）に伝達される（図１５（ａ））。このとき、高レベルのセット信号ＳＥＴによりｎＭＯＳトランジスタＭＢ２がオンしているため、昇圧電源線ＶＰＰは接地されている。
次に、セット信号ＳＥＴが低レベルに変化し、セット信号ＳＥＴの反転信号／ＳＥＴは、高レベルに変化する（図１５（ｂ））。ノードＮＤ３の電圧は、ｎＭＯＳトランジスタＭＢ１のゲート容量のカップリングにより、昇圧される（図１５（ｃ））。ノードＮＤ３の昇圧により、ｎＭＯＳトランジスタＭＢ１のオン抵抗は下がり、反転信号／ＳＥＴの高レベルは、昇圧電源線ＶＰＰに伝達される（図１５（ｄ））。すなわち、昇圧電圧ＶＰＰは、電源電圧ＶＤＤ１に上昇する。
【００８７】
次に、制御信号ＣＮＴ１が低レベルに変化した後、制御信号ＣＮＴ２が高レベルに変化する（図１５（ｅ））。制御信号ＣＮＴ１の低レベルがノードＮＤ３に伝達され、ｎＭＯＳトランジスタＭＢ１はオフする（図１５（ｆ））。ｎＭＯＳトランジスタＭＢ１のオフにより、昇圧電源線ＶＰＰは、高インピーダンス状態になる。
この状態で、ドライブ信号ＤＲＶが高レベルに変化し、カップリング容量ＣＢ１の作用により、昇圧電圧ＶＰＰは、昇圧される（図１５（ｇ））。
【００８８】
図１６は、第４の実施形態における同調容量２６Ｂの動作を示している。図中、実線は、ノードＲＦ２の電圧波形を示し、破線は、ノードＲＦ１の電圧波形を示している。制御信号／ＣＮＴが低レベル（論理”Ｌ”＝接地電圧ＧＮＤ）のときの動作は、第３の実施形態（図１２）と同じであるため、説明を省略する。
制御信号／ＣＮＴが高レベル（論理”Ｈ”＝昇圧電圧ＶＰＰ）のとき、ｐＭＯＳトランジスタＭ６のゲート・ソース間電圧は、常に正になる。このため、ｐＭＯＳトランジスタＭ６は、常にオフし、副容量ＣＲ２は主容量ＣＲ１から切り離される。したがって、制御信号／ＣＮＴが高レベルのときの共振周波数は、最適値の１３．５ＭＨｚに容易に設定できる。このように、昇圧電圧ＶＰＰをｐＭＯＳトランジスタＭ６に与えることで、ｐＭＯＳトランジスタＭ６のオフ動作を確実にできる。
【００８９】
以上、この実施形態においても第１、第２、第３の実施形態と同様の効果を得ることができる。さらに、制御信号／ＣＮＴの高レベル電圧を昇圧電圧ＶＰＰに設定したので、副容量ＣＲ２をノードＲＦ２から切り離すべきときに、ノードＲＦ２の電圧にかかわらず、ｐＭＯＳトランジスタＭ６を常時オフできる。この結果、副容量ＣＲ２をノードＲＦ２から確実に切り離すことができる。
【００９０】
なお、図７および図１４にそれぞれ示した昇圧回路４６Ａ、４６Ｃは、図６、図１３および後述する図１７においても互換して用いることができる。
図１７は、本発明の半導体集積回路の第５の実施形態を示している。この実施形態は、請求項１〜請求項４、請求項６〜請求項９に対応している。第１および第２の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００９１】
半導体集積回路ＩＣは、上述した実施形態と同様に、図書館の書籍に取り付けられている無線タグＲＴＡＧに実装されている。そして、無線タグと図書館の貸し出しカウンタのリーダ・ライタとの間で貸し出し処理が行われる。
この実施形態では、無線タグＲＴＡＧにおける半導体集積回路ＩＣ内の同調容量２６Ｄおよび同調制御回路３６Ｄが第２の実施形態の同調容量２６および同調制御回路３６Ａと相違している。また、半導体集積回路ＩＣ内に、容量値記憶回路４８が新たに形成されている。その他の構成は、第２の実施形態と同じである。
【００９２】
同調制御回路３６Ｄは、高レベルの検出信号ＤＥＴ０６を受けたときに制御信号ＣＮＴ４を低レベルから高レベルに変化させ、高レベルの検出信号ＤＥＴ３０を受けたときに制御信号ＣＮＴ４を高レベルから低レベルに変化させる。すなわち、同調制御回路３６Ｄは、第１の実施形態と同様に、電源電圧ＶＤＤ１が０．６Ｖ以上３．０Ｖ未満のときに制御信号ＣＮＴ４を高レベルに変化させる。同調制御回路３６Ｄは、昇圧電圧ＶＰＰを電源として動作するため、電源電圧ＶＤＤ１が０．６Ｖに達しないときにも動作する。また、同調制御回路３６Ｄは、３００μｓの待ち時間を計測するために遅延回路３７（図示せず）を有している。
【００９３】
容量値記憶回路４８は、半導体集積回路ＩＣの製造条件に応じて変化する同調容量の製造誤差に対応する補正値を記憶する。具体的には、半導体集積回路ＩＣの試験工程において、同調容量の標準値からのずれが測定され、そのずれ（製造誤差）に対応する補正値が容量値記憶回路４８に書き込まれる。容量値記憶回路４８は、補正値を記憶する不揮発性メモリを有している。不揮発性メモリは、例えば、強誘電体キャパシタを有する強誘電体ラッチで構成されている。
【００９４】
容量値記憶回路４８の強誘電体ラッチは、同調容量２６Ｄの容量値が標準値より小さい場合に、例えば、論理”Ｈ”が書き込まれる。容量値記憶回路４８は、強誘電体ラッチに論理”Ｈ”が書き込まれているときに、高レベルの調整信号ＡＤＪを出力し、論理”Ｌ”が書き込まれているときに、低レベルの調整信号ＡＤＪを出力する。
この実施形態では、半導体集積回路ＩＣの製造条件は、同調容量２６Ｄの容量値が標準値より若干小さくになるように設定されている。このため、同調容量２６Ｄの容量値は、製造工程において増える側にシフトしたとき、ほぼ標準値になり、減る側にシフトしたとき、標準値より小さくなる。すなわち、同調容量２６Ｄの容量値は、ほぼ標準値になるか、標準値より小さくなる。
【００９５】
図１８は、図１７に示した容量値記憶回路４８を構成する強誘電体ラッチ５０およびその制御回路５２の詳細を示している。
強誘電体ラッチ３０は、入力と出力とを互いに接続した２つのＣＭＯＳインバータ（バッファ回路）を有するラッチ回路５０ａ、ｐＭＯＳトランジスタからなるスイッチ回路５０ｂ、ｎＭＯＳトランジスタからなるスイッチ回路５０ｃ、強誘電体キャパシタＬＦＣ１、ＬＦＣ２、ＬＦＣ３、ＬＦＣ４、ｎＭＯＳトランジスタからなるスイッチ回路５０ｄ、５０ｅ、５０ｆ、５０ｇ、ｎＭＯＳトランジスタ５０ｈ、５０ｉ、５０ｊ、５０ｋ、およびＣＭＯＳスイッチ５０ｍ、５０ｎを有している。
【００９６】
スイッチ回路５０ｂは、イネーブル信号ＥＮＸに応じて、ＣＭＯＳインバータのｐＭＯＳトランジスタのソース（図示せず）を電源線ＶＤＤ１に接続する。スイッチ回路５０ｃは、イネーブル信号ＥＮに応じて、ＣＭＯＳインバータのｎＭＯＳトランジスタのソース（図示せず）を接地線ＶＳＳに接続する。すなわち、ラッチ回路５０ａは、電源電圧ＶＤＤ１の供給時にデータを保持する揮発性の記憶回路として動作する。
【００９７】
スイッチ回路５０ｄおよび強誘電体キャパシタＬＦＣ１は、ラッチ回路５０ａの一方の入力である第１ノードＮと第１プレート線ＰＬ１との間に直列に接続されている。スイッチ回路５０ｅおよび強誘電体キャパシタＬＦＣ２は、第１ノードＮと第２プレート線ＰＬ２との間に直列に接続されている。すなわち、強誘電体キャパシタＬＦＣ１、ＬＦＣ２（一対の第１強誘電体キャパシタ）は、第１および第２プレート線ＰＬ１、ＰＬ２の間に直列に接続されている。
【００９８】
スイッチ回路５０ｆおよび強誘電体キャパシタＬＦＣ３は、ラッチ回路５０ａの他方の入力である第２ノードＮＸと第１プレート線ＰＬ１との間に直列に接続されている。スイッチ回路５０ｇおよび強誘電体キャパシタＬＦＣ４は、第２ノードＮＸと第２プレート線ＰＬ２との間に直列に接続されている。すなわち、強誘電体キャパシタＬＦＣ３、ＬＦＣ４（一対の第２強誘電体キャパシタ）は、第１および第２プレート線ＰＬ１、ＰＬ２の間に直列に接続されている。
【００９９】
スイッチ回路５０ｄ、５０ｆは、ストア信号ＳＴＯ１に応じてオンする。スイッチ回路５０ｅ、５０ｇは、ストア信号ＳＴＯ２に応じてオンする。強誘電体キャパシタＬＦＣ１−ＬＦＣ４に付加した矢印の向きは、分極状態の一例を示している。矢印の先端側の電極は、正にチャージされている。
ｎＭＯＳトランジスタ５０ｈは、リセット信号ＲＥＳ１に応じて強誘電体キャパシタＬＦＣ１とスイッチ回路５０ｄとの接続ノードを接地線ＶＳＳに接続する。ｎＭＯＳトランジスタ５０ｉは、リセット信号ＲＥＳ２に応じて強誘電体キャパシタＬＦＣ２とスイッチ回路５０ｅとの接続ノードを接地線ＶＳＳに接続する。ｎＭＯＳトランジスタ５０ｉは、リセット信号ＲＥＳ１に応じて強誘電体キャパシタＬＦＣ３とスイッチ回路５０ｆとの接続ノードを接地線ＶＳＳに接続する。ｎＭＯＳトランジスタ５０ｋは、リセット信号ＲＥＳ２に応じて強誘電体キャパシタＬＦＣ４とスイッチ回路５０ｇとの接続ノードを接地線ＶＳＳに接続する。
【０１００】
ＣＭＯＳスイッチ５０ｍは、強誘電体ラッチ３０の入力ＩＮを第１ノードＮに接続する。ＣＭＯＳスイッチ５０ｍは、クロック信号ＣＫが低レベル（＝クロック信号ＣＫＸが高レベル）のときにオンする。ＣＭＯＳスイッチ５０ｎは、ラッチ回路５０ａの出力（第２ノードＮＸの逆相）を第１ノードＮに接続する。ＣＭＯＳスイッチ５０ｎは、クロック信号ＣＫが高レベル（＝クロック信号ＣＫＸが低レベル）のときにオンする。
【０１０１】
制御回路５２は、第１プレート電圧発生回路５２ａ、スイッチ制御回路５２ｂおよび第２プレート電圧発生回路５２ｃを有している。第１プレート電圧発生回路５２ａは、第１プレート線ＰＬ１に第１プレート電圧ＰＬ１を供給する。第２プレート電圧発生回路５２ｃは、第２プレート線ＰＬ２に第２プレート電圧ＰＬ２を供給する。スイッチ制御回路５２ｂは、ストア信号ＳＴＯ１、ＳＴＯ２、リセット信号ＲＥＳ１、ＲＥＳ２、イネーブル信号ＥＮＸ、ＥＮを出力する。また、制御回路５２は、強誘電体ラッチ５０に書き込むデータ（同調容量２６Ｄの補正の有無を示す情報）を入力ＩＮに供給し、強誘電体ラッチ５０から読み出されるデータを出力ＯＵＴから受信する。
【０１０２】
強誘電体ラッチ５０は、記憶ビット数が１ビットと小さいため、半導体集積回路ＩＣに占める面積の比率は小さい。このため、強誘電体ラッチ５０を形成することによる半導体集積回路ＩＣの面積の増加は、無視できる。
次に、上述した強誘電体ラッチ５０の動作を説明する。
まず、同調容量２６Ｄが標準値より小さい場合、入力端子ＩＮを介してラッチ回路５０ａに論理”Ｈ”が書き込まれる。論理”Ｈ”は、同調容量２６Ｄの容量値を増加する必要があることを示している。このとき、ラッチ回路５０ａは、第１ノードＮおよび第２ノードＮＸにそれぞれ低レベルおよび高レベルを出力する。以下、ストア信号ＳＴＯ１、ＳＴＯ２が高レベル、リセット信号ＲＥＳ１、ＲＥＳ２が低レベルに保持されているとして説明する。
【０１０３】
ラッチ回路５０ａにラッチされた補正値に対応する論理レベルを強誘電体キャパシタＬＦＣ１−ＬＦＣ４に書き込む場合、第１プレート電圧発生回路３４ａは、第１プレート電圧ＰＬ１を、低レベル、高レベル、低レベルに変化する。第２プレート電圧発生回路３４ｃは、第２プレート電圧ＰＬ２を、低レベル、高レベル、低レベルに変化する。そして、ノードＮの低レベルおよびノードＮＸの高レベルは、それぞれ強誘電体キャパシタＬＦＣ１−ＬＦＣ４の残留分極として書き込まれる。この後、電源電圧ＶＤＤ１が生成されなくても、強誘電体ラッチ５０に書き込まれたデータは保持される。
【０１０４】
強誘電体キャパシタＬＦＣ１−ＬＦＣ４に書き込まれた補正値に対応する論理レベルを読み出す場合、クロック信号ＣＫ、ＣＫＸは、高レベル、低レベルにそれぞれ固定される。すなわち、ラッチ回路５０ａの一対のＣＭＯＳインバータはフィードバックループを形成している。
第１プレート電圧発生回路３４ａは、第１プレート電圧ＰＬ１を電源電圧ＶＤＤ１まで上昇させる。第２プレート電圧発生回路３４ｃは、接地電圧ＶＳＳを第２プレート電圧ＰＬ２として出力する。スイッチ制御回路５２ｂは、第１プレート電圧ＰＬ１が上昇している期間、高レベルのイネーブル信号ＥＮＸと低レベルのイネーブル信号ＥＮを出力する。高レベルのイネーブル信号ＥＮＸおよび低レベルのイネーブル信号ＥＮにより、スイッチ回路５０ｂ、５０ｃはオフし、ラッチ回路５０ａは非活性化される。したがって、ノードＮ、ＮＸはフローティングになる。
【０１０５】
ノードＮの電圧は、強誘電体キャパシタＬＦＣ１、ＬＦＣ２の容量分割に応じて、第１プレート電圧ＰＬ１の上昇とともに上昇する。ノードＮＸの電圧は、強誘電体キャパシタＬＦＣ３、ＬＦＣ４の容量分割に応じて、第１プレート電圧ＰＬ１の上昇とともに上昇する。
この後、イネーブル信号ＥＮ、ＥＮＸがそれぞれ高レベル、低レベルに変化し、ラッチ回路５０ａが活性化される。ラッチ回路５０ａは、ノードＮ、ＮＸの電圧をラッチする。すなわち、強誘電体キャパシタＬＦＣ１−ＬＦＣ４に書き込まれている同調容量２６Ｄの容量値を増加するか否かの情報に対応する論理レベル（＝強誘電体キャパシタＬＦＣ１−ＬＦＣ４の残留分極）がラッチ回路３２ａに読み込まれる。
【０１０６】
同調容量２６Ｄが標準値より小さく、強誘電体キャパシタＬＦＣ１−ＬＦＣ４からラッチ回路５０ａに論理”Ｈ”が読み出された場合、ノードＮＸは高レベルに変化する。容量値記憶回路４８は、ノードＮＸの高レベルを、調整信号ＡＤＪとして出力する。
強誘電体ラッチ５０の読み出しマージンは、一般の強誘電体メモリの読み出しマージンより１桁大きい。このため、電源電圧ＶＤＤ１が低い場合にも、強誘電体ラッチ５０に保持されているデータを確実に読み出すことができる。
【０１０７】
図１９は、図１７に示した同調容量２６Ｄの詳細を示している。
同調容量２６Ｄは、第１の実施形態と同じ主容量ＣＲ１および副容量ＣＲ２と、主補正容量ＣＲ３および副補正容量ＣＲ４と、スイッチＳＷ１、ＳＷ２、ＳＷ３と、ＡＮＤ回路とを有している。スイッチＳＷ１、ＳＷ２、ＳＷ３は、例えば、ｎＭＯＳトランジスタで形成されている。なお、スイッチＳＷ１、ＳＷ２、ＳＷ３をｐＭＯＳトランジスタで形成し、制御信号ＣＮＴ４の論理レベルを反転してもよい。
【０１０８】
スイッチＳＷ１は、制御信号ＣＮＴ４が高レベルのときにオンし、副容量ＣＲ２をノードＲＦ２に接続する。スイッチＳＷ２は、調整信号ＡＤＪが高レベルのときにオンし、主補正容量ＣＲ３をノードＲＦ２に接続する。スイッチＳＷ３は、制御信号ＣＮＴ４および調整信号ＡＤＪがともに高レベルのときにオンし、副補正容量ＣＲ４をノードＲＦ２に接続する。主補正容量ＣＲ３および副補正容量ＣＲ４の容量値は、それぞれ主容量ＣＲ１および副容量ＣＲ２の容量値の５％に設定されている（それぞれ１．１５ｐＦと０．５５ｐＦ）。
【０１０９】
図２０は、第５の実施形態における同調容量の容量値を示している。
調整信号ＡＤＪが低レベル（論理”Ｌ”）のとき、第１の実施形態と同様に、制御信号ＣＮＴ４が高レベル（論理”Ｈ”）のとき、副容量ＣＲ２をノードＲＦ２に接続し、同調容量２６Ｄの容量値を増加させる。制御信号ＣＮＴ４が低レベル（論理”Ｌ”）のとき、副容量ＣＲ２をノードＲＦ２から切り離し、容量値を減少させる。
【０１１０】
同調容量２６Ｄの各容量ＣＲ１、ＤＲ２、ＣＲ３、ＣＲ４の容量値が小さめに形成されているとき、調整信号ＡＤＪは高レベル（論理”Ｈ”）を出力する。この場合において、制御信号ＣＮＴ４が高レベルのとき、副容量ＣＲ２をノードＲＦ２に接続し、さらに主容量ＣＲ１の容量値を補う主補正容量ＣＲ３と副容量ＣＲ２の容量値を補う副補正容量ＣＲ４を、ノードＲＦ２接続する。制御信号ＣＮＴ４が低レベルのとき、副容量ＣＲ２をノードＲＦ２から切り離し、さらに主容量ＣＲ１の容量値を補う主補正容量ＣＲ３をノードＲＦ２接続する。
【０１１１】
上述したように、同調容量の容量値を半導体集積回路ＩＣの製造誤差に合わせて補正することで、製造条件の変動にかかわりなく共振周波数を１３．６ＭＨｚにできる。このため、無線タグＲＴＡＧが重ねて配置されている場合にも、電源電圧ＶＤＤ１を半導体集積回路ＩＣとリーダ・ライタ１２との間で通信できる電圧まで上昇できる。
【０１１２】
以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、同調容量２６Ｄの容量値を、容量値記憶回路４８にプログラムされた値に応じてチューニングできるようにした。このため、半導体集積回路ＩＣの製造誤差による同調容量２６Ｄの容量値の変動に応じて、共振周波数を最適な値に設定できる。あるいは、容量値記憶回路４８を、通信距離等の仕様が異なる通信システムに応じてプログラムすることで、１つの半導体集積回路ＩＣを、複数の通信システムに適用できる。すなわち、１つの半導体集積回路ＩＣで様々なインダクタンスを有する複数のアンテナコイルに対応できる。この結果、半導体集積回路ＩＣの開発コストを削減できる。
【０１１３】
容量値記憶回路４８を、強誘電体ラッチ５０で構成したので、容量値記憶回路４８のレイアウトサイズを小さくできる。また、電源電圧ＶＤＤ１が生成されないときにも、同調容量２６Ｄの容量値を増加するか否かの情報を記憶できる。強誘電体ラッチ５０は、記憶容量が１ビットのものから形成でき、レイアウトサイズが小さい。このため、容量値記憶回路４８のレイアウトサイズを最小限にできる。この結果、半導体集積回路ＩＣのチップサイズを削減できる。
【０１１４】
なお、上述した実施形態では、本発明を、書籍の貸し出しシステムにおいて書籍に取り付けられる無線タグを構成する半導体集積回路に適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、ビデオ、音楽ＣＤまたはＤＶＤの貸し出しシステムにおいて、これ等商品に取り付けられる無線タグを構成する半導体集積回路に適用してもよい。あるいは、本発明を航空手荷物の管理システムあるいは制服の管理システムに適用してもよい。
【０１１５】
上述した実施形態では、同調制御回路が動作するときの待ち時間（３００μｓ）を遅延回路３７を利用して計測した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、待ち時間は、発振器とカウンタにより計測してもよい。あるいは、半導体集積回路ＩＣにＣＰＵ等のコントローラが搭載される場合、待ち時間は、ＣＰＵが実行するプログラムで計測してもよい。
【０１１６】
上述した第５の実施形態では、容量値記憶回路４８は、同調容量２６Ｄの容量値を増加するか否かの情報を記憶する不揮発性メモリとして強誘電体ラッチを有する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、容量値記憶回路は、補正値を記憶する不揮発性メモリとして、ポリシリコン等からなるヒューズを有してもよい。あるいは、強誘電体メモリのメモリセルでもよい。図２１に、強誘電体メモリのメモリセルの一例を示す。
【０１１７】
強誘電体メモリのメモリセルＭＣは、２つの強誘電体キャパシタＦＣ１、ＦＣ２を有している。強誘電体キャパシタＦＣ１は、転送トランジスタＴ１を介してビット線ＢＬに接続されている。強誘電体キャパシタＦＣ２は、転送トランジスタＴ２を介してビット線／ＢＬに接続されている。強誘電体キャパシタＦＣ１にデータ”１”が書き込まれるとき、強誘電体キャパシタＦＣ２には、データ”０”が書き込まれる。すなわち、メモリセルＭＣは、２つの強誘電体キャパシタＦＣ１、ＦＣ２で１ビットのデータを記憶する。一般に、この種のメモリセルＭＣは、２Ｔ２Ｃ型と称されている。
【０１１８】
上述した第５の実施形態では、同調容量２６Ｄに、主容量ＣＲ１および副容量ＣＲ２に対応する主補正容量ＣＲ３および副補正容量ＣＲ４を形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、主容量ＣＲ１および副容量ＣＲ２に対応して、複数組の主補正容量および副補正容量を形成してもよい。この場合、同調容量２６Ｄの容量値を製造誤差等に合わせてより細かく補正できる。
【０１１９】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）　外付けされるアンテナコイルに接続され、制御信号に応じて容量値を変更可能な同調容量と、
前記同調容量に接続され、前記アンテナコイルが磁界に応じて生成する交流電流を直流電圧に変換し、変換した直流電圧を電源線に出力する整流回路と、
前記電源線に接続され、整流された直流電圧を平滑化する平滑容量と、
前記平滑容量により平滑された直流電圧の値を検出する電圧検出回路と、
前記電圧検出回路が検出した直流電圧値に応じて前記制御信号を出力する同調制御回路とを備え、
前記整流回路は、
一端が前記アンテナコイルの第１端子に接続され、他端が前記電源線に接続されたダイオード接続された第１ＭＯＳトランジスタと、
一端が前記アンテナコイルの第２端子に接続され、他端が前記電源線に接続されたダイオード接続された第２ＭＯＳトランジスタと、
ソースが半導体集積回路上の接地端子に接続され、ドレインが前記アンテナコイルの第１端子に接続され、ゲートが前記アンテナコイル端子の第２端子に接続された第３ｎＭＯＳトランジスタと、
ソースが半導体集積回路上の接地端子に接続され、ドレインが前記アンテナコイルの第２端子に接続され、ゲートが前記アンテナコイルの第１端子に接続された第４ｎＭＯＳトランジスタとを備えていることを特徴とする半導体集積回路。（１）
（付記２）　付記１記載の半導体集積回路において、
前記同調制御回路は、
前記直流電圧の変換が開始されたときに、不定値である前記制御信号を、前記同調容量の容量値を所定の値に決定する第１レベルに変化させ、
その後、前記電圧検出回路が検出する前記直流電圧が第１電圧に達しないときに、前記制御信号を前記同調容量の容量値を減少させる第２レベルに変化させることを特徴とする半導体集積回路。（２）
（付記３）　付記２記載の半導体集積回路において、
前記同調容量は、主容量と少なくとも１つの副容量とを並列に接続して構成されており、
前記副容量は、前記制御信号が第２レベルのときに、前記同調容量と前記整流回路とを接続するノードから切り離されることを特徴とする半導体集積回路。（３）
（付記４）　付記３記載の半導体集積回路において、
前記副容量を、前記同調容量と前記整流回路とを接続するノードに接続するスイッチを備え、
前記スイッチは、前記制御信号をゲートで受け、前記制御信号が前記第１レベルのときにオンし、前記制御信号が前記第２レベルのときにオフするｎＭＯＳトランジスタであることを特徴とする半導体集積回路。（４）
（付記５）　付記４記載の半導体集積回路において、
前記直流電圧を昇圧して昇圧電圧を生成する昇圧回路を備え、
前記同調制御回路は、前記制御信号の前記第１レベルを昇圧電圧に設定することを特徴とする半導体集積回路。（５）
（付記６）　付記３記載の半導体集積回路において、
前記副容量を、前記同調容量と前記整流回路とを接続するノードに接続するスイッチを備え、
前記スイッチは、前記制御信号をゲートで受け、前記制御信号が前記第１レベルのときにオンし、前記制御信号が前記第２レベルのときにオフするｐＭＯＳトランジスタであることを特徴とする半導体集積回路。（６）
（付記７）　付記６記載の半導体集積回路において、
前記直流電圧を昇圧して昇圧電圧を生成する昇圧回路を備え、
前記同調制御回路は、前記制御信号の前記第２レベルを昇圧電圧に設定することを特徴とする半導体集積回路。（７）
（付記８）　付記５または付記７記載の半導体集積回路において、
前記昇圧回路は、強誘電体キャパシタからなるカップリング容量を備えていることを特徴とする半導体集積回路。
【０１２０】
（付記９）　付記８記載の半導体集積回路において、
前記昇圧回路は、ダイオード接続された複数のトランジスタを有し、前記トランジスタの接続ノードに前記カップリング容量が接続されたチャージポンプ回路であることを特徴とする半導体集積回路。
（付記１０）　付記８記載の半導体集積回路において、
前記昇圧回路は、昇圧電圧の供給線に前記直流電圧を供給するスイッチを有し、前記供給線に前記カップリング容量が接続されたブートストラップ回路であることを特徴とする半導体集積回路。
【０１２１】
（付記１１）　付記２記載の半導体集積回路において、
前記同調制御回路は、前記制御信号を前記第１レベルに変化させた後、前記直流電圧が前記第１電圧に達したか否かを判定するまでの待ち時間を生成する遅延回路を備えていることを特徴とする半導体集積回路。
（付記１２）　付記１記載の半導体集積回路において、
前記同調容量の補正の有無を記憶し、補正が必要なことを記憶しているときに調整信号を出力する容量値記憶回路を備え、
前記同調容量は、前記制御信号とともに前記調整信号に応じて容量値を変更可能であることを特徴とする半導体集積回路。（８）
（付記１３）　付記１２記載の半導体集積回路において、
前記同調容量は、主容量、副容量、主補正容量および副補正容量を並列に接続して構成されており、
前記副容量は、前記制御信号に応じて前記同調容量と前記整流回路とを接続する接続ノードに接続または遮断され、
前記主補正容量は、前記調整信号に応じて、前記接続ノードに接続または遮断され、
前記副補正容量は、前記制御信号および前記調整信号のＡＮＤ論理に応じて、前記接続ノードに接続または遮断されることを特徴とする半導体集積回路。
【０１２２】
（付記１４）　付記１２記載の半導体集積回路において、
前記容量値記憶回路が記憶する補正値は、半導体集積回路の製造条件に応じて変化する前記同調容量の製造誤差に対応していることを特徴とする半導体集積回路。
（付記１５）　付記１２記載の半導体集積回路において、
前記容量値記憶回路は、前記補正値を記憶する不揮発性メモリを備えていることを特徴とする半導体集積回路。（９）
（付記１６）　付記１５記載の半導体集積回路において、
前記不揮発性メモリは、強誘電体キャパシタを有する強誘電体ラッチであることを特徴とする半導体集積回路。
【０１２３】
（付記１７）　付記１５記載の半導体集積回路において、
前記不揮発性メモリは、強誘電体メモリであることを特徴とする半導体集積回路。
付記１１の半導体集積回路では、同調制御回路は、遅延回路を有している。遅延回路は、制御信号を第１レベルに変化させた後、直流電圧が第１電圧に達したか否かを判定するまでの待ち時間を生成する。すなわち、簡易な遅延回路で、直流電圧の生成が開始された後、所定の時間後に直流電圧値を判定できる。
【０１２４】
付記１６の半導体集積回路では、不揮発性メモリは、強誘電体キャパシタを有する強誘電体ラッチである。強誘電体ラッチは、記憶容量が１ビットのものから形成でき、レイアウトサイズが小さい。このため、容量値記憶回路のレイアウトサイズを最小限にできる。この結果、半導体集積回路のチップサイズを削減でできる。
【０１２５】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１２６】
【発明の効果】
請求項１の半導体集積回路では、アンテナコイルおよび同調容量によって受信される電力を、半導体集積回路が動作するために最適な値にできる。したがって、複数のアンテナコイルが重なっている場合にも、リーダ・ライタ等との通信を確実に行うことができる。また、リーダ・ライタ等の通信距離を増加できる。
請求項２の半導体集積回路では、同調制御回路を簡易に構成でき、半導体集積回路の消費電力を削減できる。
【０１２７】
請求項３の半導体集積回路では、同調容量を簡易に構成できる。
請求項４の半導体集積回路では、副容量を切り離し制御を容易にできる。
請求項５〜請求項６の半導体集積回路では、副容量を主容量に確実に接続できる。
請求項７の半導体集積回路では、副容量を主容量から確実に切り離すことができる。
【０１２８】
請求項８の半導体集積回路では、容量値記憶回路を、半導体集積回路の製造誤差による同調容量の容量値の変動に応じてプログラムすることで、共振周波数を最適な値に設定できる。あるいは、容量値記憶回路を、通信距離等の仕様が異なる通信システムに応じてプログラムすることで、１つの半導体集積回路を、複数の通信システムに適用できる。すなわち、１つの半導体集積回路で様々なインダクタンスを有する複数のアンテナに対応できる。この結果、半導体集積回路の開発コストを削減できる。
【０１２９】
請求項９の半導体集積回路では、直流電圧が供給されないときにも補正値を記憶できる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の第１の実施形態を示すブロック図である。
【図２】図１の同調容量および全波整流回路の詳細を示す回路図である。
【図３】図１の電圧検出回路の詳細を示す回路図である。
【図４】第１の実施形態における同調制御回路の動作を示すフローチャートである。
【図５】第１の実施形態における同調容量の動作を示す波形図である。
【図６】本発明の半導体集積回路の第２の実施形態を示すブロック図である。
【図７】図６の昇圧回路の詳細を示す回路図である。
【図８】第２の実施形態における同調容量の動作を示す波形図である。
【図９】本発明の半導体集積回路の第３の実施形態を示すブロック図である。
【図１０】図９の同調容量および全波整流回路の詳細を示す回路図である。
【図１１】第３の実施形態における同調制御回路の動作を示すフローチャートである。
【図１２】第３の実施形態における同調容量の動作を示す波形図である。
【図１３】本発明の半導体集積回路の第４の実施形態を示すブロック図である。
【図１４】図１３の昇圧回路４６Ｃの詳細を示す回路図である。
【図１５】図１４の昇圧回路４６Ｃの動作を示すタイミング図である。
【図１６】第４の実施形態における同調容量の動作を示す波形図である。
【図１７】本発明の半導体集積回路の第５の実施形態を示すブロック図である。
【図１８】図１７の容量値記憶回路を構成する強誘電体ラッチおよびその制御回路の詳細を示すブロック図である。
【図１９】図１７の同調容量の詳細を示す回路図である。
【図２０】第５の実施形態における同調容量の容量値を示す説明図である、
【図２１】強誘電体メモリのメモリセルの一例を示す回路図である。
【図２２】無線タグが積層して置かれた場合のインダクタンスの変化を示す説明図である。
【符号の説明】
１０　システム管理装置
１２　リーダ・ライタ
１４　発振回路
１６　変調回路
１８　送信回路
２０　受信回路
２２　アンテナコイル
２４　アンテナコイル
２６、２６Ｂ、２６Ｄ　同調容量
２８　全波整流回路
３０　電圧安定回路
３２　強誘電体メモリ
３４　電圧検出回路
３６、３６Ａ、３６Ｂ、３６Ｃ、３６Ｄ　同調制御回路
３８　制御回路
４０　データ復調回路
４２　データ変調回路
４４　クロック抽出回路
４６Ａ、４６Ｃ　昇圧回路
４８　容量値記憶回路
ＣＥＮ　コマンドイネーブル信号
ＣＬ１、ＣＬ２　平滑容量
ＣＮＴ、／ＣＮＴ　制御信号
ＣＲ１　主容量
ＣＲ２　副容量
ＣＲ３　主補正容量
ＣＲ４　副補正容量
ＤＥＴ０６、ＤＥＴ３０　検出信号
ＩＣ　半導体集積回路
ＩＦ　インターフェース
ＶＤＤ１　電源電圧、電源線
ＶＤＤ２　内部電源電圧
ＶＰＰ　昇圧電圧、昇圧電源線

Claims (9)

1. 外付けされるアンテナコイルに接続され、制御信号に応じて容量値を変更可能な同調容量と、
   前記同調容量に接続され、前記アンテナコイルが磁界に応じて生成する交流電流を直流電圧に変換し、変換した直流電圧を電源線に出力する整流回路と、
   前記電源線に接続され、整流された直流電圧を平滑化する平滑容量と、
   前記平滑容量により平滑された直流電圧の値を検出する電圧検出回路と、
   前記電圧検出回路が検出した直流電圧値に応じて前記制御信号を出力する同調制御回路とを備え、
   前記整流回路は、
   一端が前記アンテナコイルの第１端子に接続され、他端が前記電源線に接続されたダイオード接続された第１ＭＯＳトランジスタと、
   一端が前記アンテナコイルの第２端子に接続され、他端が前記電源線に接続されたダイオード接続された第２ＭＯＳトランジスタと、
   ソースが半導体集積回路上の接地端子に接続され、ドレインが前記アンテナコイルの第１端子に接続され、ゲートが前記アンテナコイル端子の第２端子に接続された第３ｎＭＯＳトランジスタと、
   ソースが半導体集積回路上の接地端子に接続され、ドレインが前記アンテナコイルの第２端子に接続され、ゲートが前記アンテナコイルの第１端子に接続された第４ｎＭＯＳトランジスタとを備えていることを特徴とする半導体集積回路。
2. 請求項１記載の半導体集積回路において、
   前記同調制御回路は、
   前記直流電圧の変換が開始されたときに、不定値である前記制御信号を、前記同調容量の容量値を所定の値に決定する第１レベルに変化させ、
   その後、前記電圧検出回路が検出する前記直流電圧が第１電圧に達しないときに、前記制御信号を前記同調容量の容量値を減少させる第２レベルに変化させることを特徴とする半導体集積回路。
3. 請求項２記載の半導体集積回路において、
   前記同調容量は、主容量と少なくとも１つの副容量とを並列に接続して構成されており、
   前記副容量は、前記制御信号が第２レベルのときに、前記同調容量と前記整流回路とを接続するノードから切り離されることを特徴とする半導体集積回路。
4. 請求項３記載の半導体集積回路において、
   前記副容量を、前記同調容量と前記整流回路とを接続するノードに接続するスイッチを備え、
   前記スイッチは、前記制御信号をゲートで受け、前記制御信号が前記第１レベルのときにオンし、前記制御信号が前記第２レベルのときにオフするｎＭＯＳトランジスタであることを特徴とする半導体集積回路。
5. 請求項４記載の半導体集積回路において、
   前記直流電圧を昇圧して昇圧電圧を生成する昇圧回路を備え、
   前記同調制御回路は、前記制御信号の前記第１レベルを昇圧電圧に設定することを特徴とする半導体集積回路。
6. 請求項３記載の半導体集積回路において、
   前記副容量を、前記同調容量と前記整流回路とを接続するノードに接続するスイッチを備え、
   前記スイッチは、前記制御信号をゲートで受け、前記制御信号が前記第１レベルのときにオンし、前記制御信号が前記第２レベルのときにオフするｐＭＯＳトランジスタであることを特徴とする半導体集積回路。
7. 請求項６記載の半導体集積回路において、
   前記直流電圧を昇圧して昇圧電圧を生成する昇圧回路を備え、
   前記同調制御回路は、前記制御信号の前記第２レベルを昇圧電圧に設定することを特徴とする半導体集積回路。
8. 請求項１記載の半導体集積回路において、
   前記同調容量の補正の有無を記憶し、補正が必要なことを記憶しているときに調整信号を出力する容量値記憶回路を備え、
   前記同調容量は、前記制御信号および前記調整信号に応じて容量値を変更可能であることを特徴とする半導体集積回路。
9. 請求項８記載の半導体集積回路において、
   前記容量値記憶回路は、前記補正値を記憶する不揮発性メモリを備えていることを特徴とする半導体集積回路。

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