JP2004063920A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法 Download PDFInfo
- Publication number
- JP2004063920A JP2004063920A JP2002222262A JP2002222262A JP2004063920A JP 2004063920 A JP2004063920 A JP 2004063920A JP 2002222262 A JP2002222262 A JP 2002222262A JP 2002222262 A JP2002222262 A JP 2002222262A JP 2004063920 A JP2004063920 A JP 2004063920A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- forming
- voltage
- integrated circuit
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】製造工程の効率化を図りながら、チャネルの深い領域でのパンチスルーを防止すると共に、中・高耐圧半導体集積回路装置のしきい値の制御性を向上することを目的とする。
【解決手段】中・高耐圧半導体装置のゲート酸化膜4下部に、第二の拡散層7と同程度の深さであり、反対導電型の第四の拡散層10を形成する工程を備えることにより、第二の拡散層7がチャンネル方向に突き出していないので深い領域でのパンチスルーを防ぐ事ができ、また深い領域でのチャンネル形成によるしきい値のバラツキを防ぎしきい値の制御性を向上することができる。
【選択図】 図2
【解決手段】中・高耐圧半導体装置のゲート酸化膜4下部に、第二の拡散層7と同程度の深さであり、反対導電型の第四の拡散層10を形成する工程を備えることにより、第二の拡散層7がチャンネル方向に突き出していないので深い領域でのパンチスルーを防ぐ事ができ、また深い領域でのチャンネル形成によるしきい値のバラツキを防ぎしきい値の制御性を向上することができる。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は中・高耐圧MOS型半導体集積回路装置、特にLOCOSオフセット構造を有する中・高耐圧MOS型半導体集積回路装置の製造方法に関するものである。
【0002】
【従来の技術】
液晶表示パネル等の表示装置を駆動するには比較的高い電圧が要求され、このために、液晶表示パネル等の表示装置を駆動する半導体集積回路装置においては、約6V〜十数Vの中耐圧、あるいは数十V領域の高耐圧半導体集積回路装置の需要が大きくなっている。
【0003】
以下、図を用いて従来の中・高耐圧MOS型半導体集積回路装置の製造方法について説明する。
図3は、従来の中・高耐圧MOS型トランジスタの断面図であり、図4は、従来の高耐圧MOS型トランジスタの断面図である。
【0004】
図3において1は半導体基板、2は中・高耐圧用ウェル、3はMOSトランジスタのチャンネル部とソース・ドレイン拡散層の間に設けられたLOCOS絶縁膜、4はゲート酸化膜、5はゲート、6は第一の拡散層であって、ソース・ドレインとなるべき高濃度不純物拡散領域、7は第二の拡散層で、特にドレインのオフセット領域となる、第一の拡散層6よりは低濃度の不純物拡散領域である。8はチャンネルドープである。
【0005】
従来の中・高耐圧トランジスタは半導体基板1の表面部に中・高耐圧用ウェル2を、中・高耐圧用ウェル2の表面部にLOCOS絶縁膜3を形成し、LOCOS絶縁膜3に挟まれた内側にゲート酸化膜4、LOCOS絶縁膜3とゲート酸化膜4の上部にゲート5を有し、LOCOS絶縁膜3の外側の半導体基板1表面に形成された第一の拡散層6、LOCOS絶縁膜3の下部に形成された第二の拡散層7、ゲート酸化膜4の下部に注入されたチャンネルドープ8から構成された図3に示すようなLOCOSオフセット構造をしている。
【0006】
また、図3に示したMOS型トランジスタより、さらに高耐圧や高電流駆動能力を目指したMOS型トランジスタとして、図4に示すようなMOS型トランジスタがある。
【0007】
このMOS型トランジスタでは、耐圧向上のために不純物濃度を濃くし、また、電界が集中しやすい構造である第一の拡散層6と中・高耐圧用ウェル2の間の耐圧をさらに向上させるために、第一の拡散層6よりも濃度の薄い第三の拡散層9を、第一の拡散層6直下の中・高耐圧用ウェル2上部に形成する。また、電流駆動能力向上のために第二の拡散層7が深くなるようにしてこの部分の抵抗を下げた構造のMOS型トランジスタにすることが行われている。
【0008】
しかしながら、通常、中・高耐圧用ウェル2は半導体基板にイオン注入などで不純物を注入した後、熱拡散して形成されるため、中・高耐圧用ウェル2の領域を深く形成するにつれて不純物の濃度が薄くなっていく傾向にある。
【0009】
ここで、図4のような、オフセット領域に存在する第二の拡散層7を深い構造にした場合、中・高耐圧用のウェル2の深い領域ほど不純物濃度が薄くなっているために、第二の拡散層7の不純物が横方向に広がる傾向があり、形状が従来の図3に示したトランジスタの場合よりも両方から大きくチャンネル側に横に広がった形状となる。そのため、第二の拡散層7がゲート酸化膜4の下の部分と重なる領域が大きくなる。
【0010】
そのために、チャンネル方向に突出した第二の拡散層7の深い領域では、第二の拡散層7を介したソース・ドレイン間のパンチスルーが起こりやすくなる。しかも、中・高耐圧用トランジスタでは、ソース・ドレイン間に高い電圧が印加されるのでより一層パンチスルーが起こりやすくなるという問題点があった。
【0011】
また、第二の拡散層7が横方向に広がっていると、中・高耐圧トランジスタの場合、ゲート電圧を印加すると、チャンネルの深い領域で最初にトランジスタがオンする場合もある。したがって、チャンネルドープ8がゲート酸化膜4の直下の浅いところのみに注入されていると、しきい値の制御性が悪くなるいう問題点もあった。
【0012】
【発明が解決しようとする課題】
本発明の半導体集積回路装置の製造方法は、上記従来の問題点を解決するもので、製造工程の効率化を図りながら、チャネルの深い領域でのパンチスルーを防止すると共に、中・高耐圧半導体集積回路装置のしきい値の制御性を向上することを目的とするものである。また、電界集中を緩和して耐圧を向上し、さらには、サステイン耐圧を向上することを目的とする。
【0013】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項1記載の半導体集積回路装置の製造方法は、半導体基板上のトランジスタのチャンネル領域に形成されたゲート絶縁膜を介してゲート電極を形成する工程と、前記チャンネル領域の両側の離れた領域に前記半導体基板と反対導電型であり、ソース・ドレインとなる高濃度の第一の拡散層を形成する工程と、前記第一の拡散層と前記チャンネル領域に挟まれた領域に前記第一の拡散層と同一導電型で前記第一の拡散層より低濃度の第二の拡散層を形成する工程と、前記第一の拡散層の下部に前記第一の拡散層と同一導電型で前記第一の拡散層より低濃度の第三の拡散層を形成する工程と、前記チャンネル領域に前記第一の拡散層と反対導電型の第四の拡散層を形成する工程とを有し、前記第四の拡散層が、前記第二の拡散層と接しており、前記第二の拡散層と深さが同じかまたはそれより深く設定されていることを特徴とする。
【0014】
請求項2記載の半導体集積回路装置の製造方法は、半導体基板上に中耐圧または高耐圧トランジスタと低電圧駆動トランジスタが搭載された半導体集積回路装置の製造方法であって、前記半導体基板上の中耐圧または高耐圧トランジスタのチャンネル領域に形成されたゲート絶縁膜を介してゲート電極を形成する工程と、前記チャンネル領域の両側の離れた領域に前記半導体基板と反対導電型であり、ソース・ドレインとなる高濃度の第一の拡散層を形成する工程と、前記第一の拡散層と前記チャンネル領域に挟まれた領域に前記第一の拡散層と同一導電型で前記第一の拡散層より低濃度の第二の拡散層を形成する工程と、前記第一の拡散層の下部に前記第一の拡散層と同一導電型で前記第一の拡散層より低濃度の第三の拡散層を形成する工程と、前記チャンネル領域に前記第一の拡散層と反対導電型の第四の拡散層を形成する工程とを有し、前記第四の拡散層は前記第二の拡散層と接しており、前記第二の拡散層と深さが同じかまたはそれより深く設定され、さらに前記低電圧駆動トランジスタの2種類の導電型ウェルは、前記第三の拡散層または前記第四の拡散層の形成工程で形成されることを特徴とする。
【0015】
請求項3記載の半導体集積回路装置の製造方法は、請求項2記載の半導体集積回路装置の製造方法において、前記低電圧駆動トランジスタは、CMOSトランジスタであることを特徴とする。
【0016】
請求項4記載の半導体集積回路装置の製造方法は、請求項1または請求項2記載の半導体集積回路装置の製造方法において、前記第二の拡散層がチャネル領域側にいくほど浅く、かつ不純物濃度が薄くなり、ドレイン側にいくほど深く、かつ不純物濃度が濃くなることを特徴とする。
以上により、製造工程の効率化を図りながら、チャネルの深い領域でのパンチスルーを防止すると共に、中・高耐圧半導体集積回路装置のしきい値の制御性を向上することができる。また、電界集中を緩和して耐圧を向上し、さらには、サステイン耐圧を向上することができる。
【0017】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
図1は、本発明の半導体集積回路装置を示す断面図であり、図2(a)は、本発明の半導体集積回路装置の製造方法であって拡散層の形成工程を示す工程断面図、図2(b)は、本発明の半導体集積回路装置の製造方法であって拡散層を熱拡散する工程を示す工程断面図、図2(c)は、本発明の半導体集積回路装置の製造方法であってソース・ドレイン領域の形成工程を示す工程断面図、図2(d)は、本発明の半導体集積回路装置の製造方法であってゲート領域の形成工程を示す工程断面図である。
【0018】
なお、ここでは、高耐圧MOS型トランジスタについて説明するが、本発明の半導体集積回路装置の製造方法は、液晶ドライバのように、高耐圧MOS型トランジスタの製造に用いると共に、約5V以下で駆動する低電圧CMOSトランジスタの製造に用いることができる。従って、図2に示す方法で形成された半導体集積回路装置は高耐圧MOSトランジスタとは別領域で低電圧CMOSトランジスタのNウエル、Pウエルを含み、かつそれらは高耐圧MOS型トランジスタのウエルとは別工程で製造されるものである。図2では低電圧CMOSトランジスタのウエルは図示されず、半導体基板の別の領域にあるものとする。
【0019】
まず、図2(a)に示すように、P型の不純物の濃度2.4E14[cm−3]程度の半導体基板1にP型の濃度が2.0E15〜4.0E16[cm−3]程度で最終的に深さが2〜15μm程度となる中・高耐圧用ウェル2を形成する。深さ2μmに近いウエルを用いる場合は駆動電圧十数V近辺の中耐圧トランジスタに対応し、深さ15μmに近いウエルを用いる場合は駆動電圧数十Vの高耐圧トランジスタに対応するものである。
【0020】
次に、中・高耐圧用ウェル2にイオン注入を行い、高耐圧MOS型トランジスタのソース・ドレインとなるべき半導体基板1の領域に選択的に第三の拡散層9を形成し、高耐圧MOS型トランジスタのチャンネルとなるべき領域に第四の拡散層10を形成する。第三の拡散層9はN型で中濃度の不純物を有しているため、低電圧PMOSトランジスタのNウエルもこの工程で同時に形成される。一方、第四の拡散層10はP型で中濃度の不純物を有しているため、低電圧NMOSトランジスタのPウエルもこの工程で同時に形成される。イオン注入の後に、熱処理が施され、図2(b)に示すような、第三の拡散層9は濃度が4.0E15〜1.0E18[cm−3]程度で深さが1〜5μm程度に成長し、また、第四の拡散層10は濃度が4.0E15〜2.0E16[cm−3]程度で深さが2〜5μm程度に成長する。以上のように一般的に高耐圧半導体集積回路装置は高耐圧用ウェルと低圧用ウェルを別に形成することが多く、ソース・ドレイン領域を構成する第三の拡散層9の理想的な濃度は低圧用Nウェルの濃度に近い場合が多いため、第三の拡散層9は低圧用ウェルで形成する事ができる。同様に、第四の拡散層10を形成する際の注入量を低圧用Pウェルと同じ注入量にすることができ、このような製造工程の工夫によって半導体集積回路装置の製造工程の削減が可能となる。
【0021】
次に、図2(c)に示すように、第三の拡散層9および第四の拡散層10で挟まれる領域に濃度が2.0E16〜1.0E17[cm−3]程度で深さ1〜3μm程度の高耐圧トランジスタのオフセットドレインとなるN型の第二の拡散層7を形成し、その上にLOCOS膜3を形成する。また、図2(d)に示すように、第4四の拡散層10の表面にゲート酸化膜4を成長させる。さらに、ゲート酸化膜4上とLOCOS膜3にまたがってゲート5を形成し、先のソース・ドレイン領域の第三の拡散層9の上から濃度が5.0E19〜2.0E20[cm−3]程度の高濃度で深さが0.3〜1μm程度のN型の第一の拡散層6を形成して中・高耐圧半導体集積回路装置が製造される。ソース・ドレイン領域形成後の種々の熱処理によって、各拡散層は最終的には図1のような形状となる。
【0022】
本発明の高耐圧トランジスタにおいて、チャンネル領域の第四の拡散層10はしきい値電圧を制御する役目を果たすものであり、第二の拡散層7は特にドレインのオフセット領域を構成するものであり、また、第三の拡散層9はソース・ドレインの高濃度不純物拡散層である第一の拡散層と中・高耐圧ウエル2とのPN接合の濃度勾配を緩和し、耐圧向上に寄与する役目を果たしている。
【0023】
そして図1に示された総合拡散層11は、第一の拡散層6、第二の拡散層7、および第三の拡散層9を結合して一つに表示したN型の総合拡散層11の最終完成時の形状を持つ拡散層である。オフセット領域に形成したN型の第二の拡散層7に隣接して、この第二の拡散層7と深さが同じかまたはそれより少し深い逆導電型のP型第四の拡散層10を形成したことによって、もとの第二の拡散層7のPN接合境界が第一の拡散層や第三の拡散層9のある方向へ後退し、従来のようにチャンネル側へ突き出すことがなくなっている。
【0024】
すなわち、オフセット領域の第二の拡散層7がチャンネル側にいくほど浅く、濃度が薄くなり、ドレイン側にいくほど深く、濃くなるようなゆるやかな濃度勾配になる。このような濃度分布になると、図1に示される総合拡散層11のPN接合での電界が集中しにくくなり耐圧が向上する。また、第二の拡散層7から第三の拡散層9にかけての拡散層の形状が非常に曲率の大きい無理のない形状となるため、このことによっても電界が集中しにくく耐圧が向上できる。
【0025】
また、第三の拡散層9の深さは、第四の拡散層10、および第二の拡散層7と概ね同じであるから、総合拡散層11の形状は図1に示すとおり、横方向に単調に深くなるような形状となり、第二の拡散層7がチャンネル方向に突き出していないのでパンチスルー耐圧も向上することができる。
【0026】
さらに、第四の拡散層10を形成することにより、ゲート5下の中・高耐圧用ウェル2の濃度が濃くなり、この領域で電流が流れたとき、寄生バイポーラトランジスタが形成されるのを防ぐことができ、その結果ドレインのサステイン耐圧を向上することができる。
【0027】
以上のように、本発明の半導体集積回路装置の製造方法によると、製造工程の効率化を図りながら、チャネルの深い領域でのパンチスルーを防止すると共に、中・高耐圧半導体集積回路装置のしきい値の制御性を向上することができる。
【0028】
【発明の効果】
以上のように本発明の半導体集積回路装置の製造方法によると、ゲート酸化膜の下部の深い領域までしきい値電圧制御も兼ねた拡散層を形成することにより、通常の半導体基板表面のみに注入するチャンネルドープでは防止できない、深い領域でのソース・ドレインパンチスルーを防止すると共に、高電圧を印加した際の深い領域でのチャンネル形成によるしきい値のバラツキをおさえ、しきい値の制御性を向上する。また、オフセット領域の拡散層の形状の曲率が大きくなり、ゲートからドレインにかけて濃度が濃くなるという濃度分布により、電界集中が緩和されて耐圧が向上し、さらにはゲート直下のウェル濃度が濃くなることによりサステイン耐圧が強い優れた中・高耐圧半導体集積回路装置の製造方法を実現することができる。
【0029】
さらにまた、上記のような各拡散層を低電圧駆動CMOSトランジスタのウエルと同時に形成できるので、工程数の節約ができ、低コスト化に寄与することができる。
【図面の簡単な説明】
【図1】本発明の半導体集積回路装置を示す断面図
【図2】(a)本発明の半導体集積回路装置の製造方法であって拡散層の形成工程を示す工程断面図
(b)本発明の半導体集積回路装置の製造方法であって拡散層を熱拡散する工程を示す工程断面図
(c)本発明の半導体集積回路装置の製造方法であってソース・ドレイン領域の形成工程を示す工程断面図
(d)本発明の半導体集積回路装置の製造方法であってゲート領域の形成工程を示す工程断面図
【図3】従来の中・高耐圧MOS型トランジスタの断面図
【図4】従来の高耐圧MOS型トランジスタの断面図
【符号の説明】
1 半導体基板
2 中・高耐圧用ウェル
3 LOCOS絶縁膜
4 ゲート酸化膜
5 ゲート
6 第一の拡散層
7 第二の拡散層
8 チャンネルドープ
9 第三の拡散層
10 第四の拡散層
11 総合拡散層
【発明の属する技術分野】
本発明は中・高耐圧MOS型半導体集積回路装置、特にLOCOSオフセット構造を有する中・高耐圧MOS型半導体集積回路装置の製造方法に関するものである。
【0002】
【従来の技術】
液晶表示パネル等の表示装置を駆動するには比較的高い電圧が要求され、このために、液晶表示パネル等の表示装置を駆動する半導体集積回路装置においては、約6V〜十数Vの中耐圧、あるいは数十V領域の高耐圧半導体集積回路装置の需要が大きくなっている。
【0003】
以下、図を用いて従来の中・高耐圧MOS型半導体集積回路装置の製造方法について説明する。
図3は、従来の中・高耐圧MOS型トランジスタの断面図であり、図4は、従来の高耐圧MOS型トランジスタの断面図である。
【0004】
図3において1は半導体基板、2は中・高耐圧用ウェル、3はMOSトランジスタのチャンネル部とソース・ドレイン拡散層の間に設けられたLOCOS絶縁膜、4はゲート酸化膜、5はゲート、6は第一の拡散層であって、ソース・ドレインとなるべき高濃度不純物拡散領域、7は第二の拡散層で、特にドレインのオフセット領域となる、第一の拡散層6よりは低濃度の不純物拡散領域である。8はチャンネルドープである。
【0005】
従来の中・高耐圧トランジスタは半導体基板1の表面部に中・高耐圧用ウェル2を、中・高耐圧用ウェル2の表面部にLOCOS絶縁膜3を形成し、LOCOS絶縁膜3に挟まれた内側にゲート酸化膜4、LOCOS絶縁膜3とゲート酸化膜4の上部にゲート5を有し、LOCOS絶縁膜3の外側の半導体基板1表面に形成された第一の拡散層6、LOCOS絶縁膜3の下部に形成された第二の拡散層7、ゲート酸化膜4の下部に注入されたチャンネルドープ8から構成された図3に示すようなLOCOSオフセット構造をしている。
【0006】
また、図3に示したMOS型トランジスタより、さらに高耐圧や高電流駆動能力を目指したMOS型トランジスタとして、図4に示すようなMOS型トランジスタがある。
【0007】
このMOS型トランジスタでは、耐圧向上のために不純物濃度を濃くし、また、電界が集中しやすい構造である第一の拡散層6と中・高耐圧用ウェル2の間の耐圧をさらに向上させるために、第一の拡散層6よりも濃度の薄い第三の拡散層9を、第一の拡散層6直下の中・高耐圧用ウェル2上部に形成する。また、電流駆動能力向上のために第二の拡散層7が深くなるようにしてこの部分の抵抗を下げた構造のMOS型トランジスタにすることが行われている。
【0008】
しかしながら、通常、中・高耐圧用ウェル2は半導体基板にイオン注入などで不純物を注入した後、熱拡散して形成されるため、中・高耐圧用ウェル2の領域を深く形成するにつれて不純物の濃度が薄くなっていく傾向にある。
【0009】
ここで、図4のような、オフセット領域に存在する第二の拡散層7を深い構造にした場合、中・高耐圧用のウェル2の深い領域ほど不純物濃度が薄くなっているために、第二の拡散層7の不純物が横方向に広がる傾向があり、形状が従来の図3に示したトランジスタの場合よりも両方から大きくチャンネル側に横に広がった形状となる。そのため、第二の拡散層7がゲート酸化膜4の下の部分と重なる領域が大きくなる。
【0010】
そのために、チャンネル方向に突出した第二の拡散層7の深い領域では、第二の拡散層7を介したソース・ドレイン間のパンチスルーが起こりやすくなる。しかも、中・高耐圧用トランジスタでは、ソース・ドレイン間に高い電圧が印加されるのでより一層パンチスルーが起こりやすくなるという問題点があった。
【0011】
また、第二の拡散層7が横方向に広がっていると、中・高耐圧トランジスタの場合、ゲート電圧を印加すると、チャンネルの深い領域で最初にトランジスタがオンする場合もある。したがって、チャンネルドープ8がゲート酸化膜4の直下の浅いところのみに注入されていると、しきい値の制御性が悪くなるいう問題点もあった。
【0012】
【発明が解決しようとする課題】
本発明の半導体集積回路装置の製造方法は、上記従来の問題点を解決するもので、製造工程の効率化を図りながら、チャネルの深い領域でのパンチスルーを防止すると共に、中・高耐圧半導体集積回路装置のしきい値の制御性を向上することを目的とするものである。また、電界集中を緩和して耐圧を向上し、さらには、サステイン耐圧を向上することを目的とする。
【0013】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項1記載の半導体集積回路装置の製造方法は、半導体基板上のトランジスタのチャンネル領域に形成されたゲート絶縁膜を介してゲート電極を形成する工程と、前記チャンネル領域の両側の離れた領域に前記半導体基板と反対導電型であり、ソース・ドレインとなる高濃度の第一の拡散層を形成する工程と、前記第一の拡散層と前記チャンネル領域に挟まれた領域に前記第一の拡散層と同一導電型で前記第一の拡散層より低濃度の第二の拡散層を形成する工程と、前記第一の拡散層の下部に前記第一の拡散層と同一導電型で前記第一の拡散層より低濃度の第三の拡散層を形成する工程と、前記チャンネル領域に前記第一の拡散層と反対導電型の第四の拡散層を形成する工程とを有し、前記第四の拡散層が、前記第二の拡散層と接しており、前記第二の拡散層と深さが同じかまたはそれより深く設定されていることを特徴とする。
【0014】
請求項2記載の半導体集積回路装置の製造方法は、半導体基板上に中耐圧または高耐圧トランジスタと低電圧駆動トランジスタが搭載された半導体集積回路装置の製造方法であって、前記半導体基板上の中耐圧または高耐圧トランジスタのチャンネル領域に形成されたゲート絶縁膜を介してゲート電極を形成する工程と、前記チャンネル領域の両側の離れた領域に前記半導体基板と反対導電型であり、ソース・ドレインとなる高濃度の第一の拡散層を形成する工程と、前記第一の拡散層と前記チャンネル領域に挟まれた領域に前記第一の拡散層と同一導電型で前記第一の拡散層より低濃度の第二の拡散層を形成する工程と、前記第一の拡散層の下部に前記第一の拡散層と同一導電型で前記第一の拡散層より低濃度の第三の拡散層を形成する工程と、前記チャンネル領域に前記第一の拡散層と反対導電型の第四の拡散層を形成する工程とを有し、前記第四の拡散層は前記第二の拡散層と接しており、前記第二の拡散層と深さが同じかまたはそれより深く設定され、さらに前記低電圧駆動トランジスタの2種類の導電型ウェルは、前記第三の拡散層または前記第四の拡散層の形成工程で形成されることを特徴とする。
【0015】
請求項3記載の半導体集積回路装置の製造方法は、請求項2記載の半導体集積回路装置の製造方法において、前記低電圧駆動トランジスタは、CMOSトランジスタであることを特徴とする。
【0016】
請求項4記載の半導体集積回路装置の製造方法は、請求項1または請求項2記載の半導体集積回路装置の製造方法において、前記第二の拡散層がチャネル領域側にいくほど浅く、かつ不純物濃度が薄くなり、ドレイン側にいくほど深く、かつ不純物濃度が濃くなることを特徴とする。
以上により、製造工程の効率化を図りながら、チャネルの深い領域でのパンチスルーを防止すると共に、中・高耐圧半導体集積回路装置のしきい値の制御性を向上することができる。また、電界集中を緩和して耐圧を向上し、さらには、サステイン耐圧を向上することができる。
【0017】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
図1は、本発明の半導体集積回路装置を示す断面図であり、図2(a)は、本発明の半導体集積回路装置の製造方法であって拡散層の形成工程を示す工程断面図、図2(b)は、本発明の半導体集積回路装置の製造方法であって拡散層を熱拡散する工程を示す工程断面図、図2(c)は、本発明の半導体集積回路装置の製造方法であってソース・ドレイン領域の形成工程を示す工程断面図、図2(d)は、本発明の半導体集積回路装置の製造方法であってゲート領域の形成工程を示す工程断面図である。
【0018】
なお、ここでは、高耐圧MOS型トランジスタについて説明するが、本発明の半導体集積回路装置の製造方法は、液晶ドライバのように、高耐圧MOS型トランジスタの製造に用いると共に、約5V以下で駆動する低電圧CMOSトランジスタの製造に用いることができる。従って、図2に示す方法で形成された半導体集積回路装置は高耐圧MOSトランジスタとは別領域で低電圧CMOSトランジスタのNウエル、Pウエルを含み、かつそれらは高耐圧MOS型トランジスタのウエルとは別工程で製造されるものである。図2では低電圧CMOSトランジスタのウエルは図示されず、半導体基板の別の領域にあるものとする。
【0019】
まず、図2(a)に示すように、P型の不純物の濃度2.4E14[cm−3]程度の半導体基板1にP型の濃度が2.0E15〜4.0E16[cm−3]程度で最終的に深さが2〜15μm程度となる中・高耐圧用ウェル2を形成する。深さ2μmに近いウエルを用いる場合は駆動電圧十数V近辺の中耐圧トランジスタに対応し、深さ15μmに近いウエルを用いる場合は駆動電圧数十Vの高耐圧トランジスタに対応するものである。
【0020】
次に、中・高耐圧用ウェル2にイオン注入を行い、高耐圧MOS型トランジスタのソース・ドレインとなるべき半導体基板1の領域に選択的に第三の拡散層9を形成し、高耐圧MOS型トランジスタのチャンネルとなるべき領域に第四の拡散層10を形成する。第三の拡散層9はN型で中濃度の不純物を有しているため、低電圧PMOSトランジスタのNウエルもこの工程で同時に形成される。一方、第四の拡散層10はP型で中濃度の不純物を有しているため、低電圧NMOSトランジスタのPウエルもこの工程で同時に形成される。イオン注入の後に、熱処理が施され、図2(b)に示すような、第三の拡散層9は濃度が4.0E15〜1.0E18[cm−3]程度で深さが1〜5μm程度に成長し、また、第四の拡散層10は濃度が4.0E15〜2.0E16[cm−3]程度で深さが2〜5μm程度に成長する。以上のように一般的に高耐圧半導体集積回路装置は高耐圧用ウェルと低圧用ウェルを別に形成することが多く、ソース・ドレイン領域を構成する第三の拡散層9の理想的な濃度は低圧用Nウェルの濃度に近い場合が多いため、第三の拡散層9は低圧用ウェルで形成する事ができる。同様に、第四の拡散層10を形成する際の注入量を低圧用Pウェルと同じ注入量にすることができ、このような製造工程の工夫によって半導体集積回路装置の製造工程の削減が可能となる。
【0021】
次に、図2(c)に示すように、第三の拡散層9および第四の拡散層10で挟まれる領域に濃度が2.0E16〜1.0E17[cm−3]程度で深さ1〜3μm程度の高耐圧トランジスタのオフセットドレインとなるN型の第二の拡散層7を形成し、その上にLOCOS膜3を形成する。また、図2(d)に示すように、第4四の拡散層10の表面にゲート酸化膜4を成長させる。さらに、ゲート酸化膜4上とLOCOS膜3にまたがってゲート5を形成し、先のソース・ドレイン領域の第三の拡散層9の上から濃度が5.0E19〜2.0E20[cm−3]程度の高濃度で深さが0.3〜1μm程度のN型の第一の拡散層6を形成して中・高耐圧半導体集積回路装置が製造される。ソース・ドレイン領域形成後の種々の熱処理によって、各拡散層は最終的には図1のような形状となる。
【0022】
本発明の高耐圧トランジスタにおいて、チャンネル領域の第四の拡散層10はしきい値電圧を制御する役目を果たすものであり、第二の拡散層7は特にドレインのオフセット領域を構成するものであり、また、第三の拡散層9はソース・ドレインの高濃度不純物拡散層である第一の拡散層と中・高耐圧ウエル2とのPN接合の濃度勾配を緩和し、耐圧向上に寄与する役目を果たしている。
【0023】
そして図1に示された総合拡散層11は、第一の拡散層6、第二の拡散層7、および第三の拡散層9を結合して一つに表示したN型の総合拡散層11の最終完成時の形状を持つ拡散層である。オフセット領域に形成したN型の第二の拡散層7に隣接して、この第二の拡散層7と深さが同じかまたはそれより少し深い逆導電型のP型第四の拡散層10を形成したことによって、もとの第二の拡散層7のPN接合境界が第一の拡散層や第三の拡散層9のある方向へ後退し、従来のようにチャンネル側へ突き出すことがなくなっている。
【0024】
すなわち、オフセット領域の第二の拡散層7がチャンネル側にいくほど浅く、濃度が薄くなり、ドレイン側にいくほど深く、濃くなるようなゆるやかな濃度勾配になる。このような濃度分布になると、図1に示される総合拡散層11のPN接合での電界が集中しにくくなり耐圧が向上する。また、第二の拡散層7から第三の拡散層9にかけての拡散層の形状が非常に曲率の大きい無理のない形状となるため、このことによっても電界が集中しにくく耐圧が向上できる。
【0025】
また、第三の拡散層9の深さは、第四の拡散層10、および第二の拡散層7と概ね同じであるから、総合拡散層11の形状は図1に示すとおり、横方向に単調に深くなるような形状となり、第二の拡散層7がチャンネル方向に突き出していないのでパンチスルー耐圧も向上することができる。
【0026】
さらに、第四の拡散層10を形成することにより、ゲート5下の中・高耐圧用ウェル2の濃度が濃くなり、この領域で電流が流れたとき、寄生バイポーラトランジスタが形成されるのを防ぐことができ、その結果ドレインのサステイン耐圧を向上することができる。
【0027】
以上のように、本発明の半導体集積回路装置の製造方法によると、製造工程の効率化を図りながら、チャネルの深い領域でのパンチスルーを防止すると共に、中・高耐圧半導体集積回路装置のしきい値の制御性を向上することができる。
【0028】
【発明の効果】
以上のように本発明の半導体集積回路装置の製造方法によると、ゲート酸化膜の下部の深い領域までしきい値電圧制御も兼ねた拡散層を形成することにより、通常の半導体基板表面のみに注入するチャンネルドープでは防止できない、深い領域でのソース・ドレインパンチスルーを防止すると共に、高電圧を印加した際の深い領域でのチャンネル形成によるしきい値のバラツキをおさえ、しきい値の制御性を向上する。また、オフセット領域の拡散層の形状の曲率が大きくなり、ゲートからドレインにかけて濃度が濃くなるという濃度分布により、電界集中が緩和されて耐圧が向上し、さらにはゲート直下のウェル濃度が濃くなることによりサステイン耐圧が強い優れた中・高耐圧半導体集積回路装置の製造方法を実現することができる。
【0029】
さらにまた、上記のような各拡散層を低電圧駆動CMOSトランジスタのウエルと同時に形成できるので、工程数の節約ができ、低コスト化に寄与することができる。
【図面の簡単な説明】
【図1】本発明の半導体集積回路装置を示す断面図
【図2】(a)本発明の半導体集積回路装置の製造方法であって拡散層の形成工程を示す工程断面図
(b)本発明の半導体集積回路装置の製造方法であって拡散層を熱拡散する工程を示す工程断面図
(c)本発明の半導体集積回路装置の製造方法であってソース・ドレイン領域の形成工程を示す工程断面図
(d)本発明の半導体集積回路装置の製造方法であってゲート領域の形成工程を示す工程断面図
【図3】従来の中・高耐圧MOS型トランジスタの断面図
【図4】従来の高耐圧MOS型トランジスタの断面図
【符号の説明】
1 半導体基板
2 中・高耐圧用ウェル
3 LOCOS絶縁膜
4 ゲート酸化膜
5 ゲート
6 第一の拡散層
7 第二の拡散層
8 チャンネルドープ
9 第三の拡散層
10 第四の拡散層
11 総合拡散層
Claims (4)
- 半導体基板上のトランジスタのチャンネル領域に形成されたゲート絶縁膜を介してゲート電極を形成する工程と、
前記チャンネル領域の両側の離れた領域に前記半導体基板と反対導電型であり、ソース・ドレインとなる高濃度の第一の拡散層を形成する工程と、
前記第一の拡散層と前記チャンネル領域に挟まれた領域に前記第一の拡散層と同一導電型で前記第一の拡散層より低濃度の第二の拡散層を形成する工程と、
前記第一の拡散層の下部に前記第一の拡散層と同一導電型で前記第一の拡散層より低濃度の第三の拡散層を形成する工程と、
前記チャンネル領域に前記第一の拡散層と反対導電型の第四の拡散層を形成する工程と
を有し、前記第四の拡散層が、前記第二の拡散層と接しており、前記第二の拡散層と深さが同じかまたはそれより深く設定されていることを特徴とする半導体集積回路装置の製造方法。 - 半導体基板上に中耐圧または高耐圧トランジスタと低電圧駆動トランジスタが搭載された半導体集積回路装置の製造方法であって、
前記半導体基板上の中耐圧または高耐圧トランジスタのチャンネル領域に形成されたゲート絶縁膜を介してゲート電極を形成する工程と、
前記チャンネル領域の両側の離れた領域に前記半導体基板と反対導電型であり、ソース・ドレインとなる高濃度の第一の拡散層を形成する工程と、
前記第一の拡散層と前記チャンネル領域に挟まれた領域に前記第一の拡散層と同一導電型で前記第一の拡散層より低濃度の第二の拡散層を形成する工程と、
前記第一の拡散層の下部に前記第一の拡散層と同一導電型で前記第一の拡散層より低濃度の第三の拡散層を形成する工程と、
前記チャンネル領域に前記第一の拡散層と反対導電型の第四の拡散層を形成する工程と
を有し、前記第四の拡散層は前記第二の拡散層と接しており、前記第二の拡散層と深さが同じかまたはそれより深く設定され、さらに前記低電圧駆動トランジスタの2種類の導電型ウェルは、前記第三の拡散層または前記第四の拡散層の形成工程で形成されることを特徴とする半導体集積回路装置の製造方法。 - 前記低電圧駆動トランジスタは、CMOSトランジスタであることを特徴とする請求項2記載の半導体集積回路装置の製造方法。
- 前記第二の拡散層がチャネル領域側にいくほど浅く、かつ不純物濃度が薄くなり、ドレイン側にいくほど深く、かつ不純物濃度が濃くなることを特徴とする請求項1または請求項2記載の半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002222262A JP2004063920A (ja) | 2002-07-31 | 2002-07-31 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002222262A JP2004063920A (ja) | 2002-07-31 | 2002-07-31 | 半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004063920A true JP2004063920A (ja) | 2004-02-26 |
Family
ID=31942326
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002222262A Pending JP2004063920A (ja) | 2002-07-31 | 2002-07-31 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004063920A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009044036A (ja) * | 2007-08-10 | 2009-02-26 | Renesas Technology Corp | 半導体装置およびその製造方法 |
-
2002
- 2002-07-31 JP JP2002222262A patent/JP2004063920A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009044036A (ja) * | 2007-08-10 | 2009-02-26 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7187033B2 (en) | Drain-extended MOS transistors with diode clamp and methods for making the same | |
US9362118B2 (en) | Semiconductor device and manufacturing method thereof | |
US7843002B2 (en) | Fully isolated high-voltage MOS device | |
TWI246769B (en) | Method of forming high voltage devices with retrograde well | |
US7986004B2 (en) | Semiconductor device and method of manufacture thereof | |
JP2008140817A (ja) | 半導体装置 | |
JP2006202810A (ja) | 横型二重拡散型mosトランジスタおよびその製造方法 | |
JPH09260651A (ja) | 横型電界効果トランジスタおよびその製造方法 | |
JP2010135800A (ja) | 半導体素子及びその製造方法 | |
JP2010186989A (ja) | 半導体装置及びその製造方法 | |
US7173308B2 (en) | Lateral short-channel DMOS, method for manufacturing same and semiconductor device | |
JP2006261639A (ja) | 半導体装置、ドライバ回路及び半導体装置の製造方法 | |
US7705399B2 (en) | Semiconductor device with field insulation film formed therein | |
US10256340B2 (en) | High-voltage semiconductor device and method for manufacturing the same | |
US9129841B2 (en) | Semiconductor device including a high voltage P-channel transistor and method for manufacturing the same | |
JP2004039774A (ja) | 半導体装置及びその製造方法 | |
JP3400301B2 (ja) | 高耐圧半導体装置 | |
JP4387865B2 (ja) | 半導体装置 | |
JP2009004493A (ja) | 半導体装置及びその製造方法 | |
US7170134B2 (en) | Semiconductor device | |
JP2004063920A (ja) | 半導体集積回路装置の製造方法 | |
JP5517691B2 (ja) | 半導体装置およびその製造方法 | |
KR100482950B1 (ko) | 반도체소자 및 그 제조방법 | |
JP4193604B2 (ja) | 半導体装置およびその製造方法 | |
JP2011097080A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040707 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060830 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060905 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070116 |