JP2004053515A - エンコーダの逓倍回路 - Google Patents
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Abstract
【課題】高速のトラッキング演算が可能で低コストのエンコーダの逓倍回路を提供する。
【解決手段】安価なＲＡＭ搭載のゲートアレーを用い、イニシャル時にＤＤＡ（Ｄｉｇｉｔａｌ Ｄｉｆｆｅｒｅｎｔｉａｌ Ａｎａｌｙｚｅｒ）で演算した三角関数発生結果を逐次バスバッファ（Ｂ）を介してＲＡＭに書き込み、これをテーブルとしてトラッキング演算を行い、高速動作に対応すると共にＣＰＵを搭載しないことでトータルコストを低下させる。ＲＡＭテーブルは必要に応じてＣＰＵからの書き換えも可能とする。
【選択図】 図１
【解決手段】安価なＲＡＭ搭載のゲートアレーを用い、イニシャル時にＤＤＡ（Ｄｉｇｉｔａｌ Ｄｉｆｆｅｒｅｎｔｉａｌ Ａｎａｌｙｚｅｒ）で演算した三角関数発生結果を逐次バスバッファ（Ｂ）を介してＲＡＭに書き込み、これをテーブルとしてトラッキング演算を行い、高速動作に対応すると共にＣＰＵを搭載しないことでトータルコストを低下させる。ＲＡＭテーブルは必要に応じてＣＰＵからの書き換えも可能とする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明はＦＡ、ロボット等に使用するエンコーダの逓倍回路に関する。
【０００２】
【従来の技術】
従来、ＦＡ、ロボット等に使用するエンコーダの位置検出方式となる逓倍回路は、エンコーダに搭載されたＣＰＵが自分のＲＯＭの三角関数データを読んでトラッキング演算を行うものがある（例えば、特願平０３−１２３０８１号）。
【０００３】
ここで、ＤＤＡ（Ｄｉｇｉｔａｌ Ｄｉｆｆｅｒｅｎｔｉａｌ Ａｎａｌｙｚｅｒ）による三角関数発生例について説明する。図１はＤＤＡによる三角関数発生例を示したものである。
１−１、１−２、１−３はアップダウンカウンタで−１はダウンカウント、他はアップで使用し、−１にはイニシャル時円の半径Ｒの値を設定する。カウンタの出力はＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ）に入力する、カウンタのデータはクロックＣＡＬでＤ−ＦＦの出力と加算、若しくは減算し、オーバフロー、アンダーフローしたパルスを他方のカウンターに入力する。ＣＰはカウンタ１−３に入力するＣＰをカウントした物が円周のデータΦになり各々のカウンタの出力がＣＯＳΦ、ＳｉｎΦとなる。円周データはＲの値を適切に決める事で値を調整出来る。９０度を越すデータは象限切換を行い加算、減算を逆にする（図示せず）。これらはＤＤＡとして公知である。
【０００４】
図５は特願平０３−１２３０８１号の位置検出方式における逓倍回路である、
図において，ＣＯＳθ、Ｓｉｎθのアナログ電圧はＡ／Ｄコンバータでデジタルに変換し各々ＲＯＭのＳｉｎΦ、ＣＯＳΦ出力と乗算され差を求められる、この差分のデータをＲＯＭに入力しているΦデータに加算し新しいΦデータとする事で高速トラッキング動作を行うようにしている。
【０００５】
【発明が解決しようとする課題】
従来のエンコーダの位置検出方式となる逓倍回路では、小型化、ローコスト化の為にＣＰＵを搭載せずにハードウエアーで全て演算する事が求められている。
しかしながらＤＤＡによる三角関数のトラッキング演算は速度が遅く、又ＲＯＭテーブルを搭載しハードウエアーで演算するのは、むしろコストアップになると言う問題点を有している。
【０００６】
本発明は、上記課題を解決するためになされたものであり、高速のトラッキング演算が可能なエンコーダの逓倍回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
安価なＲＡＭ搭載のゲートアレーを用い、イニシャル時にＤＤＡで演算した結果を逐次ＲＡＭに書き込み、これをテーブルとして演算を行い、高速動作に対応すると共にＣＰＵをしないことでトータルコストを低下させる。
【０００８】
【発明の実施の形態】
以下，本発明を図に基づいて説明する。
本発明の特徴は以下のとおりでる。
すなわち、電源投入のイニシャル時にハードウエアーのＳｉｎθ、Ｃｏｓθの三角関数データを出力する演算回路を動作させ、このデータをＲＡＭに書き込み、事後このデータをＳｉｎθ、Ｃｏｓθのテーブルとしてハードウエアーでトラッキング演算を行う点である。
また、ＲＡＭテーブルは必要に応じてＣＰＵからの書き換えを可能とした点である。
【０００９】
図２は本願の構成でＢと書かれた箱はバスバッファであり信号を切り換える、図４の回路はリセット時ＴＲ／ＷＲ信号がＬなので書き込みモードとなりＲＡＭのデータバスにはＤＤＡの出力、ＳｉｎΦｏｕｔとＣｏｓΦｏｕｔが入力され、アドレスバスにはΦｏｕｔが入力される。
演算クロックＣＡＬは図１のＤＤＡの演算を行うと共にＲＡＭへのデータ書き込みを行う図３。ＣＡＬで逐次演算しΦデータも増大した値を逐次ＲＡＭに書き込む事を続ける。
図１の１−１のカウンターが０になるとＱＡＤ信号で象限切換が行われ演算の向きを逆にするＱＡＤ信号は図４のカウンターで計数される、４発のＱＡＤで１回転３６０度の関数がＲＡＭに書き込まれた事になる。４発のＱＡＤをでＴＲ／ＷＲをＨにし関数データの書き込みを終了しＤＤＡ出力からＲＡＭへのバッファを切りＲＡＭは読み出しモードとなりＡＬＵの出力のΦデータがアドレスバスに入力される。この後はＣｏｓθ、Ｓｉｎθのトラッキング演算になる。
なお必要に応じてＣＰＵをエンコーダに搭載しＲＡＭテーブルを書き換えて使用出来る様にもする。
【００１０】
【発明の効果】
イニシャル時に関数発生を行わせ、この内容を全てＲＡＭに入れてアクセスするので高速のトラッキング演算が可能になる。
【図面の簡単な説明】
【図１】ＤＤＡによる三角関数発生例を示す。
【図２】本願の構成でＢと書かれた箱はバスバッファであり信号を切り換える。
【図３】演算クロックＣＡＬは図１のＤＤＡの演算を行うと共にＲＡＭへのデータ書き込みを行う。
【図４】回路はリセット時ＴＲ／ＷＲ信号がＬなので書き込みモードとなりＲＡＭのデータバスにはＤＤＡの出力、ＳｉｎΦｏｕｔとＣｏｓΦｏｕｔが入力され、アドレスバスにはΦｏｕｔが入力される。
【図５】従来例。
【符号の説明】
１−１、１−２、１−３ アップダウンカウンタ
【発明の属する技術分野】
本発明はＦＡ、ロボット等に使用するエンコーダの逓倍回路に関する。
【０００２】
【従来の技術】
従来、ＦＡ、ロボット等に使用するエンコーダの位置検出方式となる逓倍回路は、エンコーダに搭載されたＣＰＵが自分のＲＯＭの三角関数データを読んでトラッキング演算を行うものがある（例えば、特願平０３−１２３０８１号）。
【０００３】
ここで、ＤＤＡ（Ｄｉｇｉｔａｌ Ｄｉｆｆｅｒｅｎｔｉａｌ Ａｎａｌｙｚｅｒ）による三角関数発生例について説明する。図１はＤＤＡによる三角関数発生例を示したものである。
１−１、１−２、１−３はアップダウンカウンタで−１はダウンカウント、他はアップで使用し、−１にはイニシャル時円の半径Ｒの値を設定する。カウンタの出力はＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ）に入力する、カウンタのデータはクロックＣＡＬでＤ−ＦＦの出力と加算、若しくは減算し、オーバフロー、アンダーフローしたパルスを他方のカウンターに入力する。ＣＰはカウンタ１−３に入力するＣＰをカウントした物が円周のデータΦになり各々のカウンタの出力がＣＯＳΦ、ＳｉｎΦとなる。円周データはＲの値を適切に決める事で値を調整出来る。９０度を越すデータは象限切換を行い加算、減算を逆にする（図示せず）。これらはＤＤＡとして公知である。
【０００４】
図５は特願平０３−１２３０８１号の位置検出方式における逓倍回路である、
図において，ＣＯＳθ、Ｓｉｎθのアナログ電圧はＡ／Ｄコンバータでデジタルに変換し各々ＲＯＭのＳｉｎΦ、ＣＯＳΦ出力と乗算され差を求められる、この差分のデータをＲＯＭに入力しているΦデータに加算し新しいΦデータとする事で高速トラッキング動作を行うようにしている。
【０００５】
【発明が解決しようとする課題】
従来のエンコーダの位置検出方式となる逓倍回路では、小型化、ローコスト化の為にＣＰＵを搭載せずにハードウエアーで全て演算する事が求められている。
しかしながらＤＤＡによる三角関数のトラッキング演算は速度が遅く、又ＲＯＭテーブルを搭載しハードウエアーで演算するのは、むしろコストアップになると言う問題点を有している。
【０００６】
本発明は、上記課題を解決するためになされたものであり、高速のトラッキング演算が可能なエンコーダの逓倍回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
安価なＲＡＭ搭載のゲートアレーを用い、イニシャル時にＤＤＡで演算した結果を逐次ＲＡＭに書き込み、これをテーブルとして演算を行い、高速動作に対応すると共にＣＰＵをしないことでトータルコストを低下させる。
【０００８】
【発明の実施の形態】
以下，本発明を図に基づいて説明する。
本発明の特徴は以下のとおりでる。
すなわち、電源投入のイニシャル時にハードウエアーのＳｉｎθ、Ｃｏｓθの三角関数データを出力する演算回路を動作させ、このデータをＲＡＭに書き込み、事後このデータをＳｉｎθ、Ｃｏｓθのテーブルとしてハードウエアーでトラッキング演算を行う点である。
また、ＲＡＭテーブルは必要に応じてＣＰＵからの書き換えを可能とした点である。
【０００９】
図２は本願の構成でＢと書かれた箱はバスバッファであり信号を切り換える、図４の回路はリセット時ＴＲ／ＷＲ信号がＬなので書き込みモードとなりＲＡＭのデータバスにはＤＤＡの出力、ＳｉｎΦｏｕｔとＣｏｓΦｏｕｔが入力され、アドレスバスにはΦｏｕｔが入力される。
演算クロックＣＡＬは図１のＤＤＡの演算を行うと共にＲＡＭへのデータ書き込みを行う図３。ＣＡＬで逐次演算しΦデータも増大した値を逐次ＲＡＭに書き込む事を続ける。
図１の１−１のカウンターが０になるとＱＡＤ信号で象限切換が行われ演算の向きを逆にするＱＡＤ信号は図４のカウンターで計数される、４発のＱＡＤで１回転３６０度の関数がＲＡＭに書き込まれた事になる。４発のＱＡＤをでＴＲ／ＷＲをＨにし関数データの書き込みを終了しＤＤＡ出力からＲＡＭへのバッファを切りＲＡＭは読み出しモードとなりＡＬＵの出力のΦデータがアドレスバスに入力される。この後はＣｏｓθ、Ｓｉｎθのトラッキング演算になる。
なお必要に応じてＣＰＵをエンコーダに搭載しＲＡＭテーブルを書き換えて使用出来る様にもする。
【００１０】
【発明の効果】
イニシャル時に関数発生を行わせ、この内容を全てＲＡＭに入れてアクセスするので高速のトラッキング演算が可能になる。
【図面の簡単な説明】
【図１】ＤＤＡによる三角関数発生例を示す。
【図２】本願の構成でＢと書かれた箱はバスバッファであり信号を切り換える。
【図３】演算クロックＣＡＬは図１のＤＤＡの演算を行うと共にＲＡＭへのデータ書き込みを行う。
【図４】回路はリセット時ＴＲ／ＷＲ信号がＬなので書き込みモードとなりＲＡＭのデータバスにはＤＤＡの出力、ＳｉｎΦｏｕｔとＣｏｓΦｏｕｔが入力され、アドレスバスにはΦｏｕｔが入力される。
【図５】従来例。
【符号の説明】
１−１、１−２、１−３ アップダウンカウンタ
Claims (2)
- 電源投入のイニシャル時にハードウエアーのＳｉｎθ、Ｃｏｓθの三角関数データを出力する演算回路を動作させ、このデータをＲＡＭに書き込み、事後このデータをＳｉｎθ、Ｃｏｓθのテーブルとしてハードウエアーでトラッキング演算を行うことを特徴とするエンコーダの逓倍回路。
- 前記ＲＡＭテーブルは必要に応じてＣＰＵからの書き換えも可能とすることを特徴とする請求項１に記載のエンコーダの逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002213843A JP2004053515A (ja) | 2002-07-23 | 2002-07-23 | エンコーダの逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002213843A JP2004053515A (ja) | 2002-07-23 | 2002-07-23 | エンコーダの逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004053515A true JP2004053515A (ja) | 2004-02-19 |
Family
ID=31936331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002213843A Abandoned JP2004053515A (ja) | 2002-07-23 | 2002-07-23 | エンコーダの逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004053515A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120112533A (ko) * | 2010-01-12 | 2012-10-11 | 신에쯔 한도타이 가부시키가이샤 | 접합 웨이퍼의 제조 방법 |
-
2002
- 2002-07-23 JP JP2002213843A patent/JP2004053515A/ja not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120112533A (ko) * | 2010-01-12 | 2012-10-11 | 신에쯔 한도타이 가부시키가이샤 | 접합 웨이퍼의 제조 방법 |
| KR101722401B1 (ko) | 2010-01-12 | 2017-04-03 | 신에쯔 한도타이 가부시키가이샤 | 접합 웨이퍼의 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20050609 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A977 | Report on retrieval |
Effective date: 20070823 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A762 | Written abandonment of application |
Effective date: 20080218 Free format text: JAPANESE INTERMEDIATE CODE: A762 |