JP2004047811A - Semiconductor device with built-in passive element - Google Patents

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池元　義彦
Atsushi Kikuchi
菊池　敦
Yoshiyuki Yoneda
米田　義之
Yoshiji Kimura
木村　吉志
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device with built-in passive elements in which the passive elements are juxtaposed to one another in a semiconductor element, inner leads with narrow pitches are provided and a low profile formation is realized. <P>SOLUTION: A semiconductor element 1 is mounted on a stage 4 of a lead frame 2. An insulating tape 7 is adhered to a surface of the semiconductor element 1, and the passive elements 8, 9 are mounted thereon. The semiconductor element 1 and the inner leads, and electrodes of the passive elements and the inner leads are electrically connected by metallic wires 5, respectively. The lead frame 2, the semiconductor element 1 and the passive elements 8, 9 are sealed by means of a sealing resin. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特にキャパシタやインダクタなどの受動素子をパッケージ内に組み込んだ受動態素子内蔵半導体装置に関する。
【０００２】
【従来の技術】
ＬＳＩ等の半導体チップの電源回路と接地回路との間にキャパシタ（コンデンサ）を挿入して、安定した給電を行うことが行われる。例えば、半導体チップ内の回路の同時スイッチングにより生じる電源バウンスやＧＮＤバウンスをキャパシタにより抑制することができる。このようなキャパシタはバイパスコンデンサ（略してパスコン）と称される。
【０００３】
また、電源ラインに入ってくる高周波ノイズをカットするために、電源ラインに対して直列にインダクタを挿入することも行われる。このようなインダクタは電源フィルタと称される。
【０００４】
このようにパスコンや電源フィルタ等の受動素子をＬＳＩに内蔵することにより、ＬＳＩ内の回路に近接した部分にパスコンや電源フィルタを配置することができ、ＬＳＩの動作を安定させることができる。また、ＬＳＩを搭載するシステムボードに個別にパスコンや電源フィルタを搭載する必要がなくなり、システムボード上の部品点数を低減することができる。
【０００５】
特開昭５９−７２７５７号公報、特開昭５８−１９１４６０号公報、特開２０００−９１４９１号公報、特開２００１−２７４３１４号公報、特開平２−２２９４６０号公報は、上述のような受動素子をＬＳＩのインナリード上に配置する構成を開示している。
【０００６】
【発明が解決しようとする課題】
従来の構成では、受動素子をインナリードに直接接続するために、インナリードの配置を予め受動素子の電極に合わせて設計しなくてはならず、狭ピッチで配列されたインナリードを有するＬＳＩには適用できないという問題があった。また、インナリード上に受動素子が搭載されるため、受動素子の厚みがＬＳＩの厚みに影響し、ＬＳＩの薄型化を阻害するという問題もあった。
【０００７】
また、半導体装置の内部であっても、ＬＳＩチップの回路により一層近い部分に受動素子を配置して、さらに電気的特性を向上することが望まれていた。
【０００８】
本発明は上記の点に鑑みてなされたものであり、半導体チップに近接した位置に受動素子が配置され、狭いピッチのインナリードを有し且つ薄型化された受動素子内蔵半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１０】
請求項１記載の発明は、受動素子内蔵半導体装置であって、インナリードとステージとを有するリードフレームと、該リードフレームのステージに搭載された半導体素子と、該半導体素子の表面に設けられた絶縁部材と、該絶縁部材の上に搭載された受動素子と、前記半導体素子と前記インナリードの間、及び前記受動素子の電極と前記インナリードの間を電気的に接続する金属ワイヤと、前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂とを有することを特徴とするものである。
【００１１】
請求項１記載の発明によれば、半導体素子の表面に絶縁部材を介して受動素子を搭載し、受動素子とインナリード又は半導体素子の電極との間を金属ワイヤにより接続する。このため、リードフレームの設計を変更することなく、簡単な構成で受動素子を半導体素子の近傍に配置することができる。
【００１２】
請求項２記載の発明は、受動素子内蔵半導体装置であって、インナリードとステージとを有するリードフレームと、該リードフレームのステージに搭載された半導体素子と、該半導体素子の周囲の前記ステージ上に設けられた絶縁部材と、該絶縁部材の上に搭載された受動素子と、前記半導体素子と前記インナリードの間、及び前記受動素子の電極と前記インナリードの間を電気的に接続する金属ワイヤと、前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂とを有することを特徴とするものである。
【００１３】
請求項２記載の発明によれば、半導体素子の周囲のステージ上に絶縁部材を介して受動素子を搭載し、受動素子とインナリード又は半導体素子の電極との間を金属ワイヤにより接続する。このため、リードフレームを僅かに大きくするだけで、インナリードの配列を変更することなく、簡単な構成で受動素子を半導体素子の近傍に配置することができる。
【００１４】
請求項３記載の発明は、受動素子内蔵半導体装置であって、インナリードと複数部分に分割されたステージとを有するリードフレームと、該ステージの複数部分にまたがって搭載された半導体素子と、該ステージの複数部分のうち、電源電位とされた部分と接地電位とされた部分とにまたがって接続され搭載された受動素子と、前記半導体素子と前記インナリードの間を電気的に接続する金属ワイヤと、前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂とを有することを特徴とするものである。
【００１５】
請求項３記載の発明によれば、リードフレームのステージを分割して隣接するステージの分割部分にまたがって受動素子を接続して搭載することができる。
【００１６】
請求項４記載の発明は、請求項３記載の受動素子内蔵半導体装置であって、前記ステージの表面に固定用絶縁体が設けられ、該固定用絶縁体の上に前記半導体素子が搭載され、前記ステージの裏面に前記受動素子が搭載されたことを特徴とするものである。
【００１７】
請求項４記載の発明によれば、リードフレームのステージを分割して隣接する分割部分を異なる電位の部分とするだけで、ステージの裏側に受動素子を搭載することができる。
【００１８】
請求項５記載の発明は、請求項３記載の受動素子内蔵半導体装置であって、前記ステージの裏面に固定用絶縁体が設けられ、前記ステージの表面上に前記半導体素子が搭載され、前記半導体素子の周囲の前記ステージの表面に前記受動素子が搭載されたことを特徴とするものである。
【００１９】
請求項５記載の発明によれば、リードフレームのステージを僅かに大きくして分割するだけの簡単な変更により、分割ステージの表側にチップコンデンサ等の受動素子を搭載することができる。
【００２０】
請求項６記載の発明は、請求項４又は５記載の受動素子内蔵半導体装置であって、前記受動素子は、少なくとも一部が前記ステージに形成された凹部に収容された状態で搭載されたことを特徴とするものである。
【００２１】
請求項６記載の発明によれば、受動素子を分割ステージの凹部内に配置するので、分割ステージの裏面からの受動素子突出寸法を小さくすることができ、受動素子搭載による半導体装置の厚みの増大を抑制することができる。
【００２２】
請求項７記載の発明は、受動素子内蔵半導体装置であって、インナリードとステージと該ステージに接続されたサポートバーとを有するリードフレームと、該リードフレームのステージ上に搭載された半導体素子と、該リードフレームのサポートバー上に設けられた絶縁部材と、該絶縁部材の上に搭載された受動素子と、前記半導体素子と前記インナリードの間、及び前記受動素子の電極と前記インナリードの間を電気的に接続する金属ワイヤと、前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂とを有することを特徴とするものである。
【００２３】
請求項７記載の発明によれば、リードフレームのサポートバー上に受動素子を搭載するので、リードフレームを有効に利用することができ、特別に受動素子の搭載用にリードフレームのインナリード等の形状を変更する必要はない。また、サポートバーの受動素子搭載部をステージと同じレベル（平面）とすることにより、受動素子の高さを抑えることができ、半導体装置の厚みを増大することなく受動素子を内蔵することができる。
【００２４】
請求項８記載の発明は、受動素子内蔵半導体装置であって、インナリードとステージとを有するリードフレームと、該リードフレームのステージ上に搭載された半導体素子と、電極の一方が前記インナリードに接合され、電極の他方が前記ステージに接合された状態で、前記インナリードと前記ステージとの間に配置された受動素子と、前記半導体素子と前記インナリードの間を電気的に接続する金属ワイヤと、前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂とを有することを特徴とするものである。
【００２５】
請求項８記載の発明によれば、バイパスコンデンサ等の受動素子を全ての電源電位リードに対して接続することができる。また、電源フィルタとしてのチップインダクタを全ての電源電位リードに対して接続することができる。したがって、半導体素子の動作を安定化する効果が大きい。
【００２６】
請求項９記載の発明は、受動素子内蔵半導体装置であって、インナリードとステージとを有するリードフレームと、該リードフレームのステージ上に搭載された半導体素子と、前記インナリードのうち、電源電位リード又は接地電位リード上に設けられた絶縁部材と、該絶縁部材上に搭載された受動素子と、前記半導体素子と前記インナリードの間、及び前記受動素子と前記インナリードの間を電気的に接続する金属ワイヤと、前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂とを有することを特徴とするものである。
【００２７】
請求項９記載の発明によれば、インナリードの形状を一部変更するだけで受動素子を搭載することができ、インナリードのピッチに影響を及ぼすことなく受動素子を搭載することができる。
【００２８】
請求項１０記載の発明は、請求項１乃至９のうちいずれか一項記載の受動素子内蔵半導体装置であって、前記受動素子は、チップコンデンサ又はチップインダクタ又はそれらの組み合わせであることを特徴とするものである。
【００２９】
請求項１０記載の発明によれば、バイパスコンデンサとしてチップコンデンサを内蔵したり、電源フィルタとしてチップインンダクタを内蔵したりすることにより、半導体装置の動作特性を改善することができる。
【発明の実施の形態】
次に、本発明の第１実施例について図１乃至図４を参照しながら説明する。図１は本発明の第１実施例による半導体装置の断面図である。図２は図１に示す半導体装置の樹脂パッケージ内部を示す平面図である。
【００３０】
本発明の第１実施例による半導体装置は、ＱＦＰタイプのＬＳＩパッケージであり、半導体素子１をリードフレーム２に搭載して封止樹脂３にて封止した構成である。半導体素子１はリードフレーム２の中央のアイランド又はステージ４上に載置される。半導体素子１の周囲に配列された電極は、金属ワイヤ（ボンディングワイヤ）５により周囲に延在するインナリード６に電気的に接続される。以上の構成は一般的なリードフレームタイプのＬＳＩパッケージと同様である。
【００３１】
本実施例では、半導体素子１の表面（上面）にポリイミドテープ等の絶縁テープ７が貼り付けられ、その上に受動素子であるチップコンデンサ８が搭載される。絶縁テープ７は半導体素子の電極が配列された周辺部分の内側に貼り付けられる。絶縁テープ７の代わりに半導体素子１の表面に絶縁性樹脂をコーティングするなどして絶縁層を形成することでもよい。すなわち、半導体素子１の回路形成面上に絶縁部材を設けてチップコンデンサ８と半導体素子１の表面との間を絶縁できればよい。
【００３２】
図３（ａ）は図１におけるＡ部の拡大断面図であり、図３（ｂ）はＡ部の拡大平面図である。絶縁テープ７上に搭載されたチップコンデンサ８の電極の一方は金属ワイヤ５により電源電位リード６−１に接続され、他方の電極は金属ワイヤ５によりＧＮＤ（接地）電位リード６−２に接続される。チップコンデンサ８はバイパスコンデンサとして機能する。
【００３３】
図１及び図２に示す例では、絶縁テープ７を半導体素子１の表面を大きく覆うような大きさとし、２つのチップコンデンサ８を搭載している。絶縁テープ７の大きさはこれに限ることなく、チップコンデンサ８を搭載する部分だけに貼り付けてもよい。また、チップコンデンサの数は２つに限ることなく、搭載する領域を確保することができれば任意の数のチップコンデンサ（受動素子）を搭載することができる。
【００３４】
図４（ａ）は図１に示すチップコンデンサ８に加えてチップインダクタ９を搭載した場合のＡ部の拡大断面図であり、図４（ｂ）は拡大平面図である。受動素子であるチップインダクタ９は、チップコンデンサ８と同様に絶縁テープ７上に搭載され、金属ワイヤ５により電気的に接続される。チップインダクタ９は電源フィルタとして機能する。図４に示す例の場合、チップコンデンサ８とチップインダクタ９とは対になって搭載されているが、チップインダクタ９のみであってもよい。
【００３５】
電源電位リード６−１とチップインダクタ９の一方の電極とが金属ワイヤ５により接続され、チップインダクタ９の他方の電極は金属ワイヤ５により半導体素子１の電極に接続される。また、チップインダクタ９の前記一方の電極は隣接して搭載されたチップコンデンサ８の一方の電極に金属ワイヤ５により接続され、チップコンデンサ８の他方の電極はＧＮＤ電位リード６−２に接続される。また、ＧＮＤ電位リード６−２は半導体素子１の電極に金属ワイヤ５により接続される。このような接続方法とすることにより、チップインダクタ９は電源電位リード６−１に対して直列に接続され、チップコンデンサ８は電源電位リード６−１とＧＮＤ電位リード６−２の間に並列に接続される。
【００３６】
本実施例では、半導体素子１の表面に絶縁テープ７を貼り付けて受動素子を搭載し、受動素子とインナリード６又は半導体素子１の電極との間を金属ワイヤ５により接続する。このため、リードフレーム２の設計を変更することなく、簡単な構成で受動素子を半導体素子の近傍に配置することができる。
【００３７】
次に、本発明の第２実施例について、図５乃至図８を参照しなが説明する。図５は本発明の第２実施例による半導体装置の断面図である。図６は図５に示す半導体装置の樹脂パッケージ内部を示す平面図である。図５及び図６において、図１及び図２に示す構成部品と同等な部品には同じ符号を付し、その説明は省略する。
【００３８】
本発明の第２実施例による半導体装置は、上述の第１実施例による半導体装置において、チップコンデンサ８を半導体素子１の上に搭載する代わりに、リードフレーム２のステージ４上に搭載したものである。ステージ４は半導体素子１を搭載する部分であるが、ステージ４を半導体素子１より大きく形成して、半導体素子１の周囲のステージ４上に絶縁テープ７を介してチップコンデンサ８を搭載する。
【００３９】
ここで、チップコンデンサ８を搭載する部分には凹部４ａが形成される。図７（ａ）は図５におけるＡ部の拡大断面図であり、図７（ｂ）はＡ部の拡大平面図である。凹部４ａはステージ４をハーフエッチングにより除去して溝状としたものであり、凹部４ａの底面に絶縁テープ７が貼り付けられる。そして、凹部４ａ内の絶縁テープ７上にチップコンデンサ８が搭載される。チップコンデンサ８の電極と電源およびＧＮＤ電位リード６−１，６−１との間は、金属ワイヤ５により接続される。また、チップコンデンサ８の電極は、金属ワイヤ５を介して半導体素子１の電極に接続される。
【００４０】
図８は図１に示すチップコンデンサ８に加えてチップインダクタ９を搭載した場合のＡ部の拡大平面図である。受動素子であるチップインダクタ９は、チップコンデンサ８と同様に、凹部４ａ内の絶縁テープ７上に搭載され、金属ワイヤ５により電気的に接続される。図８に示す例の場合、チップコンデンサ８とチップインダクタ９とは対になって搭載されていが、チップインダクタ９のみであてもよい。
【００４１】
電源電位リード６−１とチップインダクタ９の一方の電極とが金属ワイヤ５により接続され、チップインダクタ９の他方の電極は金属ワイヤ５により半導体素子１の電極に接続される。また、チップインダクタ９の前記一方の電極は隣接して搭載されたチップコンデンサ８の一方の電極に金属ワイヤ５により接続され、チップコンデンサ８の他方の電極はＧＮＤ電位リード６−２及び半導体素子１の電極に接続される。このような接続方法とすることにより、チップインダクタ９は電源電位リード６−１に対して直列に接続され、チップコンデンサ８は電源電位リード６−１とＧＮＤ電位リード６−２の間に並列に接続される。
【００４２】
本実施例では、半導体素子１の周囲のステージ４上に絶縁テープ７を貼り付けて受動素子を搭載し、受動素子とインナリード６又は半導体素子１の電極との間を金属ワイヤ５により接続する。このため、リードフレーム２を僅かに大きくするだけで、インナリードの配列を変更することなく、簡単な構成で受動素子を半導体素子の近傍に配置することができる。
【００４３】
また、リードフレームをハーフエッチングして形成した凹部４ａに受動素子を配置するため、受動素子の高さを低くすることができる。これにより、受動素子を接続する金属ワイヤの高さを低くすることができ、半導体装置（樹脂封止部）の厚みを小さくすることができるため、半導体装置の薄型化に寄与する。
【００４４】
次に、本発明の第３実施例について、図９乃至図１４を参照しながら説明する。図９は本発明の第３実施例による半導体装置の断面図である。図１０は図９に示す半導体装置の樹脂パッケージ内部を示す平面図である。図１１は図９に示す半導体装置の樹脂パッケージ内部を裏面側から見た平面図である。図９、図１０及び図１１において、図１及び図２に示す構成部品と同等な部品には同じ符号を付し、その説明は省略する。
【００４５】
本発明の第３実施例による半導体装置は、リードフレームのステージを４分割し、且つチップコンデンサ８をステージ４の裏面に搭載したものである。すなわち、本実施例では、ステージ４を４分割して第１〜第４の分割ステージ４−１１，４−２，４−２，４−４を形成する。第１及び第３の分割ステージ４−１，４−３は半導体素子１の電源電位電極に接続され、電源電位となるように設定される。一方、第２及び第４の分割ステージ４−２，４−４は半導体素子１の接地（ＧＮＤ）電位電極に接続され、接地電位となるように設定される。
【００４６】
したがって、分割ステージ４−１〜４−４は互いに電源電位の分割ステージと接地電位の分割ステージとが互いに隣接した状態に配置される。また、分割ステージの間の間隙は、搭載するチップコンデンサ８の電極間の寸法に対応して決定される。すなわち、チップコンデンサ８の一方の電極が隣り合う分割ステージの一方に接合され、チップコンデンサ８の他方の電極が隣り合う分割ステージの他方に接合されるように、分割ステージ間の間隙が決定される。
【００４７】
なお、分割ステージ４−１〜４−４の各々は、リードフレーム２の対角線上に延在するサポートバー１１により支持される。また、半導体素子１は４つの分割ステージ４−１〜４−４にまたがって配置され、固定用絶縁体１２により固定される。
【００４８】
図１２は図１０におけるＢ部の拡大平面図であり、図１３はＢ部の側面図である。半導体素子１の電極は金属ワイヤ５によりインナリード６に接続されると共に、第４の分割ステージ４−４（及び第２の分割ステージ４−２）は金属ワイヤ５により半導体素子１の接地電位電極に接続され、第１の分割ステージ４−１（第３の分割ステージ４−３）は金属ワイヤ５により半導体素子１の電源電位電極に接続される。
【００４９】
図１４は図９におけるＡ部の拡大図である。分割ステージ４−１〜４−４のチップコンデンサ搭載部には、ハーフエッチングにより凹部４ａが形成される。凹部４ａは隣接する分割ステージにまたがって形成され、チップコンデンサ８が凹部４ａ内に配置される。そして、図１５においては、凹部４ａ内において、チップコンデンサ８の一方の電極が第１の分割ステージ４−１に半田や銀ペースト等の導電性材接合材料１３により接合され、他方の電極が第４の分割ステージ４−４に導電性材接合材料１３により接合されている。
【００５０】
本実施例では、リードフレームのステージを４分割するだけの簡単な変更により、ステージの裏側にチップコンデンサを搭載することができる。また、チップコンデンサ８を分割ステージの凹部４ａ内に配置するので、分割ステージの裏面からのチップコンデンサ８の突出寸法を小さくすることができ、チップコンデンサ搭載による半導体装置の厚みの増大を抑制することができる。
【００５１】
また、隣接する一対の分割ステージの間に複数のチップコンデンサを配置することができる。例えば、３個のチップコンデンサ８を一対の分割ステージの間に接続することとし、これらのチップコンデンサの容量を１００ｎＦ、１μＦ、１０μＦとすることにより、電源−ＧＮＤ間のインピーダンスの周波数特性を広範囲に下げることができ、半導体装置の安定した動作を達成することができる。
【００５２】
次に、本発明の第４実施例について、図１５乃至図１９を参照しながら説明する。図１５は本発明の第４実施例による半導体装置の断面図である。図１６は図１５に示す半導体装置の樹脂パッケージ内部を示す平面図である。図１５及び図１６において、図９乃至図１１に示す構成部品と同等な部品には同じ符号を付し、その説明は省略する。
本発明の第４実施例による半導体装置では、上述の第３実施例と同様にステージを４分割し、半導体素子１を搭載する側の面にチップコンデンサを搭載したものである。すなわち、チップコンデンサ８は半導体素子１の周囲の分割ステージ４−１〜４−４上に搭載される。この場合、固定用絶縁体１２は分割ステージ４−１〜４−４の裏側に貼り付けられ、分割ステージ４−１〜４−４は固定用絶縁体１２により互いに固定される。
【００５３】
図１７は半導体素子１とインナリード６との接続を示す図である。また、図１８は図１７のＡ部の拡大図であり、図１９は図１８におけるＢ部の側面図である。図１７に示すように、第１及び第３の分割ステージ４−１，４−３は金属ワイヤ５により電源電位リードに接続され、第２又は第４の分割ステージ４−２，４−４は金属ワイヤ５により接地電位リードに接続される。また、図１９に示すように、チップコンデンサ８の搭載部分には、上述の第３実施例と同様に凹部４ａが設けられる。これにより、チップコンデンサ８がその上を通過する金属ワイヤ５に接触しないように十分なクリアランスを維持することができる。
【００５４】
以上のように、本実施例では、リードフレームのステージを僅かに大きくして４分割するだけの簡単な変更により、分割ステージの表側にチップコンデンサを搭載することができる。また、チップコンデンサを分割ステージの凹部４ａ内に配置するので、分割ステージの表面からのチップコンデンサの突出寸法を小さくすることができ、チップコンデンサ搭載による半導体装置の厚みの増大を抑制することができる。
【００５５】
次に、本発明の第５実施例について、図２０乃至図２３を参照しながら説明する。図２０は本発明の第５実施例による半導体装置の断面図である。図２１は図２０に示す半導体装置の樹脂パッケージ内部を示す平面図である。図２０及び図２１において、図１及び図２に示す構成部品と同等な部品には同じ符号を付し、その説明は省略する。
【００５６】
本発明の第５実施例では、リードフレームのステージを支持するためのサポートバー１１に絶縁テープ７を貼り付けて、その上にチップコンデンサ８やチップインダクタ９のような受動素子を搭載する。サポートバー１１の受動素子を搭載する部分は、ステージ４を同じレベルとして形成し、絞り位置である傾斜部１１ａ（ディプレース又はオフセットともいう）は、ステージ４から離れた部分に形成される。
【００５７】
図２２は図２１におけるＡ部の拡大平面図である。サポートバー１１上の絶縁テープ７に搭載されたチップコンデンサ８の一方の電極は、接地電位とされたステージ４に金属ワイヤ５により接続される。また、チップコンデンサ８の他方の電極は、サポートバー１１に隣接して配置された電源電位リード６−１に接続される。ここで、もとのインナリードの配置において、サポートバー１１に隣接した電源電位リードが無い場合は、電源電位リードをサポートバーに隣接して配置し、本来の電源電位リード６−１との間を接続バー（バスバー）１４により接続して電源電位とする。
【００５８】
図２３はチップコンデンサ８に加えてチップインダクタ９をサポートバー１１上に配置した例を示す。チップコンデンサ８の一方の電極はサポートバー１１に隣接して配置された接地電位電極６−２に金属ワイヤ５により接続され、他方の電極はチップインダクタ９の一方の電極に金属ワイヤ５により接続される。また、チップインダクタ９の前記一方の電極はサポートバー１１に隣接して配置された電源電位リード６−１に金属ワイヤ５により接続され、他方の電極は半導体素子１の電極金属ワイヤにより接続される。
【００５９】
以上のように、本実施例では、リードフレームのサポートバー上にチップコンデンサやチップインダクタ等の受動素子を搭載するので、リードフレームを有効に利用することができ、特別に受動素子の搭載用にリードフレームの形状を変更する必要はない。また、サポートバーの受動素子搭載部をステージと同じレベル（平面）とすることにより、受動素子の高さを抑えることができ、半導体装置の厚みを増大することなく受動素子を内蔵することができる。
【００６０】
次に、本発明の第６実施例について、図２４乃至図２７を参照しながら説明する。図２４は本発明の第６実施例による半導体装置の断面図である。図２５は図２４に示す半導体装置の樹脂パッケージ内部を示す平面図である。図２４及び図２５において、図１及び図２に示す構成部品と同等な部品には同じ符号を付し、その説明は省略する。
【００６１】
本発明の第６実施例による半導体装置は、ステージ４とインナリード６とが同じレベル（平面）として構成されたリードフレームを有する。バイパスコンデンサを搭載する場合はステージ４は接地電位とされ、電源電位リード６−１は搭載するチップコンデンサ８の幅より僅かに大きい幅に形成される。そして、チップコンデンサ８は電源電位リード６−１と接地電位とされたステージ４との間に接続される。
【００６２】
図２６（ａ）はチップコンデンサ８の搭載部分の拡大側面図であり、図２６（ｂ）は拡大平面図である。電源電位リード６−１の端部に対向するステージ４の部分は、チップコンデンサ８の長さに対応して電源電位リード６−１に向かって突出し、電源電位リード６−１の端部とステージ４との間の間隙にチップコンデンサ８が接続されるように構成される。チップコンデンサ８の一方の電極は電源電位リード６−１に導電性接合材料１３により接合され、他方の電極はステージ４に導電性接合材料１３により接合される。
【００６３】
上述の例では電源電位リード６−１と接地電位のステージ４との間にチップコンデンサ８を接続しているが、ステージ４を電源電位として、接地電位リードとの間にチップコンデンサ８を接続することとしてもよい。
【００６４】
図２７（ａ）はチップコンデンサ８の代わりにチップインダクタ９を搭載した例を示す拡大側面図であり、図２７（ｂ）は拡大平面図である。電源フィルタとしてチップインダクタ９を搭載する場合、ステージ４は電源電位となるように構成する必要がある。
【００６５】
以上のように、本実施例の場合、バイパスコンデンサとしてのチップコンデンサ８を全ての電源電位リード６−１に対して接続することができる。また、電源フィルタとしてのチップインダクタ９を全ての電源電位リード６−１に対して接続することができる。したがって、半導体素子１の動作を安定化する効果が大きい。
【００６６】
次に、本発明の第７実施例について、図２８乃至図３１を参照しながら説明する。図２８は本発明の第７実施例による半導体装置の断面図である。図２９は図２８に示す半導体装置の樹脂パッケージ内部を示す平面図である。図２８及び図２９において、図１及び図２に示す構成部品と同等な部品には同じ符号を付し、その説明は省略する。
【００６７】
本発明の第７実施例による半導体装置は、インナリードに受動素子搭載部を形成してチップコンデンサやチップインダクタを搭載したものである。受動素子搭載部は例えば電源電位リード６−１や接地電位リードの一つに対して設けられるものであり、複数のインナリード６にわたって設けられるものではない。受動素子搭載部はインナリード６の幅を部分的に大きくした部分であり、受動素子搭載部には絶縁テープ７が貼り付けられ、その上にチップコンデンサ８やチップインダクタ９が搭載される。
【００６８】
図３０はチップコンデンサ８の搭載部分の拡大平面図である。この例の場合、接地電位リード６−２の一部の幅が広げられ、受動素子搭載部が形成されている。受動素子搭載部には絶縁テープ７が貼り付けられ、絶縁テープ７の上にチップコンデンサ８が搭載されている。チップコンデンサ８の一方の電極は隣接して配置された電源電位リード６−１に金属ワイヤ５により接続される。チップコンデンサ８の他方の電極は、搭載された接地電位リードに対して金属ワイヤ５により接続され、且つ半導体素子１の電極に接続される。これによりチップコンデンサ８は電源電位リード６−１と接地電位リード６−２との間に並列に接続される。
【００６９】
図３１はチップコンデンサ８とチップインダクタ９とをまとめて搭載する部分の拡大平面図である。この例の場合、電源電位リード６−１の一部の幅が広げられ、受動素子搭載部が形成されている。受動素子搭載部には絶縁テープ７が貼り付けられ、絶縁テープ７の上にチップコンデンサ８及びチップインダクタ９が搭載されている。チップコンデンサ８の一方の電極は隣接して配置された接地電位リード６−２に金属ワイヤ５により接続される。チップコンデンサ８の他方の電極は、チップインダクタ９の一方の電極に対して金属ワイヤ５により接続される。チップインダクタ９の前記一方の電極は半導体素子１の電極に金属ワイヤ５により接続され、他方の電極は搭載された電源電位リード６−１に対して金属ワイヤ５により接続される。このような接続により、チップコンデンサ８は電源電位リード６−１と接地電位リード６−２との間に並列に接続され、チップインダクタ９は電源電位リード６−１に直列に接続される。
【００７０】
以上のように、本実施例では、インナリードの形状を一部変更するだけで受動素子を搭載することができ、インナリードのピッチに影響を及ぼすことなく受動素子を搭載することができる。
【００７１】
以上のように、本明細書は以下の発明を開示する。
【００７２】
（付記１）　インナリードとステージとを有するリードフレームと、
該リードフレームのステージに搭載された半導体素子と、
該半導体素子の表面に設けられた絶縁部材と、
該絶縁部材の上に搭載された受動素子と、
前記半導体素子と前記インナリードの間、及び前記受動素子の電極と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。
（付記２）　付記１記載の受動素子内蔵半導体装置であって、
前記リードフレームのステージは電源電位又は接地電位とされ、前記ステージと前記受動素子の電極とを電気的に接続する金属ワイヤを更に有することを特徴とする受動素子内蔵半導体装置。
【００７３】
（付記３）　インナリードとステージとを有するリードフレームと、
該リードフレームのステージに搭載された半導体素子と、
該半導体素子の周囲の前記ステージ上に設けられた絶縁部材と、
該絶縁部材の上に搭載された受動素子と、
前記半導体素子と前記インナリードの間、及び前記受動素子の電極と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。
（付記４）　付記３記載の受動素子内蔵半導体装置であって、
前記絶縁部材は、前記ステージの半導体素子の周囲に形成された凹部の中に設けられ、前記受動素子の少なくとも一部は該凹部に収容されることを特徴とする受動素子内蔵半導体素子。
【００７４】
（付記５）　インナリードと複数部分に分割されたステージとを有するリードフレームと、
該ステージの複数部分にまたがって搭載された半導体素子と、
該ステージの複数部分のうち、電源電位とされた部分と接地電位とされた部分とにまたがって接続され搭載された受動素子と、
前記半導体素子と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。
（付記６）　付記５記載の受動素子内蔵半導体装置であって、
前記ステージの表面に固定用絶縁体が設けられ、該固定用絶縁体の上に前記半導体素子が搭載され、前記ステージの裏面に前記受動素子が搭載されたことを特徴とする受動素子内蔵半導体装置。
（付記７）　付記５記載の受動素子内蔵半導体装置であって、
前記ステージの裏面に固定用絶縁体が設けられ、前記ステージの表面上に前記半導体素子が搭載され、前記半導体素子の周囲の前記ステージの表面に前記受動素子が搭載されたことを特徴とする受動素子内蔵半導体装置。
（付記８）　付記６又は７記載の受動素子内蔵半導体装置であって、
前記受動素子は、少なくとも一部が前記ステージに形成された凹部に収容された状態で搭載されたことを特徴とする受動素子内蔵半導体素子。
【００７５】
（付記９）　インナリードとステージと該ステージに接続されたサポートバーとを有するリードフレームと、
該リードフレームのステージ上に搭載された半導体素子と、
該リードフレームのサポートバー上に設けられた絶縁部材と、
該絶縁部材の上に搭載された受動素子と、
前記半導体素子と前記インナリードの間、及び前記受動素子の電極と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。
（付記１０）　付記９記載の受動素子内蔵半導体装置であって、
前記ステージは前記インナリードが配列された面より下方に延在し、前記サポートバーの前記受動素子が搭載された部分は前記ステージが延在する面にあることを特徴とする受動素子内蔵半導体装置。
【００７６】
（付記１１）　インナリードとステージとを有するリードフレームと、
該リードフレームのステージ上に搭載された半導体素子と、
電極の一方が前記インナリードに接合され、電極の他方が前記ステージに接合された状態で、前記インナリードと前記ステージとの間に配置された受動素子と、
前記半導体素子と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。
（付記１２）　付記１１記載の受動素子内蔵半導体装置であって、
前記インナリードは電源電位リードであり、受動素子の幅より大きい幅を有することを特徴とする受動素子内蔵半導体装置。
【００７７】
（付記１３）　インナリードとステージとを有するリードフレームと、
該リードフレームのステージ上に搭載された半導体素子と、
前記インナリードのうち、電源電位リード又は接地電位リード上に設けられた絶縁部材と、
該絶縁部材上に搭載された受動素子と、
前記半導体素子と前記インナリードの間、及び前記受動素子と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。
（付記１４）　付記１３記載の受動素子内蔵半導体装置であって、
電源電位リード又は接地電位リードの前記前記受動素子が搭載される部分は、他の部分より幅が大きく形成されたことを特徴とする受動素子内蔵半導体装置。
【００７８】
（付記１５）　付記１乃至１４のうちいずれか一項記載の受動素子内蔵半導体装置であって、
前記受動素子は、チップコンデンサ又はチップインダクタ又はそれらの組み合わせであることを特徴とする受動素子内蔵半導体装置。
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
【００７９】
請求項１記載の発明によれば、半導体素子の表面に絶縁部材を介して受動素子を搭載し、受動素子とインナリード又は半導体素子の電極との間を金属ワイヤにより接続する。このため、リードフレームの設計を変更することなく、簡単な構成で受動素子を半導体素子の近傍に配置することができる。
【００８０】
請求項２記載の発明によれば、半導体素子の周囲のステージ上に絶縁部材を介して受動素子を搭載し、受動素子とインナリード又は半導体素子の電極との間を金属ワイヤにより接続する。このため、リードフレームを僅かに大きくするだけで、インナリードの配列を変更することなく、簡単な構成で受動素子を半導体素子の近傍に配置することができる。
【００８１】
請求項３記載の発明によれば、リードフレームのステージを分割して隣接するステージの分割部分にまたがって受動素子を接続して搭載することができる。
【００８２】
請求項４記載の発明は、請求項３記載の受動素子内蔵半導体装置であって、前記ステージの表面に固定用絶縁体が設けられ、該固定用絶縁体の上に前記半導体素子が搭載され、前記ステージの裏面に前記受動素子が搭載されたことを特徴とするものである。
【００８３】
請求項４記載の発明によれば、リードフレームのステージを分割して隣接する分割部分を異なる電位の部分とするだけで、ステージの裏側に受動素子を搭載することができる。
【００８４】
請求項５記載の発明によれば、リードフレームのステージを僅かに大きくして分割するだけの簡単な変更により、分割ステージの表側にチップコンデンサ等の受動素子を搭載することができる。
【００８５】
請求項６記載の発明によれば、受動素子を分割ステージの凹部内に配置するので、分割ステージの裏面からの受動素子突出寸法を小さくすることができ、受動素子搭載による半導体装置の厚みの増大を抑制することができる。
【００８６】
請求項７記載の発明によれば、リードフレームのサポートバー上に受動素子を搭載するので、リードフレームを有効に利用することができ、特別に受動素子の搭載用にリードフレームのインナリード等の形状を変更する必要はない。また、サポートバーの受動素子搭載部をステージと同じレベル（平面）とすることにより、受動素子の高さを抑えることができ、半導体装置の厚みを増大することなく受動素子を内蔵することができる。
【００８７】
請求項８記載の発明によれば、バイパスコンデンサ等の受動素子を全ての電源電位リードに対して接続することができる。また、電源フィルタとしてのチップインダクタを全ての電源電位リードに対して接続することができる。したがって、半導体素子の動作を安定化する効果が大きい。
【００８８】
請求項９記載の発明によれば、インナリードの形状を一部変更するだけで受動素子を搭載することができ、インナリードのピッチに影響を及ぼすことなく受動素子を搭載することができる。
【００８９】
請求項１０記載の発明によれば、バイパスコンデンサとしてチップコンデンサを内蔵したり、電源フィルタとしてチップインンダクタを内蔵したりすることにより、半導体装置の動作特性を改善することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例による半導体装置の断面図である。
【図２】図１に示す半導体装置の樹脂パッケージ内部を示す平面図である。
【図３】（ａ）は図１におけるＡ部の拡大断面図であり、（ｂ）はＡ部の拡大平面図である。
【図４】（ａ）は図１に示すチップコンデンサに加えてチップインダクタを搭載した場合のＡ部の拡大断面図であり、（ｂ）は拡大平面図である。
【図５】本発明の第２実施例による半導体装置の断面図である。
【図６】図５に示す半導体装置の樹脂パッケージ内部を示す平面図である。
【図７】（ａ）は図５におけるＡ部の拡大断面図であり、（ｂ）はＡ部の拡大平面図である。
【図８】図５に示すチップコンデンサに加えてチップインダクタを搭載した場合のＡ部の拡大平面図である。
【図９】本発明の第３実施例による半導体装置の断面図である。
【図１０】図９に示す半導体装置の樹脂パッケージ内部を示す平面図である。
【図１１】図９に示す半導体装置の樹脂パッケージ内部を裏面側から見た平面図である。
【図１２】図１０におけるＢ部の拡大平面図である。
【図１３】図１０におけるＢ部の側面図である。
【図１４】図９におけるＡ部の拡大図である。
【図１５】本発明の第４実施例による半導体装置の断面図である。
【図１６】図１５に示す半導体装置の樹脂パッケージ内部を示す平面図である。
【図１７】半導体素子とインナリードとの接続を示す図である。
【図１８】図１７のＡ部の拡大図である。
【図１９】図１８におけるＢ部の側面図である。
【図２０】本発明の第５実施例による半導体装置の断面図である。
【図２１】図２０に示す半導体装置の樹脂パッケージ内部を示す平面図である。
【図２２】図２１におけるＡ部の拡大平面図である。
【図２３】チップコンデンサに加えてチップインダクタをサポートバー上に配置した例を示す図である。
【図２４】本発明の第６実施例による半導体装置の断面図である。
【図２５】図２４に示す半導体装置の樹脂パッケージ内部を示す平面図である。
【図２６】（ａ）はチップコンデンサの搭載部分の拡大側面図であり、（ｂ）は拡大平面図である。
【図２７】（ａ）はチップインダクタ９を搭載した例を示す拡大側面図であり、（ｂ）は拡大平面図である。
【図２８】本発明の第７実施例による半導体装置の断面図である。
【図２９】図２８に示す半導体装置の樹脂パッケージ内部を示す平面図である。
【図３０】チップコンデンサの搭載部分の拡大平面図である。
【図３１】チップコンデンサとチップインダクタとをまとめて搭載する部分の拡大平面図である。
【符号の説明】
１　半導体素子
２　リードフレーム
３　封止樹脂
４　ステージ
４ａ　凹部
５　金属ワイヤ
６　インナリード
６−１　電源電位リード
６−２　ＧＮＤ電位リード
７　絶縁テープ
８　チップコンデンサ
９　チップインダクタ
１１　サポートバー
１１ａ　傾斜部
１２　固定用絶縁体
１３　導電性接合材料
１４　接続バー[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device with a built-in passive element in which a passive element such as a capacitor or an inductor is incorporated in a package.
[0002]
[Prior art]
A stable power supply is performed by inserting a capacitor (capacitor) between a power supply circuit of a semiconductor chip such as an LSI and a ground circuit. For example, power bounce and GND bounce caused by simultaneous switching of circuits in a semiconductor chip can be suppressed by a capacitor. Such a capacitor is called a bypass capacitor (abbreviated as a bypass capacitor).
[0003]
Further, in order to cut high-frequency noise entering the power supply line, an inductor is inserted in series with the power supply line. Such an inductor is called a power filter.
[0004]
By incorporating a passive element such as a decap and a power filter in the LSI in this manner, the decap and the power filter can be arranged in a portion close to a circuit in the LSI, and the operation of the LSI can be stabilized. Further, it is not necessary to separately mount a bypass capacitor or a power supply filter on a system board on which an LSI is mounted, and the number of components on the system board can be reduced.
[0005]
JP-A-59-72757, JP-A-58-191460, JP-A-2000-91491, JP-A-2001-274314 and JP-A-2-229460 disclose a passive element as described above. It discloses a configuration in which it is arranged on an inner lead of an LSI.
[0006]
[Problems to be solved by the invention]
In the conventional configuration, in order to directly connect the passive elements to the inner leads, the arrangement of the inner leads must be designed in advance in accordance with the electrodes of the passive elements, so that an LSI having inner leads arranged at a narrow pitch is required. Was not applicable. In addition, since the passive element is mounted on the inner lead, the thickness of the passive element affects the thickness of the LSI, and there is a problem that the thickness of the LSI is hindered.
[0007]
Further, even inside the semiconductor device, it is desired to dispose a passive element closer to the circuit of the LSI chip to further improve the electrical characteristics.
[0008]
The present invention has been made in view of the above points, and provides a semiconductor device with a built-in passive element in which a passive element is arranged at a position close to a semiconductor chip, which has inner leads with a narrow pitch and is thinned. With the goal.
[0009]
[Means for Solving the Problems]
In order to solve the above problems, the present invention is characterized by taking the following means.
[0010]
The invention according to claim 1 is a semiconductor device with a built-in passive element, wherein a lead frame having an inner lead and a stage, a semiconductor element mounted on a stage of the lead frame, and a surface of the semiconductor element are provided. An insulating member, a passive element mounted on the insulating member, a metal wire that electrically connects between the semiconductor element and the inner lead, and an electrode of the passive element and the inner lead, It has a sealing resin for sealing a lead frame, the semiconductor element, the passive element, and the metal wire.
[0011]
According to the first aspect of the present invention, the passive element is mounted on the surface of the semiconductor element via the insulating member, and the passive element and the inner lead or the electrode of the semiconductor element are connected by the metal wire. Therefore, the passive element can be arranged near the semiconductor element with a simple configuration without changing the design of the lead frame.
[0012]
The invention according to claim 2 is a semiconductor device with a built-in passive element, wherein a lead frame having an inner lead and a stage, a semiconductor element mounted on a stage of the lead frame, and a semiconductor device mounted on the stage around the semiconductor element. A passive element mounted on the insulating member, a metal for electrically connecting between the semiconductor element and the inner lead, and between an electrode of the passive element and the inner lead. It is characterized by having a wire, and a sealing resin for sealing the lead frame, the semiconductor element, the passive element, and the metal wire.
[0013]
According to the second aspect of the present invention, the passive element is mounted on the stage around the semiconductor element via the insulating member, and the passive element and the inner lead or the electrode of the semiconductor element are connected by the metal wire. Therefore, the passive element can be arranged in the vicinity of the semiconductor element with a simple configuration without changing the arrangement of the inner leads by only slightly increasing the size of the lead frame.
[0014]
The invention according to claim 3 is a semiconductor device with a built-in passive element, comprising: a lead frame having an inner lead and a stage divided into a plurality of parts; a semiconductor element mounted over a plurality of parts of the stage; Of the plurality of stages, a passive element connected and mounted across a part set to a power supply potential and a part set to a ground potential, and a metal wire electrically connecting the semiconductor element and the inner lead And a sealing resin for sealing the lead frame, the semiconductor element, the passive element, and the metal wire.
[0015]
According to the third aspect of the present invention, the stage of the lead frame can be divided and the passive element can be connected and mounted over the divided portion of the adjacent stage.
[0016]
The invention according to claim 4 is the semiconductor device with a built-in passive element according to claim 3, wherein a fixing insulator is provided on a surface of the stage, and the semiconductor element is mounted on the fixing insulator. The passive element is mounted on a back surface of the stage.
[0017]
According to the fourth aspect of the present invention, the passive element can be mounted on the rear side of the stage only by dividing the stage of the lead frame and making adjacent divided portions different potential portions.
[0018]
The invention according to claim 5 is the semiconductor device with a built-in passive element according to claim 3, wherein a fixing insulator is provided on a back surface of the stage, and the semiconductor element is mounted on a front surface of the stage. The passive element is mounted on a surface of the stage around the element.
[0019]
According to the fifth aspect of the present invention, a passive element such as a chip capacitor can be mounted on the front side of the divided stage by a simple change in which the stage of the lead frame is slightly enlarged and divided.
[0020]
According to a sixth aspect of the present invention, in the semiconductor device with a built-in passive element according to the fourth or fifth aspect, the passive element is mounted in a state where at least a part thereof is housed in a concave portion formed in the stage. It is characterized by the following.
[0021]
According to the sixth aspect of the present invention, since the passive element is arranged in the concave portion of the division stage, the size of the passive element projecting from the back surface of the division stage can be reduced, and the thickness of the semiconductor device is increased by mounting the passive element. Can be suppressed.
[0022]
The invention according to claim 7 is a passive element built-in semiconductor device, comprising: a lead frame having an inner lead, a stage, and a support bar connected to the stage; and a semiconductor element mounted on the stage of the lead frame. An insulating member provided on a support bar of the lead frame, a passive element mounted on the insulating member, between the semiconductor element and the inner lead, and between an electrode of the passive element and the inner lead. It is characterized by having a metal wire for electrically connecting between them, and a sealing resin for sealing the lead frame, the semiconductor element, the passive element, and the metal wire.
[0023]
According to the seventh aspect of the present invention, since the passive element is mounted on the support bar of the lead frame, it is possible to effectively use the lead frame, and particularly for mounting the passive element, such as the inner lead of the lead frame. There is no need to change the shape. Further, by setting the passive element mounting portion of the support bar to the same level (plane) as the stage, the height of the passive element can be suppressed, and the passive element can be built in without increasing the thickness of the semiconductor device. .
[0024]
The invention according to claim 8 is a passive element built-in semiconductor device, wherein a lead frame having an inner lead and a stage, a semiconductor element mounted on a stage of the lead frame, and one of electrodes are connected to the inner lead. A passive element disposed between the inner lead and the stage and a metal wire electrically connecting the semiconductor element and the inner lead in a state where the other electrode is joined to the stage; And a sealing resin for sealing the lead frame, the semiconductor element, the passive element, and the metal wire.
[0025]
According to the present invention, a passive element such as a bypass capacitor can be connected to all power supply potential leads. Also, a chip inductor as a power supply filter can be connected to all power supply potential leads. Therefore, the effect of stabilizing the operation of the semiconductor element is great.
[0026]
The invention according to claim 9 is a semiconductor device with a built-in passive element, wherein a lead frame having an inner lead and a stage, a semiconductor element mounted on a stage of the lead frame, and a power supply potential among the inner leads. An insulating member provided on a lead or a ground potential lead, a passive element mounted on the insulating member, an electrical connection between the semiconductor element and the inner lead, and an electrical connection between the passive element and the inner lead; A metal wire to be connected, and a sealing resin for sealing the lead frame, the semiconductor element, the passive element, and the metal wire are provided.
[0027]
According to the ninth aspect, the passive element can be mounted by only partially changing the shape of the inner lead, and the passive element can be mounted without affecting the pitch of the inner lead.
[0028]
The invention according to claim 10 is the semiconductor device with a built-in passive element according to any one of claims 1 to 9, wherein the passive element is a chip capacitor or a chip inductor, or a combination thereof. Is what you do.
[0029]
According to the tenth aspect of the present invention, the operation characteristics of the semiconductor device can be improved by incorporating a chip capacitor as a bypass capacitor or incorporating a chip inductor as a power supply filter.
BEST MODE FOR CARRYING OUT THE INVENTION
Next, a first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention. FIG. 2 is a plan view showing the inside of the resin package of the semiconductor device shown in FIG.
[0030]
The semiconductor device according to the first embodiment of the present invention is a QFP type LSI package in which a semiconductor element 1 is mounted on a lead frame 2 and sealed with a sealing resin 3. The semiconductor element 1 is mounted on the center island or stage 4 of the lead frame 2. The electrodes arranged around the semiconductor element 1 are electrically connected to inner leads 6 extending therearound by metal wires (bonding wires) 5. The above configuration is the same as that of a general lead frame type LSI package.
[0031]
In this embodiment, an insulating tape 7 such as a polyimide tape is attached to the surface (upper surface) of the semiconductor element 1, and a chip capacitor 8 as a passive element is mounted thereon. The insulating tape 7 is attached to the inside of the peripheral portion where the electrodes of the semiconductor element are arranged. Instead of the insulating tape 7, the surface of the semiconductor element 1 may be coated with an insulating resin to form an insulating layer. That is, it is only necessary that an insulating member be provided on the circuit forming surface of the semiconductor element 1 so that the chip capacitor 8 and the surface of the semiconductor element 1 can be insulated.
[0032]
FIG. 3A is an enlarged sectional view of a portion A in FIG. 1, and FIG. 3B is an enlarged plan view of the portion A. One of the electrodes of the chip capacitor 8 mounted on the insulating tape 7 is connected to the power supply potential lead 6-1 by the metal wire 5, and the other electrode is connected to the GND (ground) potential lead 6-2 by the metal wire 5. You. The chip capacitor 8 functions as a bypass capacitor.
[0033]
In the example shown in FIGS. 1 and 2, the insulating tape 7 is large enough to cover the surface of the semiconductor element 1 and has two chip capacitors 8 mounted thereon. The size of the insulating tape 7 is not limited to this, and may be attached only to a portion where the chip capacitor 8 is mounted. Further, the number of chip capacitors is not limited to two, and any number of chip capacitors (passive elements) can be mounted as long as a mounting area can be secured.
[0034]
FIG. 4A is an enlarged sectional view of a portion A when a chip inductor 9 is mounted in addition to the chip capacitor 8 shown in FIG. 1, and FIG. 4B is an enlarged plan view. The chip inductor 9, which is a passive element, is mounted on the insulating tape 7 like the chip capacitor 8, and is electrically connected by the metal wire 5. The chip inductor 9 functions as a power supply filter. In the example shown in FIG. 4, the chip capacitor 8 and the chip inductor 9 are mounted as a pair, but only the chip inductor 9 may be provided.
[0035]
The power supply potential lead 6-1 and one electrode of the chip inductor 9 are connected by the metal wire 5, and the other electrode of the chip inductor 9 is connected to the electrode of the semiconductor element 1 by the metal wire 5. The one electrode of the chip inductor 9 is connected to one electrode of the chip capacitor 8 mounted adjacently by the metal wire 5, and the other electrode of the chip capacitor 8 is connected to the GND potential lead 6-2. . Further, the GND potential lead 6-2 is connected to the electrode of the semiconductor element 1 by the metal wire 5. With such a connection method, the chip inductor 9 is connected in series to the power supply potential lead 6-1 and the chip capacitor 8 is connected in parallel between the power supply potential lead 6-1 and the GND potential lead 6-2. Connected.
[0036]
In this embodiment, a passive element is mounted by attaching an insulating tape 7 to the surface of the semiconductor element 1, and the passive element is connected to the inner lead 6 or the electrode of the semiconductor element 1 by a metal wire 5. Therefore, the passive element can be arranged near the semiconductor element with a simple configuration without changing the design of the lead frame 2.
[0037]
Next, a second embodiment of the present invention will be described with reference to FIGS. FIG. 5 is a sectional view of a semiconductor device according to a second embodiment of the present invention. FIG. 6 is a plan view showing the inside of the resin package of the semiconductor device shown in FIG. 5 and 6, parts that are the same as the parts shown in FIGS. 1 and 2 are given the same reference numerals, and descriptions thereof will be omitted.
[0038]
The semiconductor device according to the second embodiment of the present invention differs from the semiconductor device according to the first embodiment in that the chip capacitor 8 is mounted on the stage 4 of the lead frame 2 instead of being mounted on the semiconductor element 1. is there. The stage 4 is a portion on which the semiconductor element 1 is mounted. The stage 4 is formed larger than the semiconductor element 1, and a chip capacitor 8 is mounted on the stage 4 around the semiconductor element 1 via an insulating tape 7.
[0039]
Here, a concave portion 4a is formed in a portion where the chip capacitor 8 is mounted. FIG. 7A is an enlarged cross-sectional view of a portion A in FIG. 5, and FIG. 7B is an enlarged plan view of the A portion. The recess 4a is formed by removing the stage 4 by half etching to form a groove, and an insulating tape 7 is attached to the bottom surface of the recess 4a. Then, the chip capacitor 8 is mounted on the insulating tape 7 in the recess 4a. The metal wire 5 connects between the electrode of the chip capacitor 8 and the power supply and the GND potential leads 6-1 and 6-1. The electrode of the chip capacitor 8 is connected to the electrode of the semiconductor element 1 via the metal wire 5.
[0040]
FIG. 8 is an enlarged plan view of a portion A when a chip inductor 9 is mounted in addition to the chip capacitor 8 shown in FIG. The chip inductor 9, which is a passive element, is mounted on the insulating tape 7 in the recess 4 a and is electrically connected by the metal wire 5, similarly to the chip capacitor 8. In the example shown in FIG. 8, the chip capacitor 8 and the chip inductor 9 are mounted as a pair, but only the chip inductor 9 may be provided.
[0041]
The power supply potential lead 6-1 and one electrode of the chip inductor 9 are connected by the metal wire 5, and the other electrode of the chip inductor 9 is connected to the electrode of the semiconductor element 1 by the metal wire 5. The one electrode of the chip inductor 9 is connected to one electrode of a chip capacitor 8 mounted adjacently by a metal wire 5, and the other electrode of the chip capacitor 8 is connected to the GND potential lead 6-2 and the semiconductor element 1. Connected to the electrodes. With such a connection method, the chip inductor 9 is connected in series to the power supply potential lead 6-1 and the chip capacitor 8 is connected in parallel between the power supply potential lead 6-1 and the GND potential lead 6-2. Connected.
[0042]
In this embodiment, the passive element is mounted by attaching an insulating tape 7 on the stage 4 around the semiconductor element 1, and the passive element and the inner lead 6 or the electrode of the semiconductor element 1 are connected by the metal wire 5. . Therefore, the passive element can be arranged in the vicinity of the semiconductor element with a simple configuration without changing the arrangement of the inner leads by only slightly increasing the size of the lead frame 2.
[0043]
Further, since the passive element is arranged in the concave portion 4a formed by half-etching the lead frame, the height of the passive element can be reduced. Thereby, the height of the metal wire connecting the passive element can be reduced, and the thickness of the semiconductor device (resin sealing portion) can be reduced, which contributes to the thinning of the semiconductor device.
[0044]
Next, a third embodiment of the present invention will be described with reference to FIGS. FIG. 9 is a sectional view of a semiconductor device according to a third embodiment of the present invention. FIG. 10 is a plan view showing the inside of the resin package of the semiconductor device shown in FIG. FIG. 11 is a plan view of the inside of the resin package of the semiconductor device shown in FIG. 9 as viewed from the back surface side. 9, 10, and 11, parts that are the same as the parts shown in FIGS. 1 and 2 are given the same reference numerals, and descriptions thereof will be omitted.
[0045]
In the semiconductor device according to the third embodiment of the present invention, the stage of the lead frame is divided into four parts, and the chip capacitor 8 is mounted on the back surface of the stage 4. That is, in this embodiment, the stage 4 is divided into four to form the first to fourth divided stages 4-11, 4-2, 4-2, and 4-4. The first and third division stages 4-1 and 4-3 are connected to the power supply potential electrode of the semiconductor element 1 and are set to be at the power supply potential. On the other hand, the second and fourth division stages 4-2 and 4-4 are connected to the ground (GND) potential electrode of the semiconductor element 1 and are set to be at the ground potential.
[0046]
Therefore, division stages 4-1 to 4-4 are arranged such that the division stage for the power supply potential and the division stage for the ground potential are adjacent to each other. The gap between the divided stages is determined according to the size between the electrodes of the mounted chip capacitor 8. That is, the gap between the split stages is determined such that one electrode of the chip capacitor 8 is joined to one of the adjacent split stages and the other electrode of the chip capacitor 8 is joined to the other of the adjacent split stages. .
[0047]
Each of the division stages 4-1 to 4-4 is supported by a support bar 11 extending diagonally of the lead frame 2. The semiconductor element 1 is disposed over the four division stages 4-1 to 4-4, and is fixed by the fixing insulator 12.
[0048]
FIG. 12 is an enlarged plan view of part B in FIG. 10, and FIG. 13 is a side view of part B. The electrode of the semiconductor element 1 is connected to the inner lead 6 by the metal wire 5, and the fourth division stage 4-4 (and the second division stage 4-2) is connected to the ground potential electrode of the semiconductor element 1 by the metal wire 5. And the first division stage 4-1 (third division stage 4-3) is connected to the power supply potential electrode of the semiconductor element 1 by the metal wire 5.
[0049]
FIG. 14 is an enlarged view of a portion A in FIG. A recess 4a is formed in the chip capacitor mounting portion of each of the division stages 4-1 to 4-4 by half etching. The concave portion 4a is formed over the adjacent split stage, and the chip capacitor 8 is arranged in the concave portion 4a. In FIG. 15, one electrode of the chip capacitor 8 is joined to the first divided stage 4-1 by a conductive material joining material 13 such as solder or silver paste in the recess 4a, and the other electrode is The four divided stages 4-4 are joined by a conductive material joining material 13.
[0050]
In the present embodiment, the chip capacitor can be mounted on the back side of the stage by simply changing the stage of the lead frame into four. Further, since the chip capacitor 8 is arranged in the concave portion 4a of the split stage, the size of the protrusion of the chip capacitor 8 from the back surface of the split stage can be reduced, and the increase in the thickness of the semiconductor device due to the mounting of the chip capacitor can be suppressed. Can be.
[0051]
Also, a plurality of chip capacitors can be arranged between a pair of adjacent divided stages. For example, three chip capacitors 8 are connected between a pair of split stages, and the capacitance of these chip capacitors is set to 100 nF, 1 μF, and 10 μF, so that the frequency characteristic of the impedance between the power supply and GND can be widened. It is possible to achieve a stable operation of the semiconductor device.
[0052]
Next, a fourth embodiment of the present invention will be described with reference to FIGS. FIG. 15 is a sectional view of a semiconductor device according to a fourth embodiment of the present invention. FIG. 16 is a plan view showing the inside of the resin package of the semiconductor device shown in FIG. In FIGS. 15 and 16, parts that are the same as the parts shown in FIGS. 9 to 11 are given the same reference numerals, and descriptions thereof will be omitted.
In the semiconductor device according to the fourth embodiment of the present invention, the stage is divided into four parts and a chip capacitor is mounted on the surface on which the semiconductor element 1 is mounted as in the third embodiment described above. That is, the chip capacitor 8 is mounted on the divided stages 4-1 to 4-4 around the semiconductor element 1. In this case, the fixing insulator 12 is attached to the back side of the division stages 4-1 to 4-4, and the division stages 4-1 to 4-4 are fixed to each other by the fixing insulator 12.
[0053]
FIG. 17 is a diagram showing the connection between the semiconductor element 1 and the inner lead 6. FIG. 18 is an enlarged view of a portion A in FIG. 17, and FIG. 19 is a side view of a portion B in FIG. As shown in FIG. 17, the first and third divisional stages 4-1 and 4-3 are connected to a power supply potential lead by a metal wire 5, and the second or fourth divisional stage 4-2 and 4-4 are connected to each other. Connected to ground potential lead by metal wire 5. Further, as shown in FIG. 19, a recess 4a is provided in the mounting portion of the chip capacitor 8 as in the above-described third embodiment. Thereby, sufficient clearance can be maintained so that the chip capacitor 8 does not contact the metal wire 5 passing therethrough.
[0054]
As described above, in this embodiment, the chip capacitor can be mounted on the front side of the divided stage by a simple change in which the stage of the lead frame is slightly enlarged and divided into four. In addition, since the chip capacitors are arranged in the recesses 4a of the split stage, the protrusion dimensions of the chip capacitors from the surface of the split stage can be reduced, and an increase in the thickness of the semiconductor device due to mounting of the chip capacitors can be suppressed. .
[0055]
Next, a fifth embodiment of the present invention will be described with reference to FIGS. FIG. 20 is a sectional view of a semiconductor device according to a fifth embodiment of the present invention. FIG. 21 is a plan view showing the inside of the resin package of the semiconductor device shown in FIG. 20 and 21, parts that are the same as the parts shown in FIGS. 1 and 2 are given the same reference numerals, and descriptions thereof will be omitted.
[0056]
In the fifth embodiment of the present invention, an insulating tape 7 is attached to a support bar 11 for supporting a stage of a lead frame, and a passive element such as a chip capacitor 8 or a chip inductor 9 is mounted thereon. The portion of the support bar 11 on which the passive element is mounted has the stage 4 formed at the same level, and the inclined portion 11a (also referred to as “deplace” or “offset”), which is the aperture position, is formed at a portion away from the stage 4.
[0057]
FIG. 22 is an enlarged plan view of a portion A in FIG. One electrode of the chip capacitor 8 mounted on the insulating tape 7 on the support bar 11 is connected by a metal wire 5 to the stage 4 at a ground potential. The other electrode of the chip capacitor 8 is connected to a power supply potential lead 6-1 disposed adjacent to the support bar 11. Here, in the original arrangement of the inner leads, if there is no power supply potential lead adjacent to the support bar 11, the power supply potential lead is arranged adjacent to the support bar, and the power supply potential lead is located between the original power supply potential lead 6-1. Are connected by a connection bar (bus bar) 14 to obtain a power supply potential.
[0058]
FIG. 23 shows an example in which a chip inductor 9 is arranged on a support bar 11 in addition to a chip capacitor 8. One electrode of the chip capacitor 8 is connected to the ground potential electrode 6-2 arranged adjacent to the support bar 11 by the metal wire 5, and the other electrode is connected to one electrode of the chip inductor 9 by the metal wire 5. You. The one electrode of the chip inductor 9 is connected to the power supply potential lead 6-1 disposed adjacent to the support bar 11 by the metal wire 5, and the other electrode is connected to the electrode metal wire of the semiconductor element 1. .
[0059]
As described above, in this embodiment, the passive elements such as the chip capacitor and the chip inductor are mounted on the support bar of the lead frame, so that the lead frame can be effectively used, and especially for mounting the passive elements. There is no need to change the shape of the lead frame. Further, by setting the passive element mounting portion of the support bar to the same level (plane) as the stage, the height of the passive element can be suppressed, and the passive element can be built in without increasing the thickness of the semiconductor device. .
[0060]
Next, a sixth embodiment of the present invention will be described with reference to FIGS. FIG. 24 is a sectional view of a semiconductor device according to a sixth embodiment of the present invention. FIG. 25 is a plan view showing the inside of the resin package of the semiconductor device shown in FIG. 24 and 25, the same components as those shown in FIGS. 1 and 2 are denoted by the same reference numerals, and description thereof will be omitted.
[0061]
The semiconductor device according to the sixth embodiment of the present invention has a lead frame in which the stage 4 and the inner leads 6 are formed at the same level (plane). When a bypass capacitor is mounted, the stage 4 is set to the ground potential, and the power supply potential lead 6-1 is formed to have a width slightly larger than the width of the chip capacitor 8 to be mounted. The chip capacitor 8 is connected between the power supply potential lead 6-1 and the stage 4 set to the ground potential.
[0062]
FIG. 26A is an enlarged side view of a mounting portion of the chip capacitor 8, and FIG. 26B is an enlarged plan view. The portion of the stage 4 facing the end of the power supply potential lead 6-1 projects toward the power supply potential lead 6-1 corresponding to the length of the chip capacitor 8, and the end of the power supply potential lead 6-1 and the stage The chip capacitor 8 is connected to a gap between the chip capacitor 8 and the chip capacitor 8. One electrode of the chip capacitor 8 is joined to the power supply potential lead 6-1 by the conductive joining material 13, and the other electrode is joined to the stage 4 by the conductive joining material 13.
[0063]
In the above example, the chip capacitor 8 is connected between the power supply potential lead 6-1 and the ground potential stage 4, but the chip capacitor 8 is connected between the power supply potential lead 6-1 and the ground potential lead using the stage 4 as the power supply potential. It may be good.
[0064]
FIG. 27A is an enlarged side view showing an example in which a chip inductor 9 is mounted instead of the chip capacitor 8, and FIG. 27B is an enlarged plan view. When the chip inductor 9 is mounted as a power supply filter, the stage 4 needs to be configured to have a power supply potential.
[0065]
As described above, in the case of the present embodiment, the chip capacitor 8 as a bypass capacitor can be connected to all the power supply potential leads 6-1. Further, the chip inductor 9 as a power supply filter can be connected to all the power supply potential leads 6-1. Therefore, the effect of stabilizing the operation of the semiconductor element 1 is great.
[0066]
Next, a seventh embodiment of the present invention will be described with reference to FIGS. FIG. 28 is a sectional view of a semiconductor device according to a seventh embodiment of the present invention. FIG. 29 is a plan view showing the inside of the resin package of the semiconductor device shown in FIG. 28 and 29, parts that are the same as the parts shown in FIGS. 1 and 2 are given the same reference numerals, and descriptions thereof will be omitted.
[0067]
In the semiconductor device according to the seventh embodiment of the present invention, a passive element mounting portion is formed on an inner lead, and a chip capacitor and a chip inductor are mounted thereon. The passive element mounting portion is provided, for example, for one of the power supply potential lead 6-1 and the ground potential lead, and is not provided over a plurality of inner leads 6. The passive element mounting portion is a portion in which the width of the inner lead 6 is partially increased. An insulating tape 7 is attached to the passive element mounting portion, and a chip capacitor 8 and a chip inductor 9 are mounted thereon.
[0068]
FIG. 30 is an enlarged plan view of a mounting portion of the chip capacitor 8. In the case of this example, the width of a part of the ground potential lead 6-2 is increased to form a passive element mounting portion. An insulating tape 7 is attached to the passive element mounting portion, and a chip capacitor 8 is mounted on the insulating tape 7. One electrode of the chip capacitor 8 is connected to the adjacent power supply potential lead 6-1 by the metal wire 5. The other electrode of the chip capacitor 8 is connected to the mounted ground potential lead by the metal wire 5 and to the electrode of the semiconductor element 1. Thereby, the chip capacitor 8 is connected in parallel between the power supply potential lead 6-1 and the ground potential lead 6-2.
[0069]
FIG. 31 is an enlarged plan view of a portion where the chip capacitor 8 and the chip inductor 9 are collectively mounted. In the case of this example, the width of a part of the power supply potential lead 6-1 is increased, and a passive element mounting portion is formed. An insulating tape 7 is attached to the passive element mounting portion, and a chip capacitor 8 and a chip inductor 9 are mounted on the insulating tape 7. One electrode of the chip capacitor 8 is connected to the adjacent ground potential lead 6-2 by a metal wire 5. The other electrode of the chip capacitor 8 is connected to one electrode of the chip inductor 9 by the metal wire 5. The one electrode of the chip inductor 9 is connected to the electrode of the semiconductor element 1 by the metal wire 5, and the other electrode is connected to the mounted power supply potential lead 6-1 by the metal wire 5. With such a connection, the chip capacitor 8 is connected in parallel between the power supply potential lead 6-1 and the ground potential lead 6-2, and the chip inductor 9 is connected in series to the power supply potential lead 6-1.
[0070]
As described above, in this embodiment, the passive element can be mounted only by partially changing the shape of the inner lead, and the passive element can be mounted without affecting the pitch of the inner lead.
[0071]
As described above, the present specification discloses the following inventions.
[0072]
(Supplementary Note 1) A lead frame having an inner lead and a stage,
A semiconductor element mounted on a stage of the lead frame;
An insulating member provided on the surface of the semiconductor element;
A passive element mounted on the insulating member,
A metal wire that electrically connects between the semiconductor element and the inner lead, and between an electrode of the passive element and the inner lead,
A sealing resin for sealing the lead frame, the semiconductor element, the passive element, and the metal wire;
A semiconductor device having a built-in passive element, comprising:
(Supplementary Note 2) The semiconductor device with a built-in passive element according to Supplementary Note 1,
The semiconductor device with a built-in passive element, wherein a stage of the lead frame is set to a power supply potential or a ground potential, and further includes a metal wire for electrically connecting the stage to an electrode of the passive element.
[0073]
(Supplementary Note 3) A lead frame having an inner lead and a stage,
A semiconductor element mounted on a stage of the lead frame;
An insulating member provided on the stage around the semiconductor element;
A passive element mounted on the insulating member,
A metal wire that electrically connects between the semiconductor element and the inner lead, and between an electrode of the passive element and the inner lead,
A sealing resin for sealing the lead frame, the semiconductor element, the passive element, and the metal wire;
A semiconductor device having a built-in passive element, comprising:
(Supplementary Note 4) The semiconductor device with a built-in passive element according to Supplementary Note 3, wherein
The insulating element is provided in a recess formed around a semiconductor element of the stage, and at least a part of the passive element is housed in the recess.
[0074]
(Supplementary Note 5) A lead frame having an inner lead and a stage divided into a plurality of portions,
A semiconductor element mounted over a plurality of portions of the stage;
Of the plurality of parts of the stage, a passive element connected and mounted across a part set to a power supply potential and a part set to a ground potential,
A metal wire electrically connecting the semiconductor element and the inner lead,
A sealing resin for sealing the lead frame, the semiconductor element, the passive element, and the metal wire;
A semiconductor device having a built-in passive element, comprising:
(Supplementary note 6) The semiconductor device with a built-in passive element according to supplementary note 5,
A semiconductor device with a built-in passive element, wherein a fixing insulator is provided on a surface of the stage, the semiconductor element is mounted on the fixing insulator, and the passive element is mounted on a back surface of the stage. .
(Supplementary note 7) The semiconductor device with a built-in passive element according to supplementary note 5,
A passive insulator is provided on a back surface of the stage, the semiconductor element is mounted on a surface of the stage, and the passive element is mounted on a surface of the stage around the semiconductor element. Semiconductor device with built-in element.
(Supplementary note 8) The semiconductor device with a built-in passive element according to supplementary note 6 or 7,
The passive element built-in semiconductor element, wherein at least a part of the passive element is mounted in a state of being accommodated in a recess formed in the stage.
[0075]
(Supplementary Note 9) A lead frame having an inner lead, a stage, and a support bar connected to the stage,
A semiconductor element mounted on a stage of the lead frame;
An insulating member provided on a support bar of the lead frame;
A passive element mounted on the insulating member,
A metal wire that electrically connects between the semiconductor element and the inner lead, and between an electrode of the passive element and the inner lead,
A sealing resin for sealing the lead frame, the semiconductor element, the passive element, and the metal wire;
A semiconductor device having a built-in passive element, comprising:
(Supplementary Note 10) The semiconductor device with a built-in passive element according to Supplementary Note 9, wherein
Wherein the stage extends below a surface on which the inner leads are arranged, and a portion of the support bar on which the passive element is mounted is on a surface on which the stage extends. .
[0076]
(Supplementary Note 11) A lead frame having an inner lead and a stage,
A semiconductor element mounted on a stage of the lead frame;
One of the electrodes is joined to the inner lead, and the other of the electrodes is joined to the stage, with a passive element disposed between the inner lead and the stage,
A metal wire electrically connecting the semiconductor element and the inner lead,
A sealing resin for sealing the lead frame, the semiconductor element, the passive element, and the metal wire;
A semiconductor device having a built-in passive element, comprising:
(Supplementary Note 12) The semiconductor device with a built-in passive element according to supplementary note 11, wherein
The internal lead is a power supply potential lead, and has a width larger than a width of the passive element.
[0077]
(Supplementary Note 13) A lead frame having an inner lead and a stage,
A semiconductor element mounted on a stage of the lead frame;
Of the inner leads, an insulating member provided on a power supply potential lead or a ground potential lead,
A passive element mounted on the insulating member,
A metal wire that electrically connects between the semiconductor element and the inner lead, and between the passive element and the inner lead,
A sealing resin for sealing the lead frame, the semiconductor element, the passive element, and the metal wire;
A semiconductor device having a built-in passive element, comprising:
(Supplementary note 14) The semiconductor device with a built-in passive element according to supplementary note 13,
A portion of the power supply potential lead or the ground potential lead on which the passive element is mounted is formed to be wider than other portions.
[0078]
(Supplementary Note 15) The semiconductor device with a built-in passive element according to any one of Supplementary Notes 1 to 14,
The said passive element is a chip capacitor or a chip inductor, or those combination, The semiconductor device with a built-in passive element characterized by the above-mentioned.
【The invention's effect】
As described above, according to the present invention, the following various effects can be realized.
[0079]
According to the first aspect of the present invention, the passive element is mounted on the surface of the semiconductor element via the insulating member, and the passive element and the inner lead or the electrode of the semiconductor element are connected by the metal wire. Therefore, the passive element can be arranged near the semiconductor element with a simple configuration without changing the design of the lead frame.
[0080]
According to the second aspect of the present invention, the passive element is mounted on the stage around the semiconductor element via the insulating member, and the passive element and the inner lead or the electrode of the semiconductor element are connected by the metal wire. Therefore, the passive element can be arranged in the vicinity of the semiconductor element with a simple configuration without changing the arrangement of the inner leads by only slightly increasing the size of the lead frame.
[0081]
According to the third aspect of the present invention, the stage of the lead frame can be divided and the passive element can be connected and mounted over the divided portion of the adjacent stage.
[0082]
The invention according to claim 4 is the semiconductor device with a built-in passive element according to claim 3, wherein a fixing insulator is provided on a surface of the stage, and the semiconductor element is mounted on the fixing insulator. The passive element is mounted on a back surface of the stage.
[0083]
According to the fourth aspect of the present invention, the passive element can be mounted on the rear side of the stage only by dividing the stage of the lead frame and making adjacent divided portions different potential portions.
[0084]
According to the fifth aspect of the present invention, a passive element such as a chip capacitor can be mounted on the front side of the divided stage by a simple change in which the stage of the lead frame is slightly enlarged and divided.
[0085]
According to the sixth aspect of the present invention, since the passive element is arranged in the concave portion of the division stage, the size of the passive element projecting from the back surface of the division stage can be reduced, and the thickness of the semiconductor device is increased by mounting the passive element. Can be suppressed.
[0086]
According to the seventh aspect of the present invention, since the passive element is mounted on the support bar of the lead frame, it is possible to effectively use the lead frame, and particularly for mounting the passive element, such as the inner lead of the lead frame. There is no need to change the shape. Further, by setting the passive element mounting portion of the support bar to the same level (plane) as the stage, the height of the passive element can be suppressed, and the passive element can be built in without increasing the thickness of the semiconductor device. .
[0087]
According to the present invention, a passive element such as a bypass capacitor can be connected to all power supply potential leads. Also, a chip inductor as a power supply filter can be connected to all power supply potential leads. Therefore, the effect of stabilizing the operation of the semiconductor element is great.
[0088]
According to the ninth aspect, the passive element can be mounted by only partially changing the shape of the inner lead, and the passive element can be mounted without affecting the pitch of the inner lead.
[0089]
According to the tenth aspect of the present invention, the operation characteristics of the semiconductor device can be improved by incorporating a chip capacitor as a bypass capacitor or incorporating a chip inductor as a power supply filter.
[Brief description of the drawings]
FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a plan view showing the inside of a resin package of the semiconductor device shown in FIG. 1;
3A is an enlarged sectional view of a portion A in FIG. 1, and FIG. 3B is an enlarged plan view of the portion A.
4A is an enlarged sectional view of a portion A when a chip inductor is mounted in addition to the chip capacitor shown in FIG. 1, and FIG. 4B is an enlarged plan view.
FIG. 5 is a sectional view of a semiconductor device according to a second embodiment of the present invention.
6 is a plan view showing the inside of the resin package of the semiconductor device shown in FIG. 5;
7A is an enlarged sectional view of a portion A in FIG. 5, and FIG. 7B is an enlarged plan view of the portion A.
FIG. 8 is an enlarged plan view of part A when a chip inductor is mounted in addition to the chip capacitor shown in FIG.
FIG. 9 is a sectional view of a semiconductor device according to a third embodiment of the present invention.
10 is a plan view showing the inside of the resin package of the semiconductor device shown in FIG. 9;
11 is a plan view of the inside of the resin package of the semiconductor device shown in FIG. 9 as viewed from the back surface side.
12 is an enlarged plan view of a portion B in FIG.
FIG. 13 is a side view of a portion B in FIG. 10;
FIG. 14 is an enlarged view of a portion A in FIG. 9;
FIG. 15 is a sectional view of a semiconductor device according to a fourth embodiment of the present invention.
16 is a plan view showing the inside of the resin package of the semiconductor device shown in FIG. 15;
FIG. 17 is a diagram showing a connection between a semiconductor element and an inner lead.
18 is an enlarged view of a portion A in FIG.
FIG. 19 is a side view of a portion B in FIG. 18;
FIG. 20 is a sectional view of a semiconductor device according to a fifth embodiment of the present invention.
21 is a plan view showing the inside of the resin package of the semiconductor device shown in FIG. 20;
FIG. 22 is an enlarged plan view of a portion A in FIG. 21.
FIG. 23 is a diagram showing an example in which a chip inductor is arranged on a support bar in addition to a chip capacitor.
FIG. 24 is a sectional view of a semiconductor device according to a sixth embodiment of the present invention.
FIG. 25 is a plan view showing the inside of the resin package of the semiconductor device shown in FIG. 24;
26A is an enlarged side view of a mounting portion of a chip capacitor, and FIG. 26B is an enlarged plan view.
27A is an enlarged side view showing an example in which the chip inductor 9 is mounted, and FIG. 27B is an enlarged plan view.
FIG. 28 is a sectional view of a semiconductor device according to a seventh embodiment of the present invention.
FIG. 29 is a plan view showing the inside of the resin package of the semiconductor device shown in FIG. 28;
FIG. 30 is an enlarged plan view of a mounting portion of a chip capacitor.
FIG. 31 is an enlarged plan view of a portion where a chip capacitor and a chip inductor are collectively mounted.
[Explanation of symbols]
1 Semiconductor element
2 Lead frame
3 sealing resin
4 stages
4a recess
5 Metal wire
6 Inner leads
6-1 Power supply potential lead
6-2 GND potential lead
7 Insulating tape
8 Chip capacitors
9 Chip inductor
11 Support bar
11a Inclined part
12 Insulating insulator
13 Conductive bonding materials
14 Connection bar

Claims (10)

インナリードとステージとを有するリードフレームと、
該リードフレームのステージに搭載された半導体素子と、
該半導体素子の表面に設けられた絶縁部材と、
該絶縁部材の上に搭載された受動素子と、
前記半導体素子と前記インナリードの間、及び前記受動素子の電極と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。A lead frame having an inner lead and a stage,
A semiconductor element mounted on a stage of the lead frame;
An insulating member provided on the surface of the semiconductor element;
A passive element mounted on the insulating member,
A metal wire that electrically connects between the semiconductor element and the inner lead, and between an electrode of the passive element and the inner lead,
A semiconductor device with a built-in passive element, comprising: a sealing resin for sealing the lead frame, the semiconductor element, the passive element, and the metal wire. インナリードとステージとを有するリードフレームと、
該リードフレームのステージに搭載された半導体素子と、
該半導体素子の周囲の前記ステージ上に設けられた絶縁部材と、
該絶縁部材の上に搭載された受動素子と、
前記半導体素子と前記インナリードの間、及び前記受動素子の電極と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。A lead frame having an inner lead and a stage,
A semiconductor element mounted on a stage of the lead frame;
An insulating member provided on the stage around the semiconductor element;
A passive element mounted on the insulating member,
A metal wire that electrically connects between the semiconductor element and the inner lead, and between an electrode of the passive element and the inner lead,
A semiconductor device with a built-in passive element, comprising: a sealing resin for sealing the lead frame, the semiconductor element, the passive element, and the metal wire. インナリードと複数部分に分割されたステージとを有するリードフレームと、
該ステージの複数部分にまたがって搭載された半導体素子と、
該ステージの複数部分のうち、電源電位とされた部分と接地電位とされた部分とにまたがって接続され搭載された受動素子と、
前記半導体素子と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。A lead frame having an inner lead and a stage divided into a plurality of parts,
A semiconductor element mounted over a plurality of portions of the stage;
Of the plurality of parts of the stage, a passive element connected and mounted across a part set to a power supply potential and a part set to a ground potential,
A metal wire electrically connecting the semiconductor element and the inner lead,
A semiconductor device with a built-in passive element, comprising: a sealing resin for sealing the lead frame, the semiconductor element, the passive element, and the metal wire. 請求項３記載の受動素子内蔵半導体装置であって、
前記ステージの表面に固定用絶縁体が設けられ、該固定用絶縁体の上に前記半導体素子が搭載され、前記ステージの裏面に前記受動素子が搭載されたことを特徴とする受動素子内蔵半導体装置。The semiconductor device with a built-in passive element according to claim 3,
A semiconductor device with a built-in passive element, wherein a fixing insulator is provided on a surface of the stage, the semiconductor element is mounted on the fixing insulator, and the passive element is mounted on a back surface of the stage. . 請求項３記載の受動素子内蔵半導体装置であって、
前記ステージの裏面に固定用絶縁体が設けられ、前記ステージの表面上に前記半導体素子が搭載され、前記半導体素子の周囲の前記ステージの表面に前記受動素子が搭載されたことを特徴とする受動素子内蔵半導体装置。The semiconductor device with a built-in passive element according to claim 3,
A passive insulator is provided on a back surface of the stage, the semiconductor element is mounted on a surface of the stage, and the passive element is mounted on a surface of the stage around the semiconductor element. Semiconductor device with built-in element. 請求項４又は５記載の受動素子内蔵半導体装置であって、
前記受動素子は、少なくとも一部が前記ステージに形成された凹部に収容された状態で搭載されたことを特徴とする受動素子内蔵半導体素子。It is a passive element built-in semiconductor device of Claim 4 or 5, Comprising:
The passive element built-in semiconductor element, wherein at least a part of the passive element is mounted in a state of being accommodated in a recess formed in the stage. インナリードとステージと該ステージに接続されたサポートバーとを有するリードフレームと、
該リードフレームのステージ上に搭載された半導体素子と、
該リードフレームのサポートバー上に設けられた絶縁部材と、
該絶縁部材の上に搭載された受動素子と、
前記半導体素子と前記インナリードの間、及び前記受動素子の電極と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。A lead frame having an inner lead, a stage, and a support bar connected to the stage,
A semiconductor element mounted on a stage of the lead frame;
An insulating member provided on a support bar of the lead frame;
A passive element mounted on the insulating member,
A metal wire that electrically connects between the semiconductor element and the inner lead, and between an electrode of the passive element and the inner lead,
A semiconductor device with a built-in passive element, comprising: a sealing resin for sealing the lead frame, the semiconductor element, the passive element, and the metal wire. インナリードとステージとを有するリードフレームと、
該リードフレームのステージ上に搭載された半導体素子と、
電極の一方が前記インナリードに接合され、電極の他方が前記ステージに接合された状態で、前記インナリードと前記ステージとの間に配置された受動素子と、
前記半導体素子と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。A lead frame having an inner lead and a stage,
A semiconductor element mounted on a stage of the lead frame;
One of the electrodes is joined to the inner lead, and the other of the electrodes is joined to the stage, with a passive element disposed between the inner lead and the stage,
A metal wire electrically connecting the semiconductor element and the inner lead,
A semiconductor device with a built-in passive element, comprising: a sealing resin for sealing the lead frame, the semiconductor element, the passive element, and the metal wire. インナリードとステージとを有するリードフレームと、
該リードフレームのステージ上に搭載された半導体素子と、
前記インナリードのうち、電源電位リード又は接地電位リード上に設けられた絶縁部材と、
該絶縁部材上に搭載された受動素子と、
前記半導体素子と前記インナリードの間、及び前記受動素子と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。A lead frame having an inner lead and a stage,
A semiconductor element mounted on a stage of the lead frame;
Of the inner leads, an insulating member provided on a power supply potential lead or a ground potential lead,
A passive element mounted on the insulating member,
A metal wire that electrically connects between the semiconductor element and the inner lead, and between the passive element and the inner lead,
A semiconductor device with a built-in passive element, comprising: a sealing resin for sealing the lead frame, the semiconductor element, the passive element, and the metal wire. 請求項１乃至９のうちいずれか一項記載の受動素子内蔵半導体装置であって、
前記受動素子は、チップコンデンサ又はチップインダクタ又はそれらの組み合わせであることを特徴とする受動素子内蔵半導体装置。The passive element built-in semiconductor device according to claim 1, wherein:
The said passive element is a chip capacitor or a chip inductor, or those combination, The semiconductor device with a built-in passive element characterized by the above-mentioned.
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