JP2006114533A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device that can make an external by-pass capacitor unnecessary with a simple constitution. <P>SOLUTION: The semiconductor device has divided die pads 2a and 2b. The by-pass capacitor is constituted of the die pad 2a; a dielectric material 4; and the die pad 2b by spreading the dielectric material 4 between the divided die pads 2a and 2b, and installing a semiconductor chip 1 on the die pads 2a and 2b through an insulating bonding material 3, and, in addition, connecting a power source terminal 6a on the semiconductor chip 1 to the die pad 2a through a wire 5a and a ground terminal 6b on the chip 1 to the die pad 2b through another wire 5b. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、高周波回路を集積した半導体装置に関するものである。   The present invention relates to a semiconductor device in which a high-frequency circuit is integrated.

従来、高周波回路を集積した半導体チップでは、駆動電源電圧に含まれる不要な高周波成分を取り除き、回路の高周波特性を向上させるため、グランド電位に対して電源電位に高容量のバイパスコンデンサを接続し、特性の安定化を図っている。一般的には、このバイパスコンデンサとして半導体装置より外部の電源端子とグランド端子の間に高容量のチップコンデンサが設置されているが、コンデンサをより半導体チップに近いところに設置し、高周波特性をより向上させるために、半導体装置の内部にバイパスコンデンサを設置することが試みられている。   Conventionally, in a semiconductor chip integrated with a high frequency circuit, a high-capacity bypass capacitor is connected to the power supply potential with respect to the ground potential in order to remove unnecessary high frequency components included in the drive power supply voltage and improve the high frequency characteristics of the circuit. The characteristics are stabilized. In general, a high-capacity chip capacitor is installed as a bypass capacitor between the power supply terminal and the ground terminal external to the semiconductor device. However, the capacitor is installed closer to the semiconductor chip to improve the high-frequency characteristics. In order to improve, an attempt is made to install a bypass capacitor inside the semiconductor device.

半導体装置にバイパスコンデンサを内蔵した従来技術の一例として、特許文献１に記載された技術がある。   As an example of a conventional technique in which a bypass capacitor is built in a semiconductor device, there is a technique described in Patent Document 1.

図７は従来の半導体装置の断面図である。リードフレームのダイパッド５１上に、第１の導電性膜５２と強誘電体薄膜５３と第２の導電性膜５４とを順次積層した支持基板と、集積回路が作り込まれた半導体基板５５とが搭載されており、電源端子５６ａと第１の導電性膜５２とリードフレームの第１のリード５０ａとが電気的に接続され、グランド端子５６ｂと第２の導電性膜５４とリードフレームの第２のリード５０ｂとが接続された構成となっている。
特開平５−２６７５５７号公報 FIG. 7 is a cross-sectional view of a conventional semiconductor device. A support substrate in which a first conductive film 52, a ferroelectric thin film 53, and a second conductive film 54 are sequentially stacked on a die pad 51 of a lead frame, and a semiconductor substrate 55 in which an integrated circuit is formed are provided. The power terminal 56a, the first conductive film 52, and the first lead 50a of the lead frame are electrically connected, and the ground terminal 56b, the second conductive film 54, and the second of the lead frame are mounted. The lead 50b is connected.
JP-A-5-267557

しかしながら上記の構成では、積層された導電性膜５２，５４と電源端子５６ａ及びグランド端子５６ｂをワイヤ５７で接続しなければならないためワイヤリングが複雑になってしまい、また半導体基板５５の周辺にコンデンサを形成する十分なスペースが必要であるため半導体装置全体のサイズが大きくなる要因となる。また上記の構成では、電源端子５６ａとグランド端子５６ｂの２端子間だけにしかバイパスコンデンサを挿入することができないことも課題となっている。   However, in the above configuration, the laminated conductive films 52 and 54, the power supply terminal 56a and the ground terminal 56b must be connected by the wire 57, so that wiring becomes complicated, and a capacitor is provided around the semiconductor substrate 55. Since a sufficient space for formation is necessary, the size of the entire semiconductor device becomes a factor. In the above configuration, it is also a problem that a bypass capacitor can be inserted only between the two terminals of the power supply terminal 56a and the ground terminal 56b.

本発明は、上記従来の課題を解決し、ワイヤリングを簡素化するとともに、装置全体のサイズを拡大することなく、複数の端子間にバイパスコンデンサを搭載可能な半導体装置を提供することを目的とする。更に本発明は、半導体装置表面から見たピン配置の向きが容易に認識でき、また受光素子内蔵半導体チップなどをダイスボンディングする際、容易に位置合わせが可能な半導体装置を提供することを目的とする。   An object of the present invention is to solve the above-described conventional problems, simplify the wiring, and provide a semiconductor device in which bypass capacitors can be mounted between a plurality of terminals without increasing the size of the entire device. . A further object of the present invention is to provide a semiconductor device that can easily recognize the orientation of the pin arrangement as viewed from the surface of the semiconductor device and can be easily aligned when die-bonding a semiconductor chip with a built-in light receiving element or the like. To do.

上記の課題を解決するために本発明の半導体装置は、半導体チップを搭載するリードフレームのダイパッドを複数の領域に分割し、例えばダイパッドを２つに分割してダイパッドの片側を電源端子に、もう片側をグランド端子に接続するというように、分割されたダイパッドのそれぞれの分割領域を異なる電位とし、分割したダイパッド間に誘電体材料を挿入した構造になっている。   In order to solve the above-described problems, a semiconductor device according to the present invention divides a die pad of a lead frame on which a semiconductor chip is mounted into a plurality of regions, for example, divides the die pad into two, and uses one side of the die pad as a power supply terminal The structure is such that each divided region of the divided die pad is set to a different potential, and a dielectric material is inserted between the divided die pads, such that one side is connected to the ground terminal.

本発明の半導体装置によれば、半導体チップを搭載するダイパッドの間、すなわち半導体チップの裏面の領域にバイパスコンデンサを形成することができるため、半導体装置全体のサイズに影響を与えずにバイパスコンデンサを搭載することができる。   According to the semiconductor device of the present invention, since the bypass capacitor can be formed between the die pads on which the semiconductor chip is mounted, that is, in the region on the back surface of the semiconductor chip, the bypass capacitor can be formed without affecting the size of the entire semiconductor device. Can be installed.

また、分割したリードフレームのダイパッド自体に電位をもたせるため、図７に示す従来技術のようなバイパスコンデンサ部とリードフレームのピン側とを接続するワイヤが不要であり、組立工程の簡素化が可能である。   Further, since the potential is given to the die pad itself of the divided lead frame, a wire for connecting the bypass capacitor portion and the lead frame pin side as in the prior art shown in FIG. 7 is unnecessary, and the assembly process can be simplified. It is.

さらに、ダイパッドを３つ以上の領域に分割することによって複数の端子間にバイパスコンデンサを搭載することが可能であり、分割するダイパッドの形状を工夫することによって、半導体装置のピン配置を容易に認識できる目印としたり、ダイスボンディング時の位置合わせの目印として使用することができる。   Furthermore, by dividing the die pad into three or more regions, it is possible to mount a bypass capacitor between multiple terminals. By devising the shape of the die pad to be divided, the pin arrangement of the semiconductor device can be easily recognized. It can be used as a mark that can be used or as a mark for alignment during die bonding.

以下、本発明による実施の形態について、図面を用いて説明する。   Embodiments according to the present invention will be described below with reference to the drawings.

（第１の実施の形態）
図１は本発明の第１の実施の形態における半導体装置の断面構成図である。図１において、１は半導体チップ、２ａは第１のダイパッド、２ｂは第２のダイパッド、３は絶縁性の接合材、４は誘電体材料、５ａ，５ｂはワイヤ、６ａは電源端子、６ｂはグランド端子である。ダイパッド２ａ，２ｂの間には誘電体材料４が敷き詰められており、ダイパッド２ａ，２ｂの上には絶縁性の接合材３を介して半導体チップ１が設置されている。誘電体材料４として例えば図１のように誘電率の高いパッケージ樹脂などを用いてもよい。また半導体チップ１上の電源端子６ａはワイヤ５ａによってダイパッド２ａに接続され、グランド端子６ｂはワイヤ５ｂによってダイパッド２ｂに接続されている。 (First embodiment)
FIG. 1 is a cross-sectional configuration diagram of a semiconductor device according to a first embodiment of the present invention. In FIG. 1, 1 is a semiconductor chip, 2a is a first die pad, 2b is a second die pad, 3 is an insulating bonding material, 4 is a dielectric material, 5a and 5b are wires, 6a is a power supply terminal, and 6b is a power supply terminal. Ground terminal. A dielectric material 4 is spread between the die pads 2a and 2b, and the semiconductor chip 1 is placed on the die pads 2a and 2b with an insulating bonding material 3 interposed therebetween. As the dielectric material 4, for example, a package resin having a high dielectric constant may be used as shown in FIG. The power supply terminal 6a on the semiconductor chip 1 is connected to the die pad 2a by a wire 5a, and the ground terminal 6b is connected to the die pad 2b by a wire 5b.

このような構造にすることにより、電源端子６ａとグランド端子６ｂの間に誘電体材料４が挿入されることになり、この誘電体材料４がバイパスコンデンサとして動作する。このコンデンサはチップ裏面の領域に形成することができるため、半導体装置全体のサイズに影響を与えることなく搭載することができる。また、ダイパッド間にコンデンサを形成するため通常の半導体装置に対してワイヤ数が増えることがなく、さらにダイパッドを３つ以上の領域に分割することによって複数の端子間（例えば電源電圧−グランド間とリファレンス電圧−グランド間）にバイパスコンデンサを搭載することが可能である。   With this structure, the dielectric material 4 is inserted between the power supply terminal 6a and the ground terminal 6b, and this dielectric material 4 operates as a bypass capacitor. Since this capacitor can be formed in the area on the back surface of the chip, it can be mounted without affecting the size of the entire semiconductor device. In addition, since the capacitor is formed between the die pads, the number of wires does not increase as compared with a normal semiconductor device, and the die pad is further divided into three or more regions so that a plurality of terminals (for example, between a power supply voltage and a ground) can be obtained. A bypass capacitor can be mounted between the reference voltage and the ground.

（第２の実施の形態）
図２は本発明の第２の実施の形態における半導体装置の断面構成図である。図２において、１は半導体チップ、２ａは第１のダイパッド、２ｂは第２のダイパッド、３は絶縁性の接合材、５ａ，５ｂはワイヤ、６ａは電源端子、６ｂはグランド端子、７はチップコンデンサ、８はパッケージ樹脂である。ダイパッド２ａ，２ｂの間にはチップコンデンサ７が設置されており、ダイパッド２ａ，２ｂの上には絶縁性の接合材３を介して半導体チップ１が設置されている。また半導体チップ１上の電源端子６ａはワイヤ５ａによってダイパッド２ａに接続され、グランド端子６ｂはワイヤ５ｂによってダイパッド２ｂに接続されている。 (Second Embodiment)
FIG. 2 is a cross-sectional configuration diagram of a semiconductor device according to the second embodiment of the present invention. In FIG. 2, 1 is a semiconductor chip, 2a is a first die pad, 2b is a second die pad, 3 is an insulating bonding material, 5a and 5b are wires, 6a is a power supply terminal, 6b is a ground terminal, and 7 is a chip. A capacitor 8 is a package resin. A chip capacitor 7 is installed between the die pads 2a and 2b, and the semiconductor chip 1 is installed on the die pads 2a and 2b with an insulating bonding material 3 interposed therebetween. The power supply terminal 6a on the semiconductor chip 1 is connected to the die pad 2a by a wire 5a, and the ground terminal 6b is connected to the die pad 2b by a wire 5b.

第２の実施の形態では、図１に示す第１の実施の形態で用いている誘電体材料４（パッケージ樹脂）の代わりにチップコンデンサ７を用いている。チップコンデンサ７を用いることにより更に高容量のバイパスコンデンサを搭載することができるため、更に高周波特性を向上させることが可能である。尚、第２の実施の形態においても第１の実施の形態と同様、半導体チップ１の裏面領域にチップコンデンサ７を設置しているため、半導体装置全体のサイズに影響を与えることはない。   In the second embodiment, a chip capacitor 7 is used instead of the dielectric material 4 (package resin) used in the first embodiment shown in FIG. By using the chip capacitor 7, a higher-capacity bypass capacitor can be mounted, so that the high frequency characteristics can be further improved. In the second embodiment, as in the first embodiment, since the chip capacitor 7 is provided in the back surface region of the semiconductor chip 1, the size of the entire semiconductor device is not affected.

（第３の実施の形態）
図３は本発明の第３の実施の形態における半導体装置の断面構成図である。図３において、１は半導体チップ、２ａは第１のダイパッド、２ｂは第２のダイパッド、３は誘電体性の接合材、４はパッケージ樹脂、５ａ，５ｂはワイヤ、６ａは電源端子、６ｂはグランド端子、９は導電性の接合材である。ダイパッド２ａと半導体チップ１は誘電体性の接合材３によって接合されており、ダイパッド２ｂと半導体チップ１は導電性の接合材９によって接合されている。また半導体チップ１上の電源端子６ａはワイヤ５ａによりダイパッド２ａに接続され、グランド端子６ｂはワイヤ５ｂによりダイパッド２ｂに接続されている。 (Third embodiment)
FIG. 3 is a cross-sectional configuration diagram of a semiconductor device according to the third embodiment of the present invention. In FIG. 3, 1 is a semiconductor chip, 2a is a first die pad, 2b is a second die pad, 3 is a dielectric bonding material, 4 is a package resin, 5a and 5b are wires, 6a is a power supply terminal, and 6b is a power supply terminal. A ground terminal 9 is a conductive bonding material. The die pad 2 a and the semiconductor chip 1 are bonded by a dielectric bonding material 3, and the die pad 2 b and the semiconductor chip 1 are bonded by a conductive bonding material 9. The power supply terminal 6a on the semiconductor chip 1 is connected to the die pad 2a by a wire 5a, and the ground terminal 6b is connected to the die pad 2b by a wire 5b.

ここで半導体チップ１の裏面がグランド電位になっているとすれば、電源端子６ａとグランドの間に誘電体性の接合材３が挿入されているため、この接合材３がバイパスコンデンサとして動作する。第３の実施の形態は、第１の実施の形態と異なりダイパッド２ａに対して垂直方向に誘電体を挿入するため、電極が誘電体に接する面積を大きく取ることができる。その結果、より高容量のバイパスコンデンサを形成することができるようになり、より高周波特性を向上させることが期待できる。   Here, assuming that the back surface of the semiconductor chip 1 is at the ground potential, since the dielectric bonding material 3 is inserted between the power supply terminal 6a and the ground, the bonding material 3 operates as a bypass capacitor. . In the third embodiment, unlike the first embodiment, a dielectric is inserted in a direction perpendicular to the die pad 2a, so that the area where the electrode is in contact with the dielectric can be increased. As a result, a higher-capacity bypass capacitor can be formed, and higher frequency characteristics can be expected.

（第４の実施の形態）
図４は本発明の第４の実施の形態における半導体装置の平面構成図である。なお、第４の実施の形態の断面構成は、図１に示す第１の実施の形態と同様である。図４において、２ａは第１のダイパッド、２ｂは第２のダイパッドであり、半導体チップ、ワイヤの図示は省略した。第４の実施の形態では図４に示すように第１のダイパッド２ａと第２のダイパッド２ｂがくし型の形状になっており、２つのダイパッド２ａ，２ｂが密に隣接するような構造である。 (Fourth embodiment)
FIG. 4 is a plan view of a semiconductor device according to the fourth embodiment of the present invention. The cross-sectional configuration of the fourth embodiment is the same as that of the first embodiment shown in FIG. In FIG. 4, 2a is a first die pad, 2b is a second die pad, and a semiconductor chip and wires are not shown. In the fourth embodiment, as shown in FIG. 4, the first die pad 2a and the second die pad 2b have a comb shape, and the two die pads 2a and 2b are closely adjacent to each other.

このような構造にすることにより、２つのダイパッド２ａ，２ｂが挿入された誘電体材料４（図１参照）に接する面積を大きく取ることができる。そのため、より高容量のバイパスコンデンサを形成することができるため、より高周波特性を向上させることが期待できる。   By adopting such a structure, a large area in contact with the dielectric material 4 (see FIG. 1) into which the two die pads 2a and 2b are inserted can be secured. Therefore, since a bypass capacitor having a higher capacity can be formed, it can be expected to improve the high frequency characteristics.

（第５の実施の形態）
図５は本発明の第５の実施の形態における半導体装置の断面構成図である。図５において、１は半導体チップ、２ａは第１のダイパッド、２ｂは第２のダイパッド、３は絶縁性の接合材、４は誘電体材料、５ａ，５ｂはワイヤ、６ａは電源端子、６ｂはグランド端子である。第５の実施の形態の基本的な構造は、第１の実施の形態と同様であるので説明を省略する。 (Fifth embodiment)
FIG. 5 is a cross-sectional view of a semiconductor device according to the fifth embodiment of the present invention. In FIG. 5, 1 is a semiconductor chip, 2a is a first die pad, 2b is a second die pad, 3 is an insulating bonding material, 4 is a dielectric material, 5a and 5b are wires, 6a is a power supply terminal, and 6b is a power supply terminal. Ground terminal. Since the basic structure of the fifth embodiment is the same as that of the first embodiment, description thereof is omitted.

第１の実施の形態において図１に示す第１のダイパッド２ａと第２のダイパッド２ｂとが並列配置されていることに対し、第５の実施の形態は、図５のように第１のダイパッド２ａと第２のダイパッド２ｂを２層構造としたものである。すなわち、第１のダイパッド２ａが接合材３の全体に接続され、第１のダイパッド２ａにおける接合材３との接合領域に、誘電体材料４を介して対向するように第２のダイパッド２ｂの一部の領域が配置されたものである。   In the first embodiment, the first die pad 2a and the second die pad 2b shown in FIG. 1 are arranged in parallel, whereas the fifth embodiment has a first die pad as shown in FIG. 2a and the second die pad 2b have a two-layer structure. That is, the first die pad 2 a is connected to the entire bonding material 3, and the second die pad 2 b is arranged so as to face the bonding region of the first die pad 2 a with the bonding material 3 through the dielectric material 4. The area of the part is arranged.

このような構造を用いることにより、ダイパッド２ａ，２ｂに対して垂直方向に誘電体材料４を挿入できるため、ダイパッド２ａ，２ｂが誘電体に接する面積を大きく取ることができる。そのため、より高容量のバイパスコンデンサを形成することができるようになり、より高周波特性を向上させることが期待できる。   By using such a structure, the dielectric material 4 can be inserted in a direction perpendicular to the die pads 2a and 2b, so that the area where the die pads 2a and 2b are in contact with the dielectric can be increased. As a result, a higher-capacity bypass capacitor can be formed, and higher frequency characteristics can be expected.

（第６の実施の形態）
図６は本発明の第６の実施の形態における半導体装置の平面構成図である。なお、第６の実施の形態の断面構成は、図１に示す第１の実施の形態と同様である。図６において、２ａは第１のダイパッド、２ｂは第２のダイパッドであり、半導体チップ、ワイヤの図示は省略してある。第６の実施の形態では図６のように第１のダイパッド２ａと第２のダイパッド２ｂとにおける接合材３との接合領域が上下左右において非対称な構造になっている。 (Sixth embodiment)
FIG. 6 is a plan view of a semiconductor device according to the sixth embodiment of the present invention. The cross-sectional configuration of the sixth embodiment is the same as that of the first embodiment shown in FIG. In FIG. 6, 2a is a first die pad, 2b is a second die pad, and illustration of a semiconductor chip and wires is omitted. In the sixth embodiment, as shown in FIG. 6, the bonding region of the first die pad 2a and the second die pad 2b with the bonding material 3 is asymmetrical in the vertical and horizontal directions.

通常の半導体装置はダイパッドの形状が上下左右に対称であるものが多く、この場合半導体装置のピン配置、すなわちどのピンが１番ピンか、装置を冶具に対してどちらの向きにセットすればよいかなどを見た目で瞬時に判断しにくい。そこで、図６のような非対称性をもったダイパッドの構造を用いることにより、半導体装置を表面方向から見たピン配置を容易に認識することができる。また、受光素子内蔵半導体装置など半導体チップの水平方向における位置精度の要求が厳しい半導体装置において、図６のような非対称性をもったダイパッドの構造を用いることにより、ダイパッドの構造自体をチップダイボンディング時の位置合わせの目印として使用することが可能である。   Many semiconductor devices have a die pad shape that is symmetrical in the vertical and horizontal directions. In this case, the pin arrangement of the semiconductor device, that is, which pin is the first pin, which device should be set with respect to the jig It is difficult to judge instantly by looking. Therefore, by using the die pad structure having asymmetry as shown in FIG. 6, the pin arrangement when the semiconductor device is viewed from the surface direction can be easily recognized. Further, in a semiconductor device in which the positional accuracy in the horizontal direction of the semiconductor chip is severe, such as a semiconductor device with a built-in light receiving element, the die pad structure itself is chip die bonded by using a die pad structure having asymmetry as shown in FIG. It can be used as a time alignment mark.

以上説明したように、本発明は高周波回路を集積した半導体装置において、バイパスコンデンサを半導体装置に内蔵する方法として有用である。   As described above, the present invention is useful as a method of incorporating a bypass capacitor in a semiconductor device in which a high-frequency circuit is integrated.

本発明の第１の実施の形態における半導体装置の断面構成図Sectional block diagram of the semiconductor device in the first embodiment of the present invention 本発明の第２の実施の形態における半導体装置の断面構成図Sectional block diagram of the semiconductor device in the 2nd Embodiment of this invention 本発明の第３の実施の形態における半導体装置の断面構成図Sectional block diagram of the semiconductor device in the 3rd Embodiment of this invention 本発明の第４の実施の形態における半導体装置の断面構成図Sectional block diagram of the semiconductor device in the 4th Embodiment of this invention 本発明の第５の実施の形態における半導体装置の断面構成図Sectional block diagram of the semiconductor device in the 5th Embodiment of this invention 本発明の第６の実施の形態における半導体装置の断面構成図Sectional block diagram of the semiconductor device in the 6th Embodiment of this invention 従来の半導体装置の構成図Configuration diagram of a conventional semiconductor device

符号の説明Explanation of symbols

１ 半導体チップ
２ａ 第１のダイパッド
２ｂ 第２のダイパッド
３ （絶縁性の）接合材
４ 誘電体材料
５ａ，５ｂ ワイヤ
５ｂ ワイヤ
６ａ 電源端子
６ｂ グランド端子
７ チップコンデンサ
８ パッケージ樹脂
９ （導電性の）接合材 DESCRIPTION OF SYMBOLS 1 Semiconductor chip 2a 1st die pad 2b 2nd die pad 3 (insulating) bonding material 4 Dielectric material 5a, 5b Wire 5b Wire 6a Power supply terminal 6b Ground terminal 7 Chip capacitor 8 Package resin 9 (Conductive) bonding Material

Claims (7)

半導体チップを搭載するためのダイパッドを複数の領域に分割し、前記ダイパッドのそれぞれの分割領域が異なる電位になるように電源に接続し、前記ダイパッド間に誘電体材料を挿入したことを特徴とする半導体装置。   A die pad for mounting a semiconductor chip is divided into a plurality of regions, each divided region of the die pad is connected to a power source so as to have a different potential, and a dielectric material is inserted between the die pads. Semiconductor device. 半導体チップを搭載するためのダイパッドを複数の領域に分割し、前記ダイパッドのそれぞれの分割領域が異なる電位になるように電源に接続し、前記ダイパッド間にチップコンデンサを挿入したことを特徴とする半導体装置。   A semiconductor device comprising: a die pad for mounting a semiconductor chip divided into a plurality of regions; each die pad is connected to a power source such that each divided region has a different potential; and a chip capacitor is inserted between the die pads. apparatus. 半導体チップを搭載するためのダイパッドを複数の領域に分割し、半導体チップの裏面を、電源に接続したダイパッドに誘電体性の接合材によって接合し、グランド電位に接続したダイパッドに導電性の接合材によって接合したことを特徴とする半導体装置。   A die pad for mounting a semiconductor chip is divided into a plurality of regions, and the back surface of the semiconductor chip is bonded to a die pad connected to a power source by a dielectric bonding material, and a conductive bonding material is connected to a die pad connected to a ground potential. A semiconductor device characterized in that the semiconductor device is joined by. 複数に分割されたダイパッドのそれぞれの隣接部がくし型になっており、ダイパッド間の容量値を高める構造になっていることを特徴とする請求項１，２または３記載の半導体装置。   4. The semiconductor device according to claim 1, wherein adjacent portions of the plurality of die pads are comb-shaped so as to increase a capacitance value between the die pads. 複数に分割されたダイパッドが半導体チップの垂直方向に対して多層構造になっており、ダイパッド間の容量値を高める構造になっていることを特徴とする請求項１，２または３記載の半導体装置。   4. The semiconductor device according to claim 1, wherein the die pad divided into a plurality has a multilayer structure with respect to a vertical direction of the semiconductor chip, and has a structure for increasing a capacitance value between the die pads. . 複数に分割されたダイパッドの形状が上下左右に非対称になっており、表面方向から見たピン配置が容易に認識可能な構造になっていることを特徴とする請求項１，２または３記載の半導体装置。   The shape of the die pad divided into a plurality is asymmetric in the vertical and horizontal directions, and has a structure in which the pin arrangement seen from the surface direction can be easily recognized. Semiconductor device. 複数に分割されたダイパッドにおける前記誘電体材料との接合領域の形状が、各々互いに異なることを特徴とする請求項１，２または３記載の半導体装置。   4. The semiconductor device according to claim 1, wherein shapes of bonding regions with the dielectric material in the plurality of die pads are different from each other.
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* Cited by examiner, † Cited by third party
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JP2013085007A (en) * 2008-09-09 2013-05-09 Lsi Corp Package supplied power and connected to ground through via

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