JP2004045560A - 電気光学装置、電子機器及びアクティブマトリクス基板 - Google Patents
電気光学装置、電子機器及びアクティブマトリクス基板 Download PDFInfo
- Publication number
- JP2004045560A JP2004045560A JP2002200414A JP2002200414A JP2004045560A JP 2004045560 A JP2004045560 A JP 2004045560A JP 2002200414 A JP2002200414 A JP 2002200414A JP 2002200414 A JP2002200414 A JP 2002200414A JP 2004045560 A JP2004045560 A JP 2004045560A
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- region
- electrode
- electrodes
- storage capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000000758 substrate Substances 0.000 title claims description 88
- 239000011159 matrix material Substances 0.000 title claims description 27
- 239000003990 capacitor Substances 0.000 claims abstract description 194
- 238000003860 storage Methods 0.000 claims abstract description 163
- 230000015572 biosynthetic process Effects 0.000 claims description 13
- 239000010408 film Substances 0.000 description 132
- 239000010410 layer Substances 0.000 description 108
- 239000004973 liquid crystal related substance Substances 0.000 description 48
- 239000011229 interlayer Substances 0.000 description 37
- 238000000034 method Methods 0.000 description 16
- 239000004065 semiconductor Substances 0.000 description 15
- 239000007789 gas Substances 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 239000003566 sealing material Substances 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 6
- 230000000149 penetrating effect Effects 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 239000010453 quartz Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- -1 NSG Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 239000005368 silicate glass Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000010884 ion-beam technique Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 229910021478 group 5 element Inorganic materials 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 239000002952 polymeric resin Substances 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 229910001507 metal halide Inorganic materials 0.000 description 1
- 150000005309 metal halides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
Images
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Electroluminescent Light Sources (AREA)
Abstract
【課題】開口率を低下させることなく大容量化する。
【解決手段】蓄積容量は下層及び上層の蓄積容量の多層構造である。下層及び上層蓄積容量を夫々構成する電極の一方は共用され、３層の電極構造で下層及び上層蓄積容量を構成する。下層蓄積容量は下側容量電極８０及び共通容量電極８１によって構成され、上層の蓄積容量は上側容量電極８２及び共通容量電極８１によって構成される。下層及び上層蓄積容量は、左右に隣接した２画素領域の非開口領域にまたがって形成され、その面積は１画素領域に形成される場合よりも十分に広い。これにより、下層及び上層蓄積容量は、大容量を有する。下側容量電極８０及び上側容量電極８２は夫々対応する画素電極に接続されて、各画素電極の蓄積容量として機能する。
【選択図】 図１
【解決手段】蓄積容量は下層及び上層の蓄積容量の多層構造である。下層及び上層蓄積容量を夫々構成する電極の一方は共用され、３層の電極構造で下層及び上層蓄積容量を構成する。下層蓄積容量は下側容量電極８０及び共通容量電極８１によって構成され、上層の蓄積容量は上側容量電極８２及び共通容量電極８１によって構成される。下層及び上層蓄積容量は、左右に隣接した２画素領域の非開口領域にまたがって形成され、その面積は１画素領域に形成される場合よりも十分に広い。これにより、下層及び上層蓄積容量は、大容量を有する。下側容量電極８０及び上側容量電極８２は夫々対応する画素電極に接続されて、各画素電極の蓄積容量として機能する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタを用いた電気光学装置、電子機器及びアクティブマトリクス基板に関する。
【０００２】
【従来の技術】
例えば、液晶装置は、ガラス基板、石英基板等の２枚の基板間に液晶を封入して構成される。液晶装置では、一方の基板に、例えば薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴと称す）等の能動素子をマトリクス状に配置し、他方の基板に対向電極を配置して、両基板間に封止した液晶層の光学特性を画像信号に応じて変化させることで、画像表示を可能にする。
【０００３】
即ち、ＴＦＴ素子によってマトリクス状に配列された画素電極（ＩＴＯ）（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）に画像信号を供給し、画素電極と対向電極相互間の液晶層に画像信号に基づく電圧を印加して、液晶分子の配列を変化させる。これにより、画素の透過率を変化させ、画素電極及び液晶層を通過する光を画像信号に応じて変化させて画像表示を行う。
【０００４】
ＴＦＴはゲート電極に走査線を介して走査信号を供給することでオン状態となり、半導体層のソース領域にデータ線を介して画像信号を供給することで、画像信号はオン状態となったＴＦＴを介して画素電極に供給される。このような画像信号の供給は、画素電極毎に極めて短時間しか行われないので、画像信号の電圧をオン状態とされた時間よりも遥かに長時間に亘って保持するために、各画素電極には蓄積容量が付加されるのが一般的である。
【０００５】
液晶装置においては、画素電極を構成するＩＴＯ膜等の導電膜と画素スイッチング用のＴＦＴを構成する半導体層との間には、走査線、データ線等を構成する各種導電膜及びこれらの導電膜を相互から電気的に絶縁するためのゲート絶縁膜や層間絶縁膜が複数積層されており、これらの画素電極と半導体層との間の距離は例えば１０００ｎｍ程度に長い。従って、これらの画素電極と半導体層とを一つのコンタクトホールによって電気的に接続するのは技術的に困難である。そこで、層間絶縁膜間に画素電極と半導体層とを電気的に接続する中間導電層を形成する技術が開発されている。
【０００６】
液晶装置においては、表示画像の高品位化という一般的な要請が強く、このためには、画素ピッチを微細化しつつ、画素開口率を高める（即ち、各画素において、表示光が透過する開口領域を広げる）と同時に、データ線、走査線、容量線等の各種配線の配線抵抗を低くすることが重要となる。
【０００７】
しかしながら、微細ピッチな画素の高開口率化により、データ線や走査線の線幅自体も狭められることになるが、（ｉ）走査線や容量線を形成後に高温の熱処理工程が必要なこと、（ｉｉ）走査線は、薄膜トランジスタのゲート電極としても使用されること等を理由に、走査線や容量線は導電性のポリシリコン膜から一般に形成されている。
【０００８】
従って、このように微細ピッチな画素の高開口率化に伴い走査線幅や容量線幅が狭められたり、高精細化に伴い駆動周波数が高められたりすると、容量線における時定数の大きさが問題となってくる。即ち、容量線の配線抵抗により走査線に沿った方向である横方向のクロストークやゴーストの発生、コントラスト比の低下等の表示画像の画質劣化が、画素の高開口率化に伴って顕在化してくるという問題がある。
【０００９】
また、ＴＦＴアクティブマトリクス駆動形式の液晶装置では、各画素に設けられた画素スイッチング用ＴＦＴのチャネル領域に入射光が照射されると光による励起で光リーク電流が発生してＴＦＴの特性が変化する。特に、液晶装置をプロジェクタの液晶ライトバルブに用いた場合には、入射光の強度が高いため、ＴＦＴのチャネル領域やその周辺領域に対する入射光の遮光を行うことは重要となる。そこで、対向基板に設けられた各画素の開口領域を規定する遮光膜によってチャネル領域やその周辺領域を遮光するように構成されている。
【００１０】
また、画素の高開口率化、即ち各画素における開口領域の比率を向上させるために、対向基板側だけでなく、ＴＦＴアレイ基板上に設けられた内蔵遮光膜により、或いはＡｌ（アルミニウム）等の金属膜からなりＴＦＴ上を通過するデータ線により、チャネル領域やその周辺領域を遮光する技術も開発されている。
【００１１】
しかし、対向基板やデータ線とＴＦＴ素子との間の距離が比較的大きいことから、対向基板に形成した遮光膜及びデータ線だけでは十分な遮光性能が得られない。
【００１２】
これらの問題に対し、特開２００１−２６５２５３号公報においては、ＴＦＴ素子に対する遮光性能を向上させると共に、十分な蓄積容量を構築し、しかも容量線の低抵抗化を図ることを可能にした電気光学装置が提案されている。
【００１３】
この提案においては、ＴＦＴを構成する半導体層と画素電極とを中継接続する中間導電層を形成し、この中間導電層に遮光機能を持たせている。また、上部容量電極とこの上部容量電極に絶縁薄膜を介して対向配置された下部容量電極とによって蓄積容量を構成し、更に、上部容量電極に中間導電層と同一膜で構成される容量線を接続する構成となっている。容量線は走査線が形成された各画素の遮光領域を利用して走査線上に配線されており、画像表示領域内から画像表示領域の周囲まで至る長い容量線を太幅に形成することができ、十分な容量を得ると共に、低抵抗化を図っている。
【００１４】
【発明が解決しようとする課題】
ところで、各画素の容量電極は各画素電極に接続されて、画素電極に書込む画像信号の保持時間を長くするようになっている。上述したように、容量電極は各画素のデータ線及び走査線の一部にしか形成することはできない。このため、容量電極の形成領域として十分な広さを確保することは困難であり、蓄積容量として十分な容量を確保することができないことがあるという問題点があった。
【００１５】
本発明はかかる問題点に鑑みてなされたものであって、容量電極を多層構造にし、各画素の容量電極を複数画素のデータ線及び走査線領域を用いて形成可能にすることにより、十分な蓄積容量を確保して、表示むら及びちらつき等を抑制して高画質の表示を可能にすることができる電気光学装置及びその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明に係る電気光学装置は、基板にマトリクス状に設けられた複数の画素電極と、前記画素電極の形成領域及びその相互間の領域によって構成される画素領域のうち非開口領域に形成され、複数の画素領域を組として、組となった複数の画素領域の非開口領域にまたがって、多層構造を有して形成される複数層の蓄積容量と、前記複数層の蓄積容量を夫々構成する２電極の一方を前記組となった複数の画素領域中の対応する画素電極に接続するコンタクトホールとを具備したことを特徴とする。
【００１７】
このような構成によれば、画素電極は基板上にマトリクス状に形成される。画素電極の形成領域を含む画素領域のうち非開口領域には、複数の画素領域を組として、組となった複数の画素領域の非開口領域にまたがって、複数層の蓄積容量が多層構造で構成される。即ち、各層の蓄積容量は、１画素領域の非開口領域に形成される場合よりも広い面積に形成される。各層の蓄積容量を夫々構成する２電極の一方は、コンタクトホールによって対応する画素電極に接続される。これにより、各画素電極毎に蓄積容量が形成されたことになる。そして、各画素電極に対応した蓄積容量は、複数の画素領域の非開口領域にまたがって形成されるので、１画素領域の非開口領域に形成される場合よりも形成領域の面積が大きい。これにより、開口率を低下させることなく、大容量化することができる。
【００１８】
また、本発明に係る電気光学装置は、基板にマトリクス状に設けられた複数の画素電極と、前記画素電極の形成領域及びその相互間の領域によって構成される画素領域のうち非開口領域に形成され、左右に隣接する２画素領域を組として、組となった２画素領域の非開口領域にまたがって多層構造を有して形成される下層及び上層の蓄積容量と、前記下層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち一方の画素領域中の画素電極に接続する第１のコンタクトホールと、前記上層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち他方の画素領域中の画素電極に接続する第２のコンタクトホールとを具備したことを特徴とする。
【００１９】
このような構成によれば、左右に隣接する画素領域にまたがって、下層の蓄積容量及び上層の蓄積容量が形成される。従って、下層及び上層の蓄積容量は、いずれも、１画素領域の非開口領域のみに形成される場合よりも、広い面積に形成される。下層の蓄積容量を構成する電極の一方は、第１のコンタクトホールを介して、組となった２画素領域のうち一方の画素領域中の画素電極に接続され、上層の蓄積容量を構成する電極の一方は、第２のコンタクトホールを介して、組となった２画素領域のうち他方の画素領域中の画素電極に接続される。こうして、下層の蓄積容量は組となった２画素領域のうち一方の画素領域中の画素電極用の蓄積容量となり、上層の蓄積容量は組となった２画素領域のうち他方の画素領域中の画素電極用の蓄積容量となる。各層の蓄積容量は広い面積に形成されており、大容量化される。
【００２０】
また、本発明に係る電気光学装置は、基板にマトリクス状に設けられた複数の画素電極と、前記画素電極の形成領域及びその相互間の領域によって構成される画素領域のうち非開口領域に形成され、上下に隣接する２画素領域を組として、組となった２画素領域の非開口領域にまたがって多層構造を有して形成される下層及び上層の蓄積容量と、前記下層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち一方の画素領域中の画素電極に接続する第１のコンタクトホールと、前記上層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち他方の画素領域中の画素電極に接続する第２のコンタクトホールとを具備したことを特徴とする。
【００２１】
このような構成によれば、上下に隣接する画素領域にまたがって、下層の蓄積容量及び上層の蓄積容量が形成される。第１及び第２のコンタクトホールによって、下層及び上層の蓄積容量を夫々構成する電極のうち各一方の電極は、夫々、組となった２画素領域のうち一方又は他方の画素領域中の画素電極に接続される。こうして、下層の蓄積容量は組となった２画素領域のうち一方の画素領域中の画素電極用の蓄積容量となり、上層の蓄積容量は組となった２画素領域のうち他方の画素領域中の画素電極用の蓄積容量となる。各層の蓄積容量は広い面積に形成されており、大容量化される。
【００２２】
また、本発明は、前記下層を構成する電極の他方と、前記上層の蓄積容量を構成する電極の他方とは、共通の共通容量電極によって構成されることにより、前記下層及び上層の蓄積容量は、３層電極構造によって構成されることを特徴とする。
【００２３】
このような構成によれば、下層及び上層の蓄積容量は、３層の電極によって構成される。これにより、工程数を減らすことができると共に、装置の薄型化が可能である。
【００２４】
また、前記上層の蓄積容量を構成する一方の電極及び前記共通容量電極は、前記第１のコンタクトホール部分において開口していることを特徴とする。
【００２５】
このような構成によれば、下層の蓄積容量を構成する電極の一方は、第１のコンタクトホール及び上層の蓄積容量を構成する一方の電極及び共通容量電極に形成された開口を介して、組となった２画素領域のうち一方の画素領域中の画素電極に接続することができる。即ち、第１のコンタクトホールに応じた開口のみを上層の蓄積容量に形成すればよく、下層の蓄積容量を構成する一方の電極と上層の蓄積容量を構成する一方の電極とを、略同一の面積に形成することができる。
【００２６】
また、本発明に係る電気光学装置は、前記基板上に前記複数の画素電極に対応して夫々設けられて各画素電極に信号を供給して駆動する複数の駆動素子を更に具備し、前記下層の蓄積容量を構成する一方の電極及び前記共通容量電極は、前記上層の蓄積容量を構成する電極の一方と前記駆動素子との接続部分において開口していることを特徴とする。
【００２７】
このような構成によれば、上層の蓄積容量を構成する電極の一方は、下層の蓄積容量を構成する一方の電極及び共通容量電極に形成された開口を介して、駆動素子に接続することができる。即ち、接続部分において下層の蓄積容量に開口を形成すればよく、下層の蓄積容量を構成する一方の電極と上層の蓄積容量を構成する一方の電極とを、略同一の面積に形成することができる。
【００２８】
また、前記非開口領域は、前記画素電極を駆動するためのデータ線及び走査線の形成領域であることを特徴とする。
【００２９】
このような構成によれば、多層構造の複数層の蓄積容量は、データ線及び走査線の形成領域に形成される。これにより、複数の蓄積容量によって開口率が低下することはない。
【００３０】
また、本発明に係る電子機器は、上記電気光学装置を画像形成手段として備えたことを特徴とする。
【００３１】
このような構成によれば、電気光学装置は、開口率を低下させることなく大容量化されており、明るくむらのない高品質の画像表示が可能である。
【００３２】
また、本発明に係るアクティブマトリクス基板は、マトリクス状に設けられた複数の画素電極と、前記画素電極の形成領域及びその相互間の領域によって構成される画素領域のうち非開口領域に形成され、複数の画素領域を組として、組となった複数の画素領域の非開口領域にまたがって、多層構造を有して形成される複数層の蓄積容量と、前記複数層の蓄積容量を夫々構成する２電極の一方を前記組となった複数の画素領域中の対応する画素電極に接続するコンタクトホールとを具備したことを特徴とする。
【００３３】
このような構成によれば、各層の蓄積容量は、１画素領域の非開口領域に形成される場合よりも広い面積に形成される。各画素電極に対応した蓄積容量は、複数の画素領域の非開口領域にまたがって形成されるので、１画素領域の非開口領域に形成される場合よりも形成領域の面積が大きい。これにより、開口率を低下させることなく、大容量化することができる。
【００３４】
また、本発明に係るアクティブマトリクス基板は、マトリクス状に設けられた複数の画素電極と、前記画素電極の形成領域及びその相互間の領域によって構成される画素領域のうち非開口領域に形成され、左右に隣接する２画素領域を組として、組となった２画素領域の非開口領域にまたがって多層構造を有して形成される下層及び上層の蓄積容量と、前記下層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち一方の画素領域中の画素電極に接続する第１のコンタクトホールと、前記上層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち他方の画素領域中の画素電極に接続する第２のコンタクトホールとを具備したことを特徴とする。
【００３５】
このような構成によれば、左右に隣接する画素領域にまたがって、下層の蓄積容量及び上層の蓄積容量が形成される。従って、下層及び上層の蓄積容量は、いずれも、１画素領域の非開口領域のみに形成される場合よりも、広い面積に形成され、大容量化される。
【００３６】
また、本発明に係るアクティブマトリクス基板は、マトリクス状に設けられた複数の画素電極と、前記画素電極の形成領域及びその相互間の領域によって構成される画素領域のうち非開口領域に形成され、上下に隣接する２画素領域を組として、組となった２画素領域の非開口領域にまたがって多層構造を有して形成される下層及び上層の蓄積容量と、前記下層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち一方の画素領域中の画素電極に接続する第１のコンタクトホールと、前記上層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち他方の画素領域中の画素電極に接続する第２のコンタクトホールとを具備したことを特徴とする。
【００３７】
このような構成によれば、上下に隣接する画素領域にまたがって、下層の蓄積容量及び上層の蓄積容量が形成される。各層の蓄積容量は広い面積に形成されており、大容量化される。
【００３８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。本実施の形態は本発明の電気光学装置を液晶装置に適用したものである。図１は本発明の第１の実施の形態に係る電気光学装置を示し、データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。図２は液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図である。図３はＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板側から見た平面図であり、図４はＴＦＴアレイ基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図３のＨ−Ｈ’線の位置で切断して示す断面図である。図５及び図６は液晶装置を詳細に示す断面図である。図７乃至図９は製造プロセスの各工程における積層構造を工程順に示す工程図である。
【００３９】
本実施の形態は各画素に対応して形成する蓄積容量を多層構造とすることにより、各画素毎の蓄積容量を複数の画素領域にまたがって形成可能にして、蓄積容量を大容量化することを可能にしたものである。本実施の形態においては蓄積容量を例えば２層（上層及び下層）の蓄積容量によって構成する。そして、上層及び下層蓄積容量の一方の電極を共通容量電極として、下側容量電極、共通容量電極及び上側容量電極の３層電極構造によって２層の蓄積容量を得ている。
【００４０】
先ず、本発明の第１実施の形態における液晶装置の画素部における構成について、図１乃至図６を参照して説明する。なお、図５は左右に隣接する２つの画素領域の組のうち一方の画素領域の断面を示し、図６は他方の画素領域の断面を示している。
【００４１】
液晶装置は、図３及び図４に示すように、透明なＴＦＴアレイ基板１０と透明な対向基板２０との間に液晶５０を封入して構成される。ＴＦＴアレイ基板１０は、例えば石英基板、ガラス基板、シリコン基板からなり、対向基板２０は、例えばガラス基板や石英基板からなる。ＴＦＴアレイ基板１０上には画素を構成する画素電極等がマトリクス状に配置される。図２は画素を構成するＴＦＴアレイ基板１０上の素子の等価回路を示している。
【００４２】
図２において、本実施の形態における電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素には夫々、画素電極９ａと画素電極９ａをスイッチング制御するためのＴＦＴ３０とが形成されており、画像信号が供給されるデータ線（ソース線）６ａがＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしてもよい。
【００４３】
また、ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して電気光学物質の一例としての液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する対向基板に形成された対向電極との間で一定期間保持される。
【００４４】
液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として電気光学装置からは画像信号に応じたコントラストを持つ光が出射する。ここで、保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加する。
【００４５】
図１乃至図６において、ガラスや石英等のＴＦＴアレイ基板１０には、下側遮光膜１２及び第１層間絶縁膜１３を介してＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造をなすＴＦＴ３０が形成されている。
【００４６】
ＴＦＴアレイ基板１０上には、マトリクス状に複数の透明な画素電極９ａ（図１の太破線部９ａ’により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線３ａが設けられている。そして、下側遮光膜１２は、これらのデータ線６ａ及び走査線３ａに沿って、各画素に対応して格子状に設けられている。
【００４７】
下側遮光膜１２は、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ｐｂ等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等からなる。
【００４８】
ＴＦＴ３０は、チャネル領域１ａ′、ソース領域１ｄ、ドレイン領域１ｅが形成された半導体層１ａにゲート絶縁膜をなす絶縁膜２を介してゲート電極をなす走査線３ａが設けられてなる。走査線３ａは、ゲート電極となる部分において幅広に形成されており、チャネル領域１ａ′（図１の斜線部）は、半導体層１ａと走査線３ａとが対向する領域に構成される。
【００４９】
下側遮光膜１２は、ＴＦＴ３０の形成領域に対応する領域、後述するデータ線６ａ及び走査線３ａ等の形成領域、即ち各画素の非表示領域に対応した領域に形成されている。この下側遮光膜１２によって、反射光がＴＦＴ３０のチャネル領域１ａ′、ソース領域１ｄ及びドレイン領域１ｅに入射することが防止される。
【００５０】
ＴＦＴ３０上には第２層間絶縁膜１４が積層され、第２層間絶縁膜１４上には走査線３ａおよびデータ線６ａ方向に延びる島状の下側容量電極８０（図１の太線）が形成されている。本実施の形態においては、この下側容量電極８０は、下層蓄積容量の下側の容量電極を構成する。
【００５１】
下側容量電極８０上には誘電体膜１７を介して上下層蓄積容量の共通容量電極８１が対向配置されている。下側容量電極８０の大部分は、平面的に見れば、共通容量電極８１と重なった部分を有する。この下側容量電極８０と共通容量電極８１とによって、下層蓄積容量が構成される。また、共通容量電極８１上には誘電体膜８３を介して上層蓄積容量の上側容量電極８２（破線太線）が形成されている。上側容量電極８２と共通容量電極８１とによって、上層蓄積容量が構成される。なお、下側容量電極８０と上側容量電極８２とは相互に略同一面積である。
【００５２】
下層蓄積容量は、上層蓄積容量と共に、左右方向に隣接した２つの画素を組とする２画素領域において、画素電極９ａが配置された画像表示領域からその周囲に延設されて形成される。そして、この左右に隣接する組の画素領域のうち、一方の画素領域については、画素電極９ａとの後述するコンタクトホール２６ｂ上には、下側容量電極８０のみが形成され、上側容量電極８２及び共通容量電極８１は形成されない（図５参照）。
【００５３】
また、図６に示すように、左右に隣接する組の画素領域のうち他方の画素領域については、ドレイン領域１ｅ上（後述するコンタクトホール２６ａ上）には、上側容量電極８２のみが形成され、下側容量電極８０及び共通容量電極８１は形成されない。
【００５４】
なお、図１においては、左右に隣接する組の画素領域の相互間で蓄積容量の形成領域のサイズが略同一となるように、一方の画素領域のドレイン領域１ｅ上（コンタクトホール２６ａ上）には、下側容量電極８０のみを形成し、共通容量電極８１及び上側容量電極８２は形成していない。
【００５５】
下側容量電極８０は、左右に隣接する組の画素領域のうち一方の画素領域において、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極として作用する。また、上側容量電極８２は、左右に隣接する組の画素領域のうち他方の画素領域において、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極として作用する。
【００５６】
即ち、下側容量電極８０は、左右に隣接する組の画素領域のうち一方の画素領域において第１中間導電層として機能し、上側容量電極８２は、左右に隣接する組の画素領域のうち他方の画素領域において第１中間導電層として機能する。
【００５７】
また、共通容量電極８１は、固定電位側容量電極として作用する。即ち、共通容量電極８１は、定電位源と電気的に接続されて、固定電位とされる。かかる定電位源としては、ＴＦＴ３０を駆動するための走査信号を走査線３ａに供給するための後述の走査線駆動回路６３や画像信号をデータ線６ａに供給するサンプリング回路を制御する後述のデータ線駆動回路６１に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位でも構わない。
【００５８】
これらの容量電極８０〜８２は、例えば導電性のポリシリコン膜等によって構成することができる。
【００５９】
誘電体膜１７，８３は、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜、ＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜１７，８３は薄い程よい。
【００６０】
また、データ線６ａとソース領域１ｄを電気的に接続するために、下側容量電極８０と同一層で形成される第２中間導電層１５ｂが形成されている。第２中間導電層１５ｂは第２層間絶縁膜１４及び絶縁膜２を貫通するコンタクトホール２４ａを介してソース領域１ｄに電気的に接続されている。
【００６１】
上側容量電極８２上には第３層間絶縁膜１９が配置され、第３層間絶縁膜１９上にはデータ線６ａが積層される。データ線６ａは、第３層間絶縁膜１９及び誘電体膜８３，１７を貫通するコンタクトホール２４ｂを介してソース領域１ｄに電気的に接続される。
【００６２】
データ線６ａ上には第４層間絶縁膜２５を介して画素電極９ａが積層されている。左右に隣接する組の画素領域のうち一方の画素領域において、画素電極９ａは、第４層間絶縁膜２５，第３層間絶縁膜１９，上側容量電極８２、誘電体膜８３、共通容量電極８１及び誘電体膜１７を貫通するコンタクトホール２６ｂにより下側容量電極８０に電気的に接続される。そして、下側容量電極８０は第２層間絶縁膜１４及び絶縁膜２を貫通するコンタクトホール２６ａを介してドレイン領域１ｅに電気的に接続される（図５参照）。
【００６３】
また、図６に示すように、左右に隣接する組の画素領域のうち他方の画素領域において、画素電極９ａは、第４層間絶縁膜２５及び第３層間絶縁膜１９を貫通するコンタクトホール２６ｂ′により上側容量電極８２に電気的に接続される。そして、上側容量電極８２は誘電体膜８３、共通容量電極８１、誘電体膜１７、第２層間絶縁膜１４及び絶縁膜２を貫通するコンタクトホール２６ａ′を介してドレイン領域１ｅに電気的に接続される。
【００６４】
画素電極９ａ上にはポリイミド系の高分子樹脂からなる配向膜１６が積層され、所定方向にラビング処理されている。
【００６５】
走査線３ａ（ゲート電極）にＯＮ信号が供給されることで、チャネル領域１ａ′が導通状態となり、ソース領域１ｄとドレイン領域１ｅとが接続されて、データ線６ａに供給された画像信号が画素電極９ａに与えられる。
【００６６】
一方、対向基板２０には、ＴＦＴアレイ基板のデータ線６ａ、走査線３ａ及びＴＦＴ３０の形成領域に対向する領域、即ち各画素の非表示領域において第１遮光膜２３が設けられている。この第１遮光膜２３によって、対向基板２０側からの入射光がＴＦＴ３０のチャネル領域１ａ′、ソース領域１ｄ及びドレイン領域１ｅに入射することが防止される。第１遮光膜２３上に、対向電極（共通電極）２１が基板２０全面に亘って形成されている。対向電極２１上にポリイミド系の高分子樹脂からなる配向膜２２が積層され、所定方向にラビング処理されている。
【００６７】
そして、ＴＦＴアレイ基板１０と対向基板２０との間に液晶５０が封入されている。これにより、ＴＦＴ３０は所定のタイミングでデータ線６ａから供給される画像信号を画素電極９ａに書き込む。書き込まれた画素電極９ａと対向電極２１との電位差に応じて液晶５０の分子集合の配向や秩序が変化して、光を変調し、階調表示を可能にする。
【００６８】
図３及び図４に示すように、対向基板２０には表示領域を区画する額縁としての遮光膜４２が設けられている。遮光膜４２は例えば遮光膜２３と同一又は異なる遮光性材料によって形成されている。
【００６９】
遮光膜４２の外側の領域に液晶を封入するシール材４１が、ＴＦＴアレイ基板１０と対向基板２０間に形成されている。シール材４１は対向基板２０の輪郭形状に略一致するように配置され、ＴＦＴアレイ基板１０と対向基板２０を相互に固着する。シール材４１は、ＴＦＴアレイ基板１０の１辺の一部において欠落しており、貼り合わされたＴＦＴアレイ基板１０及び対向基板２０相互の間隙には、液晶５０を注入するための液晶注入口７８が形成される。液晶注入口７８より液晶が注入された後、液晶注入口７８を封止材７９で封止するようになっている。
【００７０】
ＴＦＴアレイ基板１０のシール材４１の外側の領域には、データ線駆動回路６１及び実装端子６２がＴＦＴアレイ基板１０の一辺に沿って設けられており、この一辺に隣接する２辺に沿って、走査線駆動回路６３が設けられている。ＴＦＴアレイ基板１０の残る一辺には、画面表示領域の両側に設けられた走査線駆動回路６３間を接続するための複数の配線６４が設けられている。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間を電気的に導通させるための導通材６５が設けられている。
【００７１】
このように構成された実施の形態においては、蓄積容量は下層及び上層の階層構造を有し、左右に隣接する２画素領域の非開口領域にまたがって形成される。下層蓄積容量は、下側容量電極８０が、左右に隣接する組の画素領域のうち一方の画素領域において画素電極９ａに接続され、上層蓄積容量は、上側容量電極８２が、左右に隣接する組の画素領域のうち他方の画素領域において画素電極９ａに接続される。そして、下層及び上層蓄積容量の共通容量電極８１は、固定電位に接続される。
【００７２】
即ち、下側容量電極８０と共通容量電極８１とによって、左右に隣接する組の画素のうち一方の画素の蓄積容量を構成し、左右に隣接する組の画素のうち他方の画素は、上側容量電極８２と共通容量電極８１とによって蓄積容量を構成する。
【００７３】
そして、これらの下側容量電極及び上容量電極は、コンタクトホールの部分を除いて２画素領域にまたがる広い面積の相互に略同様の大きさに形成される。これにより、下層蓄積容量及び上層蓄積容量のいずれも、蓄積容量を１画素領域に形成する場合に比して約２倍の形成領域に形成されることになる。
【００７４】
従って、各画素毎の蓄積容量は、蓄積容量を１画素領域に形成する場合に比して約２倍の容量値に構成される。
【００７５】
次に、図７乃至９を参照して上述した第１実施の形態の電気光学装置の製造プロセスについて、製造プロセスの各工程における電気光学装置の積層構造を工程順に示す工程図である。
【００７６】
先ず、石英基板、ハードガラス、シリコン基板等のＴＦＴアレイ基板１０を用意する（図７（ａ））。好ましくはＮ２（窒素）等の不活性ガス雰囲気且つ約９００〜１３００℃の高温でアニール処理し、後に実施される高温プロセスにおけるＴＦＴアレイ基板１０に生じる歪みが少なくなるように前処理しておく。
【００７７】
次に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚、好ましくは約２００ｎｍの膜厚に堆積させる。そしてフォトリソグラフィ及びエッチングにより、平面形状が格子状の下側遮光膜１２を形成する（図７（ｂ））。
【００７８】
次に、下側遮光膜１２上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる層間絶縁膜１３を形成する（図７（ｃ））。この層間絶縁膜１３の膜厚は、例えば約５００〜２０００ｎｍ程度とする。
【００７９】
次に、層間絶縁膜１３上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）により、アモルファスシリコン膜を形成する。その後、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは、４〜６時間のアニール処理を施することにより、ポリシリコン膜を約５０〜２００ｎｍの粒径、好ましくは約１００ｎｍの粒径となるまで固相成長させる。固相成長させる方法としては、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を使ったアニール処理でもよいし、エキシマレーザー等を用いたレーザーアニールでもよい。この際、画素スイッチング用のＴＦＴ３０を、ｎチャネル型とするかｐチャネル型にするかに応じて、Ｖ族元素やＩＩＩ族元素のドーパントを僅かにイオン注入等によりドープしてもよい。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有する半導体層１ａを形成する（図７（ｄ））。
【００８０】
次に、ＴＦＴ３０を構成する半導体層１ａを約９００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化し、続けて減圧ＣＶＤ法等により、若しくは両者を続けて行うことにより、多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる（ゲート絶縁膜を含む）下層及び上層のゲート絶縁膜２を形成する（図７（ｅ））。
【００８１】
この結果、半導体層１ａは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。
【００８２】
次に、画素スイッチング用のＴＦＴ３０のスレッシュホールド電圧Ｖｔｈを制御するために、半導体層１ａのうちＮチャネル領域或いはＰチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープする。
【００８３】
次に、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化する。または、Ｐイオンをこのポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、ＴＦＴ３０のゲート電極部を含めて所定パターンの走査線３ａを形成する（図７（ｆ））。
【００８４】
例えば、ＴＦＴ３０を、ＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合には、半導体層１ａに、低濃度ソース領域及び低濃度ドレイン領域を形成するために、走査線３ａ（ゲート電極）をマスクとして、Ｐ等のＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを１〜３×１０１３／ｃｍ２のドーズ量にて）ドープする（図７（ｇ））。これにより走査線３ａ下の半導体層１ａはチャネル領域１ａ’となる。
【００８５】
更に、画素スイッチング用ＴＦＴ３０を構成する高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広い平面パターンを有するレジスト層を走査線３ａ上に形成する。その後、Ｐ等のＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０１５／ｃｍ２のドーズ量にて）ドープする。
【００８６】
こうして、低濃度のソース・ドレイン領域と高濃度のソース・ドレイン領域とを有するＬＤＤ構造の素子を構成する（図７（ｈ））。なお、例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、走査線３ａをマスクとして、Ｐイオン、Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより走査線３ａは更に低抵抗化される。
【００８７】
次に、走査線３ａ上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳガス、ＴＥＢガス、ＴＭＯＰガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜１４を形成する（図８（ｉ））。この第２層間絶縁膜１４の膜厚は、例えば約５００〜２０００ｎｍ程度とする。ここで好ましくは、８００℃の程度の高温でアニール処理し、層間絶縁膜１４の膜質を向上させておく。
【００８８】
次に、第２層間絶縁膜１４に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２４ａ，２６ａを同時開孔する（図８（ｊ））。
【００８９】
次に、蓄積容量を構成する。本実施の形態においは、蓄積容量は、下側蓄積容量と上側蓄積容量の上下２層蓄積容量によって構成される。即ち、上下又は左右の２つの画素領域に対応して、上下２層で蓄積容量を形成することによって、容量電極の１層当たりの形成領域を、蓄積容量を１画素領域に形成する場合の２倍にする。また、本実施の形態においては、この場合において、上下蓄積容量を構成する２対の電極の一方を共通の電極とすることによって、下側容量電極８０、誘電体膜１７、共通容量電極８１、誘電体膜８３及び上側容量電極８２の３層電極構造によって、上下２層蓄積容量を得ている。
【００９０】
即ち、先ず、第２層間絶縁膜１４上に下側容量電極８０を形成する（図８（ｋ））。次に、下側容量電極８０上に誘電体膜１７を形成する（図８（ｌ））。更に、誘電体膜１７上に共通容量電極８１を形成する（図８（ｍ））。更に、共通容量電極８１上に誘電体膜８３を形成し（図８（ｎ））、誘電体膜８３上に上側容量電極８２を形成する（図８（ｏ））。
【００９１】
次に、これらの下側容量電極８０、誘電体膜１７、共通容量電極８１、誘電体膜８３及び上側容量電極８２によって構成される上下２層の蓄積容量上に、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜１９を形成する（図９（ｐ））。第３層間絶縁膜１９の膜厚は、例えば５００〜１５００ｎｍ程度である。
【００９２】
次に、第３層間絶縁膜１９に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２４ｂを開孔する（図９（ｑ））。
【００９３】
次に、コンタクトホール２４ｂを埋めるように第３層間絶縁膜１９上の全面に、スパッタリング等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜として、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有するデータ線６ａを形成する（図９（ｒ））。
【００９４】
次に、データ線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第４層間絶縁膜２５を形成する（図９（ｓ））。第４層間絶縁膜２５の膜厚は、例えば５００〜１５００ｎｍ程度である。
【００９５】
次に、第４層間絶縁膜２５及び第３層間絶縁膜１９に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２６ｂを開孔する。なお、図９（ｔ）では第４層間絶縁膜２５及び第３層間絶縁膜１９のみをエッチングしたが、上側容量電極８２、誘電体膜８３及び共通容量電極８１がこの部分まで形成されている場合には、これらの層についてもエッチングを施して開孔する必要がある。
【００９６】
次に、このコンタクトホール２６ｂの内周面及び第４層間絶縁膜２５上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積する。そして、フォトリソグラフィ及びエッチングにより、画素電極９ａを形成する（図９（ｕ））。なお、液晶装置を反射型の液晶装置に用いる場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。コンタクトホール２６ｂは、下側容量電極８０と画素電極９ａとを接続する。
【００９７】
次に、このように構成されたＴＦＴアレイ基板１０と対向基板２０とに対して、パネル組立工程が実施される。パネル組立工程においては、先ず、ＴＦＴアレイ基板１０及び対向基板２０に対して、配向膜１６，２２となるポリイミド（ＰＩ）を塗布する。
【００９８】
次に、ＴＦＴアレイ基板１０表面の配向膜１６及び対向基板２０表面の配向膜２２に対して、ラビング処理を施す。次に、洗浄工程を行う。この洗浄工程は、ラビング処理によって生じた塵埃を除去するためのものである。洗浄工程が終了すると、シール材４１、及び導通材６５（図３参照）を形成する。シール材４１を形成した後、ＴＦＴアレイ基板１０と対向基板２０とを貼り合わせ、アライメントを施しながら圧着し、シール材４１を硬化させる。最後に、シール材４１の一部に設けた切り欠きから液晶を封入し、切り欠きを塞いで液晶を封止する。
【００９９】
このように本実施の形態においては、左右方向に隣接する２つの画素領域を組として、下層及び上層の蓄積容量をこれらの２画素領域に形成し、下層蓄積容量を組となった２画素のうちの一方の画素の蓄積容量として用い、下層蓄積容量を組となった２画素のうちの他方の画素の蓄積容量として用いる。これにより、各画素の蓄積容量として形成される上下２層の蓄積容量の領域は、１画素領域に形成する場合に比して２倍の面積を有する。これにより、十分な蓄積容量を確保することを可能にすることができる。
【０１００】
図１０は本発明の第２の実施の形態に係る電気光学装置を示し、データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。図１０において図１と同一機能を有する構成要素には同一符号を付して説明を省略する。
【０１０１】
第１の実施の形態においては、左右方向に隣接した２つの画素領域を組として下層及び上層の蓄積容量を形成した。これに対し、本実施の形態は上下方向に隣接した２つの画素領域を組として下層及び上層の蓄積容量を形成したものである。
【０１０２】
本実施の形態においては、ドレインコンタクト用のコンタクトホール２６ａとソースコンタクト用のコンタクトホール２４ａ，２４ｂの位置を、上下方向に隣接した２つの画素領域毎に相互に入れ換えると共に、上下方向に隣接した２つの画素領域に下層及び上層蓄積容量を形成するようにした点が第１の実施の形態と異なり、他の構成は第１の実施の形態と同様である。
【０１０３】
即ち、ＴＦＴ３０上には第２層間絶縁膜１４が積層され、第２層間絶縁膜１４上には走査線３ａおよびデータ線６ａ方向に延びる島状の下側容量電極９０（太線）が形成されている。この下側容量電極９０は、下層蓄積容量の下側の容量電極を構成する。
【０１０４】
下側容量電極９０上には誘電体膜１７（図５参照）を介して上下層蓄積容量の共通容量電極９１が対向配置されている。下側容量電極９０の大部分は、平面的に見れば、共通容量電極９１と重なった部分を有する。この下側容量電極９０と共通容量電極９１とによって、下層蓄積容量が構成される。また、共通容量電極９１上には図示しない誘電体膜を介して上層蓄積容量の上側容量電極９２（破線太線）が形成されている。上側容量電極９２と共通容量電極９１とによって、上層蓄積容量が構成される。
【０１０５】
下層蓄積容量は、上層蓄積容量と共に、上下方向に隣接した２つの画素を組とする２画素領域において、画素電極９ａが配置された画像表示領域からその周囲に延設されて形成される。そして、この上下に隣接する組の画素領域のうち、一方の画素領域については、画素電極９ａとのコンタクトホール２６ｂ上には、下側容量電極９０のみが形成され、上側容量電極９２及び共通容量電極９１は形成されない。
【０１０６】
また、上下に隣接する組の画素領域のうち他方の画素領域については、ドレイン領域１ｅ上（コンタクトホール２６ａ上）には、上側容量電極９２のみが形成され、下側容量電極９０及び共通容量電極９１は形成されない。
【０１０７】
下側容量電極９０は、上下に隣接する組の画素領域のうち一方の画素領域において、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極として作用する。また、上側容量電極９２は、上下に隣接する組の画素領域のうち他方の画素領域において、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極として作用する。
【０１０８】
即ち、下側容量電極９０は、上下に隣接する組の画素領域のうち一方の画素領域において第１中間導電層として機能し、上側容量電極９２は、上下に隣接する組の画素領域のうち他方の画素領域において第１中間導電層として機能する。
【０１０９】
また、共通容量電極９１は、固定電位側容量電極として作用する。即ち、共通容量電極９１は、定電位源と電気的に接続されて、固定電位とされる。かかる定電位源としては、ＴＦＴ３０を駆動するための走査信号を走査線３ａに供給するための後述の走査線駆動回路６３や画像信号をデータ線６ａに供給するサンプリング回路を制御する後述のデータ線駆動回路６１に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位でも構わない。
【０１１０】
また、本実施の形態においては、上下に隣接する組の画素領域のうち一方の画素領域におけるソースコンタクト２４ａ，２４ｂ及びドレインコンタクト２６ａの位置と、上下に隣接する組の画素領域のうち他方の画素領域におけるソースコンタクト２４ａ，２４ｂ及びドレインコンタクト２６ａの位置とは相互に入れ換えたものとなっている。
【０１１１】
このように構成された実施の形態においても、蓄積容量は下層及び上層の階層構造を有し、上下に隣接する２画素領域の非開口領域にまたがって形成される。下層蓄積容量は、下側容量電極９０が、上下に隣接する組の画素領域のうち一方の画素領域において画素電極９ａに接続され、上層蓄積容量は、上側容量電極９２が、上下に隣接する組の画素領域のうち他方の画素領域において画素電極９ａに接続される。そして、下層及び上層蓄積容量の共通容量電極９１は、固定電位に接続される。
【０１１２】
即ち、上下に隣接する組の画素のうち一方の画素は下側容量電極９０と共通容量電極９１とによって蓄積容量を構成し、上下に隣接する組の画素のうち他方の画素は上側容量電極９２と共通容量電極９１とによって蓄積容量を構成する。
【０１１３】
そして、これらの下側容量電極及び上容量電極は、コンタクトホールの部分を除いて２画素領域にまたがる広い面積の相互に略同様の大きさに形成される。これにより、下層蓄積容量及び上層蓄積容量のいずれも、蓄積容量を１画素領域に形成する場合に比して約２倍の形成領域に形成されることになる。
【０１１４】
従って、各画素毎の蓄積容量は、蓄積容量を１画素領域に形成する場合に比して約２倍の容量値に構成される。
【０１１５】
このように、本実施の形態においても第１の実施の形態と同様の効果を得ることができる。
【０１１６】
図１１は本発明の第３の実施の形態を示す概略構成図である。本実施の形態は第１又は第２の実施の形態の液晶装置を用いた電子機器の一例である投射型表示装置を示している。
【０１１７】
図１１において、光源２１０は、メタルハライド等のランプ２１１とランプ２１１の光を反射するリフレクタ２２２とによって構成される。光源２１０からの出射光路上に、青色光・緑色光反射のダイクロイックミラー２１３及び反射ミラー２１７が配設される。ダイクロイックミラー２１３は、光源２１０からの光束のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。反射ミラー２１７は、ダイクロイックミラー２１３を透過した赤色光を反射する。
【０１１８】
ダイクロイックミラー２１３の反射光の光路上には、緑色光反射のダイクロイックミラー２１４及び反射ミラー２１５が配設され、ダイクロイックミラー２１４は、入射光のうち緑色光を反射し、青色光を透過させる。反射ミラー２１５はダイクロイックミラー２１４の透過光を反射する。反射ミラー２１５の反射光の光路上には反射ミラー２１６が配設されており、反射ミラー２１６は、反射ミラー２１５の反射光（青色光）を更に反射する。
【０１１９】
反射ミラー２１７，ダイクロイックミラー２１４及び反射ミラー２１６の出射光路上には、夫々光変調装置である液晶装置２２２，２２３，２２４が配設されている。液晶装置２２２乃至２２４には、夫々赤色光、緑色光又は青色光が入射し、液晶装置２２２乃至２２４は、夫々Ｒ，Ｇ，Ｂ画像信号に応じて、入射光を光変調し、各Ｒ，Ｇ，Ｂの画像光をダイクロイックプリズム２２５に出射する。
【０１２０】
ダイクロイックプリズム２２５は、４つの直角プリズムが貼り合わされて構成され、その内面に赤光を反射する誘電体多層膜と青光を反射する誘電体多層膜とが十字状に形成されている。ダイクロイックプリズム２２５は、これらの誘電体多層謨によって、３つのＲ，Ｇ，Ｂ色光を合成して、カラー画像の画像光を出射する。
【０１２１】
ダイクロイックプリズム２２５の出射光路上には投射光学系を構成する投射レンズ２２６が配設されており、投射レンズ２２６は、合成された画像光をスクリーン２２７上に投射する。こうして、スクリーン２２７には、拡大された画像が表示される。
【０１２２】
このように構成された実施の形態においては、液晶装置２２２，２２３，２２４は、開口率を低下させることなく大容量化されている。これにより、液晶装置２２２，２２３，２２４によってスクリーン２２７上に投射される画像は、表示むら、ちらつき等を生じさせることなく、明るい高画質の画像となる。
【０１２３】
尚、本発明は、電気光学装置は液晶装置に限るものでなく、有機エレクトロルミネッセンス装置や無機エレクトロルミネッセンス装置のエレクトロルミネッセンス装置、電気泳動装置等も適用できることは言うまでも無い。
【０１２４】
【発明の効果】
以上説明したように本発明によれば、容量電極を多層構造にし、各画素の容量電極を複数画素のデータ線及び走査線領域を用いて形成可能にすることにより、十分な蓄積容量を確保して、表示むら及びちらつき等を抑制して高画質の表示を可能にすることができるという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る電気光学装置を示し、データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図。
【図２】液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図。
【図３】ＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板側から見た平面図。
【図４】ＴＦＴアレイ基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図３のＨ−Ｈ’線の位置で切断して示す断面図。
【図５】液晶装置を詳細に示す断面図である。
【図６】液晶装置を詳細に示す断面図である。
【図７】製造プロセスの各工程における積層構造を工程順に示す工程図。
【図８】製造プロセスの各工程における積層構造を工程順に示す工程図。
【図９】製造プロセスの各工程における積層構造を工程順に示す工程図。
【図１０】本発明の第２の実施の形態に係る電気光学装置を示し、データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図。
【図１１】本発明の第３の実施の形態を示す概略構成図。
【符号の説明】
１ａ…半導体層
１ａ’…チャネル領域
３ａ…走査線
９ａ…画素電極
２４ａ，２４ｂ，２６，２６ｂ…コンタクトホール
８０…下側容量電極
８１…共通容量電極
８２…上側容量電極
【発明の属する技術分野】
本発明は、薄膜トランジスタを用いた電気光学装置、電子機器及びアクティブマトリクス基板に関する。
【０００２】
【従来の技術】
例えば、液晶装置は、ガラス基板、石英基板等の２枚の基板間に液晶を封入して構成される。液晶装置では、一方の基板に、例えば薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴと称す）等の能動素子をマトリクス状に配置し、他方の基板に対向電極を配置して、両基板間に封止した液晶層の光学特性を画像信号に応じて変化させることで、画像表示を可能にする。
【０００３】
即ち、ＴＦＴ素子によってマトリクス状に配列された画素電極（ＩＴＯ）（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）に画像信号を供給し、画素電極と対向電極相互間の液晶層に画像信号に基づく電圧を印加して、液晶分子の配列を変化させる。これにより、画素の透過率を変化させ、画素電極及び液晶層を通過する光を画像信号に応じて変化させて画像表示を行う。
【０００４】
ＴＦＴはゲート電極に走査線を介して走査信号を供給することでオン状態となり、半導体層のソース領域にデータ線を介して画像信号を供給することで、画像信号はオン状態となったＴＦＴを介して画素電極に供給される。このような画像信号の供給は、画素電極毎に極めて短時間しか行われないので、画像信号の電圧をオン状態とされた時間よりも遥かに長時間に亘って保持するために、各画素電極には蓄積容量が付加されるのが一般的である。
【０００５】
液晶装置においては、画素電極を構成するＩＴＯ膜等の導電膜と画素スイッチング用のＴＦＴを構成する半導体層との間には、走査線、データ線等を構成する各種導電膜及びこれらの導電膜を相互から電気的に絶縁するためのゲート絶縁膜や層間絶縁膜が複数積層されており、これらの画素電極と半導体層との間の距離は例えば１０００ｎｍ程度に長い。従って、これらの画素電極と半導体層とを一つのコンタクトホールによって電気的に接続するのは技術的に困難である。そこで、層間絶縁膜間に画素電極と半導体層とを電気的に接続する中間導電層を形成する技術が開発されている。
【０００６】
液晶装置においては、表示画像の高品位化という一般的な要請が強く、このためには、画素ピッチを微細化しつつ、画素開口率を高める（即ち、各画素において、表示光が透過する開口領域を広げる）と同時に、データ線、走査線、容量線等の各種配線の配線抵抗を低くすることが重要となる。
【０００７】
しかしながら、微細ピッチな画素の高開口率化により、データ線や走査線の線幅自体も狭められることになるが、（ｉ）走査線や容量線を形成後に高温の熱処理工程が必要なこと、（ｉｉ）走査線は、薄膜トランジスタのゲート電極としても使用されること等を理由に、走査線や容量線は導電性のポリシリコン膜から一般に形成されている。
【０００８】
従って、このように微細ピッチな画素の高開口率化に伴い走査線幅や容量線幅が狭められたり、高精細化に伴い駆動周波数が高められたりすると、容量線における時定数の大きさが問題となってくる。即ち、容量線の配線抵抗により走査線に沿った方向である横方向のクロストークやゴーストの発生、コントラスト比の低下等の表示画像の画質劣化が、画素の高開口率化に伴って顕在化してくるという問題がある。
【０００９】
また、ＴＦＴアクティブマトリクス駆動形式の液晶装置では、各画素に設けられた画素スイッチング用ＴＦＴのチャネル領域に入射光が照射されると光による励起で光リーク電流が発生してＴＦＴの特性が変化する。特に、液晶装置をプロジェクタの液晶ライトバルブに用いた場合には、入射光の強度が高いため、ＴＦＴのチャネル領域やその周辺領域に対する入射光の遮光を行うことは重要となる。そこで、対向基板に設けられた各画素の開口領域を規定する遮光膜によってチャネル領域やその周辺領域を遮光するように構成されている。
【００１０】
また、画素の高開口率化、即ち各画素における開口領域の比率を向上させるために、対向基板側だけでなく、ＴＦＴアレイ基板上に設けられた内蔵遮光膜により、或いはＡｌ（アルミニウム）等の金属膜からなりＴＦＴ上を通過するデータ線により、チャネル領域やその周辺領域を遮光する技術も開発されている。
【００１１】
しかし、対向基板やデータ線とＴＦＴ素子との間の距離が比較的大きいことから、対向基板に形成した遮光膜及びデータ線だけでは十分な遮光性能が得られない。
【００１２】
これらの問題に対し、特開２００１−２６５２５３号公報においては、ＴＦＴ素子に対する遮光性能を向上させると共に、十分な蓄積容量を構築し、しかも容量線の低抵抗化を図ることを可能にした電気光学装置が提案されている。
【００１３】
この提案においては、ＴＦＴを構成する半導体層と画素電極とを中継接続する中間導電層を形成し、この中間導電層に遮光機能を持たせている。また、上部容量電極とこの上部容量電極に絶縁薄膜を介して対向配置された下部容量電極とによって蓄積容量を構成し、更に、上部容量電極に中間導電層と同一膜で構成される容量線を接続する構成となっている。容量線は走査線が形成された各画素の遮光領域を利用して走査線上に配線されており、画像表示領域内から画像表示領域の周囲まで至る長い容量線を太幅に形成することができ、十分な容量を得ると共に、低抵抗化を図っている。
【００１４】
【発明が解決しようとする課題】
ところで、各画素の容量電極は各画素電極に接続されて、画素電極に書込む画像信号の保持時間を長くするようになっている。上述したように、容量電極は各画素のデータ線及び走査線の一部にしか形成することはできない。このため、容量電極の形成領域として十分な広さを確保することは困難であり、蓄積容量として十分な容量を確保することができないことがあるという問題点があった。
【００１５】
本発明はかかる問題点に鑑みてなされたものであって、容量電極を多層構造にし、各画素の容量電極を複数画素のデータ線及び走査線領域を用いて形成可能にすることにより、十分な蓄積容量を確保して、表示むら及びちらつき等を抑制して高画質の表示を可能にすることができる電気光学装置及びその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明に係る電気光学装置は、基板にマトリクス状に設けられた複数の画素電極と、前記画素電極の形成領域及びその相互間の領域によって構成される画素領域のうち非開口領域に形成され、複数の画素領域を組として、組となった複数の画素領域の非開口領域にまたがって、多層構造を有して形成される複数層の蓄積容量と、前記複数層の蓄積容量を夫々構成する２電極の一方を前記組となった複数の画素領域中の対応する画素電極に接続するコンタクトホールとを具備したことを特徴とする。
【００１７】
このような構成によれば、画素電極は基板上にマトリクス状に形成される。画素電極の形成領域を含む画素領域のうち非開口領域には、複数の画素領域を組として、組となった複数の画素領域の非開口領域にまたがって、複数層の蓄積容量が多層構造で構成される。即ち、各層の蓄積容量は、１画素領域の非開口領域に形成される場合よりも広い面積に形成される。各層の蓄積容量を夫々構成する２電極の一方は、コンタクトホールによって対応する画素電極に接続される。これにより、各画素電極毎に蓄積容量が形成されたことになる。そして、各画素電極に対応した蓄積容量は、複数の画素領域の非開口領域にまたがって形成されるので、１画素領域の非開口領域に形成される場合よりも形成領域の面積が大きい。これにより、開口率を低下させることなく、大容量化することができる。
【００１８】
また、本発明に係る電気光学装置は、基板にマトリクス状に設けられた複数の画素電極と、前記画素電極の形成領域及びその相互間の領域によって構成される画素領域のうち非開口領域に形成され、左右に隣接する２画素領域を組として、組となった２画素領域の非開口領域にまたがって多層構造を有して形成される下層及び上層の蓄積容量と、前記下層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち一方の画素領域中の画素電極に接続する第１のコンタクトホールと、前記上層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち他方の画素領域中の画素電極に接続する第２のコンタクトホールとを具備したことを特徴とする。
【００１９】
このような構成によれば、左右に隣接する画素領域にまたがって、下層の蓄積容量及び上層の蓄積容量が形成される。従って、下層及び上層の蓄積容量は、いずれも、１画素領域の非開口領域のみに形成される場合よりも、広い面積に形成される。下層の蓄積容量を構成する電極の一方は、第１のコンタクトホールを介して、組となった２画素領域のうち一方の画素領域中の画素電極に接続され、上層の蓄積容量を構成する電極の一方は、第２のコンタクトホールを介して、組となった２画素領域のうち他方の画素領域中の画素電極に接続される。こうして、下層の蓄積容量は組となった２画素領域のうち一方の画素領域中の画素電極用の蓄積容量となり、上層の蓄積容量は組となった２画素領域のうち他方の画素領域中の画素電極用の蓄積容量となる。各層の蓄積容量は広い面積に形成されており、大容量化される。
【００２０】
また、本発明に係る電気光学装置は、基板にマトリクス状に設けられた複数の画素電極と、前記画素電極の形成領域及びその相互間の領域によって構成される画素領域のうち非開口領域に形成され、上下に隣接する２画素領域を組として、組となった２画素領域の非開口領域にまたがって多層構造を有して形成される下層及び上層の蓄積容量と、前記下層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち一方の画素領域中の画素電極に接続する第１のコンタクトホールと、前記上層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち他方の画素領域中の画素電極に接続する第２のコンタクトホールとを具備したことを特徴とする。
【００２１】
このような構成によれば、上下に隣接する画素領域にまたがって、下層の蓄積容量及び上層の蓄積容量が形成される。第１及び第２のコンタクトホールによって、下層及び上層の蓄積容量を夫々構成する電極のうち各一方の電極は、夫々、組となった２画素領域のうち一方又は他方の画素領域中の画素電極に接続される。こうして、下層の蓄積容量は組となった２画素領域のうち一方の画素領域中の画素電極用の蓄積容量となり、上層の蓄積容量は組となった２画素領域のうち他方の画素領域中の画素電極用の蓄積容量となる。各層の蓄積容量は広い面積に形成されており、大容量化される。
【００２２】
また、本発明は、前記下層を構成する電極の他方と、前記上層の蓄積容量を構成する電極の他方とは、共通の共通容量電極によって構成されることにより、前記下層及び上層の蓄積容量は、３層電極構造によって構成されることを特徴とする。
【００２３】
このような構成によれば、下層及び上層の蓄積容量は、３層の電極によって構成される。これにより、工程数を減らすことができると共に、装置の薄型化が可能である。
【００２４】
また、前記上層の蓄積容量を構成する一方の電極及び前記共通容量電極は、前記第１のコンタクトホール部分において開口していることを特徴とする。
【００２５】
このような構成によれば、下層の蓄積容量を構成する電極の一方は、第１のコンタクトホール及び上層の蓄積容量を構成する一方の電極及び共通容量電極に形成された開口を介して、組となった２画素領域のうち一方の画素領域中の画素電極に接続することができる。即ち、第１のコンタクトホールに応じた開口のみを上層の蓄積容量に形成すればよく、下層の蓄積容量を構成する一方の電極と上層の蓄積容量を構成する一方の電極とを、略同一の面積に形成することができる。
【００２６】
また、本発明に係る電気光学装置は、前記基板上に前記複数の画素電極に対応して夫々設けられて各画素電極に信号を供給して駆動する複数の駆動素子を更に具備し、前記下層の蓄積容量を構成する一方の電極及び前記共通容量電極は、前記上層の蓄積容量を構成する電極の一方と前記駆動素子との接続部分において開口していることを特徴とする。
【００２７】
このような構成によれば、上層の蓄積容量を構成する電極の一方は、下層の蓄積容量を構成する一方の電極及び共通容量電極に形成された開口を介して、駆動素子に接続することができる。即ち、接続部分において下層の蓄積容量に開口を形成すればよく、下層の蓄積容量を構成する一方の電極と上層の蓄積容量を構成する一方の電極とを、略同一の面積に形成することができる。
【００２８】
また、前記非開口領域は、前記画素電極を駆動するためのデータ線及び走査線の形成領域であることを特徴とする。
【００２９】
このような構成によれば、多層構造の複数層の蓄積容量は、データ線及び走査線の形成領域に形成される。これにより、複数の蓄積容量によって開口率が低下することはない。
【００３０】
また、本発明に係る電子機器は、上記電気光学装置を画像形成手段として備えたことを特徴とする。
【００３１】
このような構成によれば、電気光学装置は、開口率を低下させることなく大容量化されており、明るくむらのない高品質の画像表示が可能である。
【００３２】
また、本発明に係るアクティブマトリクス基板は、マトリクス状に設けられた複数の画素電極と、前記画素電極の形成領域及びその相互間の領域によって構成される画素領域のうち非開口領域に形成され、複数の画素領域を組として、組となった複数の画素領域の非開口領域にまたがって、多層構造を有して形成される複数層の蓄積容量と、前記複数層の蓄積容量を夫々構成する２電極の一方を前記組となった複数の画素領域中の対応する画素電極に接続するコンタクトホールとを具備したことを特徴とする。
【００３３】
このような構成によれば、各層の蓄積容量は、１画素領域の非開口領域に形成される場合よりも広い面積に形成される。各画素電極に対応した蓄積容量は、複数の画素領域の非開口領域にまたがって形成されるので、１画素領域の非開口領域に形成される場合よりも形成領域の面積が大きい。これにより、開口率を低下させることなく、大容量化することができる。
【００３４】
また、本発明に係るアクティブマトリクス基板は、マトリクス状に設けられた複数の画素電極と、前記画素電極の形成領域及びその相互間の領域によって構成される画素領域のうち非開口領域に形成され、左右に隣接する２画素領域を組として、組となった２画素領域の非開口領域にまたがって多層構造を有して形成される下層及び上層の蓄積容量と、前記下層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち一方の画素領域中の画素電極に接続する第１のコンタクトホールと、前記上層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち他方の画素領域中の画素電極に接続する第２のコンタクトホールとを具備したことを特徴とする。
【００３５】
このような構成によれば、左右に隣接する画素領域にまたがって、下層の蓄積容量及び上層の蓄積容量が形成される。従って、下層及び上層の蓄積容量は、いずれも、１画素領域の非開口領域のみに形成される場合よりも、広い面積に形成され、大容量化される。
【００３６】
また、本発明に係るアクティブマトリクス基板は、マトリクス状に設けられた複数の画素電極と、前記画素電極の形成領域及びその相互間の領域によって構成される画素領域のうち非開口領域に形成され、上下に隣接する２画素領域を組として、組となった２画素領域の非開口領域にまたがって多層構造を有して形成される下層及び上層の蓄積容量と、前記下層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち一方の画素領域中の画素電極に接続する第１のコンタクトホールと、前記上層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち他方の画素領域中の画素電極に接続する第２のコンタクトホールとを具備したことを特徴とする。
【００３７】
このような構成によれば、上下に隣接する画素領域にまたがって、下層の蓄積容量及び上層の蓄積容量が形成される。各層の蓄積容量は広い面積に形成されており、大容量化される。
【００３８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。本実施の形態は本発明の電気光学装置を液晶装置に適用したものである。図１は本発明の第１の実施の形態に係る電気光学装置を示し、データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。図２は液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図である。図３はＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板側から見た平面図であり、図４はＴＦＴアレイ基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図３のＨ−Ｈ’線の位置で切断して示す断面図である。図５及び図６は液晶装置を詳細に示す断面図である。図７乃至図９は製造プロセスの各工程における積層構造を工程順に示す工程図である。
【００３９】
本実施の形態は各画素に対応して形成する蓄積容量を多層構造とすることにより、各画素毎の蓄積容量を複数の画素領域にまたがって形成可能にして、蓄積容量を大容量化することを可能にしたものである。本実施の形態においては蓄積容量を例えば２層（上層及び下層）の蓄積容量によって構成する。そして、上層及び下層蓄積容量の一方の電極を共通容量電極として、下側容量電極、共通容量電極及び上側容量電極の３層電極構造によって２層の蓄積容量を得ている。
【００４０】
先ず、本発明の第１実施の形態における液晶装置の画素部における構成について、図１乃至図６を参照して説明する。なお、図５は左右に隣接する２つの画素領域の組のうち一方の画素領域の断面を示し、図６は他方の画素領域の断面を示している。
【００４１】
液晶装置は、図３及び図４に示すように、透明なＴＦＴアレイ基板１０と透明な対向基板２０との間に液晶５０を封入して構成される。ＴＦＴアレイ基板１０は、例えば石英基板、ガラス基板、シリコン基板からなり、対向基板２０は、例えばガラス基板や石英基板からなる。ＴＦＴアレイ基板１０上には画素を構成する画素電極等がマトリクス状に配置される。図２は画素を構成するＴＦＴアレイ基板１０上の素子の等価回路を示している。
【００４２】
図２において、本実施の形態における電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素には夫々、画素電極９ａと画素電極９ａをスイッチング制御するためのＴＦＴ３０とが形成されており、画像信号が供給されるデータ線（ソース線）６ａがＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしてもよい。
【００４３】
また、ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して電気光学物質の一例としての液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する対向基板に形成された対向電極との間で一定期間保持される。
【００４４】
液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として電気光学装置からは画像信号に応じたコントラストを持つ光が出射する。ここで、保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加する。
【００４５】
図１乃至図６において、ガラスや石英等のＴＦＴアレイ基板１０には、下側遮光膜１２及び第１層間絶縁膜１３を介してＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造をなすＴＦＴ３０が形成されている。
【００４６】
ＴＦＴアレイ基板１０上には、マトリクス状に複数の透明な画素電極９ａ（図１の太破線部９ａ’により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線３ａが設けられている。そして、下側遮光膜１２は、これらのデータ線６ａ及び走査線３ａに沿って、各画素に対応して格子状に設けられている。
【００４７】
下側遮光膜１２は、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ｐｂ等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等からなる。
【００４８】
ＴＦＴ３０は、チャネル領域１ａ′、ソース領域１ｄ、ドレイン領域１ｅが形成された半導体層１ａにゲート絶縁膜をなす絶縁膜２を介してゲート電極をなす走査線３ａが設けられてなる。走査線３ａは、ゲート電極となる部分において幅広に形成されており、チャネル領域１ａ′（図１の斜線部）は、半導体層１ａと走査線３ａとが対向する領域に構成される。
【００４９】
下側遮光膜１２は、ＴＦＴ３０の形成領域に対応する領域、後述するデータ線６ａ及び走査線３ａ等の形成領域、即ち各画素の非表示領域に対応した領域に形成されている。この下側遮光膜１２によって、反射光がＴＦＴ３０のチャネル領域１ａ′、ソース領域１ｄ及びドレイン領域１ｅに入射することが防止される。
【００５０】
ＴＦＴ３０上には第２層間絶縁膜１４が積層され、第２層間絶縁膜１４上には走査線３ａおよびデータ線６ａ方向に延びる島状の下側容量電極８０（図１の太線）が形成されている。本実施の形態においては、この下側容量電極８０は、下層蓄積容量の下側の容量電極を構成する。
【００５１】
下側容量電極８０上には誘電体膜１７を介して上下層蓄積容量の共通容量電極８１が対向配置されている。下側容量電極８０の大部分は、平面的に見れば、共通容量電極８１と重なった部分を有する。この下側容量電極８０と共通容量電極８１とによって、下層蓄積容量が構成される。また、共通容量電極８１上には誘電体膜８３を介して上層蓄積容量の上側容量電極８２（破線太線）が形成されている。上側容量電極８２と共通容量電極８１とによって、上層蓄積容量が構成される。なお、下側容量電極８０と上側容量電極８２とは相互に略同一面積である。
【００５２】
下層蓄積容量は、上層蓄積容量と共に、左右方向に隣接した２つの画素を組とする２画素領域において、画素電極９ａが配置された画像表示領域からその周囲に延設されて形成される。そして、この左右に隣接する組の画素領域のうち、一方の画素領域については、画素電極９ａとの後述するコンタクトホール２６ｂ上には、下側容量電極８０のみが形成され、上側容量電極８２及び共通容量電極８１は形成されない（図５参照）。
【００５３】
また、図６に示すように、左右に隣接する組の画素領域のうち他方の画素領域については、ドレイン領域１ｅ上（後述するコンタクトホール２６ａ上）には、上側容量電極８２のみが形成され、下側容量電極８０及び共通容量電極８１は形成されない。
【００５４】
なお、図１においては、左右に隣接する組の画素領域の相互間で蓄積容量の形成領域のサイズが略同一となるように、一方の画素領域のドレイン領域１ｅ上（コンタクトホール２６ａ上）には、下側容量電極８０のみを形成し、共通容量電極８１及び上側容量電極８２は形成していない。
【００５５】
下側容量電極８０は、左右に隣接する組の画素領域のうち一方の画素領域において、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極として作用する。また、上側容量電極８２は、左右に隣接する組の画素領域のうち他方の画素領域において、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極として作用する。
【００５６】
即ち、下側容量電極８０は、左右に隣接する組の画素領域のうち一方の画素領域において第１中間導電層として機能し、上側容量電極８２は、左右に隣接する組の画素領域のうち他方の画素領域において第１中間導電層として機能する。
【００５７】
また、共通容量電極８１は、固定電位側容量電極として作用する。即ち、共通容量電極８１は、定電位源と電気的に接続されて、固定電位とされる。かかる定電位源としては、ＴＦＴ３０を駆動するための走査信号を走査線３ａに供給するための後述の走査線駆動回路６３や画像信号をデータ線６ａに供給するサンプリング回路を制御する後述のデータ線駆動回路６１に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位でも構わない。
【００５８】
これらの容量電極８０〜８２は、例えば導電性のポリシリコン膜等によって構成することができる。
【００５９】
誘電体膜１７，８３は、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜、ＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜１７，８３は薄い程よい。
【００６０】
また、データ線６ａとソース領域１ｄを電気的に接続するために、下側容量電極８０と同一層で形成される第２中間導電層１５ｂが形成されている。第２中間導電層１５ｂは第２層間絶縁膜１４及び絶縁膜２を貫通するコンタクトホール２４ａを介してソース領域１ｄに電気的に接続されている。
【００６１】
上側容量電極８２上には第３層間絶縁膜１９が配置され、第３層間絶縁膜１９上にはデータ線６ａが積層される。データ線６ａは、第３層間絶縁膜１９及び誘電体膜８３，１７を貫通するコンタクトホール２４ｂを介してソース領域１ｄに電気的に接続される。
【００６２】
データ線６ａ上には第４層間絶縁膜２５を介して画素電極９ａが積層されている。左右に隣接する組の画素領域のうち一方の画素領域において、画素電極９ａは、第４層間絶縁膜２５，第３層間絶縁膜１９，上側容量電極８２、誘電体膜８３、共通容量電極８１及び誘電体膜１７を貫通するコンタクトホール２６ｂにより下側容量電極８０に電気的に接続される。そして、下側容量電極８０は第２層間絶縁膜１４及び絶縁膜２を貫通するコンタクトホール２６ａを介してドレイン領域１ｅに電気的に接続される（図５参照）。
【００６３】
また、図６に示すように、左右に隣接する組の画素領域のうち他方の画素領域において、画素電極９ａは、第４層間絶縁膜２５及び第３層間絶縁膜１９を貫通するコンタクトホール２６ｂ′により上側容量電極８２に電気的に接続される。そして、上側容量電極８２は誘電体膜８３、共通容量電極８１、誘電体膜１７、第２層間絶縁膜１４及び絶縁膜２を貫通するコンタクトホール２６ａ′を介してドレイン領域１ｅに電気的に接続される。
【００６４】
画素電極９ａ上にはポリイミド系の高分子樹脂からなる配向膜１６が積層され、所定方向にラビング処理されている。
【００６５】
走査線３ａ（ゲート電極）にＯＮ信号が供給されることで、チャネル領域１ａ′が導通状態となり、ソース領域１ｄとドレイン領域１ｅとが接続されて、データ線６ａに供給された画像信号が画素電極９ａに与えられる。
【００６６】
一方、対向基板２０には、ＴＦＴアレイ基板のデータ線６ａ、走査線３ａ及びＴＦＴ３０の形成領域に対向する領域、即ち各画素の非表示領域において第１遮光膜２３が設けられている。この第１遮光膜２３によって、対向基板２０側からの入射光がＴＦＴ３０のチャネル領域１ａ′、ソース領域１ｄ及びドレイン領域１ｅに入射することが防止される。第１遮光膜２３上に、対向電極（共通電極）２１が基板２０全面に亘って形成されている。対向電極２１上にポリイミド系の高分子樹脂からなる配向膜２２が積層され、所定方向にラビング処理されている。
【００６７】
そして、ＴＦＴアレイ基板１０と対向基板２０との間に液晶５０が封入されている。これにより、ＴＦＴ３０は所定のタイミングでデータ線６ａから供給される画像信号を画素電極９ａに書き込む。書き込まれた画素電極９ａと対向電極２１との電位差に応じて液晶５０の分子集合の配向や秩序が変化して、光を変調し、階調表示を可能にする。
【００６８】
図３及び図４に示すように、対向基板２０には表示領域を区画する額縁としての遮光膜４２が設けられている。遮光膜４２は例えば遮光膜２３と同一又は異なる遮光性材料によって形成されている。
【００６９】
遮光膜４２の外側の領域に液晶を封入するシール材４１が、ＴＦＴアレイ基板１０と対向基板２０間に形成されている。シール材４１は対向基板２０の輪郭形状に略一致するように配置され、ＴＦＴアレイ基板１０と対向基板２０を相互に固着する。シール材４１は、ＴＦＴアレイ基板１０の１辺の一部において欠落しており、貼り合わされたＴＦＴアレイ基板１０及び対向基板２０相互の間隙には、液晶５０を注入するための液晶注入口７８が形成される。液晶注入口７８より液晶が注入された後、液晶注入口７８を封止材７９で封止するようになっている。
【００７０】
ＴＦＴアレイ基板１０のシール材４１の外側の領域には、データ線駆動回路６１及び実装端子６２がＴＦＴアレイ基板１０の一辺に沿って設けられており、この一辺に隣接する２辺に沿って、走査線駆動回路６３が設けられている。ＴＦＴアレイ基板１０の残る一辺には、画面表示領域の両側に設けられた走査線駆動回路６３間を接続するための複数の配線６４が設けられている。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間を電気的に導通させるための導通材６５が設けられている。
【００７１】
このように構成された実施の形態においては、蓄積容量は下層及び上層の階層構造を有し、左右に隣接する２画素領域の非開口領域にまたがって形成される。下層蓄積容量は、下側容量電極８０が、左右に隣接する組の画素領域のうち一方の画素領域において画素電極９ａに接続され、上層蓄積容量は、上側容量電極８２が、左右に隣接する組の画素領域のうち他方の画素領域において画素電極９ａに接続される。そして、下層及び上層蓄積容量の共通容量電極８１は、固定電位に接続される。
【００７２】
即ち、下側容量電極８０と共通容量電極８１とによって、左右に隣接する組の画素のうち一方の画素の蓄積容量を構成し、左右に隣接する組の画素のうち他方の画素は、上側容量電極８２と共通容量電極８１とによって蓄積容量を構成する。
【００７３】
そして、これらの下側容量電極及び上容量電極は、コンタクトホールの部分を除いて２画素領域にまたがる広い面積の相互に略同様の大きさに形成される。これにより、下層蓄積容量及び上層蓄積容量のいずれも、蓄積容量を１画素領域に形成する場合に比して約２倍の形成領域に形成されることになる。
【００７４】
従って、各画素毎の蓄積容量は、蓄積容量を１画素領域に形成する場合に比して約２倍の容量値に構成される。
【００７５】
次に、図７乃至９を参照して上述した第１実施の形態の電気光学装置の製造プロセスについて、製造プロセスの各工程における電気光学装置の積層構造を工程順に示す工程図である。
【００７６】
先ず、石英基板、ハードガラス、シリコン基板等のＴＦＴアレイ基板１０を用意する（図７（ａ））。好ましくはＮ２（窒素）等の不活性ガス雰囲気且つ約９００〜１３００℃の高温でアニール処理し、後に実施される高温プロセスにおけるＴＦＴアレイ基板１０に生じる歪みが少なくなるように前処理しておく。
【００７７】
次に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚、好ましくは約２００ｎｍの膜厚に堆積させる。そしてフォトリソグラフィ及びエッチングにより、平面形状が格子状の下側遮光膜１２を形成する（図７（ｂ））。
【００７８】
次に、下側遮光膜１２上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる層間絶縁膜１３を形成する（図７（ｃ））。この層間絶縁膜１３の膜厚は、例えば約５００〜２０００ｎｍ程度とする。
【００７９】
次に、層間絶縁膜１３上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）により、アモルファスシリコン膜を形成する。その後、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは、４〜６時間のアニール処理を施することにより、ポリシリコン膜を約５０〜２００ｎｍの粒径、好ましくは約１００ｎｍの粒径となるまで固相成長させる。固相成長させる方法としては、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を使ったアニール処理でもよいし、エキシマレーザー等を用いたレーザーアニールでもよい。この際、画素スイッチング用のＴＦＴ３０を、ｎチャネル型とするかｐチャネル型にするかに応じて、Ｖ族元素やＩＩＩ族元素のドーパントを僅かにイオン注入等によりドープしてもよい。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有する半導体層１ａを形成する（図７（ｄ））。
【００８０】
次に、ＴＦＴ３０を構成する半導体層１ａを約９００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化し、続けて減圧ＣＶＤ法等により、若しくは両者を続けて行うことにより、多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる（ゲート絶縁膜を含む）下層及び上層のゲート絶縁膜２を形成する（図７（ｅ））。
【００８１】
この結果、半導体層１ａは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。
【００８２】
次に、画素スイッチング用のＴＦＴ３０のスレッシュホールド電圧Ｖｔｈを制御するために、半導体層１ａのうちＮチャネル領域或いはＰチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープする。
【００８３】
次に、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化する。または、Ｐイオンをこのポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、ＴＦＴ３０のゲート電極部を含めて所定パターンの走査線３ａを形成する（図７（ｆ））。
【００８４】
例えば、ＴＦＴ３０を、ＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合には、半導体層１ａに、低濃度ソース領域及び低濃度ドレイン領域を形成するために、走査線３ａ（ゲート電極）をマスクとして、Ｐ等のＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを１〜３×１０１３／ｃｍ２のドーズ量にて）ドープする（図７（ｇ））。これにより走査線３ａ下の半導体層１ａはチャネル領域１ａ’となる。
【００８５】
更に、画素スイッチング用ＴＦＴ３０を構成する高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広い平面パターンを有するレジスト層を走査線３ａ上に形成する。その後、Ｐ等のＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０１５／ｃｍ２のドーズ量にて）ドープする。
【００８６】
こうして、低濃度のソース・ドレイン領域と高濃度のソース・ドレイン領域とを有するＬＤＤ構造の素子を構成する（図７（ｈ））。なお、例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、走査線３ａをマスクとして、Ｐイオン、Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより走査線３ａは更に低抵抗化される。
【００８７】
次に、走査線３ａ上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳガス、ＴＥＢガス、ＴＭＯＰガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜１４を形成する（図８（ｉ））。この第２層間絶縁膜１４の膜厚は、例えば約５００〜２０００ｎｍ程度とする。ここで好ましくは、８００℃の程度の高温でアニール処理し、層間絶縁膜１４の膜質を向上させておく。
【００８８】
次に、第２層間絶縁膜１４に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２４ａ，２６ａを同時開孔する（図８（ｊ））。
【００８９】
次に、蓄積容量を構成する。本実施の形態においは、蓄積容量は、下側蓄積容量と上側蓄積容量の上下２層蓄積容量によって構成される。即ち、上下又は左右の２つの画素領域に対応して、上下２層で蓄積容量を形成することによって、容量電極の１層当たりの形成領域を、蓄積容量を１画素領域に形成する場合の２倍にする。また、本実施の形態においては、この場合において、上下蓄積容量を構成する２対の電極の一方を共通の電極とすることによって、下側容量電極８０、誘電体膜１７、共通容量電極８１、誘電体膜８３及び上側容量電極８２の３層電極構造によって、上下２層蓄積容量を得ている。
【００９０】
即ち、先ず、第２層間絶縁膜１４上に下側容量電極８０を形成する（図８（ｋ））。次に、下側容量電極８０上に誘電体膜１７を形成する（図８（ｌ））。更に、誘電体膜１７上に共通容量電極８１を形成する（図８（ｍ））。更に、共通容量電極８１上に誘電体膜８３を形成し（図８（ｎ））、誘電体膜８３上に上側容量電極８２を形成する（図８（ｏ））。
【００９１】
次に、これらの下側容量電極８０、誘電体膜１７、共通容量電極８１、誘電体膜８３及び上側容量電極８２によって構成される上下２層の蓄積容量上に、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜１９を形成する（図９（ｐ））。第３層間絶縁膜１９の膜厚は、例えば５００〜１５００ｎｍ程度である。
【００９２】
次に、第３層間絶縁膜１９に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２４ｂを開孔する（図９（ｑ））。
【００９３】
次に、コンタクトホール２４ｂを埋めるように第３層間絶縁膜１９上の全面に、スパッタリング等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜として、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有するデータ線６ａを形成する（図９（ｒ））。
【００９４】
次に、データ線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第４層間絶縁膜２５を形成する（図９（ｓ））。第４層間絶縁膜２５の膜厚は、例えば５００〜１５００ｎｍ程度である。
【００９５】
次に、第４層間絶縁膜２５及び第３層間絶縁膜１９に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２６ｂを開孔する。なお、図９（ｔ）では第４層間絶縁膜２５及び第３層間絶縁膜１９のみをエッチングしたが、上側容量電極８２、誘電体膜８３及び共通容量電極８１がこの部分まで形成されている場合には、これらの層についてもエッチングを施して開孔する必要がある。
【００９６】
次に、このコンタクトホール２６ｂの内周面及び第４層間絶縁膜２５上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積する。そして、フォトリソグラフィ及びエッチングにより、画素電極９ａを形成する（図９（ｕ））。なお、液晶装置を反射型の液晶装置に用いる場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。コンタクトホール２６ｂは、下側容量電極８０と画素電極９ａとを接続する。
【００９７】
次に、このように構成されたＴＦＴアレイ基板１０と対向基板２０とに対して、パネル組立工程が実施される。パネル組立工程においては、先ず、ＴＦＴアレイ基板１０及び対向基板２０に対して、配向膜１６，２２となるポリイミド（ＰＩ）を塗布する。
【００９８】
次に、ＴＦＴアレイ基板１０表面の配向膜１６及び対向基板２０表面の配向膜２２に対して、ラビング処理を施す。次に、洗浄工程を行う。この洗浄工程は、ラビング処理によって生じた塵埃を除去するためのものである。洗浄工程が終了すると、シール材４１、及び導通材６５（図３参照）を形成する。シール材４１を形成した後、ＴＦＴアレイ基板１０と対向基板２０とを貼り合わせ、アライメントを施しながら圧着し、シール材４１を硬化させる。最後に、シール材４１の一部に設けた切り欠きから液晶を封入し、切り欠きを塞いで液晶を封止する。
【００９９】
このように本実施の形態においては、左右方向に隣接する２つの画素領域を組として、下層及び上層の蓄積容量をこれらの２画素領域に形成し、下層蓄積容量を組となった２画素のうちの一方の画素の蓄積容量として用い、下層蓄積容量を組となった２画素のうちの他方の画素の蓄積容量として用いる。これにより、各画素の蓄積容量として形成される上下２層の蓄積容量の領域は、１画素領域に形成する場合に比して２倍の面積を有する。これにより、十分な蓄積容量を確保することを可能にすることができる。
【０１００】
図１０は本発明の第２の実施の形態に係る電気光学装置を示し、データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。図１０において図１と同一機能を有する構成要素には同一符号を付して説明を省略する。
【０１０１】
第１の実施の形態においては、左右方向に隣接した２つの画素領域を組として下層及び上層の蓄積容量を形成した。これに対し、本実施の形態は上下方向に隣接した２つの画素領域を組として下層及び上層の蓄積容量を形成したものである。
【０１０２】
本実施の形態においては、ドレインコンタクト用のコンタクトホール２６ａとソースコンタクト用のコンタクトホール２４ａ，２４ｂの位置を、上下方向に隣接した２つの画素領域毎に相互に入れ換えると共に、上下方向に隣接した２つの画素領域に下層及び上層蓄積容量を形成するようにした点が第１の実施の形態と異なり、他の構成は第１の実施の形態と同様である。
【０１０３】
即ち、ＴＦＴ３０上には第２層間絶縁膜１４が積層され、第２層間絶縁膜１４上には走査線３ａおよびデータ線６ａ方向に延びる島状の下側容量電極９０（太線）が形成されている。この下側容量電極９０は、下層蓄積容量の下側の容量電極を構成する。
【０１０４】
下側容量電極９０上には誘電体膜１７（図５参照）を介して上下層蓄積容量の共通容量電極９１が対向配置されている。下側容量電極９０の大部分は、平面的に見れば、共通容量電極９１と重なった部分を有する。この下側容量電極９０と共通容量電極９１とによって、下層蓄積容量が構成される。また、共通容量電極９１上には図示しない誘電体膜を介して上層蓄積容量の上側容量電極９２（破線太線）が形成されている。上側容量電極９２と共通容量電極９１とによって、上層蓄積容量が構成される。
【０１０５】
下層蓄積容量は、上層蓄積容量と共に、上下方向に隣接した２つの画素を組とする２画素領域において、画素電極９ａが配置された画像表示領域からその周囲に延設されて形成される。そして、この上下に隣接する組の画素領域のうち、一方の画素領域については、画素電極９ａとのコンタクトホール２６ｂ上には、下側容量電極９０のみが形成され、上側容量電極９２及び共通容量電極９１は形成されない。
【０１０６】
また、上下に隣接する組の画素領域のうち他方の画素領域については、ドレイン領域１ｅ上（コンタクトホール２６ａ上）には、上側容量電極９２のみが形成され、下側容量電極９０及び共通容量電極９１は形成されない。
【０１０７】
下側容量電極９０は、上下に隣接する組の画素領域のうち一方の画素領域において、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極として作用する。また、上側容量電極９２は、上下に隣接する組の画素領域のうち他方の画素領域において、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極として作用する。
【０１０８】
即ち、下側容量電極９０は、上下に隣接する組の画素領域のうち一方の画素領域において第１中間導電層として機能し、上側容量電極９２は、上下に隣接する組の画素領域のうち他方の画素領域において第１中間導電層として機能する。
【０１０９】
また、共通容量電極９１は、固定電位側容量電極として作用する。即ち、共通容量電極９１は、定電位源と電気的に接続されて、固定電位とされる。かかる定電位源としては、ＴＦＴ３０を駆動するための走査信号を走査線３ａに供給するための後述の走査線駆動回路６３や画像信号をデータ線６ａに供給するサンプリング回路を制御する後述のデータ線駆動回路６１に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位でも構わない。
【０１１０】
また、本実施の形態においては、上下に隣接する組の画素領域のうち一方の画素領域におけるソースコンタクト２４ａ，２４ｂ及びドレインコンタクト２６ａの位置と、上下に隣接する組の画素領域のうち他方の画素領域におけるソースコンタクト２４ａ，２４ｂ及びドレインコンタクト２６ａの位置とは相互に入れ換えたものとなっている。
【０１１１】
このように構成された実施の形態においても、蓄積容量は下層及び上層の階層構造を有し、上下に隣接する２画素領域の非開口領域にまたがって形成される。下層蓄積容量は、下側容量電極９０が、上下に隣接する組の画素領域のうち一方の画素領域において画素電極９ａに接続され、上層蓄積容量は、上側容量電極９２が、上下に隣接する組の画素領域のうち他方の画素領域において画素電極９ａに接続される。そして、下層及び上層蓄積容量の共通容量電極９１は、固定電位に接続される。
【０１１２】
即ち、上下に隣接する組の画素のうち一方の画素は下側容量電極９０と共通容量電極９１とによって蓄積容量を構成し、上下に隣接する組の画素のうち他方の画素は上側容量電極９２と共通容量電極９１とによって蓄積容量を構成する。
【０１１３】
そして、これらの下側容量電極及び上容量電極は、コンタクトホールの部分を除いて２画素領域にまたがる広い面積の相互に略同様の大きさに形成される。これにより、下層蓄積容量及び上層蓄積容量のいずれも、蓄積容量を１画素領域に形成する場合に比して約２倍の形成領域に形成されることになる。
【０１１４】
従って、各画素毎の蓄積容量は、蓄積容量を１画素領域に形成する場合に比して約２倍の容量値に構成される。
【０１１５】
このように、本実施の形態においても第１の実施の形態と同様の効果を得ることができる。
【０１１６】
図１１は本発明の第３の実施の形態を示す概略構成図である。本実施の形態は第１又は第２の実施の形態の液晶装置を用いた電子機器の一例である投射型表示装置を示している。
【０１１７】
図１１において、光源２１０は、メタルハライド等のランプ２１１とランプ２１１の光を反射するリフレクタ２２２とによって構成される。光源２１０からの出射光路上に、青色光・緑色光反射のダイクロイックミラー２１３及び反射ミラー２１７が配設される。ダイクロイックミラー２１３は、光源２１０からの光束のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。反射ミラー２１７は、ダイクロイックミラー２１３を透過した赤色光を反射する。
【０１１８】
ダイクロイックミラー２１３の反射光の光路上には、緑色光反射のダイクロイックミラー２１４及び反射ミラー２１５が配設され、ダイクロイックミラー２１４は、入射光のうち緑色光を反射し、青色光を透過させる。反射ミラー２１５はダイクロイックミラー２１４の透過光を反射する。反射ミラー２１５の反射光の光路上には反射ミラー２１６が配設されており、反射ミラー２１６は、反射ミラー２１５の反射光（青色光）を更に反射する。
【０１１９】
反射ミラー２１７，ダイクロイックミラー２１４及び反射ミラー２１６の出射光路上には、夫々光変調装置である液晶装置２２２，２２３，２２４が配設されている。液晶装置２２２乃至２２４には、夫々赤色光、緑色光又は青色光が入射し、液晶装置２２２乃至２２４は、夫々Ｒ，Ｇ，Ｂ画像信号に応じて、入射光を光変調し、各Ｒ，Ｇ，Ｂの画像光をダイクロイックプリズム２２５に出射する。
【０１２０】
ダイクロイックプリズム２２５は、４つの直角プリズムが貼り合わされて構成され、その内面に赤光を反射する誘電体多層膜と青光を反射する誘電体多層膜とが十字状に形成されている。ダイクロイックプリズム２２５は、これらの誘電体多層謨によって、３つのＲ，Ｇ，Ｂ色光を合成して、カラー画像の画像光を出射する。
【０１２１】
ダイクロイックプリズム２２５の出射光路上には投射光学系を構成する投射レンズ２２６が配設されており、投射レンズ２２６は、合成された画像光をスクリーン２２７上に投射する。こうして、スクリーン２２７には、拡大された画像が表示される。
【０１２２】
このように構成された実施の形態においては、液晶装置２２２，２２３，２２４は、開口率を低下させることなく大容量化されている。これにより、液晶装置２２２，２２３，２２４によってスクリーン２２７上に投射される画像は、表示むら、ちらつき等を生じさせることなく、明るい高画質の画像となる。
【０１２３】
尚、本発明は、電気光学装置は液晶装置に限るものでなく、有機エレクトロルミネッセンス装置や無機エレクトロルミネッセンス装置のエレクトロルミネッセンス装置、電気泳動装置等も適用できることは言うまでも無い。
【０１２４】
【発明の効果】
以上説明したように本発明によれば、容量電極を多層構造にし、各画素の容量電極を複数画素のデータ線及び走査線領域を用いて形成可能にすることにより、十分な蓄積容量を確保して、表示むら及びちらつき等を抑制して高画質の表示を可能にすることができるという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る電気光学装置を示し、データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図。
【図２】液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図。
【図３】ＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板側から見た平面図。
【図４】ＴＦＴアレイ基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図３のＨ−Ｈ’線の位置で切断して示す断面図。
【図５】液晶装置を詳細に示す断面図である。
【図６】液晶装置を詳細に示す断面図である。
【図７】製造プロセスの各工程における積層構造を工程順に示す工程図。
【図８】製造プロセスの各工程における積層構造を工程順に示す工程図。
【図９】製造プロセスの各工程における積層構造を工程順に示す工程図。
【図１０】本発明の第２の実施の形態に係る電気光学装置を示し、データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図。
【図１１】本発明の第３の実施の形態を示す概略構成図。
【符号の説明】
１ａ…半導体層
１ａ’…チャネル領域
３ａ…走査線
９ａ…画素電極
２４ａ，２４ｂ，２６，２６ｂ…コンタクトホール
８０…下側容量電極
８１…共通容量電極
８２…上側容量電極
Claims (11)
- 基板にマトリクス状に設けられた複数の画素電極と、
前記画素電極の形成領域及びその相互間の領域によって構成される画素領域のうち非開口領域に形成され、複数の画素領域を組として、組となった複数の画素領域の非開口領域にまたがって、多層構造を有して形成される複数層の蓄積容量と、
前記複数層の蓄積容量を夫々構成する２電極の一方を前記組となった複数の画素領域中の対応する画素電極に接続するコンタクトホールとを具備したことを特徴とする電気光学装置。 - 基板にマトリクス状に設けられた複数の画素電極と、
前記画素電極の形成領域及びその相互間の領域によって構成される画素領域のうち非開口領域に形成され、左右に隣接する２画素領域を組として、組となった２画素領域の非開口領域にまたがって多層構造を有して形成される下層及び上層の蓄積容量と、
前記下層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち一方の画素領域中の画素電極に接続する第１のコンタクトホールと、
前記上層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち他方の画素領域中の画素電極に接続する第２のコンタクトホールとを具備したことを特徴とする電気光学装置。 - 基板にマトリクス状に設けられた複数の画素電極と、
前記画素電極の形成領域及びその相互間の領域によって構成される画素領域のうち非開口領域に形成され、上下に隣接する２画素領域を組として、組となった２画素領域の非開口領域にまたがって多層構造を有して形成される下層及び上層の蓄積容量と、
前記下層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち一方の画素領域中の画素電極に接続する第１のコンタクトホールと、
前記上層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち他方の画素領域中の画素電極に接続する第２のコンタクトホールとを具備したことを特徴とする電気光学装置。 - 前記下層を構成する電極の他方と、前記上層の蓄積容量を構成する電極の他方とは、共通の共通容量電極によって構成されることにより、前記下層及び上層の蓄積容量は、３層電極構造によって構成されることを特徴とする請求項２又は３のいずれか一方に記載の電気光学装置。
- 前記上層の蓄積容量を構成する一方の電極及び前記共通容量電極は、前記第１のコンタクトホール部分において開口していることを特徴とする請求項４記載の電気光学装置。
- 前記基板上に前記複数の画素電極に対応して夫々設けられて各画素電極に信号を供給して駆動する複数の駆動素子を更に具備し、
前記下層の蓄積容量を構成する一方の電極及び前記共通容量電極は、前記上層の蓄積容量を構成する電極の一方と前記駆動素子との接続部分において開口していることを特徴とする請求項４に記載の電気光学装置。 - 前記非開口領域は、前記画素電極を駆動するためのデータ線及び走査線の形成領域であることを特徴とする請求項１に記載の電気光学装置。
- 請求項１乃至７のいずれか１つに記載の電気光学装置を画像形成手段として備えたことを特徴とする電子機器。
- マトリクス状に設けられた複数の画素電極と、
前記画素電極の形成領域及びその相互間の領域によって構成される画素領域のうち非開口領域に形成され、複数の画素領域を組として、組となった複数の画素領域の非開口領域にまたがって、多層構造を有して形成される複数層の蓄積容量と、
前記複数層の蓄積容量を夫々構成する２電極の一方を前記組となった複数の画素領域中の対応する画素電極に接続するコンタクトホールとを具備したことを特徴とするアクティブマトリクス基板。 - マトリクス状に設けられた複数の画素電極と、
前記画素電極の形成領域及びその相互間の領域によって構成される画素領域のうち非開口領域に形成され、左右に隣接する２画素領域を組として、組となった２画素領域の非開口領域にまたがって多層構造を有して形成される下層及び上層の蓄積容量と、
前記下層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち一方の画素領域中の画素電極に接続する第１のコンタクトホールと、
前記上層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち他方の画素領域中の画素電極に接続する第２のコンタクトホールとを具備したことを特徴とするアクティブマトリクス基板。 - マトリクス状に設けられた複数の画素電極と、
前記画素電極の形成領域及びその相互間の領域によって構成される画素領域のうち非開口領域に形成され、上下に隣接する２画素領域を組として、組となった２画素領域の非開口領域にまたがって多層構造を有して形成される下層及び上層の蓄積容量と、
前記下層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち一方の画素領域中の画素電極に接続する第１のコンタクトホールと、
前記上層の蓄積容量を構成する電極の一方を、前記組となった２画素領域のうち他方の画素領域中の画素電極に接続する第２のコンタクトホールとを具備したことを特徴とするアクティブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002200414A JP2004045560A (ja) | 2002-07-09 | 2002-07-09 | 電気光学装置、電子機器及びアクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002200414A JP2004045560A (ja) | 2002-07-09 | 2002-07-09 | 電気光学装置、電子機器及びアクティブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004045560A true JP2004045560A (ja) | 2004-02-12 |
Family
ID=31707293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002200414A Withdrawn JP2004045560A (ja) | 2002-07-09 | 2002-07-09 | 電気光学装置、電子機器及びアクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004045560A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11960174B2 (en) | 2006-06-02 | 2024-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic appliance |
-
2002
- 2002-07-09 JP JP2002200414A patent/JP2004045560A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11960174B2 (en) | 2006-06-02 | 2024-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic appliance |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3731447B2 (ja) | 電気光学装置及びその製造方法 | |
| JP3788387B2 (ja) | 電気光学装置および電気光学装置の製造方法 | |
| KR100614737B1 (ko) | 전기 광학 장치 및 전자 기기 | |
| JP2007199188A (ja) | 電気光学装置及びその製造方法並びに電子機器 | |
| JP3736513B2 (ja) | 電気光学装置及びその製造方法並びに電子機器 | |
| JP3873610B2 (ja) | 電気光学装置及びその製造方法並びにプロジェクタ | |
| JP2004045752A (ja) | 電気光学装置及び電子機器 | |
| JP2011059374A (ja) | 電気光学装置、その製造方法、および電子機器 | |
| JP2002158360A (ja) | 電気光学装置及びその製造方法 | |
| JP3791338B2 (ja) | 電気光学装置及びその製造方法並びに投射型表示装置 | |
| KR20050018610A (ko) | 전기 광학 장치 및 그 제조 방법 그리고 전자 기기 | |
| US7605024B2 (en) | Electro-optic device, method for manufacturing the same, and electronic apparatus | |
| JP3925549B2 (ja) | 電気光学装置及び電子機器 | |
| JP3987248B2 (ja) | 電気光学装置及び電子機器 | |
| JP4000827B2 (ja) | 電気光学装置及びその製造方法、並びに電子機器 | |
| JP2004317728A (ja) | アライメントマーク付き基板及びその製造方法並びに電気光学装置用基板及び電気光学装置 | |
| JP2004045560A (ja) | 電気光学装置、電子機器及びアクティブマトリクス基板 | |
| JP2004109988A (ja) | 電気光学装置及び電子機器 | |
| JP4462128B2 (ja) | 電気光学装置及びその製造方法並びに電子機器 | |
| JP2007193260A (ja) | 電気光学装置の製造方法、電気光学装置及び電子機器 | |
| JP4221955B2 (ja) | 電気光学装置、電子機器及びアクティブマトリクス基板 | |
| JP4284950B2 (ja) | 電気光学装置及びその製造方法並びに電子機器 | |
| JP4400088B2 (ja) | 電気光学装置用基板及びその製造方法並びに電気光学装置 | |
| JP2002341380A (ja) | 電気光学装置及びこれを具備する電子機器 | |
| JP4269658B2 (ja) | 電気光学装置及びその製造方法並びに電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051004 |