JP2004040108A - Thin film transistor with ldd structure and its manufacturing method - Google Patents

Thin film transistor with ldd structure and its manufacturing method Download PDF

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Abstract

PROBLEM TO BE SOLVED: To provide a thin film transistor with LDD structure and its manufacturing method which can reduce hot electron effects, current leak, and punch through.
SOLUTION: A thin film transistor with a single LDD structure is provided. A single LDD structure 224 is positioned between a source/drain structure 2211 and 2221. The single LDD structure 224 has a first side face adjacent to a first structure of the source/drain structure and a second side face essentially separated from a second structure of the source/drain structure by a semiconductor material 223. The other thin film transistor having a first LDD structure and a second LDD structure which is adjacent to the first LDD structure is also provided. Manufacturing processes of such thin film transistors are disclosed.
COPYRIGHT: (C)2004,JPO

Description

本発明は、薄膜トランジスタに関し、さらに詳しくは、そのLDD(Lightly Doped Drain)構造に関する。 The present invention relates to a thin film transistor, and more particularly, to the LDD (Lightly Doped Drain) structure. また、本発明は、そのような薄膜トランジスタのLDD構造を製造する方法に関する。 Further, the present invention relates to a method of manufacturing an LDD structure of such a thin film transistor.

集積回路の開発進歩にともない、電子デバイスの小型化が進められている。 With the development progress of integrated circuits, miniaturization of electronic devices has been promoted. 薄膜トランジスタ(TFT)は、よく知られているように、TFT液晶ディスプレイ(TFT−LCD)の画素制御のための基本デバイスとして広く用いられている。 A thin film transistor (TFT), as is well known, are widely used as a basic device for pixel control TFT LCD display (TFT-LCD). 小型化の結果、各TFTのソースとドレイン間のチャネルが、さらに狭くなっていく。 Miniaturization result, the channel between the source and drain of each TFT is gradually becoming narrower. そこで、ショートチャネル現象が発生し易くなる。 Therefore, the short channel phenomenon is likely to occur. このようなショートチャネル現象は、ゲート電圧がゼロの場合であっても、意図しないTFTのオン状態を発生させるおそれがある。 Such short channel behavior, even when the gate voltage is zero, there is a risk of generating an ON state of the unintended TFT. 従って、トランジスタのスイッチ機能が損なわれてしまう。 Therefore, the switch function of the transistor is impaired. また、チャネルにおける電界強度は、チャネルが狭いため増加する。 Further, the electric field strength in the channel is increased because the channel is narrow. そこで、ドレイン近傍におけるホットエレクトロンは、半導体のエネルギギャップと比べてより高いエネルギを有することになる。 Therefore, hot electrons near the drain will have a higher energy than the semiconductor energy gap. 価電子帯の電子は、ホットエレクトロンに衝突されて伝導帯に押し上げられ、このことによって、多くの電子−ホール対が生成される。 Electrons in the valence band is collide with the hot electron is pushed up to the conduction band, this fact, many electronic - is hole pairs are generated. このような現象は、ホットエレクトロン効果と呼ばれている。 Such a phenomenon is referred to as a hot electron effect.

TFT−LCDにおいて、TFTは主にガラス基板上に形成される。 In TFT-LCD, TFT is mainly formed on a glass substrate. ガラス基板は、一般的に熱に弱く、LCDガラス板の上にTFTを形成するプロセスは、低温工程によらなければならない。 Glass substrates are generally susceptible to heat, the process of forming a TFT on a LCD glass plate, must be accompanied by a low temperature process. ホットッレクトロン効果を最小とするために、LDD(Lightly Doped Drain)構造を有する低温ポリシリコン薄膜トランジスタ(LTPS−TFT)が開発された。 In order to minimize the hot Tsu Lek Tron effects, LDD low temperature polysilicon thin film transistor having a (Lightly Doped Drain) structure (LTPS-TFT) has been developed. このようなLTPS−TFTの中でも、ゲートとドレインがオーバラップしたLDD(gate-drain overlapped LDD; GO−LDD)構造が広く用いられている。 Such Among such LTPS-TFT, a gate and a drain LDD that overlaps (gate-drain overlapped LDD; GO-LDD) structure is widely used.

N型LTPS−TFTの製造工程が、図1(a)〜1(g)に示されている。 Manufacturing process of the N-type LTPS-TFT is shown in FIG. 1 (a) ~1 (g). 図1(a)において、シリコン酸化膜緩衝層11と真性アモルファスシリコン(intrinsic amorphous silicon;i−a−Si)層が、連続してガラス基板10の上に形成される。 1 (a), the silicon oxide film buffer layer 11 and the intrinsic amorphous silicon (intrinsic amorphous silicon; i-a-Si) layer is formed on the glass substrate 10 in succession. そして、i−a−Si層が、レーザアニーリングによって真性ポリシリコン(intrinsic polysilicon;i−poly−Si)層12に変えられる。 Then, i-a-Si layer, an intrinsic polysilicon by laser annealing; is changed to (intrinsic polysilicon i-poly-Si) layer 12. そして、マイクロフォトリソグラフィとエッチング処理によって、i−poly−Si層12が部分的にエッチングされて、図1(b)に示すように、所望のポリシリコン構造120が形成される。 Then, the micro-photolithography and etching process, i-poly-Si layer 12 is partially etched, as shown in FIG. 1 (b), the desired polysilicon structure 120 is formed. 図1(c)に示すように、ポリシリコン構造120の上にフォトレジストが形成され、マスク13が形成される。 As shown in FIG. 1 (c), a photoresist is formed on the polysilicon structures 120, the mask 13 is formed. そして、イオン注入工程においてイオン注入が行われて、マスク13に覆われていないポリシリコン構造12の部分に2つのN型領域121,122が形成される。 Then, ion implantation is performed in an ion implantation step, the two N-type regions 121 and 122 in the portion of the polysilicon structure 12 which is not covered with the mask 13 is formed. 2つのN型領域121,122は、NチャネルTFTのソース/ドレインとなる。 Two N-type regions 121 and 122, a source / drain of N-channel TFT. フォトレジスト13除去の後、図1(d)に示すように、例えば二酸化膜シリコンによるゲート絶縁層14が、図1(c)に示す構造の上に形成される。 After the photoresist 13 is removed, as shown in FIG. 1 (d), for example, the gate insulating layer 14 by dioxide film silicon is formed on the structure shown in Figure 1 (c).

図1(e)に示すように、図1(d)に示す構造の上にゲート用導電層をスパッタリング成膜し、パターニングを行って、ゲート絶縁層14の上にゲート電極15が形成される。 As shown in FIG. 1 (e), a gate conductive layer formed by sputtering over the structure shown in FIG. 1 (d), by patterning, a gate electrode 15 is formed on the gate insulating layer 14 . そして、ポリシリコン構造120に微量のN型ドーパントを供給するためのマスクとしてゲート電極15を用いて、低濃度イオン注入を行い、2つのLDD領域123,124が、それぞれソース/ドレイン領域121,122に近接して形成される。 Then, using the gate electrode 15 as a mask for supplying the N-type dopant traces the polysilicon structure 120, provides low-concentration ion implantation, two LDD regions 123 and 124, respectively source / drain regions 121, 122 It is formed in close proximity to. 図1(f)に示すように、層間の誘電体層17が、図1(e)に示す構造の上に形成される。 As shown in FIG. 1 (f), the dielectric layer 17 between the layers, is formed on the structure shown in FIG. 1 (e). そして、必要な個数のコンタクトホール18がゲート電極とソース/ドレイン領域に向けて形成される。 Then, the necessary number contact hole 18 is formed toward the gate electrode and the source / drain regions. そして、図1(g)に示すように、図1(f)に示す構造の上に導電体層がスパッタリング成膜され、コンタクトホールが埋められ、ゲート配線190とソース/ドレイン配線191がパターニングされて形成される。 Then, as shown in FIG. 1 (g), the conductive layer is sputtered deposited over the structure shown in FIG. 1 (f), the contact hole is filled, the gate wiring 190 and the source / drain wiring 191 are patterned It is formed Te.

ゲートとドレインがオーバラップしたLDD(GO−LDD)構造は、ドレイン領域の近傍で電界強度を下げることになり、ホットエレクトロンの効果の影響をわずかに下げることになる。 LDD to which a gate and a drain overlap (GO-LDD) structure, will be lowered electric field strength in the vicinity of the drain region, becomes slightly lower that the influence of the effect of the hot electrons.

しかしながら、高分解能ディスプレイの要求の増加によって、回路は、従来以上にさらに複雑になっている。 However, the increased demand for high-resolution display, the circuit becomes more complex than ever. すなわち、電子デバイスの数は、個々の電子デバイスの占める空間を減らさなければならないほど増加している。 That is, the number of electronic devices has increased more must reduce space occupied by the individual electronic devices. 従って、トランジスタのチャネルはさらに狭くなっていく。 Thus, the channel of the transistor will become narrower. また、LDD領域はチャネルをさらに短くしており、ソース/ドレイン領域近傍の欠乏層領域は接近して、互いに接触しそうなほどである。 Further, LDD regions is further shortened channel, depletion layer region of the source / drain regions near the close, and is only likely to contact with each other. そのため、上述した図1に示されるようなLDD構造を有する薄膜トランジスタにおいては、電子デバイスを劣化させる電流リークとパンチスルーの問題が発生する可能性がある。 Therefore, in the thin film transistor having an LDD structure as shown in FIG. 1 described above, there is a possibility that current leakage and punch-through degrading the electronic device problems. 上記の現象は小型化への開発にとって重要な問題である。 The above phenomenon is an important issue for the development of miniaturization.

本発明は、上記課題を解消するものであって、ホットエレクトロン、電流リーク、及びパンチスルーを低減させた薄膜トランジスタを提供することを目的とする。 The present invention has been made to solve the above problems, and an object thereof is to provide hot electron, current leakage, and a thin film transistor with reduced punch through. また、ホットエレクトロン、電流リーク、及びパンチスルーを低減させるLDD構造を有する薄膜トランジスタの製造方法を提供することを目的とする。 Another object is to provide a method of manufacturing a thin film transistor having a hot electron, current leakage, and an LDD structure to reduce punch-through.

上記課題を達成するために、本発明は、薄膜トランジスタであって、半導体物質で形成された半導体層と、ソース/ドレイン構造と、LDD構造と、ゲート構造と、絶縁層とを備えている。 To achieve the above object, the present invention is a thin film transistor includes a semiconductor layer formed of a semiconductor material, the source / drain structure, and the LDD structure, a gate structure, and an insulating layer. 半導体層は、多結晶シリコンのような半導体物質によって、ガラス基板上に形成されている。 Semiconductor layer is a semiconductor material such as polycrystalline silicon, are formed on the glass substrate. ソース構造とドレイン構造が互いに離れて半導体層の中にソース/ドレイン構造として形成されている。 Source structure and a drain structure is formed as the source / drain structure in a semiconductor layer apart from each other. 単一LDD構造は、ソース/ドレイン構造の間に配置され、ソース/ドレイン構造の第1の構造に隣接した第1の側面と、ソース/ドレイン構造の第2の構造に対して本質的に半導体物質で隔てられた第2の側面とを有している。 Single LDD structure is disposed between the source / drain structure, a first side adjacent to the first structure of the source / drain structure, essentially a semiconductor to the second structure of the source / drain structure and a second side separated by a material. 絶縁層は、半導体層とゲート構造の間に配置され、ゲート構造をソース/ドレイン構造とLDD構造から絶縁している。 Insulating layer is disposed between the semiconductor layer and the gate structure, and insulates the gate structure from the source / drain structure and an LDD structure.

本発明の一実施形態において、単一LDD構造は、ゲートとドレインが重なりを有するLDD(GO−LDD)である。 In one embodiment of the present invention, a single LDD structure is LDD having overlapping gate and drain (GO-LDD). ソース/ドレイン構造の第1の構造がドレイン構造であり、ソース/ドレイン構造の第2の構造がソース構造である。 The first structure of the source / drain structure is a drain structure, the second structure of the source / drain structure is the source structure.

本発明の他の一実施形態において、薄膜トランジスタがN型であり、前記LDD構造がPイオン、Asイオン、PH イオン、AsH イオン、及びこれらの組合せの中から選択されたドーピング物質を含んでいる。 In another embodiment of the present invention, a thin film transistor is N-type, the LDD structure P ions, As ions, PH x ions, AsH x ions, and include a doping material selected from among these combinations there.

また、本発明は、薄膜トランジスタであって、半導体層と、ソース構造とドレイン構造とからなるソース/ドレイン構造と、第1のLDD構造と、第2のLDD構造と、ゲート構造と、絶縁層とを備えている。 Further, the present invention is a thin film transistor, a semiconductor layer, a source / drain structure comprising a source structure and the drain structure, a first LDD structure, a second LDD structure, a gate structure, an insulating layer It is equipped with a. 半導体層は、半導体物質で形成されている。 The semiconductor layer is formed of a semiconductor material. ソース/ドレイン構造の各構造は、互いに離れて半導体層に形成されている。 Each structure of the source / drain structure is formed on the semiconductor layer apart from each other. 第1のLDD構造は、ソース/ドレイン構造の間に配置され、そのソース/ドレイン構造の第1の構造に隣接した第1の側面と、その第1の側面の反対側に第2の側面を有している。 First LDD structure is disposed between the source / drain structure, a first side adjacent to the first structure of the source / drain structure, a second side surface opposite its first side It has. 第2のLDD構造は、第1のLDD構造の第2の側面に隣接した第3の側面と、ソース/ドレイン構造の第2の構造に対して本質的に前記半導体物質で隔てられた第4の側面とを有している。 Second LDD structure, a third side adjacent to the second side of the first LDD structure, the separated essentially the semiconductor material relative to a second structure of the source / drain structure 4 It has of a side surface. ゲート構造は、半導体層の上方に形成されている。 The gate structure is formed over the semiconductor layer. 絶縁層は、半導体層とゲート構造の間に配置され、ゲート構造をソース/ドレイン構造及びLDD構造から絶縁している。 Insulating layer is disposed between the semiconductor layer and the gate structure, and insulates the gate structure from the source / drain structure and an LDD structure.

本発明の一実施形態において、第1及び第2の各LDD構造は、ゲートとドレインが重なりを有するLDD(GO−LDD)である。 In one embodiment of the present invention, the LDD structure of the first and second are LDD having overlapping gate and drain (GO-LDD). また、薄膜トランジスタはN型であり、第1のLDD構造はPイオン、Asイオン、PH イオン、AsH イオン、及びこれらの組合せの中から選択されたドーピング物質を含んでおり、第2のLDD構造はBイオン、BH イオン、B イオン、及びこれらの組合せの中から選択されたドーピング物質を含んでいる。 In addition, the thin film transistor is an N type, the first LDD structure P ions, As ions, PH x ions, contains AsH x ions, and a doping material selected from among these combinations, the second LDD structure includes B ions, BH x ion, B 2 H x ions, and a doping material selected from among these combinations.

本発明の他の一実施形態において、薄膜トランジスタは、第3のLDD構造と第4のLDD構造とをさらに備えている。 In another embodiment of the present invention, the thin film transistor further comprises a third LDD structure and a fourth LDD structure. 第3のLDD構造は、ソース/ドレイン構造の間に配置され、そのソース/ドレイン構造の第2の構造に隣接した第5の側面と、その第5の側面の反対側に第6の側面を有している。 Third LDD structure is disposed between the source / drain structure, a fifth side surface adjacent to the second structure of the source / drain structure, a sixth aspect of the opposite side of the fifth aspect It has. 第4のLDD構造は、第3のLDD構造の第6の側面に隣接した第7の側面と、第2のLDD構造に対して本質的に前記半導体物質で隔てられた第8の側面とを有している。 Fourth LDD structure, a seventh aspect of the adjacent to the sixth aspect of the third LDD structure, an eighth aspect of spaced essentially the semiconductor material for the second LDD structure It has. 第3のLDD構造はPイオン、Asイオン、PH イオン、AsH イオン、及びこれらの組合せの中から選択されたドーピング物質を含んでおり、第4のLDD構造はBイオン、BH イオン、B イオン、及びこれらの組合せの中から選択されたドーピング物質を含んでいる。 Third LDD structure includes P ions, As ions, PH x ions, AsH x ions, and a doping material selected from among these combinations, the LDD structure of the fourth B ions, BH x ion, B 2 H x ions, and contains a doping material selected from among these combinations.

本発明の他の一実施形態において、少なくとも第1及び第3のLDD構造の一部が、第2及び第4のLDD構造及びソース/ドレイン構造によって覆われていない。 In another embodiment of the present invention, at least a portion of the first and third LDD structure, not covered by the second and fourth LDD structure and the source / drain structure.

本発明の他の一実施形態において、第1のLDD構造が前記第2のLDD構造及びソース/ドレイン構造の第1の構造によって囲まれており、第3のLDD構造が第4のLDD構造及びソース/ドレイン構造の第2の構造によって囲まれている。 In another embodiment of the present invention, it is surrounded by a first structure of the first LDD structure the second LDD structure and the source / drain structure, the third LDD structure fourth LDD structure and It is surrounded by a second structure of the source / drain structure.

また、本発明は、薄膜トランジスタの製造方法であって、以下の工程を備えている。 Further, the present invention is a manufacturing method of a thin film transistor includes the following steps. ゲート絶縁層が半導体層の上に形成され、ゲート構造がゲート絶縁層の上に形成される。 The gate insulating layer is formed on the semiconductor layer, a gate structure is formed on the gate insulating layer. 次に、ソース/ドレイン構造がチャネル領域で互いに隔てられて半導体層に形成される。 Next, source / drain structures are formed in the semiconductor layer separated from each other in the channel region. 次に、第1のLDD構造を形成するために、第1のドーピング物質が、チャネル領域の第1の端部に半導体層の表面から第1の角度の第1の方向で注入される。 Next, in order to form a first LDD structure, a first doping material is in the first end of the channel region from the surface of the semiconductor layer implanted in a first direction of the first angle. また、第1のLDD構造に接触している第2のLDD構造を形成するために、第2のドーピング物質が、チャネル領域の前記第1の端部に半導体層の表面から第2の角度の第2の方向で注入される。 In order to form the second LDD structure in contact with the first LDD structure, a second doping material, the first end of the channel region from the surface of the semiconductor layer of the second angle It is injected in a second direction.

本発明の一実施形態において、第1のドーピング物質は、Pイオン、Asイオン、PH イオン、AsH イオン、及びこれらの組合せの中から選択され、第2のドーピング物質は、Bイオン、BH イオン、B イオン、及びこれらの組合せの中から選択される。 In one embodiment of the present invention, the first doping material, P ions, As ions, PH x ions, AsH x ions, and is selected from among these combinations, the second doping material, B ions, BH x ion, B 2 H x ions, and is selected from among these combinations.

本発明の他の一実施形態において、第1のドーピング物質を注入する工程が、ゲート構造をマスクとして用いてチャネルに対して行われ、また、第3のLDD構造が、第1のLDD構造が形成される時、チャネル領域における第1の端部の反対側の第2の端部に同時に形成される。 In another embodiment of the present invention, the step of injecting a first doping material is carried out with respect to the channel using the gate structure as a mask, also, the third LDD structure, the first LDD structure when formed, they are formed simultaneously on a second end opposite the first end in the channel region.

本発明の他の一実施形態において、薄膜トランジスタの製造方法は、第3のLDD構造に接触している第4のLDD構造を形成するために、半導体層の表面から第3の角度の第3の方向でチャネル領域の第2の端部に第3のドーピング物質を注入する工程をさらに備えている。 In another embodiment of the present invention, a method of manufacturing a thin film transistor, in order to form a fourth LDD structure in contact with the third LDD structure, the surface of the semiconductor layer 3 of the third angle further comprising the step of implanting a third doping agent to the second end of the channel region in the direction.

好ましくは、第1の角度は実質的に90゜であり、第2、及び第3の各角度は0゜より大きく30゜より小さい。 Preferably, the first angle is substantially 90 °, second, and third respective angles of 0 ° larger than 30 ° less.

好ましくは、第3のドーピング物質は、第2のドーピング物質と同じものである。 Preferably, the third doping material is the same as the second doping material.

本発明の他の一実施形態において、ゲート構造は、ゲート電極とその電極のそばのスペーサ構造を含み、第1のドーピング物質を注入する工程は、前記スペーサ構造が除去されてから行われる。 In another embodiment of the present invention, the gate structure includes a spacer structure beside the gate electrode and that electrode, implanting a first doping material, the spacer structure is made from being removed.

以下、本発明の一実施形態に係る薄膜トランジスタのLDD構造とその製造方法について、図面を参照して説明する。 Hereinafter, the LDD structure of the thin film transistor and a manufacturing method thereof according to an embodiment of the present invention will be described with reference to the drawings. 本発明は、ソース/ドレイン領域の近傍における欠乏層領域の接触可能性を防止する目的で、ソース/ドレイン欠乏層領域が、従来例と異なり互いに接近しないような単一LDD構造を有するTFTを提供する。 The present invention, in order to prevent the possibility of contact depletion layer region in the vicinity of the source / drain regions, providing a TFT with a single LDD structure as the source / drain depletion layer region does not approach different from the conventional example together to. このようなTFTの2つの例とその製造工程を、図2(a)〜2(f)、図図3(a)〜3(f)に示す。 Two examples with the manufacturing process of such a TFT, FIG. 2 (a) ~2 (f), shown in FIG. FIG. 3 (a) ~3 (f).

図2(a)に示すように、バッファ(緩衝)層21がガラス基板20の上に形成される。 As shown in FIG. 2 (a), a buffer (buffer) layer 21 is formed on a glass substrate 20. 続いて、真性アモルファスシリコン(i−a−Si)層がバッファ層21の上に形成され、i−a−Si層がレーザアニーリングによって真性ポリシリコン(i−poly−Si)層22に変換される。 Subsequently, an intrinsic amorphous silicon (i-a-Si) layer is formed on the buffer layer 21, i-a-Si layer is converted by the laser annealing to the intrinsic polysilicon (i-poly-Si) layer 22 . フォトレジスト層がポリシリコン層22の上に形成され、図2(b)に示すように、マイクロフォトリソグラフィとエッチングの工程によってマスク23が形成される。 The photoresist layer is formed on the polysilicon layer 22, as shown in FIG. 2 (b), the mask 23 is formed by a process of Micro photolithography and etching. また、図2(b)に示すように、このマスク23から露出したポリシリコン層22の部位に、N型のイオン注入を行う工程によって、2つのN型領域221,222が形成される。 Further, as shown in FIG. 2 (b), the site of the polysilicon layer 22 exposed from the mask 23, the step of performing the ion implantation of N-type, two N-type regions 221 and 222 are formed. 2つのN型領域221,222は互いにチャネル領域223によって隔てられている。 Two N-type regions 221 and 222 are separated by a channel region 223 from each other. 次に、図2(c)に示すように、フォトレジストマスク23が除去される。 Next, as shown in FIG. 2 (c), a photoresist mask 23 is removed.

図2(d)に示すように、図2(c)に示す構造の上にゲート絶縁層25が形成される。 As shown in FIG. 2 (d), the gate insulating layer 25 is formed over the structure shown in Figure 2 (c). 図2(e)に示すように、チャネル223よりもわずかに幅の狭いゲート電極26が、チャネル領域223の端部がゲート電極26によって覆われずに露出するように、ゲート絶縁層25の上にパターニングとエッチングの工程によって形成される。 As shown in FIG. 2 (e), a narrow gate electrode 26 slightly in width than the channel 223, so that the ends of the channel region 223 is exposed without being covered by the gate electrode 26, on the gate insulating layer 25 It is formed by the patterning and etching process. そして、ゲート電極26をマスクとして、低濃度イオン注入が行われ、マスクから露出したポリシリコン層22の部位に低濃度のN型ドーパントが供給されて、単一LDD構造224がポリシリコン層22に形成される。 Then, the gate electrode 26 as a mask, a low-concentration ion implantation is performed, a low concentration of N type dopant is supplied to the site of the polysilicon layer 22 exposed from the mask, a single LDD structure 224 is a polysilicon layer 22 It is formed. 図2(f)に示すように、N型領域221,222は、結果的に高濃度に不純物注入がなされ、ソース/ドレイン領域2211,2221が形成される。 As shown in FIG. 2 (f), N-type regions 221 and 222, the impurity implantation is performed to result in a high concentration, the source / drain regions 2211,2221 are formed. その後、層関誘電体層、コンタクトホール、ゲートとソース/ドレインの配線、及びその他の必要な構造が図2(f)に示す構造の上に形成され、TFTが完成される。 Thereafter, the layer functions dielectric layer, the contact hole, the gate and the source / drain wiring, and other necessary structure is formed on the structure shown in FIG. 2 (f), TFT is completed.

単一LDD構造を有するTFTの製造工程の他の例を説明する。 Illustrating another example of the manufacturing process of the TFT having a single LDD structure. まず、図3(a)に示すように、バッファ層31がガラス基板30の上に形成される。 First, as shown in FIG. 3 (a), the buffer layer 31 is formed on a glass substrate 30. 続いて、真性アモルファスシリコン(i−a−Si)層がバッファ層31の上に形成され、i−a−Si層がレーザアニーリングによって真性ポリシリコン(i−poly−Si)層32に変換される。 Subsequently, an intrinsic amorphous silicon (i-a-Si) layer is formed on the buffer layer 31, i-a-Si layer is converted by the laser annealing to the intrinsic polysilicon (i-poly-Si) layer 32 . 図3(b)に示すように、ゲート絶縁層33がポリシリコン層32の上に形成され、そのゲート絶縁層33の上にゲート構造34がパターニングされる。 As shown in FIG. 3 (b), the gate insulating layer 33 is formed on the polysilicon layer 32, a gate structure 34 is patterned on the gate insulating layer 33. さらに、図3(c)に示すように、誘電体層が図3(b)に示す構造の上に形成され、スペーサ又は側壁35がゲート構造34の横にマイクロフォトリソグラフィとエッチングの工程によって形成される。 Further formed, as shown in FIG. 3 (c), a dielectric layer is formed over the structure shown in FIG. 3 (b), next to the spacers or sidewall 35 is a gate structure 34 by a process of Micro photolithography and etching It is. ゲート電極34とその横のスペーサ/側壁35は、その後のN型イオン注入工程におけるドーピングのマスクとして用いられる。 Gate electrode 34 and the lateral spacers / sidewalls 35 that is used as a mask doping in the subsequent N type ion implantation step.

図3(d)に示すように、マスクから露出したポリシリコン層32の部位に、2つのN型領域321,322が形成される。 As shown in FIG. 3 (d), a portion of the polysilicon layer 32 exposed from the mask, the two N-type regions 321 and 322 are formed. 2つのN型領域321,322はチャネル領域323によって互いに隔てられている。 Two N-type regions 321 and 322 are separated from each other by a channel region 323. 図3(e)に示すように、N型領域322に隣接する部位のスペーサ35が取り除かれ、チャネル領域323の端部が露出される。 As shown in FIG. 3 (e), the spacer 35 of the site adjacent to the N-type region 322 is removed, the ends of the channel region 323 is exposed. 図3(f)に示すように、ゲート電極34と残っているスペーサ35をマスクとして、低濃度イオン注入が行われ、マスクから露出したポリシリコン層32の部位に低濃度のN型ドーパントが供給されて、単一LDD構造324がポリシリコン層32に形成される。 As shown in FIG. 3 (f), the spacers 35 remaining between the gate electrode 34 as a mask, a low-concentration ion implantation is performed, a low concentration of N type dopant is supplied to the site of the polysilicon layer 32 exposed from the mask is a single LDD structure 324 is formed on the polysilicon layer 32. N型領域は同時に高濃度に不純物注入がなされ、ソース/ドレイン領域3211,3221が形成される。 N-type region impurity implantation is performed in a high concentration at the same time, the source / drain regions 3211,3221 are formed. その後、前述の実施形態と同様の必要な工程が行われる。 Thereafter, similar necessary steps in the previous embodiments are performed.

上述したそれぞれのTFTは単一LDD構造を有するので、ソース/ドレインの近傍の欠乏層領域間の距離は、2つのLDD構造を有するものと比べて、幾分増加している。 Since each TFT described above has a single LDD structure, the distance between the depletion layer region near the source / drain, as compared to those having two LDD structure, somewhat increased. そこで、従来例におけるホットエレクトロン、電流リーク、及びパンチスルーの影響がかなり低減される。 Therefore, hot electrons in a conventional example, current leakage, and the effect of the punch-through is significantly reduced. 上述の製造工程は、特に、ドライバ回路、及びその他の応用回路において好適である。 Above production process is particularly suitable in the driver circuit, and other application circuits.

画素ユニットに関して、TFTの動作モードに対応するために、本発明はLDD構造のそばにP型領域を追加して問題解決を図る。 Regard pixel unit, in order to correspond to the operation mode of the TFT, the present invention is achieved by adding a P-type region solve problems near the LDD structure. このようなTFTを製造する工程が、図4(a)〜4(h)、図5(a)〜5(h)に示されている。 Process for producing such a TFT, FIG. 4 (a) ~4 (h), shown in Figure 5 (a) ~5 (h).

図4(a)に示すように、バッファ層41がガラス基板40の上に形成される。 As shown in FIG. 4 (a), the buffer layer 41 is formed on a glass substrate 40. 続いて、真性アモルファスシリコン(i−a−Si)層がバッファ層41の上に形成され、i−a−Si層がレーザアニーリングによって真性ポリシリコン(i−poly−Si)層42に変換される。 Subsequently, an intrinsic amorphous silicon (i-a-Si) layer is formed on the buffer layer 41, i-a-Si layer is converted to intrinsic polysilicon (i-poly-Si) layer 42 by a laser annealing . 図4(b)に示すように、フォトレジスト層がポリシリコン層42の上に形成され、マイクロフォトリソグラフィとエッチングの工程によってマスク43が形成される。 As shown in FIG. 4 (b), a photoresist layer is formed on the polysilicon layer 42, the mask 43 is formed by a process of Micro photolithography and etching. このマスク43から露出したポリシリコン層42の部位に、N型のイオン注入を行う工程によって、図4(c)に示すように、2つのN型領域421,422が形成される。 The site of the polysilicon layer 42 exposed from the mask 43, the step of performing the ion implantation of N-type, as shown in FIG. 4 (c), 2 two N-type regions 421 and 422 are formed. 2つのN型領域421,422は互いにチャネル領域423によって隔てられている。 Two N-type regions 421 and 422 are separated by a channel region 423 from each other. その後、フォトレジストマスク43が除去される。 Thereafter, the photoresist mask 43 is removed.

図4(d)に示すように、図4(c)に示す構造の上に、例えば二酸化シリコンによって、ゲート絶縁層45が形成される。 As shown in FIG. 4 (d), on the structure shown in FIG. 4 (c), by example, silicon dioxide, the gate insulating layer 45 is formed. 図4(e)に示すように、チャネル423よりもわずかに幅の狭いゲート電極46が、チャネル領域423の両端部がゲート電極46によって覆われずに露出するように、ゲート絶縁層45の上にパターニングとエッチングの工程によって形成される。 Figure 4 (e), the narrow gate electrode 46 slightly in width than the channel 423, as both ends of the channel region 423 is exposed without being covered with the gate electrode 46, on the gate insulating layer 45 It is formed by the patterning and etching process. そして、ゲート電極46をマスクとして、低濃度イオン注入が行われ、マスクから露出したポリシリコン層42の部位に低濃度のN型ドーパントが供給されて、図4(f)に示すように、2つのLDD構造425,426がポリシリコン層42に形成される。 Then, the gate electrode 46 as a mask, a low-concentration ion implantation is performed, a low concentration of N type dopant is supplied to the site of the polysilicon layer 42 exposed from the mask, as shown in FIG. 4 (f), 2 One of the LDD structure 425 and 426 are formed in the polysilicon layer 42. N型領域421,422は、結果的に高濃度に不純物注入がなされ、ソース/ドレイン領域4211,4221が形成される。 N-type regions 421 and 422, the impurity implantation is performed to result in a high concentration, the source / drain regions 4211,4221 are formed.

さらに、ゲート電極46をマスクとして、P型ドーピング物質をポリシリコン層42に注入する2回のイオン注入工程が行われる。 Furthermore, the gate electrode 46 as a mask, two ion implantation step of implanting P-type dopant in the polysilicon layer 42 is performed. 一回目は、図4(g)に示すように、ポリシリコン層42の表面420から第1の角度だけ傾いた方向Aから行われ、2回目は、図4(h)に示すように、ポリシリコン層42の表面420から第2の角度だけ傾いた方向Bから行われる。 First time, as shown in FIG. 4 (g), carried out from the direction A from the surface 420 inclined by a first angle of the polysilicon layer 42, a second time, as shown in FIG. 4 (h), poly from the surface 420 of the silicon layer 42 by a second angle is performed from a direction inclined B. 左右に傾いた第1及び第2の角度の大きさは、例えば、同じ角度とすることができ、0゜から30゜の間の値をとることができる。 The size of the first and second angle inclined to the left and right, for example, can be the same angle, from 0 ° may have a value between 30 °. このようにして、P型LDD領域427、428が2つのLDD構造425,426の直近に隣接して形成される。 In this way, P-type LDD region 427 and 428 are formed adjacent to the last two LDD structures 425 and 426. その後、前述の実施形態と同様に必要な工程が行われる。 Thereafter, the embodiment as well as the necessary steps described above are carried out. 傾けたイオン注入により、ドーパントの濃度分布が漸近的に変化するので、チャネル領域とソース/ドレイン領域を結びつける欠乏層領域の幅が減少して電流リーク及びパンチスルーが低減するようになっている。 By ion implantation tilted, the concentration distribution of the dopant varies asymptotically, the current leakage and punch-through is adapted to reduce the width of the depletion layer region linking channel region and the source / drain region is reduced.

次に、TFTのさらに製造工程の他の例を説明する。 Next, explaining still another example of the manufacturing process of the TFT. このTFTは二重層LDD構造を有する。 The TFT has a double layer LDD structure. 図5(a)に示すように、バッファ層51がガラス基板50の上に形成される。 As shown in FIG. 5 (a), the buffer layer 51 is formed on a glass substrate 50. 続いて、真性アモルファスシリコン(i−a−Si)層がバッファ層51の上に形成され、i−a−Si層がレーザアニーリングによって真性ポリシリコン(i−poly−Si)層52に変換される。 Subsequently, an intrinsic amorphous silicon (i-a-Si) layer is formed on the buffer layer 51, i-a-Si layer is converted by the laser annealing to the intrinsic polysilicon (i-poly-Si) layer 52 . 図5(b)に示すように、ゲート絶縁層53がポリシリコン層52の上に形成され、そのゲート絶縁層53の上にゲート電極54がパターニングされる。 As shown in FIG. 5 (b), the gate insulating layer 53 is formed on the polysilicon layer 52, a gate electrode 54 is patterned on the gate insulating layer 53. さらに、図5(c)に示すように、誘電体層が図5(b)に示す構造の上に形成され、その誘電体層からマイクロフォトリソグラフィとエッチングの工程によってパターン形成してゲート電極54の横にスペーサ又は側壁55が形成される。 Further, FIG. 5 (c), the dielectric layer is formed over the structure shown in FIG. 5 (b), the dielectric layer from the micro-photolithography and etching step by patterned gate electrode 54 spacer or sidewall 55 is formed beside. ゲート電極54とその横のスペーサ/側壁55は、図5(c)に示すように、N型イオン注入工程におけるドーピングのマスクとして用いられる。 Gate electrode 54 and the lateral spacers / sidewall 55 thereof, as shown in FIG. 5 (c), it is used as a mask for doping in the N-type ion implantation step.

図5(d)に示すように、マスクから露出したポリシリコン層52の部位に、2つのN型領域521,522が形成される。 As shown in FIG. 5 (d), a portion of the polysilicon layer 52 exposed from the mask, two N-type regions 521 and 522 are formed. 2つのN型領域521,522はチャネル領域523によって互いに隔てられている。 Two N-type regions 521 and 522 are separated from each other by a channel region 523. 次に、図5(e)に示すように、N型領域322に隣接する部位のスペーサ/側壁35が完全に取り除かれ、チャネル領域523の両方の端部が露出される。 Next, as shown in FIG. 5 (e), the site of the spacer / sidewalls 35 adjacent to the N-type region 322 is completely removed, both ends of the channel region 523 is exposed. ゲート電極54をマスクとして、低濃度イオン注入が行われ、マスクから露出したポリシリコン層52の部位に低濃度のN型ドーパントが供給されて、図5(f)に示すように、2つのLDD構造525,526がポリシリコン層52に形成される。 The gate electrode 54 as a mask, a low-concentration ion implantation is performed, a low concentration of N type dopant is supplied to the site of the polysilicon layer 52 exposed from the mask, as shown in FIG. 5 (f), 2 single LDD structures 525 and 526 are formed in the polysilicon layer 52.

さらに、ゲート電極54をマスクとして、P型ドーピング物質をポリシリコン層52に注入する2回のイオン注入工程が行われる。 Furthermore, the gate electrode 54 as a mask, two ion implantation step of implanting P type dopant into the polysilicon layer 52 is performed. 一回目は、図5(g)に示すように、ポリシリコン層52の表面520から第1の角度だけ傾いた方向Aから行われ、2回目は、図5(h)に示すように、ポリシリコン層52の表面520から第2の角度だけ傾いた方向Bから行われる。 First time, as shown in FIG. 5 (g), performed only from a direction inclined A first angle from the surface 520 of the polysilicon layer 52, a second time, as shown in FIG. 5 (h), poly from the surface 520 of the silicon layer 52 by a second angle is performed from a direction inclined B. 左右に傾いた第1及び第2の角度の大きさは、例えば、同じ角度とすることができ、0゜から30゜の間の値をとることができる。 The size of the first and second angle inclined to the left and right, for example, can be the same angle, from 0 ° may have a value between 30 °. このようにして、P型LDD領域527、528が2つのLDD構造525,526の直近に隣接して形成される。 In this way, P-type LDD region 527 and 528 are formed adjacent to the last two LDD structures 525 and 526. この実施形態においては、P型領域525,526がLDD構造525,526を取り囲んでいる。 In this embodiment, P-type regions 525 and 526 surrounds the LDD structure 525 and 526. その後、前述の実施形態と同様の引き続きの工程が、誘電体層、ゲート及びソース/ドレインの配線などを形成するために行われる。 Then, an embodiment similar to continue the process described above is performed to form the dielectric layer, a gate and a source / drain wiring and the like.

上述のイオン注入工程は、例えば、イオンシャワ工程に替えても良い。 Ion implantation process described above, for example, it may be replaced on the ion shower process. 上述した実施形態において、ゲート導電体は、クロムCr、タングステンW、モリブデンMo、タンタルTa、アアルミニウムAl、又は銅Cuのスパッタ成膜によって形成され、その厚みは約100nmである。 In the embodiment described above, the gate conductor, chromium Cr, tungsten W, molybdenum Mo, tantalum Ta, is formed by sputter deposition of A aluminum Al, or copper Cu, a thickness of about 100 nm. バッファ層は、一般に約600nmの厚みを有し、窒化シリコン、二酸化シリコン、又はこれらの組合せであり、プラズマを用いた化学蒸着(PECVD)で形成される。 Buffer layer generally has a thickness of about 600 nm, a silicon nitride, silicon dioxide, or a combination thereof, is formed by chemical vapor deposition using plasma (PECVD). 層間誘電体層は一般に、約600nmの厚みを有し、二酸化シリコンであり、プラズマを用いた化学蒸着(PECVD)で形成される。 Dielectric layers generally have a thickness of about 600 nm, a silicon dioxide, it is formed by chemical vapor deposition using plasma (PECVD). ゲート絶縁層は、一般に、約100nmの厚みを有し、二酸化シリコンであり、プラズマを用いた化学蒸着(PECVD)で形成される。 The gate insulating layer generally has a thickness of about 100 nm, a silicon dioxide, it is formed by chemical vapor deposition using plasma (PECVD).

上述した実施形態において、約100nmの厚みのアモルファスシリコン層が、レーザアニーリング/結晶化工程によってポリシリコン層を形成するために用いられている。 In the embodiment described above, the amorphous silicon layer of about 100nm thickness have been used to form a polysilicon layer by laser annealing / crystallizing process. 好ましくは、レーザアニーリング/結晶化工程の前に、アモルファスシリコン層は、高温炉において400゜、30分の脱水素処理を行うのがよい。 Preferably, before the laser annealing / crystallizing step, the amorphous silicon layer is 400 ° in a high temperature furnace, it may be carried out the dehydrogenation process 30 minutes. レーザアニーリング/結晶化工程において、レーザアニーリング/結晶化工程を行うためのエネルギは、350mJ/cm で少なくとも100ショット行うように選ばれる。 In the laser annealing / crystallizing process, energy for performing laser annealing / crystallization step is selected to perform at least 100 shots 350 mJ / cm 2.

さらに、上述のイオン注入工程においてドーパントの濃度は、N型ドーパントについては1×10 14 〜2×10 15 cm −2であり、P型ドーパントについては約1×10 12である。 Furthermore, the concentration of dopant in the ion implantation process described above, for the N-type dopant is 1 × 10 14 ~2 × 10 15 cm -2, for the P-type dopant is about 1 × 10 12. P型ドーパントは、Bイオン、BH イオン、B イオン、及びこれらの組合せの中から選択できる。 P-type dopants, B ions, BH x ion, B 2 H x ions, and can be selected from among these combinations. また、N型ドーパントは、Pイオン、Asイオン、PH イオン、AsH イオン、及びこれらの組合せの中から選択できる。 Further, N-type dopant, P ions, As ions, PH x ions, AsH x ions, and can be selected from among these combinations. コンタクトホールは、反応性エッチッグ工程によって形成される。 The contact holes are formed by reactive Etchiggu step.

現状において、最も実際的で好ましい実施形態によって本発明が説明されているが、本発明は、上記に開示した実施形態に限定されるものではない。 At present, although the present invention by preferred embodiments the most practical is described, the present invention is not limited to the embodiments disclosed above. 種々の変形、及び同様の構成が、そのような変形と同様の構造の全てを含むように広く解釈される。 Various modifications and similar structure is broadly construed to include all such modifications and similar structures.

従来のLDD構造を有するTFTの製造工程を概念的に示す断面図。 Sectional view schematically showing a manufacturing process of a TFT having a conventional LDD structure. 従来のLDD構造を有するTFTの製造工程を概念的に示す断面図。 Sectional view schematically showing a manufacturing process of a TFT having a conventional LDD structure. 従来のLDD構造を有するTFTの製造工程を概念的に示す断面図。 Sectional view schematically showing a manufacturing process of a TFT having a conventional LDD structure. 従来のLDD構造を有するTFTの製造工程を概念的に示す断面図。 Sectional view schematically showing a manufacturing process of a TFT having a conventional LDD structure. 従来のLDD構造を有するTFTの製造工程を概念的に示す断面図。 Sectional view schematically showing a manufacturing process of a TFT having a conventional LDD structure. 従来のLDD構造を有するTFTの製造工程を概念的に示す断面図。 Sectional view schematically showing a manufacturing process of a TFT having a conventional LDD structure. 従来のLDD構造を有するTFTの製造工程を概念的に示す断面図。 Sectional view schematically showing a manufacturing process of a TFT having a conventional LDD structure. 本発明の一実施形態に係る、単一LDD構造を有するTFTの製造工程を概念的に示す断面図。 According to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a single LDD structure. 本発明の一実施形態に係る、単一LDD構造を有するTFTの製造工程を概念的に示す断面図。 According to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a single LDD structure. 本発明の一実施形態に係る、単一LDD構造を有するTFTの製造工程を概念的に示す断面図。 According to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a single LDD structure. 本発明の一実施形態に係る、単一LDD構造を有するTFTの製造工程を概念的に示す断面図。 According to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a single LDD structure. 本発明の一実施形態に係る、単一LDD構造を有するTFTの製造工程を概念的に示す断面図。 According to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a single LDD structure. 本発明の一実施形態に係る、単一LDD構造を有するTFTの製造工程を概念的に示す断面図。 According to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a single LDD structure. 本発明の一実施形態に係る他の例である、単一LDD構造を有するTFTの製造工程を概念的に示す断面図。 It is another example according to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a single LDD structure. 本発明の一実施形態に係る他の例である、単一LDD構造を有するTFTの製造工程を概念的に示す断面図。 It is another example according to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a single LDD structure. 本発明の一実施形態に係る他の例である、単一LDD構造を有するTFTの製造工程を概念的に示す断面図。 It is another example according to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a single LDD structure. 本発明の一実施形態に係る他の例である、単一LDD構造を有するTFTの製造工程を概念的に示す断面図。 It is another example according to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a single LDD structure. 本発明の一実施形態に係る他の例である、単一LDD構造を有するTFTの製造工程を概念的に示す断面図。 It is another example according to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a single LDD structure. 本発明の一実施形態に係る他の例である、単一LDD構造を有するTFTの製造工程を概念的に示す断面図。 It is another example according to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a single LDD structure. 本発明の一実施形態に係るさらに他の例である、二重層LDD構造を有するTFTの製造工程を概念的に示す断面図。 It is yet another example according to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a double layer LDD structure. 本発明の一実施形態に係るさらに他の例である、二重層LDD構造を有するTFTの製造工程を概念的に示す断面図。 It is yet another example according to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a double layer LDD structure. 本発明の一実施形態に係るさらに他の例である、二重層LDD構造を有するTFTの製造工程を概念的に示す断面図。 It is yet another example according to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a double layer LDD structure. 本発明の一実施形態に係るさらに他の例である、二重層LDD構造を有するTFTの製造工程を概念的に示す断面図。 It is yet another example according to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a double layer LDD structure. 本発明の一実施形態に係るさらに他の例である、二重層LDD構造を有するTFTの製造工程を概念的に示す断面図。 It is yet another example according to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a double layer LDD structure. 本発明の一実施形態に係るさらに他の例である、二重層LDD構造を有するTFTの製造工程を概念的に示す断面図。 It is yet another example according to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a double layer LDD structure. 本発明の一実施形態に係るさらに他の例である、二重層LDD構造を有するTFTの製造工程を概念的に示す断面図。 It is yet another example according to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a double layer LDD structure. 本発明の一実施形態に係るさらに他の例である、二重層LDD構造を有するTFTの製造工程を概念的に示す断面図。 It is yet another example according to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a double layer LDD structure. 本発明の一実施形態に係るさらに他の例である、二重層LDD構造を有するTFTの製造工程を概念的に示す断面図。 It is yet another example according to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a double layer LDD structure. 本発明の一実施形態に係るさらに他の例である、二重層LDD構造を有するTFTの製造工程を概念的に示す断面図。 It is yet another example according to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a double layer LDD structure. 本発明の一実施形態に係るさらに他の例である、二重層LDD構造を有するTFTの製造工程を概念的に示す断面図。 It is yet another example according to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a double layer LDD structure. 本発明の一実施形態に係るさらに他の例である、二重層LDD構造を有するTFTの製造工程を概念的に示す断面図。 It is yet another example according to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a double layer LDD structure. 本発明の一実施形態に係るさらに他の例である、二重層LDD構造を有するTFTの製造工程を概念的に示す断面図。 It is yet another example according to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a double layer LDD structure. 本発明の一実施形態に係るさらに他の例である、二重層LDD構造を有するTFTの製造工程を概念的に示す断面図。 It is yet another example according to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a double layer LDD structure. 本発明の一実施形態に係るさらに他の例である、二重層LDD構造を有するTFTの製造工程を概念的に示す断面図。 It is yet another example according to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a double layer LDD structure. 本発明の一実施形態に係るさらに他の例である、二重層LDD構造を有するTFTの製造工程を概念的に示す断面図。 It is yet another example according to an embodiment of the present invention, cross-sectional view conceptually showing a manufacturing process of a TFT having a double layer LDD structure.

符号の説明 DESCRIPTION OF SYMBOLS

22,32,42,52 半導体層 25,33,45,53 絶縁層 26,34,46 ゲート構造 35,55 スペーサ構造 221,222,321,322,421,422,521,522 ソース/ドレイン構造 223,323,423,523 チャンネル領域 224,324 単一LDD構造 425,426,427,428,525,526,527,528 LDD構造 22, 32, 42, 52 semiconductor layer 25,33,45,53 insulating layer 26,34,46 gate structure 35, 55 spacer structure 221,222,321,322,421,422,521,522 source / drain structure 223 , 323,423,523 channel region 224, 324 single LDD structure 425,426,427,428,525,526,527,528 LDD structure

Claims (14)

  1. 薄膜トランジスタであって、 A thin film transistor,
    半導体物質で形成された半導体層と、 A semiconductor layer formed of a semiconductor material,
    前記半導体層において互いに離れて形成されたソース構造及びドレイン構造からなるソース/ドレイン構造と、 And source / drain structure consisting of a source structure and a drain structure formed apart from each other in said semiconductor layer,
    前記ソース/ドレイン構造の間に配置され、そのソース/ドレイン構造の第1の構造に隣接した側面と、そのソース/ドレイン構造の第2の構造に対して本質的に前記半導体物質で隔てられた側面とを有する単一LDD構造と、 It is arranged between the source / drain structure, and a side adjacent to the first structure of the source / drain structure, separated by essentially the semiconductor material relative to a second structure of the source / drain structure a single LDD structure having a side surface,
    前記半導体層の上方に形成されたゲート構造と、 A gate structure formed above the semiconductor layer,
    前記半導体層とゲート構造の間に配置されゲート構造を前記ソース/ドレイン構造及びLDD構造から絶縁する絶縁層と、を備えていることを特徴とする薄膜トランジスタ。 A thin film transistor characterized in that it includes a, an insulating layer for insulating the placed gate structure from the source / drain structure and an LDD structure between the semiconductor layer and the gate structure.
  2. 前記単一LDD構造が、ゲートとドレインが重なりを有するLDD(GO−LDD)である請求項1に記載の薄膜トランジスタ。 It said single LDD structure, a thin film transistor according to claim 1 is a LDD (GO-LDD) having a gate and a drain with an overlap.
  3. 前記ソース/ドレイン構造の第1の構造がドレイン構造であり、前記ソース/ドレイン構造の第2の構造がソース構造である請求項1に記載の薄膜トランジスタ。 The first structure of the source / drain structure is a drain structure, the thin film transistor of claim 1, wherein the second structure of the source / drain structure is the source structure.
  4. 前記薄膜トランジスタがN型であり、前記LDD構造がPイオン、Asイオン、PH イオン、AsH イオン、及びこれらの組合せの中から選択されたドーピング物質を含んでいる請求項1に記載の薄膜トランジスタ。 The thin film transistor is an N type, the LDD structure P ions, As ions, PH x ions, AsH x ions, and a thin film transistor according to claim 1 which contains a doping material selected from among these combinations.
  5. 薄膜トランジスタであって、 A thin film transistor,
    半導体物質で形成された半導体層と、 A semiconductor layer formed of a semiconductor material,
    前記半導体層において互いに離れて形成されたソース構造及びドレイン構造からなるソース/ドレイン構造と、 And source / drain structure consisting of a source structure and a drain structure formed apart from each other in said semiconductor layer,
    前記ソース/ドレイン構造の間に配置され、そのソース/ドレイン構造の第1の構造に隣接した第1の側面と、その第1の側面の反対側に第2の側面を有する第1のLDD構造と、 It is arranged between the source / drain structure, a first LDD structure having a first side adjacent to the first structure of the source / drain structure, a second side surface opposite its first side When,
    前記第1のLDD構造の前記第2の側面に隣接した第3の側面と、前記ソース/ドレイン構造の第2の構造に対して本質的に前記半導体物質で隔てられた第4の側面とを有する第2のLDD構造と、 A third side adjacent to the second side of the first LDD structure, and a fourth side surface separated by essentially the semiconductor material relative to a second structure of the source / drain structure a second LDD structure having,
    前記半導体層の上方に形成されたゲート構造と、 A gate structure formed above the semiconductor layer,
    前記半導体層とゲート構造の間に配置されゲート構造を前記ソース/ドレイン構造及びLDD構造から絶縁する絶縁層と、を備えていることを特徴とする薄膜トランジスタ。 A thin film transistor characterized in that it includes a, an insulating layer for insulating the placed gate structure from the source / drain structure and an LDD structure between the semiconductor layer and the gate structure.
  6. 前記第1及び第2のLDD構造が、ゲートとドレインが重なりを有するLDD(GO−LDD)である請求項5に記載の薄膜トランジスタ。 The first and second LDD structure, a thin film transistor according to claim 5 which is a LDD (GO-LDD) having a gate and a drain with an overlap.
  7. 前記薄膜トランジスタがN型であり、前記第1のLDD構造がPイオン、Asイオン、PH イオン、AsH イオン、及びこれらの組合せの中から選択されたドーピング物質を含んでおり、前記第2のLDD構造がBイオン、BH イオン、B イオン、及びこれらの組合せの中から選択されたドーピング物質を含んでいる請求項5に記載の薄膜トランジスタ。 The thin film transistor is an N type, the first LDD structure P ions, As ions, PH x ions, contains AsH x ions, and a doping material selected from among these combinations, the second LDD structure B ions, BH x ion, B 2 H x ions and a thin film transistor according to claim 5 which contains a doping material selected from among these combinations.
  8. 前記ソース/ドレイン構造の間に配置され、そのソース/ドレイン構造の第2の構造に隣接した第5の側面と、その第5の側面の反対側に第6の側面を有する第3のLDD構造と、 It is arranged between the source / drain structure, the third LDD structure having a fifth side surface adjacent to the second structure of the source / drain structure, a sixth aspect of the opposite side of the fifth aspect When,
    前記第3のLDD構造の前記第6の側面に隣接した第7の側面と、前記ソース/ドレイン構造の第2の構造に対して本質的に前記半導体物質で隔てられた第8の側面とを有する第4のLDD構造と、をさらに備えた請求項5に記載の薄膜トランジスタ。 A seventh aspect adjacent to the sixth aspect of the third LDD structure, an eighth aspect of spaced essentially the semiconductor material relative to a second structure of the source / drain structure fourth thin film transistor according to claim 5 in which the LDD structure, further comprising a having.
  9. 少なくとも前記第1及び第3のLDD構造の一部が、前記第2及び第4のLDD構造及び前記ソース/ドレイン構造によって覆われていない請求項8に記載の薄膜トランジスタ。 At least the portion of the first and third LDD structure, the second and fourth LDD structure and the thin film transistor according to claim 8 which is not covered by the source / drain structure.
  10. 前記第1のLDD構造が前記第2のLDD構造及び前記ソース/ドレイン構造の第1の構造によって囲まれており、前記第3のLDD構造が前記第4のLDD構造及び前記ソース/ドレイン構造の第2の構造によって囲まれている請求項8に記載の薄膜トランジスタ。 The first is surrounded by the structure of the first LDD structure the second LDD structure and the source / drain structure, wherein the third LDD structure of the fourth LDD structure and the source / drain structure the thin film transistor according to claim 8 which is surrounded by a second structure.
  11. 薄膜トランジスタの製造方法であって、 A method of manufacturing a thin film transistor,
    半導体層を形成する工程と、 Forming a semiconductor layer,
    前記半導体層の上にゲート絶縁層を形成する工程と、 Forming a gate insulating layer on the semiconductor layer,
    前記ゲート絶縁層の上にゲート構造を形成する工程と、 Forming a gate structure on the gate insulating layer,
    前記半導体層にチャネル領域で互いに隔てられたソース/ドレイン構造を形成する工程と、 Forming a source / drain structures separated from one another by a channel region in the semiconductor layer,
    第1のLDD構造を形成するために、前記半導体層の表面から第1の角度の第1の方向で前記チャネル領域の第1の端部に第1のドーピング物質を注入する工程と、 To form the first LDD structure, implanting a first dopant at a first end of the channel region from the surface of the semiconductor layer in a first direction of the first angle,
    前記第1のLDD構造に接触している第2のLDD構造を形成するために、前記半導体層の前記表面から第2の角度の第2の方向で前記チャネル領域の前記第1の端部に第2のドーピング物質を注入する工程と、を備えていることを特徴とする薄膜トランジスタの製造方法。 To form the second LDD structure in contact with the first LDD structure, the first end of the from the surface of the semiconductor layer in a second direction of the second angle channel region manufacturing method of a thin film transistor which is characterized in that it comprises implanting a second doping material, the.
  12. 前記第1のドーピング物質を注入する前記工程が、前記ゲート構造をマスクとして用いて前記チャネル領域に対して行われ、 Wherein the step of injecting the first doping material is carried out with respect to the channel region by using the gate structure as a mask,
    第3のLDD構造が、前記第1のLDD構造が形成される時、前記チャネル領域における第1の端部の反対側の第2の端部に同時に形成される請求項11に記載の薄膜トランジスタの製造方法。 Third LDD structure, when said first LDD structure is formed, the thin film transistor according to claim 11 which is simultaneously formed on a second end opposite the first end in said channel region Production method.
  13. 前記第3のLDD構造に接触している第4のLDD構造を形成するために、前記半導体層の前記表面から第3の角度の第3の方向で前記チャネル領域の前記第2の端部に第3のドーピング物質を注入する工程をさらに備えている請求項12に記載の薄膜トランジスタの製造方法。 To form the fourth LDD structure in contact with the third LDD structure, the second end of the from the surface of the semiconductor layer in the third direction of the third angle channel region method for fabricating the thin film transistor according to the third claim 12, further comprising the step of implanting doping material.
  14. 前記ゲート構造が、ゲート電極とその電極のそばのスペーサ構造を含み、 The gate structure comprises a spacer structure beside the gate electrode and that electrode,
    前記第1のドーピング物質を注入する前記工程が、前記スペーサ構造が除去された後に行われる請求項11に記載の薄膜トランジスタの製造方法。 It said step method for fabricating the thin film transistor according to claim 11 which is performed after the spacer structure has been removed to inject the first doping material.
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