JPH06232160A - Manufacture of thin film transistor - Google Patents

Manufacture of thin film transistor

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JPH06232160A
JPH06232160A JP3393193A JP3393193A JPH06232160A JP H06232160 A JPH06232160 A JP H06232160A JP 3393193 A JP3393193 A JP 3393193A JP 3393193 A JP3393193 A JP 3393193A JP H06232160 A JPH06232160 A JP H06232160A
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JP
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Patent type
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gate electrode
thin film
film
film transistor
method
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JP3393193A
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Japanese (ja)
Inventor
Mario Fuse
Taketo Hikiji
マリオ 布施
丈人 曳地
Original Assignee
Fuji Xerox Co Ltd
富士ゼロックス株式会社
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Abstract

PURPOSE: To provide the manufacturing method of thin film transistor in even offset length between a gate electrode and a drain electrode as well as between the gate electrode and a source electrode within the thin film transistor in offset structure.
CONSTITUTION: The deposition thickness on both sides of a gate electrode 6 can be equalized as well as equalizing the offset length on both sides of the same 6 by a method wherein metallic films (metallic oxide films) 8 capable of easily controlling the film thickness thereof by setting up the deposition requirements of a gate electrode 6 so as to decide the offset length of offset regions 12, 13 of an insular semiconductor layer 3 using metallic films 8 (metallic oxide films) 8 as masks.
COPYRIGHT: (C)1994,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は絶縁性基板上に形成する薄膜トランジスタの製造方法に係り、特に、ソース,ドレイン電極近傍部分のゲート電極を除いたオフセット・ The present invention relates relates to a method for manufacturing a thin film transistor formed on an insulating substrate, in particular, offset excluding source, a gate electrode of the drain electrode portion near
ゲート電極構造の薄膜トランジスタにおけるオフセット領域の形成方法に関する。 To a method of forming an offset region in the thin film transistor of the gate electrode structure.

【0002】 [0002]

【従来の技術】画像入出力装置の小型化及び高機能化を図るため、前記画像入出力装置の駆動回路には、大面積基板に多数の素子を同時に形成できる薄膜トランジスタ(TFT)が使用されている。 Since downsizing and high performance of the Related Art Image output device, wherein the driving circuit of the image input-output device, and a thin film transistor large number of elements can be simultaneously formed (TFT) is used on a large area substrate there. 前記基板として安価なガラス板を使用可能とするため、薄膜トランジスタの半導体膜としては、TFTの作製プロセスを600℃以下に抑え、且つ高移動度及び低オフ電流が得られるTFT性能が望まれていた。 To enable use of inexpensive glass plate as the substrate, the semiconductor film of the thin film transistor, suppressed fabrication process of the TFT 600 ° C. or less, and a high mobility and low off-current TFT performance obtained has been desired . その理由としては、ガラス基板の耐熱温度は、熱歪を考慮すると最高で600℃位と考えられ、しかも、画像入出力装置の駆動回路の高駆動能力を確保及び、ゲート・ターンオフ時のオフ特性の確保のためである。 The reason is that the heat resistance temperature of the glass substrate is considered to consideration of up to 600 ° C.-position thermal distortion, moreover, ensure high driving capability of the drive circuit of the image input and output apparatus and, off characteristic when the gate turn-off This is because of securing.

【0003】高移動度化のためには、薄膜トランジスタのpoly-Si薄膜として、アモルファスシリコン(a−S [0003] For the high mobility of as poly-Si film of the thin film transistor, an amorphous silicon (a-S
i)をレーザを用いた瞬間加熱により溶融結晶化したpo po melted crystallized by heating the moment of using a laser to i)
ly-Si薄膜が適していることが知られている(IEEE Elec It is known that ly-Si thin film is suitable (IEEE Elec
tron Devices Letters vol.EDL-7, no.5,pp.276〜278(1 tron Devices Letters vol.EDL-7, no.5, pp.276~278 (1
986))。 986)). 一方、poly-Si薄膜の膜中には多数の粒界が存在し、粒界に存在する電気的トラップを介してのキャリアの電界放出により、オフ電流が大きくなり実用上に問題があった。 On the other hand, there are a number of grain boundaries in the film of poly-Si thin film, the field emission of carriers through the electrical traps present in the grain boundary, there is a problem in off-current becomes large and practical.

【0004】薄膜トランジスタは、図6に示すように、 [0004] thin film transistor, as shown in FIG. 6,
絶縁性基板61上に島状半導体薄膜62,ゲート絶縁膜63,ゲート電極64を順次形成し、前記島状半導体膜62中において、ゲート電極64直下にチャネル領域6 Insular semiconductor thin film 62 on the insulating substrate 61, a gate insulating film 63, were sequentially formed the gate electrode 64, during the island-shaped semiconductor film 62, the channel region 6 directly below the gate electrode 64
5を形成するとともに、チャネル領域65を挟むように対向するソース電極66及びドレイン電極67を形成して構成されている。 5 to form a, and is configured to form a source electrode 66 and drain electrode 67 facing to sandwich the channel region 65. 半導体薄膜62をpoly-Si薄膜で形成した場合、前記オフ電流に大きく影響を与えるのは、 If the formation of the semiconductor thin film 62 with poly-Si thin film, give large influence to the off-state current,
チャネル領域65のドレイン電極67近傍の電界であり、この強電界のために発生するフィールド・エンハンスト・エミッションによる電流がオフ電流の殆どを占めている。 A field of the drain electrode 67 near the channel region 65, current caused by field enhanced emissions occur due to the strong electric field accounts for most of the off current.

【0005】そこで、前記フィールド・エンハンスト・ [0005] Therefore, the field enhanced
エミッションによる電流を低減させるため、ソース,ドレイン電極近傍のゲート電極を除去したオフセット・ゲート電極構造の薄膜トランジスタが提案されている(例えば、特開平3−64971号公報参照)。 To reduce the current due to the emission source, a thin film transistor of the offset gate electrode structure of the gate electrode is removed in the vicinity of the drain electrode has been proposed (e.g., see Japanese Patent Laid-Open No. 3-64971). この薄膜トランジスタは、チャネル領域とドレイン領域との間に高抵抗領域を設けることにより、ドレイン領域近傍の電界を低減させる。 This thin film transistor, by providing a high resistance region between the channel region and the drain region, to reduce the electric field in the vicinity of the drain region.

【0006】この薄膜トランジスタは図5に示すような製造プロセスで作製される。 [0006] The thin film transistor is produced by the production process as shown in FIG. 絶縁基板51上に半導体を堆積したのちパターニングし、島状の半導体層52を形成する。 Patterning after depositing a semiconductor on an insulating substrate 51, forming the island-shaped semiconductor layer 52. その後、ゲート絶縁膜53を堆積し、ゲート電極膜を堆積及びパターニングしてゲート電極54を形成する。 Then, depositing a gate insulating film 53, to form a gate electrode 54 is deposited and patterned gate electrode film. 次に、半導体層52のチャネル領域55及びオフセット領域となる部分を覆うようにドーピング・マスク70を形成する。 Next, a doping mask 70 to cover a portion to be the channel region 55 and the offset region of the semiconductor layer 52. 続いて、イオン・ドーピング若しくはイオン注入法により、ドーピング・マスク70で覆われない半導体層52部分に高濃度の不純物を導入してソース電極56及びドレイン電極57を形成する。 Subsequently, by ion doping or ion implantation, by introducing a high concentration of impurity to form a source electrode 56 and drain electrode 57 in the semiconductor layer 52 portion that is not covered with the doping masks 70. そして、 And,
ドーピング・マスク70を除去し、ゲート電極54直下のチャネル領域55と、ソース電極56及びドレイン電極57との間に高抵抗領域となるオフセット領域58, Removing the doping mask 70, a channel region 55 under the gate electrode 54, an offset region 58 of a high resistance region between the source electrode 56 and drain electrode 57,
59を有する薄膜トランジスタを得る。 Obtain a thin film transistor having a 59.

【0007】 [0007]

【発明が解決しようとする問題点】しかしながら、上記製造プロセスによれば、ドーピング・マスク70の形成はマスク合わせによって位置決めされるので、マスクの位置合せがずれると、ゲート電極54端からドレイン電極57端までの距離d 1若しくはゲート電極54端からソース電極56端までの距離d 2 、すなわちオフセット長が変動する。 [INVENTION point problem, however, according to the manufacturing process, since the formation of the doping mask 70 is positioned by the mask alignment, the alignment of the mask is shifted, the drain electrode 57 from the gate electrode 54 end the distance d 2 from the distance d 1 or the gate electrode 54 end to the end to the source electrode 56 end, i.e. the offset length is varied. その結果、ソース電極56近傍の電界及びドレイン電極57近傍の電界が各薄膜トランジスタ毎に変動し、オン電流やオフ電流のバラツキを生じさせるという問題点がある。 As a result, the electric field of the electric field and the drain electrode 57 near the source electrode 56 near varies for each thin film transistor, there is a problem that causes a variation in ON current and OFF current.

【0008】本発明は上記実情に鑑みてなされたもので、オフセット構造を有する薄膜トランジスタにおいて、ゲート電極とドレイン電極との間及び、ゲート電極とソース電極との間に、均一なオフセット長が得られる薄膜トランジスタの製造方法を提供することを目的とする。 [0008] The present invention has been made in view of the above, in the thin film transistor having an offset structure, and between the gate electrode and the drain electrode, between the gate electrode and the source electrode, uniform offset length is obtained and to provide a method of manufacturing a thin film transistor.

【0009】 [0009]

【課題を解決するための手段】上記従来の問題点を解消するため本発明は、絶縁性基板上に島状半導体薄膜,ゲート絶縁膜,ゲート電極を順次形成し、前記島状半導体膜中に、対向するソース及びドレイン電極、ソース及びドレイン電極のそれぞれ内側に位置するオフセット領域、ゲート電極直下に位置するチャネル領域を有する薄膜トランジスタの製造方法において、前記ゲート電極の側壁に金属膜又は金属酸化膜を折出形成し、該金属膜又は金属酸化膜をマスクとしてドーピングを行なうことにより前記オフセット領域を形成することを特徴としている。 [Means for Solving the Problems] To solve the above problems the present invention, island-shaped semiconductor film on an insulating substrate, a gate insulating film, sequentially forming a gate electrode, in the island-shaped semiconductor film opposing source and drain electrodes, the offset region respectively located inside the source and drain electrodes, the method for manufacturing a thin film transistor having a channel region located immediately below the gate electrode, a metal film or metal oxide film on sidewalls of the gate electrode fold-out form, it is characterized by forming the offset region by performing doping the metal film or metal oxide film as a mask.

【0010】ゲート電極の側壁に折出形成される金属膜は、電気めっき法若しくは無電解めっき法により行なわれる。 [0010] Metal films are fold-out formed on the side wall of the gate electrode is performed by an electroplating method or an electroless plating method. めっき処理で析出される金属膜の材料は、金属膜を除去する際にゲート電極が除去されない(金属膜を除去する際のエッチング速度が、ゲート電極のエッチング速度に比べて十分大きい)金属としている。 Material of the metal film to be deposited in the plating process, the gate electrode not removed when removing the metal film (the etching rate at the time of removing the metal film is sufficiently larger than the etch rate of the gate electrode) is a metal . 例えば、ゲート電極がタンタル(Ta)の場合、前記金属膜の材料はクロム(Cr),銅(Cu),金(Au)等を使用する。 For example, the gate electrode is the case of tantalum (Ta), the material of the metal film using the chromium (Cr), copper (Cu), gold (Au) or the like.

【0011】また、ゲート電極の側壁の金属酸化膜の形成は、陽極酸化法や熱酸化法により行なってもよい。 [0011] The formation of the metal oxide film of the sidewalls of the gate electrode may be performed by anodic oxidation or thermal oxidation.

【0012】 [0012]

【作用】本発明によれば、絶縁性基板上に島状半導体薄膜を形成した後、ゲート絶縁膜,ゲート電極膜を順次積層し、パターニングを行なってゲート電極を形成する。 According to the present invention, after forming the island-shaped semiconductor film on an insulating substrate, a gate insulating film, sequentially stacked gate electrode film, forming a gate electrode by performing patterning.
そして、ゲート電極のパターニングの際に使用したマスクをゲート電極上に配置した状態で、ゲート電極の側壁に金属膜又は金属酸化膜を折出させる。 Then, in a state where the mask used in patterning the gate electrode disposed on the gate electrode, the sidewall of the gate electrode causing out-folding the metal film or metal oxide film. そして、この金属膜又は金属酸化膜をマスクとしてドーピングを行なうことにより島状半導体薄膜にオフセット領域を形成する。 Then, to form an offset region in the island-like semiconductor film by performing doping the metal film or metal oxide film as a mask. 前記金属膜又は金属酸化膜の厚みは、前記各方法による折出条件を設定することにより容易に制御することができるので、析出厚みをゲート電極の両側で均一とするとともに、ゲート電極の両側のオフセット長を均一化することができる。 The thickness of the metal film or metal oxide film, so can be easily controlled by setting the fold-out condition by the respective methods, the deposition thickness with a uniform on both sides of the gate electrode, on both sides of the gate electrode it is possible to equalize the offset length.

【0013】 [0013]

【実施例】以下、本発明の第1の実施例について図1を参照しながら説明する。 EXAMPLES Hereinafter, with reference to FIG. 1 for the first embodiment of the present invention. ガラス基板1上に熱バッファ層としてのSiO 2膜2を5000オングストロームの膜厚に着膜し、SiO 2膜2上にアモルファスシリコン(a−Si)を1000オングストロームの膜厚に着膜した後、エキシマ・レーザを用いたアニールにより前記a−Siを結晶化してpoly-Si層を形成する。 The SiO 2 film 2 as a heat buffer layer on the glass substrate 1 and film deposited to a thickness of 5000 Angstroms, after film deposited amorphous silicon (a-Si) to a thickness of 1000 angstroms on the SiO 2 film 2, and crystallizing the a-Si by annealing using an excimer laser to form a poly-Si layer. 続いて、 continue,
フォトリソエッチング法によるパターニングを行ない島状半導体層3を形成する。 To form an island-shaped semiconductor layer 3 performs patterning by photolithographic etching method. 次に、LPCVD法によりS Then, S by LPCVD
iO 2を1000オングストロームの膜厚に着膜してゲート絶縁膜4を形成した。 forming a gate insulating film 4-deposit the iO 2 to a thickness of 1000 angstroms. ゲート絶縁膜4の緻密化アニールを行なった後、2000〜5000オングストロームの膜厚にタンタル(Ta)を着膜してゲート電極膜を形成する。 After performing the densification annealing of the gate insulating film 4, and film deposition of tantalum (Ta) to form a gate electrode film in the film thickness of 2,000 to 5,000 angstroms.

【0014】次に、フォトレジストの塗布及びパターニングを行なってマスク5を形成し、このマスク5をエッチングマスクとして前記ゲート電極膜をエッチングしてゲート電極6を形成する。 [0014] Next, a mask 5 by performing coating and patterning a photoresist, the mask 5 to form a gate electrode 6 by etching the gate electrode layer as an etching mask. この際、ガラス基板1上に複数の薄膜トランジスタ(TFT)を形成するような場合においては、図2に示すように、各ゲート電極6はゲート電極膜をパターニングすることにより形成されるコンタクトパッド7により互に接続されている。 At this time, in the case so as to form a plurality of thin film transistors (TFT) on a glass substrate 1, as shown in FIG. 2, the gate electrode 6 by the contact pads 7 formed by patterning the gate electrode film They are mutually connected.

【0015】マスク5をゲート電極6上にのせたまま、 [0015] while carrying the mask 5 on the gate electrode 6,
水溶液電解めっきによりクロム(Cr)をゲート電極6 Chromium (Cr) of the gate electrode by the aqueous electrolyte plating 6
の側壁に2μmの厚みで析出させて金属膜8を形成する。 Sidewalls precipitated with a thickness of 2μm of forming a metal film 8. 水溶液電解めっきは、図3に示すように、電解質溶液に2個の電極を浸し、外部から直流を通ずると両電極面で電気化学的変化が生じことによって行なわれる。 Aqueous electrolytic plating, as shown in FIG. 3, immersed two electrodes in an electrolyte solution, electrochemical changes in the electrodes surface and leading the current from the outside is performed by generated. 従って、前記電極のうち、液中の+イオンが放電するカソード電極(金属が析出する側の極)を前記ゲート電極6 Thus, the one of the electrodes, the cathode electrode + ions in the liquid is discharged (the side where metal is deposited electrode) gate electrode 6
とし、−イオンが放電するかまたは金属が溶解して金属イオンとなるアノード電極9をクロム(Cr)電極で形成し、コンタクトパッド7を介して電流が流れるようにすれば、前記ゲート電極6の側壁にクロムから成る金属膜8を析出させることができる。 And then, - ions to form an anode electrode 9 which is a metal ion dissolved or metal discharges chromium (Cr) electrode, if such a current flows through the contact pads 7, the gate electrode 6 it can be deposited a metal film 8 made of chrome on the side walls. 電気めっきはカソードで金属イオンが還元されて析出する現象であり、電極反応の量は通電量に比例するので、析出による金属膜8の膜厚を容易に調整することができる。 Electroplating a phenomenon that metal ions at the cathode are precipitated by reduction, the amount of the electrode reaction is proportional to the amount of current, the thickness of the metal film 8 due to precipitation can be easily adjusted.

【0016】続いて、前記金属膜8及びマスク5をドーピングマスクとして、上方より高濃度のリンを注入し、 [0016] Then, as the metal film 8 and the doping mask mask 5 by injecting a high concentration of phosphorus from above,
自己整合型n−チャネルの薄膜トランジスタのソース電極10及びドレイン電極11を形成する。 Forming a source electrode 10 and drain electrode 11 of the thin film transistor of self-aligned n- channel. 注入条件は、 Implantation conditions,
110keV,4.0×10 15 (リン原子)/cm 2とした。 110 keV, and a 4.0 × 10 15 (phosphorus atoms) / cm 2. 次に、マスク5及び金属膜8をエッチング除去した後、ゲート電極6をドーピングマスクとして、上方より中濃度のリンを注入し、オフセット領域12,13のドーピングを行なった。 Then, after the mask 5 and the metal film 8 is removed by etching, the gate electrode 6 as a doping mask, implanting the medium concentration phosphorus from above was subjected to doping of the offset regions 12 and 13. 注入条件は、110keV, Implantation conditions, 110keV,
5.0×10 13 〜5.0×10 14 (リン原子)/cm 2 5.0 × 10 13 ~5.0 × 10 14 ( phosphorus atoms) / cm 2
とした。 And the. また、複数の薄膜トランジスタを同一基板上に形成するに際して前記コンタクトパッド7を形成した場合には、必要に応じて各ゲート電極6間のコンタクトパッド7を切断する。 Further, in the case of forming the contact pads 7 in forming a plurality of thin film transistors on the same substrate, cutting the contact pads 7 between the gate electrode 6 as necessary.

【0017】更に、ドーパントの活性化アニールとして、窒素雰囲気中で350℃〜400℃、2〜5時間のアニールを行ない、水素プラズマ処理を350℃で2時間行なった。 Furthermore, as the activation annealing of a dopant, 350 ° C. to 400 ° C. in a nitrogen atmosphere, annealing is performed for 2-5 hours, it was carried out for 2 hours at 350 ° C. The hydrogen plasma treatment. このとき、ゲート電極6,ゲート絶縁膜4,poly-Si膜で形成された島状半導体層3に水素が拡散し、島状半導体層3のSiダングリング・ボンドを終端し、更に島状半導体層3とゲート絶縁膜4との界面の界面準位を低減させる。 At this time, the gate electrode 6, and the diffusion of hydrogen into the gate insulating film 4, poly-Si island-like semiconductor layer 3 formed of film, terminates the Si dangling bonds of the island-like semiconductor layers 3, further island-shaped semiconductor reduce the interface state at the interface between the layer 3 and the gate insulating film 4. その後、層間絶縁膜としてプラズマCVD法により7000オングストロームの膜厚にSiO 2膜を堆積し、コンタクト孔を形成した後にAl Thereafter, the SiO 2 film is deposited 7000 Å thickness by a plasma CVD method as an interlayer insulating film, Al after forming a contact hole
−Cuを1.2μmの膜厚にスパッタリング法で堆積し、これをパターニングして配線電極を形成して薄膜トランジスタを形成する。 Deposited by sputtering -Cu a film thickness of 1.2 [mu] m, to form the wiring electrode and patterning the formed thin film transistors.

【0018】上記実施例においては、島状半導体層3中に先ずソース電極10及びドレイン電極11を作製した後に、オフセット領域12,13を作製したが、オフセット領域作製後にソース電極及びドレイン電極を作成する実施例について、図4を参照しながら説明する。 [0018] In the above embodiment, after the first produced source electrode 10 and drain electrode 11 in the island-like semiconductor layer 3, it was prepared the offset regions 12 and 13, creates a source electrode and a drain electrode after the offset region produced for example to be described with reference to FIG. ガラス基板1上に熱バッファ層としてのSiO 2膜2を50 The SiO 2 film 2 as a heat buffer layer on the glass substrate 1 50
00オングストロームの膜厚に着膜し、SiO 2膜2上にアモルファスシリコン(a−Si)を1000オングストロームの膜厚に着膜した後、エキシマ・レーザを用いたアニールにより前記a−Siを結晶化してpoly-Si 00 angstrom film-deposit thickness, after film deposited amorphous silicon (a-Si) to a thickness of 1000 angstroms on the SiO 2 film 2, the a-Si crystallized by annealing using an excimer laser poly-Si Te
層を形成する。 To form a layer. 続いて、フォトリソエッチング法によるパターニングを行ない島状半導体層3を形成する。 Subsequently, to form an island-shaped semiconductor layer 3 performs patterning by photolithographic etching method. 次に、ECRプラズマCVD法によりSiO 2を1000 Next, the SiO 2 by the ECR plasma CVD method 1000
オングストロームの膜厚に着膜し、ゲート絶縁膜4を形成した。 And film deposited to a thickness of Å, to form the gate insulating film 4. ゲート絶縁膜4の緻密化アニールを行なった後、2000〜5000オングストロームの膜厚にタングステン・シリサイド(WSix)を着膜してゲート電極膜を形成する。 After performing the densification annealing of the gate insulating film 4, thereby forming a gate electrode film by film deposited tungsten silicide (WSix) film thickness of 2,000 to 5,000 angstroms.

【0019】次に、フォトレジストの塗布及びパターニングを行なってマスク5を形成し、このマスク5をエッチングマスクとしてゲート電極膜(タングステン・シリサイド)をエッチングしてゲート電極6を形成する。 Next, a mask 5 by performing coating and patterning a photoresist, to form the gate electrode 6 a gate electrode film (tungsten silicide) by etching the mask 5 as an etching mask. この際、ガラス基板1上に複数の薄膜トランジスタを形成するような場合においては、各ゲート電極6は、第1の実施例と同様に、ゲート電極膜をパターニングすることにより形成されるコンタクトパッドにより互に接続されている。 At this time, in the case so as to form a plurality of thin film transistors on a glass substrate 1, the gate electrode 6, each other as in the first embodiment, the contact pads are formed by patterning the gate electrode film It is connected to the. 続いて、前記マスク5をドーピングマスクとして、上方より中濃度のボロンを注入し、島状半導体層3 Subsequently, the mask 5 as a doping mask, implanting a medium-concentration boron from above, the island-like semiconductor layer 3
中に一対のオフセット領域12,13を形成する。 Forming a pair of offset regions 12 and 13 in. 注入条件は、40keV,5.0×10 13 〜5.0×10 14 Implantation conditions, 40keV, 5.0 × 10 13 ~5.0 × 10 14
(ボロン原子)/cm 2とした。 Was (boron atoms) / cm 2.

【0020】マスク5をゲート電極6上にのせたまま、 [0020] while carrying the mask 5 on the gate electrode 6,
水溶液電解めっきによりニッケル−モリブデン合金(N Nickel by aqueous electroplating - molybdenum alloy (N
i−Mo)をゲート電極の側壁に2μmの厚みで析出させて金属膜8を形成する。 i-Mo) is deposited to a thickness of 2μm on the side wall of the gate electrode to form a metal film 8. 次に、前記金属膜8及びマスク5をドーピングマスクとして、上方より高濃度のボロンを注入し、自己整合型p−チャネルの薄膜トランジスタのソース電極10及びドレイン電極11を形成する。 Then, the metal layer 8 and the doping mask mask 5 by injecting a high concentration of boron from above, to form the source electrode 10 and drain electrode 11 of the self-aligned p- channel TFT.
注入条件は、110keV,4.0×10 15 (ボロン原子)/cm 2とした。 Injection conditions were 110 keV, and 4.0 × 10 15 (boron atoms) / cm 2.

【0021】その後、第1の実施例と同様に水素化処理を行ない、続いて、層間絶縁膜,コンタクト孔,配線電極を形成して薄膜トランジスタを形成する。 [0021] Thereafter, similarly to the first embodiment performs hydrotreating, then, an interlayer insulating film, contact holes, and forming a wiring electrode to form a thin film transistor.

【0022】上述した各実施例の電気めっきや無電解めっきにおいては、金属膜8をそれぞれクロム(Cr), [0022] In the electroplating or electroless plating of the embodiments described above, each of chromium metal film 8 (Cr),
ニッケル−モリブデン合金(Ni−Mo)で形成したが、銅,ニッケル,亜鉛,スズ等の単一金属や、銅−亜鉛,スズ−コバルト,コバルト−タングステン等の合金を析出させることもできる。 Nickel - was formed by molybdenum alloy (Ni-Mo), copper, nickel, zinc, or a single metal such as tin, copper - zinc, tin - cobalt, cobalt - can also be precipitated alloy such as tungsten.

【0023】上述した各実施例ではゲート電極6の側壁に金属膜8を形成したが、金属膜8の代わりに金属酸化膜8としてもよい。 [0023] Although the formation of the metal film 8 on the side wall of the gate electrode 6 in the embodiments described above, may be a metal oxide film 8 in place of the metal film 8. 金属酸化膜8を形成する場合は、陽極酸化法や熱酸化法を利用することができる。 When forming a metal oxide film 8 can be utilized anodic oxidation method or a thermal oxidation method. 陽極酸化法は、適当な電解液中で金属を陽極とし、これと電解液中の陰極との間に電流を流すと、陽極金属面に酸化物が形成されることを利用するものである。 Anodic oxidation method, metal as an anode in a suitable electrolyte and applying a current between the At the cathode in the electrolytic solution is to utilize the fact that the oxide in the anodic metal surface is formed. すなわち、ゲート電極6をタンタル(Ta)で形成し、ゲート電極6上にマスク5を配置した状態(図1(c)及び図4 That is, the gate electrode 6 is formed of tantalum (Ta), a state of arranging the mask 5 on the gate electrode 6 (FIG. 1 (c) and 4
(c))で0.1%クエン酸液にガラス基板1を浸し、 (C)) immersing the glass substrate 1 of 0.1% citric acid solution, the
適当な導電部材で形成した陰極との間に電流を流せば(定電流−定電圧法)、陽極であるゲート電極6の側壁に酸化膜(Ta 25 )が形成される。 When a current is supplied to between the cathode was formed of a suitable conductive member (constant current - constant voltage method) sidewall oxide film of the gate electrode 6 is an anode (Ta 2 O 5) is formed. 酸化膜の膜厚は酸化条件中の電圧に依存し、電圧と膜厚は比例関係を有しているので、電圧変化により膜厚を容易に調整することができる。 The film thickness of the oxide film is dependent on the voltage in oxidizing conditions, since the voltage and the film thickness have a proportional relationship, it is possible to easily adjust the film thickness by the voltage change.

【0024】熱酸化法は、適宜温度の雰囲気下において、金属表面に酸化物が形成されることを利用するものである。 The thermal oxidation method, in an atmosphere of appropriate temperature, is to utilize the fact that the oxide on the metal surface. すなわち、例えば、ゲート電極をタンタル(T That is, for example, a gate electrode of tantalum (T
a)で形成し、ゲート電極6上にマスク5を配置した状態(図1(c)及び図4(c))で600℃雰囲気下にガラス基板1を置くと、ゲート電極6の側壁に膜厚2μ Formed in a), when placing the glass substrate 1 under 600 ° C. atmosphere in the state in which the mask 5 on the gate electrode 6 (FIG. 1 (c) and FIG. 4 (c)), the film on the side walls of the gate electrode 6 thickness 2μ
mの酸化膜(Ta 25 )が形成される。 m oxide film (Ta 2 O 5) is formed. 酸化膜の膜厚は酸化温度に依存するので、設定温度の変化により膜厚を容易に調整することができる。 Since the thickness of the oxide film is dependent on the oxidation temperature, it is possible to easily adjust the film thickness by a change in the set temperature. また、酸化膜の膜厚は、 In addition, the thickness of the oxide film,
イオンドーピングを行なった後のオフセット領域のオフセット長に対応するが、オフセット長として2μmあれば十分であるので、設定温度を600℃以上にする必要はない。 Corresponding to the offset length of the offset region after performing the ion doping, but since it is sufficient 2μm as the offset length, it is not necessary to set temperature to 600 ° C. or higher.

【0025】上述した各実施例においてはゲート電極6 The gate electrode 6 in the embodiments described above
としてタンタル(Ta)を用いたが、シリコン(S Using tantalum (Ta) as but silicon (S
i),アルミニウム(Al),モリブデン(Mo),タングステン(W),チタン(Ti),クロム(Cr)等を単独若しくはそれらの混合物で形成してもよい。 i), aluminum (Al), molybdenum (Mo), tungsten (W), titanium (Ti), chromium (Cr) or the like may be formed alone or in mixtures thereof.

【0026】上記各実施例によれば、ゲート電極6の側壁に金属膜(金属酸化膜)8を析出形成し、この金属膜(金属酸化膜)8をマスクとして島状半導体層3のオフセット領域12,13のオフセット長を決めることができる。 According to the above embodiments, a metal film (metal oxide film) 8 formed by deposition on the sidewalls of the gate electrode 6, the island-like semiconductor layer 3 of the metal film (metal oxide film) 8 as a mask offset region You can determine the offset length of 12 and 13. この金属膜(金属酸化膜)8の膜厚は、析出条件を変化させることにより容易に調整が可能であるので、 Since the thickness of the metal film (metal oxide film) 8 can be easily adjusted by changing the deposition conditions,
ゲート電極6の両側に均一なオフセット領域を形成することができる。 It is possible to form a uniform offset region on both sides of the gate electrode 6. 従って、高移動度化を確保するため、薄膜トランジスタの島状半導体層3として、アモルファスシリコン(a−Si)をレーザを用いた瞬間加熱により溶融結晶化したpoly-Si薄膜を用いる場合において、均一なオフセット長を有するオフセット・ゲート電極構造の薄膜トランジスタとすることができ、従来例のようなマスクずれによるオン電流やオフ電流のバラツキを防止することができる。 Therefore, in order to ensure a high mobility of, as an island-shaped semiconductor layer 3 of the thin film transistor, in the case of using a poly-Si thin film melt crystallization by heating moment using amorphous silicon (a-Si) laser, uniform can be a thin film transistor of the offset gate electrode structure having an offset length, it is possible to prevent the variation in oN current and oFF current due to mask misalignment as in the prior art.

【0027】 [0027]

【発明の効果】本発明によれば、ゲート電極の側壁に、 According to the present invention, the side walls of the gate electrode,
折出条件を設定することにより膜厚を容易に制御可能な金属膜又は金属酸化膜を析出形成し、この金属膜又は金属酸化膜をマスクとして島状半導体層のオフセット領域のオフセット長を決めることにより、析出厚みをゲート電極の両側で均一とするとともに、ゲート電極の両側のオフセット長を均一化させることができる。 The thickness deposited form easily controllable metal film or metal oxide film by setting the fold-out condition, to determine the offset length of the offset region of the island-like semiconductor layer metal film or metal oxide film as a mask Accordingly, with the uniform on both sides of the gate electrode and the precipitated thickness, it is possible to equalize the offset length of both sides of the gate electrode.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 (a)ないし(e)は本発明方法の一実施例による薄膜トランジスタの製造工程を示す断面説明図である。 [1] (a) to (e) are cross-sectional explanatory view showing a manufacturing process of a thin film transistor according to an embodiment of the present invention method.

【図2】 コンタクトパッドを説明するための薄膜トランジスタの一製造工程を示す平面説明図である。 2 is a plan explanatory view showing a manufacturing process of a thin film transistor for explaining the contact pads.

【図3】 電気めっき法を説明するための模式図である。 3 is a schematic diagram for explaining an electroplating method.

【図4】 (a)ないし(e)は本発明方法の他の実施例による薄膜トランジスタの製造工程を示す断面説明図である。 [4] (a) to (e) are cross-sectional explanatory view showing a manufacturing process of a thin film transistor according to another embodiment of the present invention method.

【図5】 (a)ないし(e)は従来の薄膜トランジスタの製造工程を示す断面説明図である。 [5] (a) to (e) are cross-sectional explanatory view showing a manufacturing process of a conventional thin film transistor.

【図6】 薄膜トランジスタの構造を示す断面説明図である。 6 is a cross-sectional view showing the structure of a thin film transistor.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…ガラス基板、 2…a−Si膜、 3…島状半導体層、 4…ゲート絶縁層、 5…マスク、 6…ゲート電極、 8…金属膜(金属酸化膜)、 10…ソース電極、 11…ドレイン電極、 12,13…オフセット領域 1 ... glass substrate, 2 ... a-Si film, 3 ... island-like semiconductor layer, 4 ... gate insulating layer, 5 ... mask, 6 ... gate electrode, 8 ... metal film (metal oxide film), 10 ... Source electrode, 11 ... drain electrode, 12, 13 ... offset region

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 絶縁性基板上に島状半導体薄膜,ゲート絶縁膜,ゲート電極を順次形成し、前記島状半導体膜中に、対向するソース及びドレイン電極、ソース及びドレイン電極のそれぞれ内側に位置するオフセット領域、ゲート電極直下に位置するチャネル領域を有する薄膜トランジスタの製造方法において、前記ゲート電極の側壁に金属膜を形成し、該金属膜をマスクとしてドーピングを行なうことにより前記オフセット領域を形成することを特徴とする薄膜トランジスタの製造方法。 1. A insular semiconductor thin film on an insulating substrate, a gate insulating film, sequentially forming a gate electrode, in the island-shaped semiconductor film, located inside each of the opposing source and drain electrodes, the source and drain electrodes offset region, in the manufacturing method of a thin film transistor having a channel region located immediately below the gate electrode, said metal film is formed on the side wall of the gate electrode, forming the offset region by performing doping the metal film as a mask a method of manufacturing the thin film transistor according to claim.
  2. 【請求項2】 電気めっき法によりゲート電極の側壁に金属膜を折出形成する請求項1記載の薄膜トランジスタの製造方法。 2. A process according to claim 1, wherein the thin film transistor of the metal film on the side wall of the gate electrode fold-out is formed by electroplating.
  3. 【請求項3】 無電解めっき法によりゲート電極の側壁に金属膜を折出形成する請求項1記載の薄膜トランジスタの製造方法。 3. A method of manufacturing a thin film transistor according to claim 1, wherein the sidewalls of the gate electrode by an electroless plating method to form a metal film fold-out.
  4. 【請求項4】 絶縁性基板上に島状半導体薄膜,ゲート絶縁膜,ゲート電極を順次形成し、前記島状半導体膜中に、対向するソース及びドレイン電極、ソース及びドレイン電極のそれぞれ内側に位置するオフセット領域、ゲート電極直下に位置するチャネル領域を有する薄膜トランジスタの製造方法において、前記ゲート電極の側壁に金属酸化膜を形成し、該金属酸化膜をマスクとしてドーピングを行なうことにより前記オフセット領域を形成することを特徴とする薄膜トランジスタの製造方法。 4. The insular semiconductor thin film on an insulating substrate, a gate insulating film, sequentially forming a gate electrode, in the island-shaped semiconductor film, located inside each of the opposing source and drain electrodes, the source and drain electrodes forming said offset region offset region, in the manufacturing method of a thin film transistor having a channel region located immediately below the gate electrode, wherein the metal oxide film is formed on the side walls of the gate electrode, by performing doping the metal oxide film as a mask manufacturing method of a thin film transistor which is characterized in that.
  5. 【請求項5】 陽極酸化法によりゲート電極の側壁に金属酸化膜を折出形成する請求項4記載の薄膜トランジスタの製造方法。 5. A method of manufacturing a thin film transistor according to claim 4, wherein the metal oxide film on the side wall of the gate electrode fold-out is formed by an anodic oxidation method.
  6. 【請求項6】 熱酸化法によりゲート電極の側壁に金属酸化膜を形成する請求項4記載の薄膜トランジスタの製造方法。 6. A method of manufacturing a thin film transistor according to claim 4, wherein the sidewalls of the gate electrode by a thermal oxidation method to form a metal oxide film.
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