JP2004039664A - 半導体集積回路 - Google Patents

Abstract

【課題】ある機能ブロック内で最初に用いられていた素子から予備素子への配線の切り替えを簡単に行うことができるようにするとともに、予備素子への配線長もできるだけ短くすることが可能な半導体集積回路を提供することを目的とする。
【解決手段】機能ブロック１１内の素子に不具合が生じたときに代用する予備素子をまとめて、予備素子群ブロック１２とし、その予備素子群ブロック１２の周りに上記各機能ブロック１１を配置する。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、最初に用いられた素子の代用として用いられる予備素子を備える半導体集積回路に関する。
【０００２】
【従来の技術】
一般に、半導体集積回路には、製造工程で発生する欠陥によって不良となった回路や素子を代用するために、冗長回路が予め備えられている。また、製造された回路が間違っていた場合にその回路の間違い部分を代用素子を用いて修正するために、予備素子が予め備えられているものもある。
【０００３】
冗長回路の代表的な例としては、半導体メモリの冗長回路がある。半導体メモリの場合、不良の多くは、メモリセルで発生するため、ワード線またはビット線を単位とした冗長メモリセルが備えられる。冗長回路は、正規の回路と同様にヒューズによって配線が接続されている。そして、不良が発生した段階で、不良回路に接続されているヒューズを切断するなどの処理を行うことにより、それまで使用されていなかった冗長回路が不良回路に代わって使用可能な状態とされる。
【０００４】
一方、トランジスタ、抵抗、コンデンサ等の予備素子を用いる場合は、予備素子自体は半導体集積回路に搭載するが、配線は接続しない。そして、製造された半導体集積回路の素子に不具合があった場合に、その不具合のあった素子から予備素子にメタルマスク等を使ってメタル配線をつなぎ替えることにより、それまで使用されていなかった予備素子が使用可能な状態とされる。
【０００５】
システムＬＳＩに代表される近年の半導体集積回路は、複数の機能ブロックを１チップ上に搭載して構成されることが多い。この場合において、従来の半導体集積回路では、代替用の予備素子は、各機能ブロックの間に形成される空きスペース（デッドスペース）に搭載されていた。
【０００６】
図４は、従来の半導体集積回路の構成を模式的に示す平面図である。
図４に示すように、半導体チップ４０に、複数の機能ブロック４１（４１−１、４１−２、・・・４１−７）が構成されている。
複数の機能ブロック４１を１つの半導体チップ４０上に実装する場合、各機能ブロック４１の大きさや形の違いなどから、各機能ブロック４１の間には何れの素子も配線も存在しないデッドスペース４２−１及び４２−２が生じる。従来は、このデッドスペース４２−１及び４２−２に普段は使用しない予備素子を搭載して半導体チップ４０の面積の有効利用を図ってきた。
【０００７】
例えば、図４においては、デッドスペース４２−１に、コンデンサ４３及び抵抗４４が、デッドスペース４２−２に、ＮＭＯＳトランジスタ４５、ＰＭＯＳトランジスタ４６、ＮＯＴゲート４７、及びＮＡＮＤゲート４８が予備素子として配置されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、デッドスペース４２−１及び４２−２は、各機能ブロック４１をレイアウトした結果として生まれる産物であり、その位置がどの機能ブロック４１からも近い距離にあるとは限らない。例えば、機能ブロック４１−７にＰＭＯＳトランジスタ４６が必要となった場合などである。また、デッドスペース４２−１及び４２−２は複数の機能ブロック４１に囲まれた狭い領域に生じることが多い。
【０００９】
従って、そのようなデッドスペース４２−１及び４２−２に予備素子を搭載した場合、ある機能ブロック４１内で用いられていた素子から予備素子に配線をつなぎ替えようとしても、配線自体が困難であったり、配線ができたとしても配線長が非常に長くなってしまうなどの問題が生じていた。特に、アナログ回路の場合は、配線長が長くなるとノイズが大きくなり、機器の性能を落とす結果となり好ましくない。
【００１０】
本発明は、このような問題を解決するためになされたものであり、ある機能ブロック内で最初に用いられていた素子から予備素子への配線の切り替えを簡単に行うことができるようにするとともに、予備素子への配線長もできるだけ短くすることが可能な半導体集積回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の半導体集積回路は、所定の機能を実現するための回路が集積された機能ブロックを１以上有する半導体集積回路であって、該機能ブロック内の素子に対して代用する予備素子が設けられる予備素子ブロックを備え、該予備素子ブロックの周りに上記機能ブロックを配置する。
【００１２】
ここで、上記機能ブロックとは、例えば、高周波無線回路の半導体を構成する場合、チューナ部やインターフェース部のことであって、そのようなチューナ部やインターフェース部に囲まれるようにして予備素子が設けられるブロックが配置されている。
【００１３】
このように、予備素子ブロックの周りに機能ブロックを配置することによって、どの機能ブロックからも最短距離で予備素子と配線することができるので、ある機能ブロック内の素子に不具合が生じた場合における予備素子への配線を簡単に行うことができると共に、予備素子への配線長も短くすることが可能となる。
【００１４】
また、上記半導体集積回路は、上記機能ブロックが、上記予備素子ブロックを中心として、該予備素子ブロックの周りに配置されることが望ましい。
これより、どの機能ブロックからも予備素子への配線を簡単に行うことができると共に、予備素子への配線長も短くすることが可能となる。
【００１５】
また、上記半導体集積回路は、上記機能ブロックが、該機能ブロックに電源電圧を供給するための電源レールと、上記機能ブロック内における基準電圧を設定するためのグラウンドレールとを備え、上記予備素子ブロックは、上記機能ブロックが配置される上記電源レールから上記グラウンドレールまでの間の領域以外に配置されていることが望ましい。
【００１６】
これより、電源レールからグラウンドレールまでの領域を大きくさせないので、回路全体の大型化を抑えることが可能となる。
また、上記半導体集積回路は、上記予備素子ブロックが、上記機能ブロックに並行に配置し、且つ、細長く形成される構成でもよい。
【００１７】
これより、半導体集積回路の中央部分に予備素子ブロックを省スペースで配置することが可能となる。
また、上記半導体集積回路は、上記予備素子が、複数の配線層の最上位の配線層に接続されている構造としてもよい。
【００１８】
これより、半導体素子に不具合が生じた場合、最上位の配線層のマスクを変更するだけで、予備素子につなぎ替えることができるので、下層までにさかのぼってマスクを変更するという作業がなくなり、その分の作業時間やコストを大幅に削減することが可能となる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
図１は、本発明の実施形態である半導体集積回路の構成を模式的に示す平面図である。
【００２０】
図１に示すように、半導体チップ１０は、複数の機能ブロック１１（１１−１、１１−２、・・・、１１−７）と、予備素子群ブロック１２とで構成されている。各々の機能ブロック１１には、１つの機能を実現するための回路がＭＯＳ構造或いはバイポーラ構造などにより集積化されている。
【００２１】
ここでいう機能とは、１つの半導体チップ１０で実現しようとする処理全体を、まとまりのある小さな機能単位で分割したものであり、その処理内容や分割数は半導体チップ１０の用途によって異なる。例えば、高周波無線回路を半導体チップ１０で実現する場合は、機能ブロック１１としてＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）チューナ部、ＩＦ（Ｉｎｔｅｒｍｅｄｉａｔｅ　Ｆｒｅｑｕｅｎｃｙ）処理部、インターフェース部などが含まれる。チップによっては、更にベースバンド信号処理部が含まれる。
【００２２】
これらの機能ブロック１１については、拡散工程を経てメタルマスクによるメタル配線が行われており、上記回路の配線は済んでいる。本実施形態の半導体集積回路では、これらの機能ブロック１１とは別に、機能ブロック１１で将来的に必要となる可能性が高い予備素子を予め１つのブロックにまとめて構成しておく。そして、この予備素子で構成される予備素子群ブロック１２を半導体チップ１０の中心に配置する。これより、どの機能ブロック１１からも最も近い位置に予備素子群ブロック１２が配置される。
【００２３】
また、機能ブロック１１内の素子に不具合が生じた場合は、その不具合が生じた素子と予備素子群ブロック１２内の予備素子とをメタルなどを用いた配線でつなぎ替えるようにする。
また、本実施形態の半導体集積回路が多相構造である場合は、最上位層のマスクを変更することによって、不具合が生じた素子と予備素子とをつなぎ替える。すなわち、例えば、メタル層（配線層）３枚とＶＩＡ（スルーホール）層２枚の配線層が５相構造の半導体集積回路を構成する場合、予め最下位層に予備素子郡ブロック１２を配置しておく。そして、予備素子から最上位層までをＶＩＡ及びメタル配線により接続しておく。これより、半導体素子に不具合が生じた場合は、最上位層のマスクを変更するだけで、予備素子につなぎ替えることができるので、下位層までさかのぼってマスクを変更するという作業がなくなり、その分の作業時間やコストを大幅に削減することが可能となる。
【００２４】
このように、予備素子群ブロック１２を中心として、その周りに機能ブロック１１を配置する構成としているので、どの機能ブロック１１からも最も近い位置で予備素子を使用することが可能となる。すなわち、予備素子までの配線長を短くすることが可能となる。
【００２５】
図１に示す予備素子群ブロック１２には、コンデンサ１２−１、抵抗１２−２、ＮＭＯＳトランジスタ１２−３、ＰＭＯＳトランジスタ１２−４、ＮＯＴゲート１２−５、ＮＡＮＤゲート１２−６などが配置されている。なお、図１に示した予備素子は、あくまでも例示に過ぎず、これに限定されるものではない。
【００２６】
また、上記予備素子は、機能ブロック内に集積化された回路に不具合が生じたとき、その回路の修正のための代用素子として使用する可能性があるものである。そのため、どんな素子を何個、予備素子群ブロック１２に配置するかはその予備素子群ブロック１２の周りに配置される機能ブロック１１の回路内容によって異なる。しかしながら、将来必要とされそうな予備素子がわかるのであれば、その予備素子を対応する機能ブロックに近づけて配置するようにしてもよい。
【００２７】
また、上述したように、従来の半導体集積回路では、予備素子は各機能ブロック４１の間に形成されるデッドスペース４２−１及び４２−２に配置されていた。そのため、例えば、機能ブロック４１−５に抵抗４４が必要になる場合や機能ブロック４１−７にＰＭＯＳトランジスタ４６が必要になる場合などは、それらの予備素子に配線をつなぎ替えようとしても、他の機能ブロック４１、例えば、機能ブロック４１−６などの存在が邪魔になって配線自体が非常に困難であった。また、他の機能ブロックを迂回する形にすれば、配線自体は可能であるが、配線長が非常に長くなってしまう。
【００２８】
これに対して、本実施形態の半導体集積回路では、半導体チップ１０に備えられる各機能ブロック１１の中心に必要な予備素子を備える予備素子群ブロック１２を配置するようにしている。そのため、例えば機能ブロック１１−１や機能ブロック１１−７内において素子に不具合があったときは、予備素子群ブロック１２内に配置されている予備素子に配線をつなぎ替えて代用すればよく、予備素子への配線を簡単に行うことができるとともに、その配線長を格段に短くすることができる。
【００２９】
また、本実施形態の半導体集積回路において、予備素子群ブロック１２に予備素子のみを配置した場合、従来の半導体集積回路のように、デッドスペースのみに点々と予備素子を配置するよりも多くの予備素子を配置することが可能となる。
【００３０】
ここで、図２は、図１に示す破線Ａの拡大図である。
図２に示すように、各機能ブロック１１（図２では、機能ブロック１１−２、１１−３、及び１１−４）は、各機能ブロック１１に電源電圧を供給するための電源（ＶＣＣ）レール２０と各機能ブロック１１において基準電圧を設定するためのグラウンド（ＧＮＤ）レール２１との間に設けられている。そして、予備素子群ブロック１２は、グラウンドレール２１の隣（外側）に設けられている。すなわち、予備素子群ブロック１２は、電源レール２０とグラウンドレール２１との間の領域ａではなく、領域ｂに設けられていることが望ましい。また、図２では示されていないが、電源レール２０及びグラウンドレール２１は、その他の機能ブロック１１−１、１１−４、１１−５、１１−６、及び１１−７の両側にも同様にして設けられている。なお、図２において、予備素子群ブロック１２は、グラウンドレール２１側に配置されているが、機能ブロック１１の構成によっては、電源レール２０側に配置されてもよい。
【００３１】
このように、例えば、予備素子群ブロック１２を領域ｂに設けることにより、予備素子群ブロック１２を電源レール２０とグラウンドレール２１との間の領域ａに設ける構成より、電源レール２０とグラウンドレール２１との距離（領域）を小さくすることができので、半導体チップ１０全体の面積を小さくすることが可能となる。
【００３２】
以上のように、本実施形態の半導体集積回路によれば、ある機能ブロック内の使用素子に不具合が生じた場合に、予備素子への配線を極めて簡単に行うことができる。また、予備素子への配線長もできるだけ短くすることができ、機器の性能劣化（特にノイズなど）を極力抑えることができる。なお、予備素子群ブロック１２を中心にしてその周りを各機能ブロック１１が配置する構成にすることにより、半導体チップ１０のサイズはわずかに大きくなるが、従来莫大にかかっていた作業時間とコストを大幅に削減することができるメリットと比較考量すれば、デメリットを補って余りあるものである。
【００３３】
また、以上、説明した実施形態の半導体集積回路は、本発明を実施するにあたっての具体化の一例を示したものに過ぎず、本発明の要旨を逸脱しない範囲内で種々の構成または形状を取ることができる。
例えば、図３は、他の実施形態の半導体集積回路の構成を模式的に示す平面図である。
【００３４】
図３に示す半導体チップ３０は、図１に示す半導体チップ１０と同様に、予備素子群ブロック３１を中心に、機能ブロック１１（１１−１、１１−２、・・・、１１−７）が配置されている。
図１の半導体チップ１０と異なる点は、予備素子群ブロック３１を機能ブロック１１に平行に配置し、且つ、細長く構成した点である。なお、図３に示す予備素子群ブロック３１は、各予備素子が１つづつ一列に並んで構成されているが、ブロックの形状が細長ければ、予備素子の配列などは特には限定されない。
【００３５】
このように、予備素子群ブロック３１を細長くすることにより、予備素子群ブロック３１を半導体チップ３０の中心に省スペースで配置することができるので、半導体チップ３０の面積を小さくすることが可能となる。なお、予備素子群ブロック３１は、形状を細長くし面積を小さくした分、その予備素子群ブロックに配置できる予備素子の数は減るが、半導体チップ３０の全体の面積は小さくなる。
【００３６】
【発明の効果】
本発明の半導体集積回路は、上述したように、機能ブロック内の素子に不具合が生じたときに代用する予備素子を設けた予備素子ブロックを備え、その予備素子ブロックの周りに上記各機能ブロックを配置する構成としたので、ある機能ブロック内の素子に不具合が生じた場合における予備素子への配線を簡単に行うことができるとともに、予備素子への配線長も短くすることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態である半導体集積回路の構成を模式的に示す平面図である。
【図２】図１に示す破線Ａの拡大図である。
【図３】他の実施形態の半導体集積回路の構成を模式的に示す平面図である。
【図４】従来の半導体集積回路の構成を模式的に示す平面図である。
【符号の説明】
１０　半導体チップ
１１　機能ブロック（１１−１、１１−２、・・・、１１−７）
１２　予備素子群ブロック
１２−１　コンデンサ
１２−２　抵抗
１２−３　ＮＭＯＳトランジスタ
１２−４　ＰＭＯＳトランジスタ
１２−５　ＮＯＴ回路
１２−６　ＮＡＮＤ回路
２０　電源レール
２１　グラウンドレール
３０　半導体チップ
３１　予備素子群ブロック
４０　半導体ブロック
４１　機能ブロック
４２　デッドスペース（４２−１、４２−２）
４３　コンデンサ
４４　抵抗
４５　ＮＭＯＳトランジスタ
４６　ＰＭＯＳトランジスタ
４７　ＮＯＴ回路
４８　ＮＡＮＤ回路

Claims (5)

1. 所定の機能を実現するための回路が集積された機能ブロックを１以上有する半導体集積回路であって、
   上記機能ブロック内の素子に対して代用する予備素子が設けられる予備素子ブロックを備え、
   上記予備素子ブロックの周りに上記機能ブロックを配置することを特徴とする半導体集積回路。
2. 請求項１に記載の半導体集積回路であって、
   上記機能ブロックは、上記予備素子ブロックを中心として、該予備素子ブロックの周りに配置されることを特徴とする半導体集積回路。
3. 請求項１に記載の半導体集積回路であって、
   上記機能ブロックは、該機能ブロックに電源電圧を供給するための電源レールと、該機能ブロック内における基準電圧を設定するためのグラウンドレールとを備え、
   上記予備素子ブロックは、上記機能ブロックが配置される上記電源レールから上記グラウンドレールまでの間の領域以外に配置することを特徴とする半導体集積回路。
4. 請求項１に記載の半導体集積回路であって、
   上記予備素子ブロックは、上記機能ブロックに並行に配置し、且つ、細長く形成することを特徴とする半導体集積回路。
5. 請求項１に記載の半導体集積回路であって、
   上記予備素子は、複数の配線層の最上位の配線層に接続されていることを特徴とする半導体集積回路。

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