JP2004038214A - プラズマディスプレイパネル - Google Patents

Abstract

【課題】プラズマディスプレイパネル大型画面を凡庸常用素子で設計できるようにしたプラズマディスプレイパネルを提供すること。
【解決手段】プラズマディスプレイパネル大型画面を分割して、分割された画面を並列に同時に駆動できるようにした。それにより、各セルの放電状態を安定に維持する維持回路が分担するデータの量が減少するので、凡庸常用素子を使用しても設計できるようになった。
【選択図】　図５

Description

　本発明はプラズマディスプレイパネルに関し、特に大型プラズマディスプレイパネル画面を多数個の小画面に分割して、分割された小画面を互いに独立に駆動できるようにしたものである。

　一般的な３電極面放電方式のプラズマディスプレイパネルの電極配列を図１に示す。電極は、図示のように、アドレス期間中に走査パルスが印加される走査電極２と、放電を維持するために維持パルスが印加される共通電極３と、選択された走査電極２と共通電極３との間に維持放電を発生するためにデータパルスが印加されるデータ電極１とで構成されている。縦電極の１組の走査電極２と共通電極３が横電極のデータ電極１と交差される地点でセル５を形成している。このセルが集まって一つのプラズマディスプレイパネル（ＰＤＰ）を構成していた。なお、縦横は絶対的なものではない。電極２、３が横電極となり、１が縦電極となることもある。
　図４はプラズマディスプレイパネルの部分的な断面図を示すもので、横電極１４と縦電極１９を支持する隔壁１６の間に放電空間２０が形成され、縦電極１９の表面には絶縁膜１８を介して蛍光体１７が塗布されている。
　画面中の符号１２，１３は基板で、１５，１８は絶縁膜を表わす。

　図２は、プラズマディスプレイパネルを駆動するための信号のタイミングチャートを示す。共通電極（３）Ｃ１〜Ｃｎには維持パルス７が印加される。走査電極（２）Ｓ１〜Ｓｎにも同じ周期の維持パルス８が印加されるが、その維持パルスは、共通電極の維持パルスとはタイミングが異なっている。
　各々の走査電極には走査パルス１０及び消去パルス９も供給される。図示のように維持パルスは、全体の走査電極に共通に加えられるが、走査パルス１０、消去パルス９は、それぞれのラインごとにずらして加える。データ電極Ｄ１〜Ｄｎには走査電極に印加される走査パルス１０と同一のタイミングでデータパルス１１が印加される。

　上記走査電極２とデータ電極１とが交差する画素が発光するためには、走査電極２に印加される走査パルス１０に同期してデータパルス１１がデータ電極１に供給されなければならない。一つの画素にデータパルスと走査パルスとが共に加えられることによってセル５で放電が発生し、共通電極３と走査電極２に供給される維持パルス７，８により維持され、消去パルス９により放電が完了する。
　単一の駆動回路として図１のような単一画面を駆動する方式において、プラズマディスプレイパネルの各セルを駆動するためのパルスの幅は、セルの特性によっても異なるが、一般的な走査パルスの場合２．５μｓ内外の値を有する。図２に示したように１維持周期内には１走査パルス１０と共通電極での維持パルスと走査電極での維持パルスの２維持パルス７，８が印加できる時間間隔が必要なので維持パルスの最少の周期は５．５μｓである。

　　２．５μｓ［走査パルス１０の幅］＋１．５μｓ［維持パルス７の幅］＋１．５μｓ［維持パルス８の幅］＝５．５μｓ・・・・（イ）
　上記の時間は一つの走査電極にデータパルスを印加した後、次の走査電極にデータを印加する時までかかるデータパルスの周期である。
　飛越走査方式のＮＴＳＣ　ＴＶ信号の場合１フィールドを走査するのにかかる時間は１／６０秒である。
　プラズマディスプレイパネルの走査電極２の個数をＮとすると、２５６グレースケールの場合、１フィールドは８個のサブフィールドで構成されるので、飛越走査モードの場合下記の式を満足しなければならない。
　　５．５μｓ×Ｎ／２×ＮｆＳ≦１／６０・・・・（ロ）
　　［Ｎ：走査電極の個数、ＮｆＳ：１フィールドを構成するサブフィールドの個数］
　上記式（ロ）において８個のサブフィールドで１個のフィールドを構成すると仮定する時（即ち、ＮｆＳ＝８）、最大走査電極の許容個数は７５７個になる。

　現在、平面表示装置中の一つのプラズマディスプレイパネルは、パネル構造の特性上大型画面を実現するのに容易であるので、壁掛け用の大型表示装置として開発されている。大型表示装置の製作及び駆動上の問題の一つは、画面が大きくなるにつれ一画面により多くの画素が必要であって、１フレーム当たり処理が要求されるデータ量の増加を意味する。高画質（ＨＤ）ＴＶのための平面表示装置の場合２５６グレーレベル、解像度１２８０×１０２４以上が要求される。この要求条件を充足するためには１秒当たり約１ギガビット（Ｇｂｉｔ）の膨大な映像データを処理しなければならない。
　解像度１２８０×１０２４を満足するためのデータパルス及び維持パルスの周期を求めてみれば、上記式（ロ）で
　　Ｔs1≦１／６０÷Ｎ／２÷８・・・・（ハ）
　である。
　したがって、横電極の数が１０２４個の大型ＴＶの駆動のためには維持パルスの周期がＴs1≦４μｓの条件を充足しなければならない。

　維持パルスの周期を減少するためにはパネル内のセルのターンオン時間を減少しなければならない。しかし維持パルスの幅と走査パルスの幅を大きく減らすと、プラズマディスプレイパネルセルの放電が不安定になるので、放電で要求される一定時間以下にパルスの幅を減少することができない。
　従って一回に駆動可能な電極の個数には制限があって、大型表示装置を実現するための重要な制約になる。
　また、１秒当たり約１ギガビットの膨大な量の映像データを処理するためにはガリウム砒素（ＧａＡｓ）のような高速の素子を使用しなければならない。このような素子を使用した回路は費用が高くなってプラズマディスプレイパネルの常用化の問題点になっている。
　他の制約条件は、駆動回路の応答速度であるサブフィールド方式でプラズマディスプレイパネルを駆動するためには、８ビットのデータをフィールドメモリに蓄積した後同一ウェイトのビットを直並列変換回路（ＳＰＣ）に順に１ビットずつ引き渡されなければならないことである。

　パネルの画素数がＭ×Ｎの場合、１フィールドの間Ｍ×Ｎ×８ビットのデータがＳＰＣに１ビットずつ進まなければならない。１ビットが進むのにかかる時間（Ｔｄ）を計算すると次の通りである。
　　Ｍ×Ｎ／２×８×Ｔｄ₁ ＜１／６０・・・・（ニ）
　　上記式（ニ）でＭとＮの値として１２８０と１０２４を代入すると１ビットが進むのにかかる時間Ｔｄ₁ は約３．２nsecである。ＳＰＣはフリップフロップを使用して実現できる。一般常用フリップフロップのＴｄが大略８nsecであることを考慮するとＳＰＣは２．５倍以上速いガリウム砒素（ＧａＡｓ）素子を利用して特殊に製作しなければならない。ガリウム砒素素子は凡庸常用素子に比べて高価であって、低価の駆動回路の設計が難しいという問題があった。

　本発明の主目的はプラズマディスプレイパネル大型表面を凡庸常用素子で設計できるようにしたプラズマディスプレイパネルを提供することにある。

　上記のような目的を達成するために、本発明は画面を分割して、分割された画面を並列に同時に駆動するようにし、各セルの放電状態を安定に維持して駆動回路が分担するデータ量を減少させるようにしたものである。
　すなわち、画面分割ができるようにデータ電極を分離したことを特徴とするものである。

　以上、説明したように本発明はプラズマディスプレイパネル画面を多数個の小画面に分割して、その分割された各々の画面を独立的に同時に駆動することによって、維持パルスの周期を増加してセルの放電を安定的に維持するばかりでなく膨大な量の映像データを画面分割によって処理できる。
　従って、高価な特殊素子を利用する回路を使用しないで、一般的な凡庸素子のみでも大型化による膨大な量の映像データを処理できる駆動回路を製作することができる。

　以下、本発明の実施形態を添付図面に基づいて詳細に説明する。
　まず、図５に示す構成は４分割画面である。縦電極のデータ電極１０１がほぼ中央部で上下に２分割されて、一方、横電極の共通電極１０３と走査電極１０２は隔壁１１６により左右に２分割されている。
　図７は図５のＡ−Ａ′部断面図で、隔壁１１６が絶縁膜１１５と横電極１１４を左右に２分割している。その他の隔壁１０４は従来同様の放電空間を仕切るための隔壁である。
　図８は図５のＢ−Ｂ′部断面図で、パネルの横方向に隔壁１１６を構成した場合の部分断面図で、縦電極１１９が隔壁１１６により上下に分離されて２分割画面が形成される。
　従って、横電極１１４と縦電極１１９が隔壁１１６によって各々２分割されてパネルは全体的に４分割画面として形成されている。
　図面中の符号１１７は蛍光体であって、１１５、１１８は絶縁膜を示す。これらが従来同様基板１１２、１１３の間に形成されている。

　以下、本発明の動作を説明する。
　従来の方式では走査電極が７５７個以上のプラズマディスプレイパネルの場合、単一の駆動回路として駆動するためには維持パルスの周期が約４．０μｓ以下になり、プラズマディスプレイパネルセルの放電が不安定になる現象が発生して大型表示装置を具現するのに重要制約点として作用した。
　従って、セルの放電を安定的に維持するためには維持パルスの周期を一定時間以上で維持しなければならない。従って一回に駆動できる電極の個数には制限があるという問題を解決するために図５のように大型画面を分割して、分割された画面を並列に同時に駆動して解決する。

　まず、画面を上下に２等分する場合に対して説明する。
　１フィールドを８個のサブフィールドで構成して、高画質ＴＶのような１２８０×１０２４の解像度を有する表示素子を駆動する場合、許容可能な維持パルスの周期は、
　上記式（ハ）で、
　　　Ｔs2≦１／６０÷Ｎ／２÷８
　である。
　画面を上下２等分するのでＮ＝１０２４／２＝５１２を上記式に代入すると、
　　　Ｔs2≦８．１４μｓ
　になる。
　従来技術のＴs1≦４μｓと比較してみると維持パルスの周期を２倍に増加できることが分かる。
　従って、同一の１２８０×１０２４の解像度を有する表示素子を本実施形態による方法で駆動する場合、従来技術による方法に比べて維持パルスの周期が２倍に増加してプラズマディスプレイパネルセルの放電特性から与えられる放電に必要な最少要求時間を充足できることが分かる。

　本実施形態で提案された方法の駆動信号のタイミングチャートを図６に示した。
　また、本実施形態は従来技術で発生する駆動回路の応答速度に関する制約条件を解決できる。従来技術で１２８０×１０２４の解像度を有する表示素子を駆動する場合、直並列変換回路に１ビットが進むのに要する時間Ｔｄは上記式（ニ）から分かるようにＴｄ₁ ≦３．２ｎｓであるのに、本実施形態による方法で４分割して駆動する場合のＴｄ₄ は、上記式（ニ）にＭ＝１２８０，Ｎ＝１０２４を代入して
　　Ｔｄ₄ ≦１２．８ｎｓ・・・・（ホ）
になる。
　従って、本発明では遅延時間が一般的に８ｎｓの常用フリップフロップを使用して直並列変換回路（ＳＰＣ）を実現できる。
　そして、本発明の他実施形態として図９のように大型プラズマディスプレイパネル画面を分割するのに４個の小画面に分割するだけではなく２個又は３個の小画面に分割して駆動できる。

従来技術によるプラズマディスプレイパネルの電極配置図。 従来技術による駆動信号のタイミングチャート。 ２５６グレースケールを実現するためのサブフィールド走査方式。 従来技術によるプラズマディスプレイパネルの部分断面図。 本発明によるプラズマディスプレイパネルの電極配置図。 本発明による駆動信号のタイミングチャート。 図５のＡ−Ａ′部断面図。 図５のＢ−Ｂ′部断面図。 本発明の他実施形態によるプラズマディスプレイパネルの電極配置図。

符号の説明

　１０１…データ電極、１０２…走査電極、１０３…共通電極、１１６…隔壁。

Claims (12)

1. 　上下基板の間に共通電極、走査電極及びデータ電極が配置されるとともに、共通電極と走査電極とは互いに平行に配列され、かつデータ電極は上記共通電極及び走査電極に対して直角に配列される一方、上記上下基板のうち一方の基板に形成された上記共通電極及び走査電極と上記上下基板のうち他方の基板に形成された上記データ電極とを覆うように絶縁膜が形成され、上記共通電極と上記走査電極とが上記データ電極と交差するところにセルが形成されている３電極面放電方式のプラズマディスプレイパネルにおいて、
   　上記データ電極は、複数の電極に分割され、
   　上記データ電極に印加されるデータパルスは、上記分割された複数の電極に対して独立に印加され、
   　上記データパルスの印加と同時に上記走査電極に印加されるアドレッシング用走査パルスの時間幅と、このアドレッシング用走査パルスの印加後に上記共通電極に印加される維持パルスの時間幅と、共通電極への上記維持パルスの印加後に上記走査電極に印加される維持パルスの時間幅との和からなる維持周期の最小値は５．５μＳであることを特徴とする３電極面放電方式のプラズマディスプレイパネル。
2. 　上下基板の間に共通電極、走査電極及びデータ電極が配置されるとともに、共通電極と走査電極とは互いに平行に配列され、かつデータ電極は上記共通電極及び走査電極に対して直角に配列される一方、上記上下基板のうち一方の基板に形成された上記共通電極及び走査電極と上記上下基板のうち他方の基板に形成された上記データ電極とを覆うように絶縁膜が形成され、上記共通電極と上記走査電極とが上記データ電極と交差するところにセルが形成されている３電極面放電方式のプラズマディスプレイパネルにおいて、
   　上記データ電極は、複数の電極に分割され、
   　上記データ電極に印加されるデータパルスは、上記分割された複数の電極に対して独立に印加され、
   　上記データパルスの印加と同時に上記走査電極に印加されるアドレッシング用走査パルスの時間幅と、このアドレッシング用走査パルスの印加後に上記共通電極に印加される維持パルスの時間幅と、共通電極への上記維持パルスの印加後に上記走査電極に印加される維持パルスの時間幅との和からなる維持周期の許容値は、上記データ電極の分割数の増加につれて増加することを特徴とする３電極面放電方式のプラズマディスプレイパネル。
3. 　上下基板の間に共通電極、走査電極及びデータ電極が配置されるとともに、共通電極と走査電極とは互いに平行に配列され、かつデータ電極は上記共通電極及び走査電極に対して直角に配列される一方、上記上下基板のうち一方の基板に形成された上記共通電極及び走査電極と上記上下基板のうち他方の基板に形成された上記データ電極とを覆うように絶縁膜が形成され、上記共通電極と上記走査電極とが上記データ電極と交差するところにセルが形成されている３電極面放電方式のプラズマディスプレイパネルにおいて、
   　上記データ電極は、複数の電極に分割され、
   　上記データ電極に印加されるデータパルスは、上記分割された複数の電極に対して独立に印加され、
   　上記データパルスの印加と同時に上記走査電極に印加されるアドレッシング用走査パルスの時間幅と、このアドレッシング用走査パルスの印加後に上記共通電極に印加される維持パルスの時間幅と、共通電極への上記維持パルスの印加後に上記走査電極に印加される維持パルスの時間幅との和からなる維持周期が一定の値であるとき、上記走査電極の許容個数は上記データ電極の分割数の増加につれて増加することを特徴とする３電極面放電方式のプラズマディスプレイパネル。
4. 　上下基板の間に共通電極、走査電極及びデータ電極が配置されるとともに、共通電極と走査電極とは互いに平行に配列され、かつデータ電極は上記共通電極及び走査電極に対して直角に配列される一方、上記上下基板のうち一方の基板に形成された上記共通電極及び走査電極と上記上下基板のうち他方の基板に形成された上記データ電極とを覆うように絶縁膜が形成され、上記共通電極と上記走査電極とが上記データ電極と交差するところにセルが形成されている３電極面放電方式のプラズマディスプレイパネルにおいて、
   　上記データ電極は、複数の電極に分割され、
   　上記データ電極に印加されるデータパルスは、上記分割された複数の電極に対して独立に印加され、
   　上記データパルスの印加と同時に上記走査電極に印加されるアドレッシング用走査パルスの時間幅と、このアドレッシング用走査パルスの印加後に上記共通電極に印加される維持パルスの時間幅と、共通電極への上記維持パルスの印加後に上記走査電極に印加される維持パルスの時間幅との和からなる維持周期の値をＴｓ、上記走査電極の数をＮ、１フィールドを構成するサブフィールドの数をＮｆＳ、走査方式による所定の時間値をＴｉとしたとき、上記データ電極の分割に応じて分割される上記プラズマディスプレイパネルの画面数Ｋは、
   　Ｔｓ≦Ｔｉ÷Ｎ／Ｋ÷Ｎｆｓ
   　を満足する自然数として求められることを特徴とする３電極面放電方式のプラズマディスプレイパネル。
5. 　上下基板の間に共通電極、走査電極及びデータ電極が配置されるとともに、共通電極と走査電極とは互いに平行に配列され、かつデータ電極は上記共通電極及び走査電極に対して直角に配列される一方、上記上下基板のうち一方の基板に形成された上記共通電極及び走査電極と上記上下基板のうち他方の基板に形成された上記データ電極とを覆うように絶縁膜が形成され、上記共通電極と上記走査電極とが上記データ電極と交差するところにセルが形成されている３電極面放電方式のプラズマディスプレイパネルにおいて、
   　データを１ビットずつ上記データ電極に印加する直並列変換回路を備え、
   　上記データ電極は、複数の電極に分割され、
   　上記データ電極に印加されるデータパルスは、上記分割された複数の電極に対して独立に印加され、
   　上記直並列変換回路を１ビットのデータが通過する時間をＴｄ、上記セルの数をＭ×Ｎ、フィールドメモリーに同時に蓄積されるビットの数をＮｂ、走査方式による所定の時間値をＴｉとしたとき、上記データ電極の分割に応じて分割される上記プラズマディスプレイパネルの画面数Ｋは、
   　Ｍ×Ｎ×Ｎｂ×Ｔｄ／Ｋ＜Ｔｉ
   　を満足する自然数として求められることを特徴とする３電極面放電方式のプラズマディスプレイパネル。
6. 　上下基板の間に共通電極、走査電極及びデータ電極が配置されるとともに、共通電極と走査電極とは互いに平行に配列され、かつデータ電極は上記共通電極及び走査電極に対して直角に配列される一方、上記上下基板のうち一方の基板に形成された上記共通電極及び走査電極と上記上下基板のうち他方の基板に形成された上記データ電極とを覆うように絶縁膜が形成され、上記共通電極と上記走査電極とが上記データ電極と交差するところにセルが形成されている３電極面放電方式のプラズマディスプレイパネルにおいて、
   　上記データ電極は、複数の電極に分割され、
   　上記データ電極に印加されるデータパルスは、上記分割された複数の電極に対して独立に印加され、
   　上記データ電極が分割された間隔を第１間隔とし、上記分割されたデータ電極それぞれと交差する共通電極及び走査電極の中で上記データ電極の分割地点に一番近い電極間の距離を第２間隔としたとき、第１間隔が第２間隔より小さいことを特徴とする３電極面放電方式のプラズマディスプレイパネル。
7. 　請求項１ないし請求項６の何れかの請求項において、
   　上記データ電極は、ほぼ中央部で上下に２分割されることを特徴とする３電極面放電方式のプラズマディスプレイパネル。
8. 　請求項７において、
   　上記走査電極の数は７５７個以上であり、上記維持周期は５．５μＳ以上、８．１４μＳ以下の範囲であることを特徴とする３電極面放電方式のプラズマディスプレイパネル。
9. 　請求項１ないし請求項６の何れかの請求項において、
   　上記分割されたデータ電極に応じて分割された画面は、それぞれ並列にかつ独立的に駆動されることを特徴とする３電極面放電方式のプラズマディスプレイパネル。
10. 　請求項４において、
    　上記ＮｆＳは、８であることを特徴とする３電極面放電方式のプラズマディスプレイパネル。
11. 　請求項５において、
    　上記Ｎｂは、８であることを特徴とする３電極面放電方式のプラズマディスプレイパネル。
12. 　請求項４または請求項５において、
    　上記Ｔｉは、１／６０であることを特徴とする３電極面放電方式のプラズマディスプレイパネル。

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