JP2004038214A - プラズマディスプレイパネル - Google Patents
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Abstract
【解決手段】プラズマディスプレイパネル大型画面を分割して、分割された画面を並列に同時に駆動できるようにした。それにより、各セルの放電状態を安定に維持する維持回路が分担するデータの量が減少するので、凡庸常用素子を使用しても設計できるようになった。
【選択図】 図5
Description
図4はプラズマディスプレイパネルの部分的な断面図を示すもので、横電極14と縦電極19を支持する隔壁16の間に放電空間20が形成され、縦電極19の表面には絶縁膜18を介して蛍光体17が塗布されている。
画面中の符号12,13は基板で、15,18は絶縁膜を表わす。
各々の走査電極には走査パルス10及び消去パルス9も供給される。図示のように維持パルスは、全体の走査電極に共通に加えられるが、走査パルス10、消去パルス9は、それぞれのラインごとにずらして加える。データ電極D1〜Dnには走査電極に印加される走査パルス10と同一のタイミングでデータパルス11が印加される。
単一の駆動回路として図1のような単一画面を駆動する方式において、プラズマディスプレイパネルの各セルを駆動するためのパルスの幅は、セルの特性によっても異なるが、一般的な走査パルスの場合2.5μs内外の値を有する。図2に示したように1維持周期内には1走査パルス10と共通電極での維持パルスと走査電極での維持パルスの2維持パルス7,8が印加できる時間間隔が必要なので維持パルスの最少の周期は5.5μsである。
上記の時間は一つの走査電極にデータパルスを印加した後、次の走査電極にデータを印加する時までかかるデータパルスの周期である。
飛越走査方式のNTSC TV信号の場合1フィールドを走査するのにかかる時間は1/60秒である。
プラズマディスプレイパネルの走査電極2の個数をNとすると、256グレースケールの場合、1フィールドは8個のサブフィールドで構成されるので、飛越走査モードの場合下記の式を満足しなければならない。
5.5μs×N/2×NfS≦1/60・・・・(ロ)
[N:走査電極の個数、NfS:1フィールドを構成するサブフィールドの個数]
上記式(ロ)において8個のサブフィールドで1個のフィールドを構成すると仮定する時(即ち、NfS=8)、最大走査電極の許容個数は757個になる。
解像度1280×1024を満足するためのデータパルス及び維持パルスの周期を求めてみれば、上記式(ロ)で
Ts1≦1/60÷N/2÷8・・・・(ハ)
である。
したがって、横電極の数が1024個の大型TVの駆動のためには維持パルスの周期がTs1≦4μsの条件を充足しなければならない。
従って一回に駆動可能な電極の個数には制限があって、大型表示装置を実現するための重要な制約になる。
また、1秒当たり約1ギガビットの膨大な量の映像データを処理するためにはガリウム砒素(GaAs)のような高速の素子を使用しなければならない。このような素子を使用した回路は費用が高くなってプラズマディスプレイパネルの常用化の問題点になっている。
他の制約条件は、駆動回路の応答速度であるサブフィールド方式でプラズマディスプレイパネルを駆動するためには、8ビットのデータをフィールドメモリに蓄積した後同一ウェイトのビットを直並列変換回路(SPC)に順に1ビットずつ引き渡されなければならないことである。
M×N/2×8×Td1 <1/60・・・・(ニ)
上記式(ニ)でMとNの値として1280と1024を代入すると1ビットが進むのにかかる時間Td1 は約3.2nsecである。SPCはフリップフロップを使用して実現できる。一般常用フリップフロップのTdが大略8nsecであることを考慮するとSPCは2.5倍以上速いガリウム砒素(GaAs)素子を利用して特殊に製作しなければならない。ガリウム砒素素子は凡庸常用素子に比べて高価であって、低価の駆動回路の設計が難しいという問題があった。
すなわち、画面分割ができるようにデータ電極を分離したことを特徴とするものである。
従って、高価な特殊素子を利用する回路を使用しないで、一般的な凡庸素子のみでも大型化による膨大な量の映像データを処理できる駆動回路を製作することができる。
まず、図5に示す構成は4分割画面である。縦電極のデータ電極101がほぼ中央部で上下に2分割されて、一方、横電極の共通電極103と走査電極102は隔壁116により左右に2分割されている。
図7は図5のA−A′部断面図で、隔壁116が絶縁膜115と横電極114を左右に2分割している。その他の隔壁104は従来同様の放電空間を仕切るための隔壁である。
図8は図5のB−B′部断面図で、パネルの横方向に隔壁116を構成した場合の部分断面図で、縦電極119が隔壁116により上下に分離されて2分割画面が形成される。
従って、横電極114と縦電極119が隔壁116によって各々2分割されてパネルは全体的に4分割画面として形成されている。
図面中の符号117は蛍光体であって、115、118は絶縁膜を示す。これらが従来同様基板112、113の間に形成されている。
従来の方式では走査電極が757個以上のプラズマディスプレイパネルの場合、単一の駆動回路として駆動するためには維持パルスの周期が約4.0μs以下になり、プラズマディスプレイパネルセルの放電が不安定になる現象が発生して大型表示装置を具現するのに重要制約点として作用した。
従って、セルの放電を安定的に維持するためには維持パルスの周期を一定時間以上で維持しなければならない。従って一回に駆動できる電極の個数には制限があるという問題を解決するために図5のように大型画面を分割して、分割された画面を並列に同時に駆動して解決する。
1フィールドを8個のサブフィールドで構成して、高画質TVのような1280×1024の解像度を有する表示素子を駆動する場合、許容可能な維持パルスの周期は、
上記式(ハ)で、
Ts2≦1/60÷N/2÷8
である。
画面を上下2等分するのでN=1024/2=512を上記式に代入すると、
Ts2≦8.14μs
になる。
従来技術のTs1≦4μsと比較してみると維持パルスの周期を2倍に増加できることが分かる。
従って、同一の1280×1024の解像度を有する表示素子を本実施形態による方法で駆動する場合、従来技術による方法に比べて維持パルスの周期が2倍に増加してプラズマディスプレイパネルセルの放電特性から与えられる放電に必要な最少要求時間を充足できることが分かる。
また、本実施形態は従来技術で発生する駆動回路の応答速度に関する制約条件を解決できる。従来技術で1280×1024の解像度を有する表示素子を駆動する場合、直並列変換回路に1ビットが進むのに要する時間Tdは上記式(ニ)から分かるようにTd1 ≦3.2nsであるのに、本実施形態による方法で4分割して駆動する場合のTd4 は、上記式(ニ)にM=1280,N=1024を代入して
Td4 ≦12.8ns・・・・(ホ)
になる。
従って、本発明では遅延時間が一般的に8nsの常用フリップフロップを使用して直並列変換回路(SPC)を実現できる。
そして、本発明の他実施形態として図9のように大型プラズマディスプレイパネル画面を分割するのに4個の小画面に分割するだけではなく2個又は3個の小画面に分割して駆動できる。
Claims (12)
- 上下基板の間に共通電極、走査電極及びデータ電極が配置されるとともに、共通電極と走査電極とは互いに平行に配列され、かつデータ電極は上記共通電極及び走査電極に対して直角に配列される一方、上記上下基板のうち一方の基板に形成された上記共通電極及び走査電極と上記上下基板のうち他方の基板に形成された上記データ電極とを覆うように絶縁膜が形成され、上記共通電極と上記走査電極とが上記データ電極と交差するところにセルが形成されている3電極面放電方式のプラズマディスプレイパネルにおいて、
上記データ電極は、複数の電極に分割され、
上記データ電極に印加されるデータパルスは、上記分割された複数の電極に対して独立に印加され、
上記データパルスの印加と同時に上記走査電極に印加されるアドレッシング用走査パルスの時間幅と、このアドレッシング用走査パルスの印加後に上記共通電極に印加される維持パルスの時間幅と、共通電極への上記維持パルスの印加後に上記走査電極に印加される維持パルスの時間幅との和からなる維持周期の最小値は5.5μSであることを特徴とする3電極面放電方式のプラズマディスプレイパネル。 - 上下基板の間に共通電極、走査電極及びデータ電極が配置されるとともに、共通電極と走査電極とは互いに平行に配列され、かつデータ電極は上記共通電極及び走査電極に対して直角に配列される一方、上記上下基板のうち一方の基板に形成された上記共通電極及び走査電極と上記上下基板のうち他方の基板に形成された上記データ電極とを覆うように絶縁膜が形成され、上記共通電極と上記走査電極とが上記データ電極と交差するところにセルが形成されている3電極面放電方式のプラズマディスプレイパネルにおいて、
上記データ電極は、複数の電極に分割され、
上記データ電極に印加されるデータパルスは、上記分割された複数の電極に対して独立に印加され、
上記データパルスの印加と同時に上記走査電極に印加されるアドレッシング用走査パルスの時間幅と、このアドレッシング用走査パルスの印加後に上記共通電極に印加される維持パルスの時間幅と、共通電極への上記維持パルスの印加後に上記走査電極に印加される維持パルスの時間幅との和からなる維持周期の許容値は、上記データ電極の分割数の増加につれて増加することを特徴とする3電極面放電方式のプラズマディスプレイパネル。 - 上下基板の間に共通電極、走査電極及びデータ電極が配置されるとともに、共通電極と走査電極とは互いに平行に配列され、かつデータ電極は上記共通電極及び走査電極に対して直角に配列される一方、上記上下基板のうち一方の基板に形成された上記共通電極及び走査電極と上記上下基板のうち他方の基板に形成された上記データ電極とを覆うように絶縁膜が形成され、上記共通電極と上記走査電極とが上記データ電極と交差するところにセルが形成されている3電極面放電方式のプラズマディスプレイパネルにおいて、
上記データ電極は、複数の電極に分割され、
上記データ電極に印加されるデータパルスは、上記分割された複数の電極に対して独立に印加され、
上記データパルスの印加と同時に上記走査電極に印加されるアドレッシング用走査パルスの時間幅と、このアドレッシング用走査パルスの印加後に上記共通電極に印加される維持パルスの時間幅と、共通電極への上記維持パルスの印加後に上記走査電極に印加される維持パルスの時間幅との和からなる維持周期が一定の値であるとき、上記走査電極の許容個数は上記データ電極の分割数の増加につれて増加することを特徴とする3電極面放電方式のプラズマディスプレイパネル。 - 上下基板の間に共通電極、走査電極及びデータ電極が配置されるとともに、共通電極と走査電極とは互いに平行に配列され、かつデータ電極は上記共通電極及び走査電極に対して直角に配列される一方、上記上下基板のうち一方の基板に形成された上記共通電極及び走査電極と上記上下基板のうち他方の基板に形成された上記データ電極とを覆うように絶縁膜が形成され、上記共通電極と上記走査電極とが上記データ電極と交差するところにセルが形成されている3電極面放電方式のプラズマディスプレイパネルにおいて、
上記データ電極は、複数の電極に分割され、
上記データ電極に印加されるデータパルスは、上記分割された複数の電極に対して独立に印加され、
上記データパルスの印加と同時に上記走査電極に印加されるアドレッシング用走査パルスの時間幅と、このアドレッシング用走査パルスの印加後に上記共通電極に印加される維持パルスの時間幅と、共通電極への上記維持パルスの印加後に上記走査電極に印加される維持パルスの時間幅との和からなる維持周期の値をTs、上記走査電極の数をN、1フィールドを構成するサブフィールドの数をNfS、走査方式による所定の時間値をTiとしたとき、上記データ電極の分割に応じて分割される上記プラズマディスプレイパネルの画面数Kは、
Ts≦Ti÷N/K÷Nfs
を満足する自然数として求められることを特徴とする3電極面放電方式のプラズマディスプレイパネル。 - 上下基板の間に共通電極、走査電極及びデータ電極が配置されるとともに、共通電極と走査電極とは互いに平行に配列され、かつデータ電極は上記共通電極及び走査電極に対して直角に配列される一方、上記上下基板のうち一方の基板に形成された上記共通電極及び走査電極と上記上下基板のうち他方の基板に形成された上記データ電極とを覆うように絶縁膜が形成され、上記共通電極と上記走査電極とが上記データ電極と交差するところにセルが形成されている3電極面放電方式のプラズマディスプレイパネルにおいて、
データを1ビットずつ上記データ電極に印加する直並列変換回路を備え、
上記データ電極は、複数の電極に分割され、
上記データ電極に印加されるデータパルスは、上記分割された複数の電極に対して独立に印加され、
上記直並列変換回路を1ビットのデータが通過する時間をTd、上記セルの数をM×N、フィールドメモリーに同時に蓄積されるビットの数をNb、走査方式による所定の時間値をTiとしたとき、上記データ電極の分割に応じて分割される上記プラズマディスプレイパネルの画面数Kは、
M×N×Nb×Td/K<Ti
を満足する自然数として求められることを特徴とする3電極面放電方式のプラズマディスプレイパネル。 - 上下基板の間に共通電極、走査電極及びデータ電極が配置されるとともに、共通電極と走査電極とは互いに平行に配列され、かつデータ電極は上記共通電極及び走査電極に対して直角に配列される一方、上記上下基板のうち一方の基板に形成された上記共通電極及び走査電極と上記上下基板のうち他方の基板に形成された上記データ電極とを覆うように絶縁膜が形成され、上記共通電極と上記走査電極とが上記データ電極と交差するところにセルが形成されている3電極面放電方式のプラズマディスプレイパネルにおいて、
上記データ電極は、複数の電極に分割され、
上記データ電極に印加されるデータパルスは、上記分割された複数の電極に対して独立に印加され、
上記データ電極が分割された間隔を第1間隔とし、上記分割されたデータ電極それぞれと交差する共通電極及び走査電極の中で上記データ電極の分割地点に一番近い電極間の距離を第2間隔としたとき、第1間隔が第2間隔より小さいことを特徴とする3電極面放電方式のプラズマディスプレイパネル。 - 請求項1ないし請求項6の何れかの請求項において、
上記データ電極は、ほぼ中央部で上下に2分割されることを特徴とする3電極面放電方式のプラズマディスプレイパネル。 - 請求項7において、
上記走査電極の数は757個以上であり、上記維持周期は5.5μS以上、8.14μS以下の範囲であることを特徴とする3電極面放電方式のプラズマディスプレイパネル。 - 請求項1ないし請求項6の何れかの請求項において、
上記分割されたデータ電極に応じて分割された画面は、それぞれ並列にかつ独立的に駆動されることを特徴とする3電極面放電方式のプラズマディスプレイパネル。 - 請求項4において、
上記NfSは、8であることを特徴とする3電極面放電方式のプラズマディスプレイパネル。 - 請求項5において、
上記Nbは、8であることを特徴とする3電極面放電方式のプラズマディスプレイパネル。 - 請求項4または請求項5において、
上記Tiは、1/60であることを特徴とする3電極面放電方式のプラズマディスプレイパネル。
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