JP2004023508A

JP2004023508A - 自動利得制御回路

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Publication number: JP2004023508A
Application number: JP2002176740A
Authority: JP
Inventors: Shigeki Yamauchi; 山内　茂樹
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2002-06-18
Filing date: 2002-06-18
Publication date: 2004-01-22
Anticipated expiration: 2022-06-18
Also published as: US20030232608A1; US7231006B2; JP3586267B2

Abstract

【課題】隣接チャネル信号に基づく信号誤り率の増大を防止するＡＧＣ　回路を提供する。
【解決手段】復調器１６により復調されたＩ軸信号およびＱ軸信号は、直流増幅器１８およびアナログフィルタ２０を通してアナログ・デジタル変換器２２に入力されデジタル化される。アナログ・デジタル変換器２２でデジタル化されたデータＩ　およびＱ　は、デジタルフィルタ２４により隣接チャネル信号成分が除去されて希望チャネル信号成分が取り出される。ＡＧＣ　機能回路２６では、デジタルフィルタ２４で取り出した希望チャネル信号成分のデータに基づいてパワーを算出し、算出したパワーに基づいてＡＧＣ　電圧１０２　を生成してＡＧＣ　増幅器１４の利得を制御する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＤＭＡ（Ｃｏｄｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ　）無線通信装置の受信部で使用される自動利得制御回路（以下、ＡＧＣ　回路という）に関する。
【０００２】
【従来の技術】
ＣＤＭＡ無線通信装置の受信部は、たとえば、受信ミキサ、ＳＡＷ　フィルタ、ＡＧＣ　増幅器、直交変調信号を復調する復調器、アナログ・デジタル変換器、ＡＧＣ　機能回路等を含み、アンテナにより受信した高周波信号を受信ミキサによりＩＦ（中間周波数）信号に変換し、ＳＡＷ　フィルタにより希望チャネル信号を選択してＡＧＣ　増幅器によりレベル調整し、レベル調整した信号を復号器により復調してＩ軸信号およびＱ軸信号を生成し、生成したＩ軸信号およびＱ軸信号をアナログ・デジタル変換回路によりデジタル化するものであった。そして、ＡＧＣ　機能回路により、デジタル化されたＩ軸信号およびＱ軸信号のパワーを算出して予め定められた閾値（ＲＥＦ　ＰＯＷＥＲ　）と比較し、閾値との差に応じてＡＧＣ　増幅器の利得を制御することによりアナログ・デジタル変換器の入力レベルを一定にしていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記のＣＤＭＡ無線通信装置の受信部は、たとえば、Ｗ−ＣＤＭＡ　（Ｗｉｄｅｂａｎｄ−ＣＤＭＡ）方式の場合には、キャリア周波数が互いに異なる通信帯域が５ＭＨｚ　のチャネルを１２チャネル分受信できるように６０ＭＨｚ　（たとえば、下り回線の場合は２１１０ＭＨｚ　〜２１７０ＭＨｚ　）の周波数帯域を備えているので、アンテナにより受信された隣接チャネル信号は、希望チャネル信号と同様に途中のフィルタ等で減衰を受けることなくＳＡＷ　フィルタの入力端まで到達しこのＳＡＷ　フィルタによりはじめて減衰を受ける。このため、隣接チャネル信号は、受信レベルが希望チャネル信号より極めて高い場合には、ＳＡＷ　フィルタにより減衰を受けても希望チャネル信号よりもなおレベルが高い場合も生じる。このような場合、アナログ・デジタル変換器の出力には、希望チャネル信号のＩ軸信号およびＱ軸信号の外に隣接チャネル信号の成分も含まれることになる。
【０００４】
一方、上記のＡＧＣ　機能回路では、アナログ・デジタル変換器から出力されるすべての信号ついて、希望チャネル信号と隣接チャネル信号の成分を区別することなくそのパワーを算出している。このため、隣接チャネル信号の受信レベルが希望チャネル信号の受信レベルより大きい場合には、主として隣接チャネル信号のレベルに応じてＡＧＣ　制御が行われることになる。
【０００５】
したがって、ＡＧＣ　機能回路における閾値が比較的小さい値に設定されている場合に隣接チャネル信号のレベルが大きくなると、アナログ・デジタル変換器に入力される希望チャネル信号のレベルが所定の値より低下して信号誤り率を増大させ、また、ＡＧＣ　機能回路における閾値を大きい値に設定すると、アナログ部を構成するＡＧＣ　増幅器、復調器の入力信号レベルが増大して非直線歪を発生させ、結果として信号誤り率を増大させる場合が生ずるという問題があった。
【０００６】
本発明は、このような従来の技術の問題点を解決するもので、隣接チャネル信号の受信レベルが大きい場合でも、信号誤り率の増大を防止できるＡＧＣ　回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は上記の問題を解決するために、ＡＧＣ　電圧に従って利得を変えるＡＧＣ　増幅器と、ＡＧＣ　増幅器から出力される信号を復調してＩ軸信号およびＱ軸信号を出力する復調器と、復調器から出力されるＩ軸信号およびＱ軸信号をそれぞれデジタル信号に変換するアナログ・デジタル変換器とを含む無線装置受信部の自動利得制御回路は、アナログ・デジタル変換器から出力されるＩ軸信号およびＱ軸信号の各デジタル信号の希望チャネル信号成分をそれぞれ通過させるデジタルフィルタと、デジタルフィルタを通過したデジタル信号の希望チャネル信号成分の合計パワーを算出し、このパワーのレベルに応じて変化するＡＧＣ　電圧を生成するＡＧＣ　機能手段とを含むことを特徴とする。
【０００８】
また、本発明は、ＡＧＣ　電圧に従って利得を変えるＡＧＣ　増幅器と、ＡＧＣ　増幅器から出力される信号を復調してＩ軸信号およびＱ軸信号を出力する復調器と、復調器から出力されるＩ軸信号およびＱ軸信号をそれぞれデジタル信号に変換するアナログ・デジタル変換器とを含む無線装置受信部の自動利得制御回路は、アナログ・デジタル変換器から出力されるＩ軸信号およびＱ軸信号の各デジタル信号の希望チャネル信号成分をそれぞれ通過させるデジタルフィルタと、デジタルフィルタを通過した各デジタル信号の希望チャネル信号成分の合計パワーを算出する第１のＡＧＣ　機能手段と、アナログ・デジタル変換器でデジタル化されたＩ軸信号およびＱ軸信号の各デジタル信号の合計パワーを算出する第２のＡＧＣ　機能手段と、第２のＡＧＣ　機能手段で算出されたパワーから第１のＡＧＣ　機能手段で算出されたパワーを減算して隣接チャネル信号成分のパワーを算出し、この隣接チャネル信号成分のパワーが閾値より小さい場合は、第１のＡＧＣ　機能回路で算出されたパワーに応じて変化するＡＧＣ　電圧を生成し、隣接チャネル信号成分のパワーが閾値より大きい場合は、第１ＡＧＣ　機能回路で算出されたパワーと第２のＡＧＣ　機能回路で算出されたパワーとを含むパワーに応じて変化するＡＧＣ　電圧を生成するＡＧＣ　判定手段とを含むことを特徴とする。
【０００９】
【発明の実施の形態】
次に添付図面を参照して本発明によるＡＧＣ　回路の実施例を詳細に説明する。図１は、本発明によるＡＧＣ　回路の第１の実施例を示すブロックである。図１において、受信ミキサ１０、ＳＡＷ　フィルタ１２、ＡＧＣ　増幅器１４、復調器１６、直流増幅器１８、アナログフィルタ２０およびアナログ・デジタル変換器（ＡＤＣ　）２２は、ＣＤＭＡ無線通信装置の受信部の一部分であり、デジタルフィルタ２４およびＡＧＣ　機能回路２６は、ＡＧＣ　回路を構成している。なお、直流増幅器１８、アナログフィルタ２０、アナログ・デジタル変換器（ＡＤＣ　）２２およびデジタルフィルタ２４は、Ｉ軸信号およびＱ軸信号を別々に平行して処理するものとする（他の実施例も同様である）。また、接続線に付した参照符号はその接続線に現れる信号を示す（他の図についても同様である）。
【００１０】
受信ミキサ１０は、高周波信号１００　をＩＦ信号に変換する周波数変換器であり、ダブルスーパーヘテロダイン方式の場合は２番目の受信ミキサに該当する。受信ミキサ１０に接続されたＳＡＷ　フィルタ１２は、たとえば、通過帯域が５ＭＨｚ　のバンドパスフィルタであり、受信ミキサ１０により周波数変換された信号から所望のチャネル信号（希望チャネル信号）を選択し、他のチャネル信号（隣接チャネル信号）を減衰させる表面弾性波フィルタである。ＳＡＷ　フィルタ１２に接続されたＡＧＣ　増幅器１２は、ＡＧＣ　機能回路２６から出力されるＡＧＣ　電圧１０２　に従って内蔵する増幅器の利得を制御するものである。
【００１１】
ＡＧＣ　増幅器１２に接続された復調器１６は、直交変調された信号を復調する復調器であり、ＡＧＣ　増幅器１２から出力される信号を復調してＩ軸信号およびＱ軸信号を出力する。復調器１６に接続された直流増幅器１８は、復調器１６から出力されるＩ軸信号およびＱ軸信号を増幅する増幅回路であり、直流増幅器１８に接続されたアナログフィルタ２０は、直流増幅器１８から出力されるＩ軸信号およびＱ軸信号から不要波を除去するフィルタである。アナログフィルタ２０に接続されたアナログ・デジタル変換器２２は、アナログフィルタ２０から出力されるＩ軸信号およびＱ軸信号をアナログ信号からデジタル信号に変換し、Ｉ軸信号の振幅値を示すデータＩ　およびＱ軸信号の振幅値を示すデータＱ　からなるデータ１０６　を出力するものである。
【００１２】
また、アナログ・デジタル変換器２２に接続されたデジタルフィルタ２４は、アナログ・デジタル変換器２２から出力される信号から隣接チャネル信号成分を除去し、希望チャネル信号のデータＩ　およびＱ　を選択して出力する狭帯域のローパスフィルタである。デジタルフィルタ２４に接続されたＡＧＣ　機能回路２６は、デジタルフィルタ２４から出力されるデータＩ　およびＱ　を使用して、アナログ・デジタル変換器２２に入力されるＩ軸信号およびＱ軸信号の一定期間ＴにおけるパワーＰ１を計算式Σ（Ｉ^２＋Ｑ^２）^１／２に従ってその周期Ｔ毎に算出し、算出したＰ１と予め定められた閾値（ＲＥＦ　ＰＯＷＥＲ　）１０４　とを比較してその差を求め、その差に基づいてＡＧＣ　電圧１００　を生成してＡＧＣ　増幅器１４に出力するものである。
【００１３】
このように構成された受信部では、ＡＧＣ　機能回路２６で生成したＡＧＣ　電圧１０２　によりＡＧＣ　増幅回路１４の利得を制御することにより、アナログ・デジタル変換器２２の入力レベルをＡＧＣ　機能回路２６に設定された閾値１０４　に対応した値に保持する。本実施例では、特にアナログ・デジタル変換器２２にデジタルフィルタ２４を接続して希望チャネル信号のデータＩ　およびＱ　のみを取り出し、このデータに基づいてＡＧＣ　制御電圧１０２　を生成してＡＧＣ　制御を行っている。したがって、隣接チャネル信号のレベルが増大した場合でも、アナログ・デジタル変換器２２の入力における希望チャネル信号のレベルは一定に制御され、アナログ・デジタル変換の分解能以下に低下することはない。
【００１４】
図２は、本発明によるＡＧＣ　回路の第２の実施例を示すブロック図である。この実施例は、ＡＧＣ　回路をデジタルフィルタ２４、ＡＧＣ　機能回路２６、２８およびＡＧＣ　判定部３０により構成したものであり、アナログ・デジタル変換器２２にデジタルフィルタ２４およびＡＧＣ　機能回路２８を接続し、デジタルフィルタ２４にＡＧＣ　機能回路２６を接続し、ＡＧＣ　機能回路２６および２８にＡＧＣ　判定部３０を接続している。本実施例は、このような構成により、隣接チャネル信号のレベルが増大した場合にも、アナログ部において非直線歪みが発生しないようにＡＧＣ　制御を行うものである。なお、図１と同じものには同じ参照符号を付してある。
【００１５】
図２のＡＧＣ　機能回路２６は、デジタルフィルタ２４から出力されるデータ１０６　（データＩ　およびＱ　）を使用して、アナログ・デジタル変換器２２に入力される希望チャネル信号のＩ軸信号およびＱ軸信号の一定期間ＴにおけるパワーＰ１を計算式Σ（Ｉ^２＋Ｑ^２）^１／２に従ってその周期Ｔ毎に算出し、パワーＰ１の算出値１０８　をＡＧＣ　判定部３０に出力する回路である。ＡＧＣ　機能回路２８は、アナログ・デジタル変換器２２から出力されるデータＩ　およびＱ　を使用して、アナログ・デジタル変換器２２に入力される希望チャネル信号および隣接チャネル信号の一定期間ＴにおけるパワーＰ２を計算式Σ（Ｉ^２＋Ｑ^２）^１／２に従ってその周期Ｔ毎に算出し、パワーＰ２の算出値１１０　をＡＧＣ　判定部３０に出力する回路である。
【００１６】
また、ＡＧＣ　判定部３０は、ＡＧＣ　機能回路２６から出力される算出値１０８　およびＡＧＣ　機能回路２８から出力される算出値１１０　に基づいて、ＡＧＣ　電圧１０２　を生成してＡＧＣ　増幅回路１４に出力するものである。図３は、ＡＧＣ　判定部３０の実施例を示すブロック図である。このＡＧＣ　判定部３０は、減算回路２００　、比較回路２０２　、加算回路２０４　および比較回路２０６　から構成される。
【００１７】
図３における減算回路２００　は、図２のＡＧＣ　機能回路２８から出力される算出値１１０　から、ＡＧＣ　機能回路２６から出力される算出値１０８　を減算して隣接チャネル信号成分のパワーＰ３を算出し、パワーＰ３を表わす算出値２０８　を出力するものである。減算回路２００　に接続された比較回路２０２　は、算出値２０８　と予め設定された閾値２１０　とを比較し、算出値２０８　が閾値２１０　より大きいときその算出値２０８　を算出値２１２　として出力するものである。なお、算出値２０８　の大きさを調整して算出値２１２　としてもよい。また、比較回路２０２　に接続された加算回路２０４　は、算出値１０８　に算出値２１２　を加算して加算値２１４　を出力し、加算回路２０４　に接続された比較回路２０６　は、加算値２１４　と予め設定された閾値２１６　とを比較して差分値を求め、その差分値に応じて変化するＡＧＣ　電圧１０２　を生成するものである。なお、閾値２１０　および２１６　は図２の閾値１０４　に対応する。
【００１８】
図４は、ＡＧＣ　判定部３０の他の実施例を示すブロック図である。このＡＧＣ　判定部３０は、図３のＡＧＣ　判定部３０における比較回路２０２　を省略して回路構成の簡単化を図ったものであり、減算回路２００　、加算回路２０４　および比較回路２０６　から構成される。減算回路２００　は、算出値１１０　から算出値１０８　を減算して隣接チャネル信号成分のパワーＰ３を算出し、これを算出値２０８　として出力するものである。減算回路２００　に接続された加算回路２０４　は、算出値１０８　に算出値２０８　を加算して加算値２１４　を出力し、加算回路２０４　に接続された比較回路２０６　は、加算値２１４　と予め設定された閾値２１６　とを比較して差分値を求め、その差分値に応じて変化するＡＧＣ電圧１０２　を生成するものである。なお、この実施例における閾値２１６　は図２の閾値１０４　に対応する。
【００１９】
本実施例の動作を説明すると、受信部が希望チャネル信号を受信したとき、アナログ・デジタル変換器２２では、Ｉ軸信号およびＱ軸信号のレベルを示すデータＩ　およびＱ　からなるデータ１０６　を出力する。データＩ　およびＱ　は、ＡＧＣ　機能回路２８に入力されると共にデジタルフィルタ２４を通してＡＧＣ　機能回路２６に入力される。ＡＧＣ　機能回路２６では、周期Ｔ毎に計算式Σ（Ｉ^２＋Ｑ^２）^１／２を用いてパワーＰ１を算出し、ＡＧＣ　機能回路２８も同様にしてパワーＰ２を算出する。パワーＰ１を示す算出値１０８　およびパワーＰ２を示す算出値１１０　は共にＡＧＣ　判定部３０に入力される。
【００２０】
図３のＡＧＣ　判定部３０の減算回路２００　では、算出値１１０　から算出値１０８　を減算して隣接チャネル信号成分のパワーＰ３を算出し、算出したＰ３を表わす算出値２０８　を比較回路２０２　に出力する。比較回路２０２　では、算出値２０８　と閾値２１０　とを比較して算出値２０８　が閾値２１０　より大きいとき算出値２１２　を出力する。加算回路２０４　では、算出値１０８　に算出値２１２　を加算して加算値２１４　を出力する。したがって、加算値２１４　は、隣接チャネル信号成分のパワーＰ３が閾値２１０　より小さいときはパワーＰ１を表わし、閾値２１０　を超えるときはパワーＰ１に隣接チャネル信号成分のパワーＰ３に応じて変化する算出値２１２　を加算した値を表わすことになる。
【００２１】
比較回路２０６　では、前述のように加算回路２０４　から出力される加算値２１４　と閾値２１６　とを比較してその差に応じて変化するＡＧＣ　電圧１０２　を生成してＡＧＣ　増幅器１４に出力する。ＡＧＣ　増幅器１４では、このＡＧＣ　電圧１０２　に従って利得を制御する。なお、図４のＡＧＣ　判定部３０の場合には、加算回路２０４　から出力される加算値２１４　は、常にパワーＰ１にパワーＰ３を加算した値であり、比較回路２０６　では、この加算値２１４　と閾値２１６　とを比較してその差に応じて変化するＡＧＣ　電圧１０２　を生成してＡＧＣ　増幅器１４に出力する。
【００２２】
このように本実施例では、ＡＧＣ　判定部３０により隣接チャネル信号成分のパワーＰ３を監視し、パワーＰ３が閾値２１０　より小さい場合には、アナログ部分において隣接チャネル信号による非直線歪みの発生はないと判断し、希望チャネル信号成分のパワーＰ１のレベルに基づいてＡＧＣ　制御を行う。これにより、アナログ・デジタル変換器２２に入力される希望チャネル信号（Ｉ軸信号およびＱ軸信号）のレベルをアナログ・デジタル変換の分解能以下とならないように保持することができる。また、パワーＰ３が閾値２１０　より大きい場合には、アナログ部分において隣接チャネル信号により非直線歪みの発生する恐れがあると判断し、隣接チャネル信号成分のパワーＰ３のレベルに応じて変化する加算値２１４　に基づいてＡＧＣ　制御を行う。これにより、アナログ部分において隣接チャネル信号により発生する信号の非直線歪みを防止することができる。
【００２３】
なお、図２のＡＧＣ　機能回路３０は、隣接チャネル信号による信号の誤り率の悪化を防止するために設けたものであるので、相手と通信を行う接続モード時のみ起動させ、それ以外の待ち受け時には起動させないようにしてもよい。後述する第３の実施例および第４の実施例の場合も同様である。
【００２４】
図５は、本発明によるＡＧＣ　回路の第３の実施例を示すブロック図である。この実施例は、図２に示すＡＧＣ　回路に平均処理回路３２、３４を追加したものであり、ＡＧＣ　機能回路２６とＡＧＣ　判定部３０との間に平均処理回路３２を接続し、ＡＧＣ　機能回路２８とＡＧＣ　判定部３０との間に平均処理回路３４を接続した構成となっている。本実施例は、このような構成によりフェージングを考慮したＡＧＣ　制御を行うものである。なお、図２と同じものには同じ参照符号を付してある。
【００２５】
図４におけるＡＧＣ　機能回路２６は、パワーＰ１を算出してパワーＰ１を示す算出値１０８　を周期Ｔ毎に平均処理回路３２に出力し、ＡＧＣ　機能回路２８は、パワーＰ２を算出してパワーＰ２を示す算出値１１０　を周期Ｔ毎に平均処理回路３４に出力する。平均処理回路３４は、上記の周期Ｔに基づいて周期がＴ２（Ｔの整数倍）の制御パルスを生成し、この制御パルスに同期して入力される算出値１０８　をＡＧＣ　判定部３０に算出値１１２　として出力するものである。また、平均処理回路３４は、上記の周期Ｔに基づいて周期がＴ２（Ｔの整数倍）の制御パルスを生成し、この制御パルスに同期して入力される算出値１１０　をＡＧＣ　判定部３０に算出値１１４　として出力するものである。
【００２６】
ＡＧＣ　判定部３０には、平均処理回路３２から算出値１１２　が時間Ｔ１毎に入力され、平均処理回路３４から算出値１１４　が時間Ｔ２毎に入力される。本実施例のＡＧＣ　判定部３０は、図３に示す減算回路１００　の入力側にレジスタ２２０　、２２２　を追加した構成となっており、入力される算出値１０８　、１１０　をレジスタ２２０　、２２２　に格納し、先に格納した算出値を更新する。そして、周期Ｔ毎にレジスタ２２０　、２２２　から算出値１１２　、１１４　を読み出し、図３の場合と同様にしてＡＧＣ　電圧１０２　を生成するものである。なお、図４に示す減算回路１００　の入力側にレジスタ２２０　、２２２　を追加した構成としてもよい。
【００２７】
ところで、受信部で受信される希望チャネル信号および隣接チャネル信号の受信レベルは、フェージングにより時間的に変動することが多く、通常、その変動周期はキャリア周波数により異なる。したがって、希望チャネル信号を重視し、主として希望チャネル信号のフェージングにＡＧＣ　を追従させる場合には、平均処理回路３２で設定される時間Ｔ１を平均処理回路３４で設定される時間Ｔ２より短くすればよい。これにより、希望チャネル信号のフェージングに追従できるＡＧＣ　制御を行うことが可能となる。
【００２８】
図６は、本発明によるＡＧＣ　回路の第４の実施例を示すブロック図である。この実施例は、図２に示すＡＧＣ　回路におけるＡＧＣ　判定部３０をＡＧＣ　判定部３６に置き換え、このＡＧＣ　判定部３６と直流増幅器１８との間に制御回路３８を接続したものである。本実施例は、このような構成により隣接チャネル信号が所定のレベル以上に増大したとき、直流増幅回路１８の可変アッテネータの減衰量を瞬時に増大させてアナログ部における非直線歪みの発生を迅速に防止する。なお、直流増幅器１８はＩ軸信号およびＱ軸信号を別々に平行して処理するものとする。また、図２と同じものには同じ参照符号を付してある。
【００２９】
図６におけるＡＧＣ　判定部３６は、ＡＧＣ　機能回路２６、２８から出力される算出値１０８　、１１０　に基づいてＡＧＣ　増幅器１４に供給するＡＧＣ　電圧１０２　を生成すると共に、制御回路３８に出力するＥＮ信号１１６　およびＳＷ信号１１８　を生成するものである。図７は、ＡＧＣ　判定部３６の実施例を示すブロック図である。この実施例のＡＧＣ　判定部３６は、比較回路３００　、減算回路３０２　、比較回路３０４　、ＥＮ信号生成回路３０６　およびＳＷ信号生成回路３０８　から構成される。
【００３０】
比較回路３００　は、ＡＧＣ　機能回路２６から出力される算出値１０８　と予め設定された閾値３１０　とを比較してその差に応じて変化するＡＧＣ　電圧１０２　を生成してＡＧＣ　増幅器１４に出力するものである。減算回路３０２　は、ＡＧＣ　機能回路２８から出力される算出値１１０　から、ＡＧＣ　機能回路２６から出力される算出値１０８　を減算して隣接チャネル信号成分のパワーＰ３を算出し、パワーＰ３を示す算出値３１２　を出力するものである。減算回路３０２　に接続された比較回路３０４　は、算出値３１２　と予め設定された閾値３１４　とを比較し、算出値３１２　が閾値３１４を超えた時および算出値３１２　が閾値３１４より下がった時に起動信号３１６　を出力するものである。
【００３１】
また、比較回路３０４　に接続されたＥＮ信号生成回路３０６　は、比較回路３０４　から起動信号３１６　が与えられたとき、減衰量の切り替えを指示するＥＮ信号１１６　を生成するものである。減算回路３０２　に接続されたＳＷ信号生成回路３０８　は、減算回路３０２　から出力される算出値３１２　が閾値３１４　より小さいとき直流増幅器１８のアッテネータを第１の減衰量に設定し、大きいとき第２の減衰量に設定するＳＷ信号１１８　を生成するものである。ここで、第２の減衰量は第１の減衰量より大きいものとする。ＥＮ信号１１６　およびＳＷ信号１１８　は図５の制御回路３８に入力される。
【００３２】
制御回路３８は、タイミングクロック生成回路とＳＷ信号出力回路とを含む（いずれも図示せず）。そして、タイミングクロック生成回路は、アナログ・デジタル変換器２２に供給されるサンプリングクロック１２０　より１／２サンプリングクロックずれたタイミングクロックを生成し、ＡＧＣ　判定部３６からＥＮ信号１１６　が与えられたときこのタイミングクロックに同期する切替タイミング信号を生成する。また、ＳＷ信号出力回路は、タイミングクロック生成回路で切替タイミング信号が生成されたとき、ＡＧＣ　判定部３６から与えられるＳＷ信号１１８　をＳＷ切替信号１２２　として直流増幅器１８に出力する。したがって、直流増幅器１８における可変アッテネータの減衰量の切り替えは、サンプリングクロック１２０　の中間点で実行され、アナログ・デジタル変換器２２で行われるサンプリング動作に影響を及すことはない。
【００３３】
また、本実施例の直流増幅回路１８は、入力信号に減衰を与える可変アッテネータを有し、制御回路３８から与えられるＳＷ切替信号１２２　に従って可変アッテネータの減衰量を第１の減衰量または第２の減衰量に切り替えるものである。この可変アッテネータは、抵抗素子および切替スイッチから構成されており、時定数回路を含まないので減衰量の設定を迅速に切り替えることができる。なお、Ｉ軸信号およびＱ軸信号に与える減衰量は共に、ＳＷ切替信号１２２　に従うものとする。
【００３４】
本実施例の動作を説明すると、ＡＧＣ　回路のＡＧＣ　判定部３６では、希望チャネル信号成分のパワーＰ１に基づいてＡＧＣ　電圧１０２　を生成してＡＧＣ　増幅器１４に出力する。また、ＡＧＣ　判定部３６では、ＡＧＣ　電圧１０２　の生成と並行して隣接チャネル信号成分のパワーＰ３を監視し、パワーＰ３が所定の閾値を超えた時に第２の減衰量を設定し、パワーＰ３が所定の閾値より下がった時に第１の減衰量を設定するＳＷ信号１１８　を生成すると共に減衰量の切り替えを指示するＥＮ信号１１６　を生成して制御回路３８に出力する。
【００３５】
ＡＧＣ　増幅器１４では、ＡＧＣ　判定部３６から供給されるＡＧＣ　電圧１０２　に従って利得を制御する。一方、制御回路３８では、ＡＧＣ　判定部３６からＥＮ信号１１６　およびＳＷ信号１１８　が与えられたとき、サンプリングクロック１２０　より１／２　サンプリングクロックだけずれたタイミングでＳＷ切替信号１２２　を直流増幅器１８に出力する。直流増幅器１８では、このＳＷ切替信号１２２　に従って可変アッテネータの減衰量を切り替える。
【００３６】
このように第４の実施例によれば、直流増幅器１８に時定数を含まない可変アッテネータを設け、隣接チャネル信号成分のパワーＰ３に応じて可変アッテネータの減衰量を切り替えているので、パワーＰ３のレベル変動に迅速に対応することができる。
【００３７】
図８は、本発明によるＡＧＣ　回路の第５の実施例を示すブロックである。図８の受信ミキサ１０、ＳＡＷ　フィルタ１２、復調器１６、可変抵抗器４０、直流増幅器１８、アナログフィルタ２０、およびアナログ・デジタル変換器２２は受信部の一部を構成し、アナログフィルタ４２、遅延回路４４、利得可変増幅器４６、差動増幅器４８、比較器５０およびＥＮ信号発生器５２はＡＧＣ　回路を構成している。なお、ＡＧＣ　回路は、Ｉ軸信号およびＱ軸信号を別々に平行して処理するものとする。また、本実施例に直接関係しない回路は省略してある。また、図１と同じものには同じ参照符号を付してある。
【００３８】
復調器１６に接続された可変抵抗器４０は、復調器１６から入力される信号に減衰を与える可変アッテネータを有し、ＥＮ信号発生器５２からＥＮ信号１４４　が与えられたとき、比較器５０から供給されるＳＷ切替信号１３８　に従って可変アッテネータの減衰量を変更するものであり、本実施例では、減衰量を第１の減衰量および第２の減衰量のいずれかに設定することができる。ただし、第２の減衰量は第１の減衰量より大きいものとする。
【００３９】
可変抵抗器４０には直流増幅器１８が接続され、直流増幅器１８にはアナログフィルタ２０が接続されている。アナログフィルタ２０は、直流増幅器１８から出力される希望チャネル信号のＩ軸信号およびＱ軸信号（希望チャネル信号成分）から隣接チャネル信号のＩ軸信号およびＱ軸信号（隣接チャネル信号成分）を除去するローパスフィルタである。アナログフィルタ２０に接続されているアナログフィルタ６４は、アナログフィルタ２０と同一の特性を有するローパスフィルタである。したがって、アナログフィルタ６４から出力される信号７８は、アナログフィルタ２０の出力信号１３０　に隣接チャネル信号成分が含まれていても希望チャネル信号成分のみとなる。
【００４０】
アナログフィルタ２０に接続されている遅延回路４４は、入力される信号１３０　に所定の遅延を与えるものであり、遅延回路４４に接続されている可変利得増幅器４６は、信号レベルを調整する利得可変手段を備えている。本実施例では、可変利得増幅器４６から出力される信号１３４　の振幅および位相がアナログフィルタ４２から出力される信号１３２　と同じになるように、遅延回路４４の遅延時間および可変利得増幅器４６の利得を調整する。
【００４１】
アナログフィルタ４２および可変利得増幅器４６に接続されている差動増幅器４８は、可変利得増幅器４６から出力される信号１３４　と、アナログフィルタ４２から出力される信号１３２　との差を検出してこれを信号１３６　として出力するものである。アナログフィルタ２０は隣接チャネル信号成分を除去するが、隣接チャネル信号成分が大きい場合には、アナログフィルタ２０から出力される信号１３０　に隣接チャネル信号成分が含まれる。一方、アナログフィルタ４２から出力される信号１３２　は、希望チャネル信号成分のみである。したがって、差動増幅器４８は、隣接チャネル信号成分を表わす信号１３６　を出力する。
【００４２】
差動増幅器４８に接続された比較器５０は、信号１３６　のピーク値を検出して予め設定された閾値１４２　と比較し、信号１３６　のピーク値が閾値１４２　を超えた時、可変抵抗器４０の減衰量を第２の減衰量に設定し、信号１３６　のピーク値が閾値１４２　より低下した時、可変抵抗器４０の減衰量を第１の減衰量に設定するＳＷ切替信号１３８　を生成すると共に、ＥＮ信号１４４　の出力を指示するキャリー信号１４０　を生成するものである。なお、ピーク値の検出に替えて信号１３６を積分してもよい。
【００４３】
比較器５０に接続されたＥＮ信号発生器５２は、可変抵抗器４０における減衰量の切り替えタイミングを示すＥＮ信号１４４　を生成する回路である。具体的には、アナログ・デジタル変換器２２に供給されるサンプリングクロック１２０　より１／２　サンプリングクロックずれたタイミングクロックを生成し、比較器５０からキャリー信号１４０　が与えられたとき、上記のタイミングクロックに同期したＥＮ信号１４４　を生成して可変抵抗器４０に出力する。したがって、可変抵抗器４０における減衰量の切り替えは、サンプリングクロック１２０　のクロックとクロックの中間点で行われるので、アナログ・デジタル変換器２２で行われるサンプリング動作に影響を及すことはない。
【００４４】
本実施例の動作を説明すると、復調器１６では受信信号を復調してＩ軸信号およびＱ軸信号を出力する。このＩ軸信号およびＱ軸信号は、可変抵抗器４０、直流増幅器１８およびアナログフィルタ２０を通ってアナログ・デジタル変換器２２、アナログフィルタ４２および遅延回路４４にそれぞれ入力される。アナログフィルタ４２では、希望チャネル信号成分を通過させ、隣接チャネル信号成分の通過を阻止する。しかし、アナログフィルタ４２の出力信号１３２　は、アナログフィルタ２０の出力信号１３０　に隣接チャネル信号成分が含まれる場合でも希望チャネル信号成分のみとなる。
【００４５】
差動増幅器４８では、アナログフィルタ４２を通過した信号１３２　と、遅延回路４４および可変利得増幅器４６を通過した信号１３４　との差を求めて、隣接チャネル信号成分（信号１３６　）を生成する。比較器５０では、この信号１３６のピーク値を検知して閾値１４２　と比較し、ピーク値が閾値１４２　を超える時、可変抵抗器４０における減衰量を第２の減衰量に設定し、ピーク値が閾値１４２　より低下した時、減衰量を第１の減衰量に戻すＳＷ切替信号１３８　を生成して可変抵抗器４０に供給すると共に、キャリー信号１４０　を生成してＥＮ信号発生器５２に出力する。
【００４６】
ＥＮ信号発生器５２では、比較器５０からキャリー信号１４０　が与えられたとき、減衰量の設定変更のタイミングを示すＥＮ信号１４４　を生成して可変抵抗器４０に出力する。可変抵抗器４０では、ＥＮ信号発生器５２からＥＮ信号１４４　が与えられたとき、比較器５０から供給されるＳＷ信号信号１３８　に従って可変アッテネータの減衰量を変更する。
【００４７】
このように本実施例では、ＡＧＣ　回路をアナログ回路で構成している。すなわち、アナログフィルタ２０から出力される隣接チャネル信号成分（Ｉ軸信号およびＱ軸信号）のレベルに基づいて、アナログ部が隣接チャネル信号成分により非直線歪みが発生しないように可変抵抗器４０の減衰量を切り替えている。したがって、本実施例では、デジタル処理を行うデジタル処理回路を使用しないので、受信部におけるデジタル処理回路の規模を縮小することができる。
【００４８】
図９は、本発明によるＡＧＣ　回路の第６の実施例を示すブロック図である。この実施例のＡＧＣ　回路は、アナログフィルタ５４、比較器５０、およびＥＮ信号発生器５２から構成されるもので、図８に示すＡＧＣ　回路に比較して回路構成が簡単化されている。なお、ＡＧＣ　回路は、Ｉ軸信号およびＱ軸信号を別々に平行して処理するものとする。また、図８と同じものには同じ参照符号を付してある。
【００４９】
アナログフィルタ５４は、希望チャネル信号成分の通過を阻止し、隣接チャネル信号成分を通過させるハイパスフィルタである。したがって、アナログフィルタ２０の出力信号１３０　に含まれる隣接チャネル信号成分は、アナログフィルタ５４を通過し、信号１５０　として比較器５０に入力する。比較器５２、比較器５２に接続される可変抵抗器４０およびＥＮ信号発生器５２は、図８における同一の参照符号が付されたものと同じであるので説明を省略する。
【００５０】
図８のＡＧＣ　回路では、アナログフィルタ４２、遅延回路４４、可変利得増幅器４６および差動増幅器４８を用いて隣接チャネル信号成分を取り出していた。このため、アナログフィルタ４２から出力される信号１３２　（希望チャネル信号成分）の振幅および位相を遅延回路４４および可変利得増幅器４６を通して出力される信号１３４　に含まれる希望チャネル信号成分に一致するように遅延回路４４６および可変利得増幅器４６を調整する必要がある。これに対して本実施例では、アナログフィルタ５４のみにより隣接チャネル信号成分を取り出しているのでそのような煩わしさは無くなる。
【００５１】
図１０は、本発明によるＡＧＣ　回路の第７の実施例を示すブロック図である。この実施例のＡＧＣ　回路は、ピーク検知器５８、比較回路６０、およびＥＮ信号発生器５２から構成されており、直流増幅器１８から出力される信号１６０　（希望チャネル信号成分および隣接チャネル信号成分を含む）に基づいてＡＧＣ　制御を行うものである。したがって、図９のアナログフィルタ５４が不要となる。なお、なお、ＡＧＣ　回路は、Ｉ軸信号およびＱ軸信号を別々に平行して処理するものとする。また、図９と同じものには同じ参照符号を付してある。
【００５２】
図１０において、直流増幅器１８に接続されたピーク検知器５８は、直流増幅器１８から出力される信号１６０　のピークを検知し、そのピーク値を示す信号１６２　を出力するものである。ピーク検知器５８に接続された比較器６０は、ピーク検知器５８から出力される信号１６２　を周期Ｔ０のクロック（たとえば、アナログ・デジタル変換器１８に供給されるサンプリングクロック５８）を用いて周期Ｔ０毎に順次標本化し、標本化された値がＮ個連続して予め定められ閾値１６４　を超える時、可変抵抗器４０の減衰量を第２の減衰量に設定し、そのような状態を脱した時、可変抵抗器４０の減衰量を元の第１の減衰量に戻すＳＷ切替信号１３８　を生成すると共に、ＥＮ信号１４４　の出力を要請するキャリー信号１４０　を生成する。なお、比較器６０に接続された可変抵抗器４０およびＥＮ信号発生器５２は、図９における同一の参照符号が付されたものと同じであるので説明を省略する。
【００５３】
このように本実施例によれば、直流増幅器１８から出力される希望チャネル信号成分および隣接チャネル信号成分を含む信号１６０　のレベルをピーク検知器５８により検知し、その検知結果に従って可変抵抗器４０の減衰量を制御しているので、アナログフィルタを使用する必要がなくなり、それだけＡＧＣ　回路の構成を簡単化することができる。
【００５４】
【発明の効果】
本発明によるＡＧＣ　回路によれば、希望チャネル信号成分に基づいてＡＧＣ　制御を行っているので、隣接チャネル信号の影響を受けることなくアナログ・デジタル変換器の入力信号レベルを一定にすることができる。
【００５５】
また、本発明によれば、隣接チャネル信号成分が増加したとき、希望チャネル信号成分と隣接チャネル信号成分とに基づいてＡＧＣ　制御を行っているので、アナログ部における隣接チャネル信号による非直線ひずみの発生を防止することができる。
【００５６】
また、本発明によれば、希望チャネル信号成分に基づいてＡＧＣ　制御を行うと共に、隣接チャネル成分に基づいて時定数を含まない可変アッテネータを制御することにより、隣接チャネル成分のレベルが急激に変化した場合でも迅速に対応できる。
【００５７】
さらに、本発明によれば、アナログのＩ軸信号およびＱ軸信号に基づいてＡＧＣ　制御を行いことによりデジタル処理回路の規模を縮小することができる。
【図面の簡単な説明】
【図１】本発明によるＡＧＣ　回路の第１の実施例を示すブロック図である。
【図２】本発明によるＡＧＣ　回路の第２の実施例を示すブロック図である。
【図３】図２に示すＡＧＣ　回路のＡＧＣ　判定部の実施例を示すブロック図である。
【図４】図２に示すＡＧＣ　回路のＡＧＣ　判定部の他の実施例を示すブロック図である。
【図５】本発明によるＡＧＣ　回路の第３の実施例を示すブロック図である。
【図６】本発明によるＡＧＣ　回路の第４の実施例を示すブロック図である。
【図７】図５に示すＡＧＣ　回路のＡＧＣ　判定部の実施例を示すブロック図である。
【図８】本発明によるＡＧＣ　回路の第５の実施例を示すブロック図である。
【図９】本発明によるＡＧＣ　回路の第６の実施例を示すブロック図である。
【図１０】本発明によるＡＧＣ　回路の第７の実施例を示すブロック図である。
【符号の説明】
１４　ＡＧＣ　増幅器
１６　復調器
２０、４２、５４　アナログフィルタ
２２　アナログ・デジタル変換器
２４　デジタルフィルタ
２６、２８　ＡＧＣ　機能回路
３０、３６　ＡＧＣ　判定部
３２、３４　平均処理回路
３８　制御回路
４０　可変抵抗器
４４　遅延回路
４６　可変利得増幅器
４８　差動増幅器
５０、６０　比較器
５２　ＥＮ発生器
５８　ピーク検知回路

Claims

ＡＧＣ　電圧に従って利得を変えるＡＧＣ　増幅器と、該ＡＧＣ　増幅器から出力される信号を復調してＩ軸信号およびＱ軸信号を出力する復調器と、該復調器から出力されるＩ軸信号およびＱ軸信号をそれぞれデジタル信号に変換するアナログ・デジタル変換器とを含む無線装置受信部の自動利得制御回路において、該回路は、
前記アナログ・デジタル変換器から出力されるＩ軸信号およびＱ軸信号の各デジタル信号の希望チャネル信号成分をそれぞれ通過させるデジタルフィルタと、
該デジタルフィルタを通過したデジタル信号の希望チャネル信号成分の合計パワーを算出し、該パワーのレベルに応じて変化する前記ＡＧＣ　電圧を生成するＡＧＣ　機能手段とを含むことを特徴とする自動利得制御回路。
ＡＧＣ　電圧に従って利得を変えるＡＧＣ　増幅器と、該ＡＧＣ　増幅器から出力される信号を復調してＩ軸信号およびＱ軸信号を出力する復調器と、該復調器から出力されるＩ軸信号およびＱ軸信号をそれぞれデジタル信号に変換するアナログ・デジタル変換器とを含む無線装置受信部の自動利得制御回路において、該回路は、
前記アナログ・デジタル変換器から出力されるＩ軸信号およびＱ軸信号の各デジタル信号の希望チャネル信号成分をそれぞれ通過させるデジタルフィルタと、
該デジタルフィルタを通過した各デジタル信号の希望チャネル信号成分の合計パワーを算出する第１のＡＧＣ　機能手段と、
前記アナログ・デジタル変換器でデジタル化されたＩ軸信号およびＱ軸信号の各デジタル信号の合計パワーを算出する第２のＡＧＣ　機能手段と、
該第２のＡＧＣ　機能手段で算出されたパワーから前記第１のＡＧＣ　機能手段で算出されたパワーを減算して隣接チャネル信号成分のパワーを算出し、該隣接チャネル信号成分のパワーが閾値より小さい場合は、前記第１のＡＧＣ　機能回路で算出されたパワーに応じて変化する前記ＡＧＣ　電圧を生成し、隣接チャネル信号成分のパワーが前記閾値より大きい場合は、前記第１ＡＧＣ　機能回路で算出されたパワーと前記第２のＡＧＣ　機能回路で算出されたパワーとを含むパワーに応じて変化する前記ＡＧＣ　電圧を生成するＡＧＣ　判定手段とを含むことを特徴とする自動利得制御回路。
請求項２に記載の自動利得制御回路において、該回路はさらに、
前記第１のＡＧＣ　機能手段で算出されたパワーを予め定められた第１の期間毎に入力して前記ＡＧＣ　判定手段に出力する第１の平均処理手段と、
前記第２のＡＧＣ　機能手段で算出されたパワーを予め定められた第２の時間毎に入力して前記ＡＧＣ　判定手段に出力する第２の平均処理手段とを含み、
前記ＡＧＣ　判定手段は、前記第１の平均処理手段および第２の平均処理手段からそれぞれ出力されるパワーに基づいて前記ＡＧＣ　電圧を生成することを特徴とする自動利得制御回路。
請求項３に記載の自動利得制御回路において、前記第１の平均処理手段における第１の期間は、前記第２の平均処理手段における第２の期間より長いことを特徴とする自動利得制御回路。
ＡＧＣ　電圧に従って利得を変えるＡＧＣ　増幅器と、該ＡＧＣ　増幅器から出力される信号を復調してＩ軸信号およびＱ軸信号を出力する復調器と、切替信号に従って減衰量を第１の減衰量または該第１の減衰量より大きい第２の減衰量に切り替えて前記復調器から出力されるＩ軸信号およびＱ軸信号のそれぞれに対して減衰を与える可変アッテネータを含む可変抵抗器と、該可変抵抗器から出力されるＩ軸信号およびＱ軸信号をそれぞれデジタル信号に変換するアナログ・デジタル変換器とを含む無線装置受信部の自動利得制御回路において、該回路は、
前記アナログ・デジタル変換器から出力されるＩ軸信号およびＱ軸信号のデジタル信号の希望チャネル信号成分をそれぞれ通過させるデジタルフィルタと、
該デジタルフィルタを通過した各デジタル信号の希望チャネル信号成分の合計パワーを算出する第１のＡＧＣ　機能手段と、
前記アナログ・デジタル変換器でデジタル化されたＩ軸信号およびＱ軸信号の各デジタル信号の合計パワーを算出する第２のＡＧＣ　機能手段と、
前記第１のＡＧＣ　機能手段で算出されたパワーに応じて変化する前記ＡＧＣ　電圧を生成する手段と、前記第２のＡＧＣ　機能手段で算出されたパワーから前記第１のＡＧＣ　機能手段で算出されたパワーを減算して隣接チャネル信号成分のパワーを算出し、該隣接チャネル信号成分のパワーが閾値を超えた時前記可変抵抗器の減衰量を第２の減衰量に切り替え、該パワーが前記閾値より低下した時前記可変抵抗器の減衰量を第１の減衰量に切り替える前記切替信号を生成する手段とを有するＡＧＣ　判定手段とを含みことを特徴とする自動利得制御回路。
直交変調された受信信号を復調してＩ軸信号とＱ軸信号を出力する復調器と、第１の切替信号に従って減衰量を第１の減衰量または該第１の減衰量より大きい第２の減衰量に切り替えて前記復調器から出力されるＩ軸信号に減衰を与える第１の可変抵抗器と、第２の切替信号に従って減衰量を第１の減衰量または該第１の減衰量より大きい第２の減衰量に切り替えて前記復調器から出力されるＱ軸信号に減衰を与える第２の可変抵抗器と、前記第１の可変抵抗器から出力されるＩ軸信号の希望チャネル信号成分を通過させる第１のローパスフィルタと、前記第２の可変抵抗器から出力されるＱ軸信号の希望チャネル信号成分を通過させる第２のローパスフィルタとを含む無線装置受信部の自動利得制御回路において、該回路は、
前記第１のローパスフィルタから出力されるＩ軸信号の希望チャネル信号成分を通過させる第３のローパスフィルタと、
前記第２のローパスフィルタから出力されるＱ軸信号の希望チャネル信号成分を通過させる第４のローパスフィルタと、
前記第３のローパスフィルタから出力されるＩ軸信号に所定の遅延を与える第１の遅延手段と、
前記第４のローパスフィルタから出力されるＩ軸信号に所定の遅延を与える第２の遅延手段と、
前記第１の遅延手段を通過した信号のレベルを調整する第１の可変利得増幅手段と、
前記第２の遅延手段を通過した信号のレベルを調整する第２の可変利得増幅手段と、
前記第１の可変利得増幅手段から出力される信号から、前記第３のローパスフィルタから出力される信号を減算して隣接チャネル信号成分を算出し、該隣接チャネル信号成分が閾値を超えた時前記第１の可変抵抗器の減衰量を第２の減衰量に切り替え、該隣接チャネル信号成分が前記閾値より低下した時前記第１の可変抵抗器の減衰量を第１の減衰量に切り替える前記第１の切替信号を生成する第１の比較手段と、
前記第２の可変利得増幅手段から出力される信号から、前記第４のローパスフィルタから出力される信号を減算して隣接チャネル信号成分を算出し、該隣接チャネル信号成分が前記閾値を超えた時前記第２の可変抵抗器の減衰量を第２の減衰量に切り替え、該隣接チャネル信号成分が前記閾値より低下した時前記第２の可変抵抗器の減衰量を第１の減衰量に切り替える前記第２の切替信号を生成する第２の比較手段とを含むことを特徴とする自動利得制御回路。
直交変調された受信信号を復調してＩ軸信号とＱ軸信号を出力する復調器と、第１の切替信号に従って減衰量を第１の減衰量または該第１の減衰量より大きい第２の減衰量に切り替えて前記復調器から出力されるＩ軸信号に減衰を与える第１の可変抵抗器と、第２の切替信号に従って減衰量を第１の減衰量または該第１の減衰量より大きい第２の減衰量に切り替えて前記復調器から出力されるＱ軸信号に減衰を与える第２の可変抵抗器と、前記第１の可変抵抗器および第２の可変抵抗器から出力されるＩ軸信号およびＱ軸信号をそれぞれデジタル信号に変換するアナログ・デジタル変換器とを含む無線装置受信部の自動利得制御回路において、該回路は、
前記第１の可変抵抗器から出力されるＩ軸信号の隣接チャネル信号成分を通過させる第１のハイパスフィルタと、
前記第２の可変抵抗器から出力されるＱ軸信号の隣接チャネル信号成分を通過させる第２のハイパスフィルタと、
前記第１のハイパスフィルタから出力されるＩ軸信号の隣接チャネル信号成分のパワーを算出し、該パワーが閾値を超えた時前記第１の可変抵抗器の減衰量を第２の減衰量に切り替え、該パワーが前記閾値より低下した時前記第１の可変抵抗器の減衰量を第２の減衰量に切り替える前記第１の切替信号を生成する第１の比較手段と、
前記第２のハイパスフィルタから出力されるＱ軸信号の隣接チャネル信号成分のパワーを算出し、該パワーが前記閾値を超えた時前記第２の可変抵抗器の減衰量を第２の減衰量に切り替え、該パワーが前記閾値より低下した時前記第２の可変抵抗器の減衰量を第２の減衰量に切り替える前記第２の切替信号を生成する第２の比較手段とを含むことを特徴とする自動利得制御回路。
直交変調された受信信号を復調してＩ軸信号とＱ軸信号を出力する復調器と、第１の切替信号に従って減衰量を第１の減衰量または該第１の減衰量より大きい第２の減衰量に切り替えて前記復調器から出力されるＩ軸信号に減衰を与える第１の可変抵抗器と、第２の切替信号に従って減衰量を第１の減衰量または該第１の減衰量より大きい第２の減衰量に切り替えて前記復調器から出力されるＱ軸信号に減衰を与える第２の可変抵抗器と、前記第１の可変抵抗器および第２の可変抵抗器から出力されるＩ軸信号およびＱ軸信号をそれぞれデジタル信号に変換するアナログ・デジタル変換器とを含む無線装置受信部の自動利得制御回路において、該回路は、
前記第１の可変抵抗器から出力されるＩ軸信号のピーク値を検知する第１のピーク検知手段と、
前記第２の可変抵抗器から出力されるＱ軸信号のピーク値を検知する第２のピーク検知手段と、
前記第１のピーク検知手段で検知されたＩ軸信号のピーク値が予め定められた時間連続して閾値を超える時前記第１の可変抵抗器の減衰量を第２の減衰量に切り替え、前記Ｉ軸信号のピーク値が前期時間連続して前記閾値を超えない時前記第１の可変抵抗器の減衰量を第１の減衰量に切り替える前記第１の切替信号を生成する第１の比較手段と
前記第２のピーク検知手段で検知されたＱ軸信号のピーク値が予め定められた時間連続して前記閾値を超える時前記第２の可変抵抗器の減衰量を第２の減衰量に切り替え、前記Ｑ軸信号のピーク値が前記時間連続して前記閾値を超えない時前記第２の可変抵抗器の減衰量を第１の減衰量に切り替える前記第２の切替信号を生成する第２の比較手段とを含むことを特徴とする自動利得制御回路。
請求項５ないし８のいずれかに記載の自動利得制御回路において、前記可変抵抗器における減衰量の切り替えは、前記アナログ・デジタル変換器に供給されるサンプリングクロックの周期の中間点で行うことを特徴とする自動利得制御回路。