JP2006527536A - Ｄｃ放電回路および利得制御回路を備えるデジタルベースバンド受信機 - Google Patents

Ｄｃ放電回路および利得制御回路を備えるデジタルベースバンド受信機 Download PDF

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Abstract

無線通信信号を受信して処理するデジタルベースバンド（ＤＢＢ）受信機。ＤＢＢ受信機は、少なくとも１つの低雑音増幅器（ＬＮＡ）、少なくとも１つの復調器、直流（ＤＣ）放電回路およびＬＮＡ制御回路を含む。ＬＮＡは通信信号を選択的に増幅する。復調器は、ＬＮＡから通信信号を受信したことに応答して、実信号および虚信号パス上で、それぞれ、アナログ実信号および虚信号成分を出力する。ＤＣ放電回路は、実信号および虚信号パスの少なくとも１つに蓄積するＤＣを選択的に放電する。ＬＮＡ制御回路は、ＬＮＡをオンまたはオフにする。

Description

本発明は、一般に、無線通信システムにおける受信機設計に関する。より詳細には、利得を調整し、アナログ無線受信機によって処理される実信号および虚信号成分に導入される直流（ＤＣ）オフセットを補正するのに使用されるデジタル信号処理（ＤＳＰ）技術に関する。
従来方式の受信機では、アナログ／デジタル変換器（ＡＤＣ）によって受け取られる瞬間電力および平均電力を測定するのにアナログ利得制御（ＡＧＣ）ループが用いられる。平均電力に基づき、ＡＤＣへの入力がその所定のダイナミックレンジ内に留まるようにアナログ回路の利得が調整される。そのような従来方式の受信機では、利得は、利得を調整するときに不要な遅延を生じるフィードバックループによって制御される。
図１に示すように、従来方式の無線周波数（ＲＦ）受信機１００は、アナログ無線受信機１０２、少なくとも１つのアナログ／デジタル変換器（ＡＤＣ）１０４、ならびに瞬間電力および平均電力を測定するアナログ利得制御ループを含む。アナログ利得制御ループは、電力推定器１０６、ループフィルタ１０８（ＬＰＦなど）、加算器１１０、ルックアップテーブル（ＬＵＴ）１１２、デジタル／アナログ変換器（ＤＡＣ）１１４および利得制御回路１１６を含む。加算器１１０は、所定の値−Ｐｒｅｆを持つ基準信号をループフィルタの出力に加算する。加算器１１０の出力における誤差電圧は、平均入力電力がＰｒｅｆの値に達したときに０になる。
アナログ無線受信機１０２は、無線通信信号を受信するアンテナ１２５と、帯域フィルタ１３０と、低雑音増幅器（ＬＮＡ）１３５と、オプションの第２のフィルタ１４０（帯域フィルタなど）と、２つの出力１５０、１５５を持つ復調器１４５と、位相ロックループ（ＰＬＬ）１６０と、アナログ実信号パスのローパスフィルタ（ＬＰＦ）１６５Ａと、アナログ虚信号パスのＬＰＦ １６５Ｂと、少なくとも１つの実信号パスの増幅器１７０Ａと、少なくとも１つの虚信号パスの増幅器１７０Ｂと、少なくとも１つのアナログ実信号ハイパスフィルタ（ＨＰＦ）回路１７５Ａと、少なくとも１つのアナログ虚信号パスのＨＰＦ回路１７５Ｂとを含む直接変換受信機である。増幅器１７０Ａ、１７０Ｂのそれぞれは、ＲＦ受信機１００のアナログ領域にある高利得段を含む。
ＰＬＬ １６０は、復調器１４５の２つの出力１５０、１５５を制御するための局部発振器（ＬＯ）信号を生成する。出力１５０は無線通信信号の実信号成分を出力する復調器１４５の同相（Ｉ）出力である。出力１５５は無線通信信号の虚信号成分を出力する復調器１４５の直交（Ｑ）出力である。アナログＬＰＦ １６５Ａ、１６５Ｂは、それぞれ、ＩおよびＱ出力１５０、１５５の帯域幅選択性を制御する。次いで、アナログＬＰＦ １６５Ａ、１６５Ｂの出力は、それぞれ、増幅器１７０Ａ、１７０Ｂによって増幅される。
高利得要件のせいで、アナログ無線受信機１０２には、各増幅器１７０Ａ、１７０Ｂの後にキャパシタを備えるために、それぞれ、アナログＨＰＦ回路１７５Ａ、１７５Ｂが含まれ、それによって増幅器１７０Ａ、１７０ＢはＡＣ結合され、ＤＣオフセットを防ぐためにいかなる残余直流（ＤＣ）も除去される。アナログＨＰＦ回路のそれぞれ１７５Ａ、１７５Ｂは、信号入力、信号出力、信号入力を信号出力に接続する少なくとも１つのコンデンサＣ１、Ｃ２、およびコンデンサの出力をアース接続する少なくとも１つの抵抗器Ｒ１、Ｒ２を備え、これによってＲ／Ｃフィルタを形成する。アナログＨＰＦ回路１７５Ａ、１７５Ｂは、実信号および虚信号成分に関連付けられた周波数領域応答の低域の部分（５０ｋＨｚ未満など）のスペクトル形状を変更する（すなわち、エネルギを低減する）。
図１の従来方式のＲＦ受信機１００では、ＡＤＣ１０４はアナログＨＰＦ回路１７５Ａ、１７５Ｂの出力に接続される。アナログＨＰＦ回路１７５Ａ、１７５Ｂは、ＡＤＣ１０４でサンプリングされる前にアンテナ１２５が受信する無線通信信号のスペクトル形状を保証するために利用される。ＡＤＣ１０４は、デジタルＩおよびＱ出力１８０、１８５を、例えば、Ｉ２＋Ｑ２が計算される関数などを実行する電力推定器１０６に出力する。
ＲＦ受信機１００では、アンテナ１２５で受信される信号の利得の大きな変化に応答するように増幅器１７０Ａ、１７０Ｂの利得を調整するのに必要な反応時間は相当な長さになる。増幅器１７０Ａ、１７０Ｂの利得調整は、電力推定器１０６、ループフィルタ１０８、加算器１１０、ルックアップテーブル（ＬＵＴ）１１２、デジタル／アナログ変換器（ＤＡＣ）１１４および利得制御回路１１６を含むフィードバックループに基づくものである。加算器１１０によって基準電力（ＰＲＥＦ）値がループフィルタの出力から減算されて、誤差信号１１８が生成される。誤差信号１１８に基づき、ＬＵＴ １１２は、ＤＡＣ１１４を、利得制御回路１１６が増幅器１７０Ａ、１７０Ｂの利得をしかるべく調整するような所定の設定に設定する。さらに、アナログ無線受信機１０２のアンテナ１２５で受信される入力信号変動の潜在的範囲は非常に大きくなり得る（７５ｄＢダイナミックレンジなど）ため、非常な大容量および高価なＡＤＣ１０４（例えば、１ビット当たり６ｄＢのダイナミックレンジを提供するために１３ビットを持つもの）が必要とされる。また、ＡＤＣ１０４は相当な電力も消費する。
前述の不利点を伴わずにＤＣオフセット消去および利得制御に対処する方法を提供することが望ましい。
本発明は、無線通信信号を受信して処理するデジタルベースバンド（ＤＢＢ）受信機である。ＤＢＢ受信機は、少なくとも１つの低雑音増幅器（ＬＮＡ）、少なくとも１つの復調器、直流（ＤＣ）放電回路およびＬＮＡ制御回路を含む。ＬＮＡは、通信信号を選択的に増幅する。復調器は、ＬＮＡから通信信号を受信したことに応答して、実信号および虚信号パス上で、それぞれ、アナログ実信号および虚信号成分を出力する。ＤＣ放電回路は、実信号および虚信号パスの少なくとも１つに蓄積するＤＣを選択的に放電する。ＬＮＡ制御回路は、ＬＮＡをオンまたはオフにする。
ＤＢＢ受信機は、さらに、実信号パスに接続される第１のハイパスフィルタ（ＨＰＦ）回路、および虚信号パスに接続される第２のＨＰＦ回路も含み得る。第１および第２のＨＰＦ回路のそれぞれは、少なくとも１つのコンデンサ、少なくとも１つの抵抗器、および抵抗器と並列接続の少なくとも１つのトランジスタを含み得る。各トランジスタは、ＤＣ放電回路によって、それぞれのコンデンサからアースに蓄積されたＤＣを選択的に流すように制御され得る。
これとは別に、第１および第２のＨＰＦ回路のそれぞれは、少なくとも１つのコンデンサ、少なくとも１つの抵抗器、および抵抗器と並列接続の少なくとも１つのスイッチを含むこともできる。各スイッチは、ＤＣ放電回路によって、それぞれのコンデンサからアースに蓄積されたＤＣを選択的に流すように制御され得る。
ＤＢＢ受信機は、さらに、第１のＨＰＦ回路に接続される入力を持つ第１のデジタル利得制御回路、および第２のＨＰＦ回路に接続される入力を持つ第２のデジタル利得制御回路も含み得る。ＤＢＢ受信機は、さらに、第１および第２のデジタル利得回路のそれぞれの出力、ＤＣ放電回路への入力およびＬＮＡ制御回路への入力と通信するＤＣオフセットおよび正規化補正モジュールを含み得る。ＤＣオフセットおよび正規化補正モジュールは、ＤＢＢ受信機の出力を一定の出力電力レベルに維持するように構成され得る。
本発明のより詳細な理解は、例として提示され、添付の図面と併せて理解される、以下の好ましい実施例の説明から得ることができる。
好ましくは、本明細書で開示する方法およびシステムは、無線送信／受信ユニット（ＷＴＲＵ）に組み込まれる。以下において、ＷＴＲＵには、それだけに限らないが、ユーザ機器、移動局、固定または移動加入者ユニット、ページャ、または無線環境で動作することのできる他の任意の種類の機器が含まれる。本発明の機能は、集積回路（ＩＣ）に組み込まれ得るか、または多数の相互接続された構成部品を備える回路として構成され得る。
本発明は、時分割複信（ＴＤＤ）、時分割多重アクセス方式（ＴＤＭＡ）、周波数分割複信（ＦＤＤ）、符合分割多重アクセス方式（ＣＤＭＡ）、ＣＤＭＡ２０００、時分割同期ＣＤＭＡ（ＴＤＳＣＤＭＡ）、および直交周波数分割多重化（ＯＦＤＭ）を使用する通信システムに適用されるが、他の種類の通信システムにも適用できると想定される。
図２Ａ、２Ｂ、２Ｃおよび２Ｄには、総合すれば、本発明の好ましい実施形態に従って動作するデジタルベースバンド（ＤＢＢ）受信機２００の全体アーキテクチャが示されている。入力を正規化するのにマッピングが使用される。受信機２００は、アナログ無線受信機２０２（図２Ａ参照）、実信号パスのデジタル利得制御回路２０５Ａ、虚信号パスのデジタル利得制御回路２０５Ｂ、それぞれのＬＰＦ ２４５Ａ、２４５Ｂ、デジタル直流（ＤＣ）オフセットおよび正規化補正モジュール３００、ＤＣ放電フラグ回路２５０およびＬＮＡ制御回路２７５（図２Ｂ参照）を含む。ＤＣ放電フラグ回路２５０は、所定の閾値を上回ったときに、実信号および虚信号成分パスに蓄積されたＤＣを流し出すのに使用される。さらに、アナログ無線受信機２０２への入力電力が非常に低い場合、ＬＮＡ制御回路２７５はＬＮＡ１３５をオンにし、アナログ無線受信機２０２への入力電力が非常に高い場合、ＬＮＡ制御回路２７５はＬＮＡ１３５をオフにする。
受信機２００では、図１に示す従来技術のシステム１００で使用されるようなＤＡＣを使用しない正規化プロセスを使ってフルダイナミックレンジが提供される。
図２Ａに示すように、アナログ無線受信機２０２は、無線通信信号を受信するアンテナ１２５と、帯域フィルタ１３０と、ＬＮＡ１３５と、オプションの第２のフィルタ１４０（帯域フィルタなど）と、２つの出力１５０、１５５を持つ復調器１４５と、ＰＬＬ １６０と、アナログ実信号パスのＬＰＦ １６５Ａと、アナログ虚信号パスのＬＰＦ １６５Ｂと、少なくとも１つの実信号パスの増幅器１７０Ａと、少なくとも１つの虚信号パスの増幅器１７０Ｂと、少なくとも１つのアナログ実信号パスのハイパスフィルタ（ＨＰＦ）回路１７５Ａと、少なくとも１つのアナログ虚信号パスのＨＰＦ回路１７５Ｂとを含む直接変換受信機である。増幅器１７０Ａ、１７０Ｂのそれぞれは、アナログ無線受信機２０２のアナログ領域にある高利得段を含む。ＨＰＦ回路１７５Ａ、１７５Ｂのそれぞれは、少なくとも１つのコンデンサＣ１、Ｃ２、少なくとも１つの抵抗器Ｒ１、Ｒ２、および、それぞれのコンデンサＣ１、Ｃ２のＤＣオフセット蓄積を除去するためにその出力を選択的にアースする少なくとも１つのトランジスタＴ１、Ｔ２を含む。これとは別に、１つ以上のスイッチを使って、ＨＰＦ回路１７５Ａ、１７５ＢのコンデンサＣ１、Ｃ２の出力をアースに短絡させることもできる。
図２Ｂに示すように、デジタルＤＣオフセットおよび正規化補正モジュール３００は、ＬＰＦ ２４５Ａを介して実信号パスのデジタル利得制御回路２０５Ａに接続された実信号入力３０５と、ＬＰＦ ２４５Ｂを介して虚信号パスのデジタル利得制御回路２０５Ｂに接続された虚信号３１０とを備える。デジタルＤＣオフセットおよび正規化補正モジュール３００は、さらに、実および虚補正信号出力３８０、３９０を含む。また、デジタルＤＣオフセットおよび正規化補正モジュール３００は、実信号パス３０５のためのＤＣ推定信号３９２、虚信号パス３１０のためのＤＣ推定信号３９４、および大きさ推定信号３９６も出力する。ＤＣ推定信号３９２、３９４は、ＤＣ放電フラグ回路２５０によって受け取られ、次いで、ＤＣ放電フラグ回路２５０は、図２Ａに示すアナログ無線受信機２０２のＣ１およびＣ２上のＤＣを放電すべきであると判定されると、制御信号を出力する。大きさ推定信号３９６はＬＮＡ制御回路２７５によって受け取られ、次いで、ＬＮＡ制御回路２７５は、図２Ａに示すアナログ無線受信機２０２のＬＮＡ１３５をオンまたはオフにする制御信号を出力する。
図２Ｂを参照すると、デジタル利得制御回路２０５Ａ、２０５Ｂのそれぞれは、対数増幅器２１０Ａ、２１０Ｂ、または、アナログ無線受信機２０２から受信された入力アナログ信号をより広いダイナミックレンジからより低いダイナミックレンジに圧縮する既知の圧縮特性を持つ他の増幅器を含む。換言すると、対数増幅器２１０Ａ、２１０Ｂは、アナログ実（Ｉ）および虚（Ｑ）信号成分に、それらの大きさに従って特定のレベルの増幅を適用する。デジタル利得制御回路２０５Ａ、２０５Ｂのそれぞれは、さらに、ＡＤＣ ２１５Ａ、２１５Ｂ、ルックアップテーブル（ＬＵＴ）２２０Ａ、２２０Ｂ、および結合器２２５Ａ、２２５Ｂを含む。ＬＵＴ ２２０Ａ、２２０Ｂは、以前に取り込まれた圧縮曲線データに基づいて変換されたデジタル信号を伸張させるのに使用される逆対数関数を提供する。ＡＤＣ ２１５Ａ、２１５Ｂは、アナログ実信号および虚信号成分のデジタル領域を復号化するために、対数増幅器２１０Ａ、２１０Ｂの出力をデジタル化し、ＬＵＴまたは逆対数関数２２５Ａ、２２５Ｂにデジタル化された出力を提供する。ＡＤＣ ２１５Ａ、２１５Ｂの出力は、（２＊ｎ−１）ビット信号を生成することで線形スケールに変換される。既存の利得が飽和を促すのに十分でない場合には、各対数増幅器２１５Ａ、２１５Ｂの前に１つ以上の追加利得段を加えることが必要とされ得る。結合器２２５Ａ、２２５Ｂは、ＬＵＴ ２２０Ａ、２２０Ｂのデジタル化出力を、対数増幅器２１０Ａ、２１０Ｂの飽和出力によって提供される符号ビット２３０Ａ、２３０Ｂと結合して、デジタル実信号成分２３５およびデジタル虚信号成分２４０を生成する。符号ビット２３０Ａ、２３０Ｂは、それぞれ、対数増幅器２１０Ａ、２１０Ｂの飽和出力から作成される。
デジタル利得制御回路２０５Ａ、２０５Ｂは、チャネル損失変動を補正し、着信信号の大きいダイナミックレンジ（例えば、−１００ｄＢｍから−２５ｄＢｍまで）をサポートするのに使用される。また、デジタル利得制御回路２０５Ａ、２０５Ｂは、ＡＤＣ ２１５Ａ、２１５Ｂを動作させるのに必要とされるビット数を最小限にするのにも使用され、信号エンベロープをひずませることなく、迅速にチャネル損失変動を効率よく補正するように設計される。デジタル利得制御回路２０５Ａ、２０５Ｂは、ｄＢ／Ｖ単位で線形応答を持つ。閉ループシステムにおいて、デジタル利得制御回路２０５Ａ、２０５Ｂは、安定性、整定時間、オーバーシュートなどの機能を維持するのに使用される。
図２Ｃに、デジタルＤＣオフセットおよび正規化補正モジュール３００のアーキテクチャを示す。デジタルＤＣオフセットおよび正規化補正モジュール３００は、実信号および虚信号成分入力３０５、３１０、加算器３１５、３２０、３２５、３３０、乗算器３３５、３４０、遅延ユニット３４５、３５０、ＤＣ推定器３５５、３６０、絶対電力推定器３６５、大きさ推定器３７０および逆関数ユニット３７５を含む。実（Ｉ）信号成分入力３０５は、遅延ユニット３４５、ＤＣ推定器３５５および加算器３１５の入力に接続される。虚（Ｑ）信号成分入力３１０は、遅延ユニット３５０、ＤＣ推定器３６０および加算器３２０の入力に接続される。
ＤＣ推定器３５５は、加算器３１５、３２５の入力、およびＤＣ放電フラグ回路２５０に信号３９２を出力する。加算器３２５は、遅延ユニット３４５によって出力される遅延実信号成分３４８から信号３９２を減算し、ＤＣオフセットなしの結果実信号３２８を出力する。ＤＣ推定器３６０は、加算器３２０、３３０の入力、およびＤＣ放電フラグ回路２５０に信号３９４を出力する。加算器３３０は、遅延ユニット３５０によって出力される遅延実信号成分３５２から信号３９４を減算し、ＤＣオフセットなしの結果虚信号３３２を出力する。ＤＣ推定器３５５、３６０のそれぞれは、相当量の収束時間を要する。ゆえに、遅延ユニット３５５、３６０は、それぞれ、実信号および虚信号成分入力３０５、３１０のＤＣレベルの推定を生成する際の遅延を補正するのに使用される。
信号３９２が、実（Ｉ）または虚（Ｑ）信号成分入力３０５、３１０のＤＣレベルが所定値を超えていることを示すと、ＤＣ放電フラグ回路は、アナログ無線受信機２０２のトランジスタＴ１、Ｔ２に、コンデンサＣ１、Ｃ２に蓄積されたいかなるＤＣも放電させる。
一実施形態では、アナログ無線受信機２０２で使用されるトランジスタＴ１、Ｔ２に代わり、コンデンサＣ１、Ｃ２に蓄積されるＤＣを選択的にアース放電させるためのスイッチを使用できる。別の実施形態では、本発明がタイムスロットを使用するシステム（ＴＤＤ、ＴＤＭＡなど）によって実施されるとき、データの送信が妨害されないように、コンデンサＣ１およびＣ２の放電が、タイムスロット間に生じるガード期間にのみ行われる。
さらに図２Ｃを参照すると、ＤＣ推定器３５５の出力が、加算器３１５によって実（Ｉ）信号成分入力３０５から減算され、加算器３１５は、結果３１８を絶対電力推定器３６５に出力する。ＤＣ推定器３６０の出力３６８は、加算器３２０によって虚（Ｑ）信号成分入力３１０から減算され、加算器３２０は、結果３２２を絶対電力推定器３６５に出力し、絶対電力推定器３６５は結果３１８および３２２に基づく関数（
Figure 2006527536
など）を実行する。絶対電力推定器の出力は大きさ推定器に供給され、大きさ推定器は、平均大きさ推定信号３９６（
Figure 2006527536
など）を、ＬＮＡ制御回路２７５および逆関数ユニット３７５に出力し、逆関数ユニットは、出力電力が一定レベルに維持されるような推定電力の逆関数（
Figure 2006527536
など）を求める。
逆関数ユニット３７５は、乗算器３３５、３４０それぞれの入力に逆電力推定信号３７６、３７８を出力する。乗算器３３５は、結果信号３２８に信号３７６を掛けて補正実信号成分出力３８０を生成する。乗算器３４０は、結果信号３３２に信号３７６を掛けて補正虚信号成分出力３８０を生成する。
図２Ｄに、ＤＣ放電フラグ回路２５０のアーキテクチャを示す。ＤＣ放電フラグ回路２５０は、実および虚大きさ検出器２５５、２６０、ＤＣ電力推定器２６５、およびＤＣ電力推定器の出力を所定の閾値Ｋ１と比較する比較器２７０を含む。比較器２７０は、ＤＣ電力推定器の出力が所定の閾値Ｋ１を超えると、アナログ無線受信機２０２のスイッチＳ１、Ｓ２を閉じさせる制御信号を選択的に出力する。
以上、本発明を好ましい実施形態を参照して具体的に図示し、説明したが、前述の本発明の範囲を逸脱することなく、本発明に様々な形式および内容の変更が加えられ得ることを、当業者は理解するであろう。
アナログ無線受信機を含む従来方式のＲＦ受信機を示すブロック図である。 図２Ｂ〜Ｄと共に、本発明の好ましい実施形態に従って構成されたデジタルＤＣオフセットおよび正規化補正モジュールを備えるＤＢＢ ＲＦ受信機を示すブロック図である。 図２Ａ、２Ｃ〜Ｄと共に、本発明の好ましい実施形態に従って構成されたデジタルＤＣオフセットおよび正規化補正モジュールを備えるＤＢＢ ＲＦ受信機を示すブロック図である。 図２Ａ〜Ｂ、２Ｄと共に、本発明の好ましい実施形態に従って構成されたデジタルＤＣオフセットおよび正規化補正モジュールを備えるＤＢＢ ＲＦ受信機を示すブロック図である。 図２Ａ〜Ｃと共に、本発明の好ましい実施形態に従って構成されたデジタルＤＣオフセットおよび正規化補正モジュールを備えるＤＢＢ ＲＦ受信機を示すブロック図である。

Claims (38)

  1. （ａ）着信信号を増幅する増幅手段、
    （ｂ）該信号に基づいて実アナログ信号および虚アナログ信号成分を生成する手段、
    （ｃ）該信号成分をデジタル化する手段、
    （ｄ）該デジタル化成分の夫々に在る直流（ＤＣ）の推定値を提供する手段、
    （ｅ）該デジタル化信号成分の夫々から前記ＤＣ推定値を減算して、調整された実信号成分および調整された虚信号成分を提供する手段、
    （ｆ）該調整された両信号成分の絶対電力および大きさの推定値を提供する手段、および、
    （ｇ）該推定値に基づいて前記増幅手段をイネーブルし、またはディセーブルする手段
    を備えることを特徴とするデジタルベースバンド（ＤＢＢ）受信機。
  2. 着信信号を受信して処理するデジタルベースバンド（ＤＢＢ）受信機において、
    （ａ）該信号に基づいて実アナログ信号および虚アナログ信号成分を生成すること、
    （ｂ）該信号成分をデジタル化すること、
    （ｃ）該デジタル化成分の夫々に在る直流（ＤＣ）の推定値を提供すること、
    （ｄ）該デジタル化信号成分の夫々から前記ＤＣ推定値を減算して、調整された実信号成分および調整された虚信号成分を提供すること、
    （ｅ）該調整された両信号成分の絶対電力および大きさの推定値を提供すること、および、
    （ｆ）該推定値に基づいて前記着信信号を選択的に増幅すること
    を含むことを特徴とする方法。
  3. 着信信号を受信して処理するデジタルベースバンド（ＤＢＢ）受信機であって、
    （ａ）該信号に基づいて実アナログ信号および虚アナログ信号成分を生成する手段、
    （ｂ）該信号成分をデジタル化する手段、
    （ｄ）該デジタル化成分の夫々に在る直流（ＤＣ）の推定値を提供する手段、
    （ｄ）該ＤＣ電力推定値を所定の値と比較する手段、および、
    （ｅ）該ＤＣ電力推定値と該所定の値の差に基づいて前記デジタル化成分からＤＣを選択的に放電する手段
    を備えることを特徴とする受信機。
  4. 着信信号を受信して処理するデジタルベースバンド（ＤＢＢ）受信機において、
    （ａ）該信号に基づいて実アナログ信号および虚アナログ信号成分を生成すること、
    （ｂ）該信号成分をデジタル化すること、
    （ｃ）前記デジタル化成分の夫々に在る直流（ＤＣ）電力の推定値を提供すること、
    （ｄ）該ＤＣ電力推定値を所定の値と比較すること、および、
    （ｅ）該ＤＣ電力推定値と該所定の値の差に基づいて前記デジタル化成分からＤＣを選択的に放電すること
    を含むことを特徴とする方法。
  5. （ａ）着信信号を増幅する増幅手段、
    （ｂ）該信号に基づいて実アナログ信号および虚アナログ信号成分を生成する手段、
    （ｃ）該信号成分をデジタル化する手段、
    （ｄ）該デジタル化成分の夫々に在る直流（ＤＣ）の推定値を提供する手段、
    （ｅ）該デジタル化信号成分の夫々から前記ＤＣ推定値を減算して、調整された実信号成分および調整された虚信号成分を提供する手段、
    （ｆ）該調整された両信号成分の絶対電力および大きさの推定値を提供する手段、および、
    （ｇ）該推定値に基づいて前記増幅手段をイネーブルし、またはディセーブルする手段
    を備えることを特徴とする無線送信／受信ユニット（ＷＴＲＵ）。
  6. 着信信号を受信して処理する無線送信／受信ユニット（ＷＴＲＵ）であって、
    （ａ）該信号に基づいて実アナログ信号および虚アナログ信号成分を生成する手段、
    （ｂ）該信号成分をデジタル化する手段、
    （ｄ）該デジタル化成分の夫々に在る直流（ＤＣ）の推定値を提供する手段、
    （ｄ）該ＤＣ電力推定値を所定の値と比較する手段、および、
    （ｅ）該ＤＣ電力推定値と該所定の値の差に基づいて前記デジタル化成分からＤＣを選択的に放電する手段
    を備えることを特徴とするＷＴＲＵ。
  7. （ａ）着信信号を増幅する増幅手段、
    （ｂ）該信号に基づいて実アナログ信号および虚アナログ信号成分を生成する手段、
    （ｃ）該信号成分をデジタル化する手段、
    （ｄ）該デジタル化成分の夫々に在る直流（ＤＣ）の推定値を提供する手段、
    （ｅ）該デジタル化信号成分の夫々から前記ＤＣ推定値を減算して、調整された実信号成分および調整された虚信号成分を提供する手段、
    （ｆ）該調整された両信号成分の絶対電力および大きさの推定値を提供する手段、および、
    （ｇ）該推定値に基づいて前記増幅手段をイネーブルし、またはディセーブルする手段
    を備えることを特徴とする集積回路。
  8. 着信信号を受信して処理する集積回路（ＩＣ）であって、
    （ａ）該信号に基づいて実アナログ信号および虚アナログ信号成分を生成する手段、
    （ｂ）該信号成分をデジタル化する手段、
    （ｄ）該デジタル化成分の夫々に在る直流（ＤＣ）の推定値を提供する手段、
    （ｄ）該ＤＣ電力推定値を所定の値と比較する手段、および、
    （ｅ）該ＤＣ電力推定値と該所定の値の差に基づいて前記デジタル化成分からＤＣを選択的に放電する手段
    を備えることを特徴とするＩＣ。
  9. 無線通信信号を受信して処理するデジタルベースバンド（ＤＢＢ）受信機であって、
    （ａ）該信号を選択的に増幅する少なくとも１つの低雑音増幅器（ＬＮＡ）、
    （ｂ）該ＬＮＡから前記通信信号を受信したことに応答して、アナログ実信号および虚信号成分を夫々実信号および虚信号パス上に出力する少なくとも１つの復調器、
    （ｃ）該実信号および虚信号パスの少なくとも１つに蓄積する直流を選択的に放電する直流（ＤＣ）放電回路、および、
    （ｄ）前記ＬＮＡをオンまたはオフにするＬＮＡ制御回路
    を備えることを特徴とするＤＢＢ受信機。
  10. （ｅ）前記実信号パスに接続される第１のハイパスフィルタ（ＨＰＦ）回路、および、
    （ｆ）前記虚信号パスに接続される第２のＨＰＦ回路をさらに備え、
    前記第１および第２のＨＰＦ回路の夫々は、少なくとも１つのコンデンサおよび該コンデンサと並列の少なくとも１つのスイッチを含み、該スイッチは、前記ＤＣ放電回路によって、前記コンデンサから蓄積されたＤＣを選択的に流すように制御されることを特徴とする請求項９のＤＢＢ受信機。
  11. （ｇ）前記第１のＨＰＦ回路に接続される入力を持つ第１のデジタル利得制御回路、
    （ｈ）前記第２のＨＰＦ回路に接続される入力を持つ第２のデジタル利得制御回路、および、
    （ｉ）前記第１および第２のデジタル利得回路の夫々の出力、前記ＤＣ放電回路への入力、および前記ＬＮＡ制御回路への入力と通信し、本ＤＢＢ受信機の出力を一定の出力電力レベルに維持するＤＣオフセット／正規化補正モジュール
    をさらに備えることを特徴とする請求項１０のＤＢＢ受信機。
  12. （ｅ）前記実信号パスに接続される第１のハイパスフィルタ（ＨＰＦ）回路、および、
    （ｆ）前記虚信号パスに接続される第２のＨＰＦ回路をさらに備え、
    前記第１および第２のＨＰＦ回路の夫々は、少なくとも１つのコンデンサおよび該コンデンサに接続される少なくとも１つのトランジスタを含み、該トランジスタは、前記ＤＣ放電回路によって、前記コンデンサから蓄積されたＤＣを選択的に流すように制御されることを特徴とする請求項９のＤＢＢ受信機。
  13. （ｇ）前記第１のＨＰＦ回路に接続される入力を持つ第１のデジタル利得制御回路、
    （ｈ）前記第２のＨＰＦ回路に接続される入力を持つ第２のデジタル利得制御回路、および、
    （ｉ）前記第１および第２のデジタル利得回路の夫々の出力、前記ＤＣ放電回路への入力、および前記ＬＮＡ制御回路への入力と通信し、本ＤＢＢ受信機の出力を一定の出力電力レベルに維持するＤＣオフセット／正規化補正モジュール
    をさらに備えることを特徴とする請求項１２のＤＢＢ受信機。
  14. 無線通信信号を受信して処理するデジタルベースバンド（ＤＢＢ）受信機であって、
    （ａ）該信号を受信したことに応答して、実信号および虚信号パス上に、夫々、アナログ実信号および虚信号成分を出力する少なくとも１つの復調器、および、
    （ｂ）該実信号および虚信号パスの少なくとも１つに蓄積する直流を選択的に放電する直流（ＤＣ）放電回路
    を備えることを特徴とするＤＢＢ受信機。
  15. （ｃ）前記実信号パスに接続される第１のハイパスフィルタ（ＨＰＦ）回路、および、
    （ｄ）前記虚信号パスに接続される第２のＨＰＦ回路をさらに備え、
    前記第１および第２のＨＰＦ回路の夫々は、少なくとも１つのコンデンサおよび該コンデンサと並列の少なくとも１つのスイッチを含み、該スイッチは、前記ＤＣ放電回路によって、前記コンデンサから蓄積されたＤＣを選択的に流すように制御されることを特徴とする請求項１４のＤＢＢ受信機。
  16. （ｅ）前記第１のＨＰＦ回路に接続される入力を持つ第１のデジタル利得制御回路、
    （ｆ）前記第２のＨＰＦ回路に接続される入力を持つ第２のデジタル利得制御回路、および、
    （ｇ）前記第１および第２のデジタル利得回路の夫々の出力および前記ＤＣ放電回路への入力と通信し、本ＤＢＢ受信機の出力を一定の出力電力レベルに維持するＤＣオフセット／正規化補正モジュール
    をさらに備えることを特徴とする請求項１５のＤＢＢ受信機。
  17. （ｃ）前記実信号パスに接続される第１のハイパスフィルタ（ＨＰＦ）回路、および、
    （ｄ）前記虚信号パスに接続される第２のＨＰＦ回路をさらに備え、
    前記第１および第２のＨＰＦ回路の夫々は、少なくとも１つのコンデンサおよび該コンデンサと通信する少なくとも１つのトランジスタを含み、該トランジスタは、前記ＤＣ放電回路によって、前記コンデンサから蓄積されたＤＣを選択的に流すように制御されることを特徴とする請求項１４のＤＢＢ受信機。
  18. （ｅ）前記第１のＨＰＦ回路に接続される入力を持つ第１のデジタル利得制御回路、
    （ｆ）前記第２のＨＰＦ回路に接続される入力を持つ第２のデジタル利得制御回路、および、
    （ｇ）前記第１および第２のデジタル利得回路の夫々の出力および前記ＤＣ放電回路への入力と通信し、本ＤＢＢ受信機の出力を一定のレベルに維持するＤＣオフセット／正規化補正モジュール
    をさらに備えることを特徴とする請求項１７のＤＢＢ受信機。
  19. 無線通信信号を受信して処理する無線送信／受信ユニット（ＷＴＲＵ）であって、
    （ａ）該信号を選択的に増幅する少なくとも１つの低雑音増幅器（ＬＮＡ）、
    （ｂ）該ＬＮＡから前記通信信号を受信したことに応答して、アナログ実信号および虚信号成分を夫々実信号および虚信号パス上に出力する少なくとも１つの復調器、
    （ｃ）該実信号および虚信号パスの少なくとも１つに蓄積する直流を選択的に放電する直流（ＤＣ）放電回路、および、
    （ｄ）前記ＬＮＡをオンまたはオフにするＬＮＡ制御回路
    を備えることを特徴とするＷＴＲＵ。
  20. （ｅ）前記実信号パスに接続される第１のハイパスフィルタ（ＨＰＦ）回路、および、
    （ｆ）前記虚信号パスに接続される第２のＨＰＦ回路をさらに備え、
    前記第１および第２のＨＰＦ回路の夫々は、少なくとも１つのコンデンサおよび該コンデンサと並列の少なくとも１つのスイッチを含み、該スイッチは、前記ＤＣ放電回路によって、前記コンデンサから蓄積されたＤＣを選択的に流すように制御されることを特徴とする請求項１９のＷＴＲＵ。
  21. （ｇ）前記第１のＨＰＦ回路に接続される入力を持つ第１のデジタル利得制御回路、
    （ｈ）前記第２のＨＰＦ回路に接続される入力を持つ第２のデジタル利得制御回路、および、
    （ｉ）前記第１および第２のデジタル利得回路の夫々の出力、前記ＤＣ放電回路への入力、および前記ＬＮＡ制御回路への入力と通信し、ＤＢＢ受信機の出力を一定の出力電力レベルに維持するＤＣオフセット／正規化補正モジュール
    をさらに備えることを特徴とする請求項２０のＷＴＲＵ。
  22. （ｅ）前記実信号パスに接続される第１のハイパスフィルタ（ＨＰＦ）回路、および、
    （ｆ）前記虚信号パスに接続される第２のＨＰＦ回路をさらに備え、
    前記第１および第２のＨＰＦ回路の夫々は、少なくとも１つのコンデンサおよび該コンデンサと通信する少なくとも１つのトランジスタを含み、該トランジスタは、前記ＤＣ放電回路によって、前記コンデンサから蓄積されたＤＣを選択的に流すように制御されることを特徴とする請求項１９のＷＴＲＵ。
  23. （ｇ）前記第１のＨＰＦ回路に接続される入力を持つ第１のデジタル利得制御回路、
    （ｈ）前記第２のＨＰＦ回路に接続される入力を持つ第２のデジタル利得制御回路、および、
    （ｉ）前記第１および第２のデジタル利得回路の夫々の出力、前記ＤＣ放電回路への入力、および前記ＬＮＡ制御回路への入力と通信し、ＤＢＢ受信機の出力を一定のレベルに維持するＤＣオフセット／正規化補正モジュール
    をさらに備えることを特徴とする請求項２２のＷＴＲＵ。
  24. 無線通信信号を受信して処理する無線送信／受信ユニット（ＷＴＲＵ）であって、
    （ａ）該信号を受信したことに応答して、アナログ実信号および虚信号成分を夫々実信号および虚信号パス上に出力する少なくとも１つの復調器、および、
    （ｂ）該実信号および虚信号パスの少なくとも１つに蓄積する直流を選択的に放電する直流（ＤＣ）放電回路
    を備えることを特徴とするＷＴＲＵ。
  25. （ｃ）前記実信号パスに接続される第１のハイパスフィルタ（ＨＰＦ）回路、および、
    （ｄ）前記虚信号パスに接続される第２のＨＰＦ回路をさらに備え、
    前記第１および第２のＨＰＦ回路の夫々は、少なくとも１つのコンデンサおよび該コンデンサと並列の少なくとも１つのスイッチを含み、該スイッチは、前記ＤＣ放電回路によって、前記コンデンサから蓄積されたＤＣを選択的に流すように制御されることを特徴とする請求項２４のＷＴＲＵ。
  26. （ｅ）前記第１のＨＰＦ回路に接続される入力を持つ第１のデジタル利得制御回路、
    （ｆ）前記第２のＨＰＦ回路に接続される入力を持つ第２のデジタル利得制御回路、および、
    （ｇ）前記第１および第２のデジタル利得回路の夫々の出力および前記ＤＣ放電回路への入力と通信し、ＤＢＢ受信機の出力を一定の出力電力レベルに維持するＤＣオフセット／正規化補正モジュール
    をさらに備えることを特徴とする請求項２５のＷＴＲＵ。
  27. （ｃ）前記実信号パスに接続される第１のハイパスフィルタ（ＨＰＦ）回路、および、
    （ｄ）前記虚信号パスに接続される第２のＨＰＦ回路をさらに備え、
    前記第１および第２のＨＰＦ回路の夫々は、少なくとも１つのコンデンサおよび該コンデンサと通信する少なくとも１つのトランジスタを含み、該トランジスタは、前記ＤＣ放電回路によって、前記コンデンサから蓄積されたＤＣを選択的に流すように制御されることを特徴とする請求項２４のＷＴＲＵ。
  28. （ｅ）前記第１のＨＰＦ回路に接続される入力を持つ第１のデジタル利得制御回路、
    （ｆ）前記第２のＨＰＦ回路に接続される入力を持つ第２のデジタル利得制御回路、および、
    （ｇ）前記第１および第２のデジタル利得回路の夫々の出力および前記ＤＣ放電回路への入力と通信し、ＤＢＢ受信機の出力を一定のレベルに維持するＤＣオフセット／正規化補正モジュール
    をさらに備えることを特徴とする請求項２７のＷＴＲＵ。
  29. 無線通信信号を受信して処理する集積回路（ＩＣ）であって、
    （ａ）該信号を選択的に増幅する少なくとも１つの低雑音増幅器（ＬＮＡ）、
    （ｂ）前記ＬＮＡから前記通信信号を受信したことに応答して、アナログ実信号および虚信号成分を夫々実信号および虚信号パス上に出力する少なくとも１つの復調器、
    （ｃ）該実信号および虚信号パスの少なくとも１つに蓄積する直流を選択的に放電する直流（ＤＣ）放電回路、および、
    （ｄ）前記ＬＮＡをオンまたはオフにするＬＮＡ制御回路
    を備えることを特徴とするＩＣ。
  30. （ｅ）前記実信号パスに接続される第１のハイパスフィルタ（ＨＰＦ）回路、および、
    （ｆ）前記虚信号パスに接続される第２のＨＰＦ回路をさらに備え、
    前記第１および第２のＨＰＦ回路の夫々は、少なくとも１つのコンデンサおよび該コンデンサと並列の少なくとも１つのスイッチを含み、該スイッチは、前記ＤＣ放電回路によって、前記コンデンサから蓄積されたＤＣを選択的に流すように制御されることを特徴とする請求項２９のＩＣ。
  31. （ｇ）前記第１のＨＰＦ回路に接続される入力を持つ第１のデジタル利得制御回路、
    （ｈ）前記第２のＨＰＦ回路に接続される入力を持つ第２のデジタル利得制御回路、および、
    （ｉ）前記第１および第２のデジタル利得回路の夫々の出力、前記ＤＣ放電回路への入力、および前記ＬＮＡ制御回路への入力と通信し、ＤＢＢ受信機の出力を一定の出力電力レベルに維持するＤＣオフセット／正規化補正モジュール
    をさらに備えることを特徴とする請求項３０のＩＣ。
  32. （ｃ）前記実信号パスに接続される第１のハイパスフィルタ（ＨＰＦ）回路、および、
    （ｄ）前記虚信号パスに接続される第２のＨＰＦ回路をさらに備え、
    前記第１および第２のＨＰＦ回路の夫々は、少なくとも１つのコンデンサおよび該コンデンサと通信する少なくとも１つのトランジスタを含み、該トランジスタは、前記ＤＣ放電回路によって、前記コンデンサから蓄積されたＤＣを選択的に流すように制御されることを特徴とする請求項２９のＩＣ。
  33. （ｅ）前記第１のＨＰＦ回路に接続される入力を持つ第１のデジタル利得制御回路、
    （ｆ）前記第２のＨＰＦ回路に接続される入力を持つ第２のデジタル利得制御回路、および、
    （ｇ）前記第１および第２のデジタル利得回路の夫々の出力、前記ＤＣ放電回路への入力、および前記ＬＮＡ制御回路への入力と通信し、ＤＢＢ受信機の出力を一定のレベルに維持するＤＣオフセット／正規化補正モジュール
    をさらに備えることを特徴とする請求項３２のＩＣ。
  34. 無線通信信号を受信して処理する集積回路（ＩＣ）であって、
    （ａ）該信号を受信したことに応答して、アナログ実信号および虚信号成分を夫々実信号および虚信号パス上に出力する少なくとも１つの復調器、および、
    （ｂ）該実信号および虚信号パスの少なくとも１つに蓄積する直流を選択的に放電する直流（ＤＣ）放電回路
    を備えることを特徴とするＩＣ。
  35. （ｃ）前記実信号パスに接続される第１のハイパスフィルタ（ＨＰＦ）回路、および、
    （ｄ）前記虚信号パスに接続される第２のＨＰＦ回路をさらに備え、
    前記第１および第２のＨＰＦ回路の夫々は、少なくとも１つのコンデンサおよび該コンデンサと並列の少なくとも１つのスイッチを含み、該スイッチは、前記ＤＣ放電回路によって、前記コンデンサから蓄積されたＤＣを選択的に流すように制御されることを特徴とする請求項３４のＩＣ。
  36. （ｅ）前記第１のＨＰＦ回路に接続される入力を持つ第１のデジタル利得制御回路、
    （ｆ）前記第２のＨＰＦ回路に接続される入力を持つ第２のデジタル利得制御回路、および、
    （ｇ）前記第１および第２のデジタル利得回路の夫々の出力および前記ＤＣ放電回路への入力と通信し、ＤＢＢ受信機の出力を一定の出力電力レベルに維持するＤＣオフセット／正規化補正モジュール
    をさらに備えることを特徴とする請求項３５のＩＣ。
  37. （ｃ）前記実信号パスに接続される第１のハイパスフィルタ（ＨＰＦ）回路、および、
    （ｄ）前記虚信号パスに接続される第２のＨＰＦ回路をさらに備え、
    前記第１および第２のＨＰＦ回路の夫々は、少なくとも１つのコンデンサおよび該コンデンサと通信する少なくとも１つのトランジスタを含み、該トランジスタは、前記ＤＣ放電回路によって、前記コンデンサから蓄積されたＤＣを選択的に流すように制御されることを特徴とする請求項３４のＩＣ。
  38. （ｅ）前記第１のＨＰＦ回路に接続される入力を持つ第１のデジタル利得制御回路、
    （ｆ）前記第２のＨＰＦ回路に接続される入力を持つ第２のデジタル利得制御回路、および、
    （ｇ）前記第１および第２のデジタル利得回路の夫々の出力および前記ＤＣ放電回路への入力と通信し、ＤＢＢ受信機の出力を一定のレベルに維持するＤＣオフセット／正規化補正モジュール
    をさらに備えることを特徴とする請求項３７のＩＣ。

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