KR20100081997A

KR20100081997A - 가변적 ｄｃ 이득을 가진 직접 변환 시스템에서의 효율적 ｄｃ 교정을 위한 방법 및 장치

Info

Publication number: KR20100081997A
Application number: KR1020107009503A
Authority: KR
Inventors: 커티스 링; 앤디 로; 테테 세달로
Original assignee: 맥스리니어 인코포레이티드
Priority date: 2007-10-03
Filing date: 2008-10-02
Publication date: 2010-07-15
Also published as: TW200922141A; US9124338B2; WO2009046209A1; US20120244826A1; EP2206239A1; US8478221B2; US20140155012A1; US8229381B2; JP2010541499A; US20090098845A1; CN101919167A

Abstract

무선 통신 수신기는, 각기 무선 통신 수신기에 배치된 증폭 스테이지의 이득들과 관련된 다수의 DC 오프셋 값들을 저장하는 다수의 룩업 테이블들을 포함한다. 각 룩업 테이블의 엔트리들은 교정 단계의 한 스테이지 중에 추정된다. 그러한 교정 스테이지 도중에, 한 증폭 스테이지의 선택된 각 이득에 대해, 서치 로직이 현재의 DC 오프셋 넘버를 추정하고, 그것을 서치 로직으로 다시 피드백 된 이전의 DC 오프셋 추정치와 비교한다. 현재와 이전의 추정치들 사이의 차가 소정 문척치 미만이면, 현재의 추정치가 선택된 증폭 스테이지의 이득의 DC 오프셋과 관련되었다고 취급하여 룩업 테이블에 저장된다. 이 프로세스는 해당하는 각 증폭 스테이지의 각 선택 이득에 대해 룩업 테이블들이 채워질 때까지 반복된다.

Description

가변적 ＤＣ 이득을 가진 직접 변환 시스템에서의 효율적 ＤＣ 교정을 위한 방법 및 장치 {Method and apparatus for efficient DC calibration in a direct-conversion system with variable DC gain}

관련 출원들에 대한 상호 참조

본 출원은 2007년 10월 3일 "Method And Apparatus For Efficient DC Calibration In A Direct-Conversion System With Variable DC Gain"이라는 제목으로 출원된 USC 119(e) 조항에 의거한 미국 가출원 번호 60/977,299을 우선권 주장하며, 그 내용 전부가 이 명세서 안에 참조 형식으로 포함된다.

직접 변환 (direct conversion) 수신기는 보통 믹서, 기저대역 필터, 기저대역 가변 증폭기, RF 가변 증폭기들 및 아날로그-디지털 컨버터를 포함한다. 직접 변환 수신기와 헤테로다인 (heterodyne) 수신기의 주요한 차이는, 직접 변환 수신기는 중간 주파수 (intermediate frequency)를 중심으로 하기보다 DC를 중심으로 하는 신호를 출력한다는 것이다.

도 1은 통상적 직접 변환 수신기의 블록도이다. G1은 제1RF 증폭기(10)의 이득이다. G2는 제2RF 증폭기(12)의 이득이다. 믹서(14)는 주파수 변환을 지원한다. 로 패스 필터 (low pass filter)(16)는 주파수 선택성을 지원한다. G3는 기저대역 증폭기(18)의 이득이다. 아날로그-디지털 컨버터(20)는 수신한 아날로그 신호를 디지털 신호로 변환한다.

S1과 L1 신호 라인들 간의 유한 분리 (finite isolation) (즉, 물리적 분리)는, 도 2에 도시된 것과 같이, 믹서(14)에서 소정 정도의 LO 누설 (leakage)을 일으키고 그것이 하향 변환된 (down-converted) 기저대역 신호와 믹스되어 믹서(14)의 출력단에 나타나는데, 이러한 현상을 보통 셀프-믹싱 (self-mixing)이라 한다. 따라서 믹서(14)가 제공하는 신호(S3)는 하향 변환된 수신 파형, DC 성분, 그리고 고주파 성분들이 합성된 것이다. 그러한 고주파 성분들은 필터(16)를 통해 걸러져 나간다.

신호 S3의 DC 성분은 증폭기(12)의 이득(G2)에 따라 가변 될 수 있다. 로 패스 필터(16) 역시 이득에 종속되는 DC 오프셋들을 도출할 수 있다. ADC(20)는 어떤 유한한 전압 스윙만을 처리할 수 있기 때문에, 수신기의 RF 부분과 기저대역 부분 모두로부터 나오는 잠정적으로 큰 DC 오프셋들이 ADC(20)를 포화시킬 것이다. 따라서, 기저대역 복조기로 들어오는 신호의 무결성 및 동적 범위를 보존하기 위해 ADC(20)에 도달하기 전에 DC 오프셋들이 반드시 최소화되어야 한다. 수신기는 잘 알려져 있다시피, 종종 아날로그 전단 (front end) 및 기저대역 복조기를 포함한다. 이것은 DC 오프셋을 제거하기 위해 S3 신호 라인 같은 신호 라인에 정정 팩터 (correction factor)를 주입함으로써 통상적 교정 (calibration) 기술을 사용해 성과를 낼 수 있다. 이 프로세스를 보통 DC 교정 또는 DC 오프셋 정정이라고 부른다.

그러나, G2 및 G3 이득들이 가변될 때, 요망되는 정정 팩터 역시 일반적으로 가변된다. 이것은 신호 경로가 정정 팩터를 그러한 이득들의 함수로서 신속히 정정하지 않는 이상 신호의 요동 (perturbations)을 일으킬 것이다. 그러한 것은 사전에 다양한 이득 설정치들에 해당하는 정정 팩터들을 저장하는 룩업 테이블들 (LUTs, look-up tables)을 이용함으로써 성과를 낼 수 있다.

통상적 애플리케이션들에서는 아날로그-디지털 컨버터 앞에서 DC 오프셋들을 제거하는 것이 바람직하다. 텔레비전 수신에 사용되는 것들 같은 통상의 수신기들에는 두 가지 종래의 기술들이 DC 오프셋을 다루는데 사용된다. 도 3에 도시된 제1종래 기술에 따르면, G2와 G3 사이의 모든 가능한 이득 파티셔닝 (gain partitioning)에 대해 DC 오프셋 추정이 수행되고, 그 결과들이 룩업 테이블 (LUT)(22)에 저장된다. LUT(22)는 수신기가 G2나 G3를 바꿀 때마다 참조된다. 따라서 LUT(22) 안의 엔트리 개수는 (G2 x G3)이다. 이 기술은 상대적으로 수월하지만 느리고, 특히 G2 및 G3의 이득 범위가 커질 때 더욱 느리다. 동작 속도를 향상시키기 위해 DC 오프셋 추정치가 하드웨어에 저장되는 겨우, 반도체 다이 (die)의 사이즈가 증가되고, 그로 인해 비용이 높아질 것이다.

도 4를 참조하면, 제2종래 기술에 따라, 고정된 수의 G2, G3 쌍들에 대한 DC 오프셋 추정이 수행되어 테이블(24)에 저장된다. 이 기술은 하드웨어의 복잡도를 줄이지만, 복조기가 동적 DC 오프셋 제거를 수행해야 한다는 요건을 가진다. G2 및 G3가 채널 조건에 따라 가변하기 때문에, DC 오프셋 스윙을 최소한의 값으로 유지시킬 적절한 G2 및 G3 쌍을 선택하는 것은 어려운 일이다. 이 기술은 또 DC 오프셋들이 이득에 따라 그다지 크게 가변 되지 않을 것을 요한다.

본 발명의 일 실시예에 따른 직접 변환 수신기는 일부로서, 각각의 DC 오프셋 값이 제1증폭 스테이지의 제1이득 무리들 중 다른 한 이득과 결부되어 있는 제1DC 오프셋 값들의 무리를 저장하도록 구성된 제1룩업 테이블, 및 각각의 DC 오프셋 값들이 제2증폭 스테이지의 제2이득 무리들 중 다른 한 이득과 결부되어 있는 제2DC 오프셋 값들의 무리를 저장하도록 구성된 제2룩업 테이블을 포함한다.

일 실시예에서, 직접 변환 수신기는 일부로서, 아날로그-디지털 컨버터(ADC), ADC에 반응하며 제1증폭 스테이지의 제1선택 이득과 추가로 이전의 추정 반복 (iteration) 중에 추정된 DC 오프셋 값을 나타내는 피드백 신호에 따라 현재의 DC 오프셋 값을 추정하도록 구성된 서치 로직, 및 서치 로직에 반응하고 이전 반복 중에 서치 로직에 의해 추정된 DC 오프셋 값을 제공하도록 구성된 피드백 루프를 더 포함한다. 서치 로직은, 현재의 DC 오프셋 값 추정치 및 이전의 DC 오프셋 값 추정치 사이의 차이가 소정 문턱치 미만일 때 제1룩업 테이블에 현재의 DC 오프셋 값의 추정치를 저장하도록 추가 구성된다.

서치 로직은, 제2증폭 스테이지의 제1선택 이득 및 추가로 이전 추정 반복 중에 이뤄진 제2DC 오프셋의 추정치를 나타내는 피드백 신호에 따라 제2DC 오프셋 값을 추정하도록 추가 구성된다. 서치 로직은 현재의 제2DC 오프셋 값 추정치와 이전의 제2DC 오프셋 값 추정치 사이의 차가 소정 문턱치 미만일 때 제2룩업 테이블에 제2DC 오프셋 값 추정치를 저장하도록 추가 구성된다.

일 실시예에서, 직접 변환 수신기는 일부로서, 제1룩업 테이블의 각각의 검색 엔트리를 관련된 2의 보수 표현으로 변환하도록 구성된 제1변환 블록, 제2룩업 테이블의 각각의 검색 엔트리를 관련된 2의 보수 표현으로 변환하도록 구성된 제2변환 블록, 및 제1 및 제2변환 블록들의 출력들을 합하도록 구성된 합산기를 더 포함한다. 일 실시예에서, 직접 변환 수신기는 일부로서, 합산기의 출력을 포화시키도록 된 포화 (saturation) 로직 블록을 더 포함한다. 일 실시예에서, 직접 변환 수신기는 일부로서, 포화 로직 블록의 출력을 무부호 바이너리 넘버로 변환하도록 된 제3변환 블록을 더 포함한다. 일 실시예에서, 직접 변환 수신기는 일부로서, 제3변환 블록에 반응하는 디지털-아날로그 변환기 (DAC)를 더 포함한다.

일 실시예에서, 직접 변환 수신기는 일부로서, DAC에 반응하는 필터, ADC에 반응하는 딜레이 (delay) 성분, 제1증폭 스테이지의 입력과 연결된 제3증폭 스테이지, 및 제1증폭 스테이지의 출력과 연결된 주파수 변환 모듈을 더 포함한다.

본 발명의 일 실시예에 따라 직접 변환 수신기에서 DC 오프셋을 추정하는 방법은 일부로서, 각각의 DC 오프셋 값이 제1증폭 스테이지의 제1이득들의 그룹 중 서로 상이한 한 이득과 결부되어 있는 제1DC 오프셋 값들의 그룹을 저장하는 단계; 및 각각의 DC 오프셋 값들이 제2증폭 스테이지의 제2이득들의 그룹 중 서로 상이한 한 이득과 결부되어 있는 제2DC 오프셋 값들의 그룹을 저장하는 단계를 포함한다.

일 실시예에서, 상기 방법은, 그 일부로서, 제1증폭 스테이지의 제1선택 이득과 추가로 제1추정 반복 (iteration) 중에 추정된 제1DC 오프셋 값 추정치를 나타내는 피드백 신호에 따라 제2DC 오프셋 값을 추정하는 단계, 제2DC 오프셋 값 추정치 및 제1DC 오프셋 값 추정치 사이의 차이가 소정 문턱치 미만일 때 제1룩업 테이블에 제2DC 오프셋 값 추정치를 저장하는 단계, 및 제2DC 오프셋 값 추정치와 제1DC 오프셋 값 추정치 사이의 차가 소정 문턱치 이상일 때, 제3DC 오프셋 값을 추정하는 단계를 더 포함한다.

일 실시예에서, 상기 방법은, 그 일부로서, 제2증폭 스테이지의 제1선택 이득과 추가로 제1추정 반복 중에 추정된 제4DC 오프셋 값 추정치를 나타내는 피드백 신호에 따라 제5DC 오프셋 값을 추정하는 단계, 추정된 제5DC 오프셋 값 추정치와 제4DC 오프셋 값 추정치의 차가 소정 문턱치 미만일 때 제5DC 오프셋 값 추정치를 제2룩업 테이블에 저장하는 단계, 및 제5DC 오프셋 값 추정치와 제4DC 오프셋 값 추정치의 차가 소정 문턱치 이상이면 제6DC 오프셋 값을 추정하는 단계를 더 포함한다.

일 실시예에서, 상기 방법은, 제1룩업 테이블에 저장된 각각의 엔트리를 관련된 2의 보수 표현으로 변환하는 단계, 제2룩업 테이블에 저장된 각각의 엔트리를 관련된 2의 보수 표현으로 변환하는 단계, 및 제1 및 제2룩업 테이블들에 저장된 엔트리들의 2의 보수 표현들을 더하여 그 합을 생성하는 단계를 더 포함한다.

일 실시예에서, 상기 방법은 상기 합을 포화시키는 (saturating) 단계, 포화된 합을 무부호 (unsigned) 바이너리 넘버로 변환하는 단계, 및 무부호 바이너리 넘버를 아날로그 신호로 변환하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 아날로그 신호를 필터링하는 단계, 제2증폭 스테이지을 이용해 아날로그 신호를 증폭하는 단계, 증폭된 신호를 디지털 신호로 변환하는 단계, 및 디지털 신호를 딜레이 (delay) 시키는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 신호가 제1증폭 스테이지에 제공되기 전에 그 신호를 증폭하는 단계, 및 제1증폭 스테이지의 출력을 주파수 변환하는 단계를 더 포함한다.

도 1은 종래 기술에 알려진 바와 같은 통상적인 직접 변환 수신기의 블록도이다.
도 2는 종래 기술에 알려진 바와 같이, 직접 변환 수신기에서 셀프-믹싱을 일으키는 LO 누설을 보인 것이다.
도 3은 종래 기술에 알려진 바와 같이, 룩업 테이블이 안에 배치된 직접 변환 수신기를 보인다.
도 4는 종래 기술에 알려진 바와 같이, 룩업 테이블이 안에 배치된 직접 변환 수신기를 보인다.
도 5a는 본 발명의 전형적 실시예에 따라, 교정 단계의 제1부분 중에 제1증폭 스테이지과 관련된 DC 오프셋 값들을 교정 및 저장하는데 사용되는 시스템 구성의 블록도이다.
도 5b는 본 발명의 전형적 실시예에 따라, 교정 단계의 제1부분 중에 제1증폭 스테이지과 관련된 DC 오프셋 값들을 교정 및 저장하는데 사용되는 시스템 구성의 블록도이다.
도 6a는 본 발명의 전형적 실시예에 따라, 교정 단계의 제2부분 중에 제2증폭 스테이지과 관련된 DC 오프셋 값들을 교정 및 저장하는데 사용되는 시스템 구성의 블록도이다.
도 6b는 본 발명의 전형적 실시예에 따라, 교정 단계의 제2부분 중에 제2증폭 스테이지과 관련된 DC 오프셋 값들을 교정 및 저장하는데 사용되는 시스템 구성의 블록도이다.
도 7은 본 발명의 일 실시예에 따라, 교정 단계 중에 여러 룩업 테이블들 안에 DC 오프셋 값들을 저장하도록 수행되는 단계들의 흐름도이다.
도 8은 본 발명의 일 실시예에 따른 무선 통신 수신기의 여러 블록들이다.

본 발명의 일 실시예에 따르면, 무선 통신 시스템의 둘 이상의 증폭 스테이지과 관련된 여러 이득 조합들에 대응되는 DC 오프셋들이 효율적으로 추정되어 관련된 룩업 테이블들 안에 저장된다. 저장된 값들은 이후에 수신기의 정상 동작 중에 사용된다. 본 발명의 일 실시예에 따르면, 이득들의 모든 가능한 조합들에 대해 DC 오프셋을 포괄적으로 결정해야 할 필요는 없다. 예를 들어, 한 쌍의 증폭 스테이지들과 관련된 이득 G2와 G3가 DC 보상되어야 한다고 가정할 수 있다. 본 발명의 일 실시예에 따르면, G2+G3 개의 반복과 저장 위치들이 필요로 되므로, 구현에 요구되는 시간과 메모리를 크게 줄일 수 있다. 반대로, 통상의 시스템은 도 3에 도시된 것과 같이, DC 교정 알고리즘의 G2 x G3 개의 반복뿐 아니라 G2 x G3 저장 요소들을 필요로 한다.

교정 단계 중에, 룩업 테이블들에는 수신기에 배치된 둘 이상의 증폭 스테이지들과 관련된 상응하는 DC 오프셋 값들이 소재한다. 도 5a는 본 발명의 한 전형적 실시예에 따라 교정 단계의 제1부분 중에 한 증폭 스테이지과 연관된 DC 오프셋 값들을 교정 및 저장하는데 사용되는 시스템 구성(100)의 블록도이다. 교정 단계의 제1부분 중에, 증폭기(12)의 이득들 G2와 관련된 DC 오프셋 값들이 추정된 후 LUT(34)에 저장된다. 교정 단계의 제2부분 중에, 증폭기(18)의 이득들인 G3와 관련된 DC 오프셋 값들이 추정되어 LUT(42)에 저장된다. 증폭기(10)는 G1의 이득을 가지는 것으로 전제된다.

교정 단계의 제1부분 중에, 이득들인 G3 및 G1은 고정된 값들로 세팅되고, 이득 G2는 G2 LUT(34)에 들어갈 수 있도록 원하는 범위 사이에서 가변 된다. 일 실시예에서, 교정 단계의 제1부분 도중에, G2와 관련된 DC 오프셋 값들을 추정하는 중에 G3 LUT(42)가 DAC(20)의 중간 포인트 출력에 해당하는 값으로 초기화될 수 있다. 제1 및 제2교정 단계들 모두에서, 스위치 S1을 이용해 전단 (front-end) 저잡음 증폭기 LNA(150)가 시스템(10)으로부터 분리된다. 이것은 신호 경로 S1이 안테나(102)로부터 분리되게 만들고, 그에 따라 입력되는 어떤 RF 신호들이 DC 교정을 방해하지 못하게 막을 수 있다.

도 5a를 참조할 때, 시스템(100)은 일부로서, 믹서(14), 로 패스 필터(16), 아닐로그-디지털 컨버터 (ADC)(20), 딜레이 요소(30), 바이너리 서치 로직 블록(32), LUT(34), 수신된 바이너리 넘버를 2의 보수 표현으로 변환하도록 된 제1변환 로직 블록(36), 합산기(38), 포화 로직 블록(44), 포화 로직 블록(44)의 출력을 무부호 넘버로 변환하도록 된 제2변환 로직 블록(46), 디지털-아날로그 컨버터 (DAC)948), 및 LUT(42)로부터 수신한 DC 오프셋 값을 관련된 2의 보수 표현으로 변환하도록 된 제3변환 로직 블록(40)을 포함하는 것으로 도시되어 있다. 본 발명이 한 증폭 스테이지과 관련된 DC 오프셋 이득을 각각 저장 및 공급하는 한 쌍의 LUT들을 들어 설명되고는 있으나, 다른 실시예들에서 각각 셋 이상의 증폭 스테이지들 중 서로 다른 하나와 관련된 데이터를 저장 및 공급하는 셋 이상의 LUT들이 사용될 수도 있다는 것을 알 수 있을 것이다.

증폭기(12)는 증폭기(10)로부터 수신한 신호를 증폭하여 주파수 변환 모듈(14)에 증폭 신호를 공급하도록 구성된다. 주파수 변환 모듈(14)은 이 실시예에서 믹서로서 도시되며, 수신된 신호의 주파수를 변환하도록 되어 있다. 필터(16)는 믹서(14)로부터 수신된 신호의 원치않는 스펙트럼을 걸러내 버리도록 구성된다. 필터(16)의 출력 신호가 증폭기(18)에 의해 증폭되고 이어서 ADC(20)에 의해 디지털화된다. 딜레이 요소(30)는 ADC(20)의 출력이 서치 로직(32)으로 공급되기 전에 안정될 수 있게 한다. 서치 로직(32)은 딜레이 요소(30)로부터 수신된 바이너리 값과 관련된 엔트리를 LUT(34)에서 식별한다. 그렇게 LUT(34)에서 식별된 엔트리는 제1변환 로직 블록(36)에 의해 대응하는 2의 보수 표현으로 변환된 후 합산기(38)로 제공된다. LUT(42)에 저장된 G3의 초기화 값은 제3변환 로직 블록(40)에 의해 대응하는 2의 보수 표현으로 변환된 후 합산기(38)로 제공된다.

교정 단계의 제1부분 중에, G1 및 G3 값들은 일정하게 유지되면서 G2에 대해 각각 새로 선택된 값이 주어지는 한편, 새 DC 오프셋 값이 LUT(32)에 추가된다. 이 프로세스는 LUT(32)가 채워질 때까지 반복된다. LUT(34)를 채우기 위해, 서치 로직(32)은 ADC(20)에 의해 제공된 바이너리 값을 사용해, DC 오프셋 넘버가 가변 된다고 예상되는 범위에 따라 한 DC 오프셋 넘버를 추정한다. 추정된 DC 오프셋 넘버는 제1, 제2 및 제3로직 블록들(36, 44, 46), 합산기(38) 및 DAC(48)를 포함하는 피드백 로프를 사용해 서치 로직(32)으로 피드백된다. 도 5에 도시된 바와 같이, DAC(48)의 출력이 필터(16)로 제공된다. 서치 로직(32)은, 추정한 값과 피드백 경로를 통해 수신한 값 사이의 차가 소정 값 이하에 들어올 때까지, 추정한 값을 계속해서 수정한다. 달리 말해, 서치 로직(30)은 각각의 반복 중에, 이전 반복 사이클 중에 추정했던 값과 추정한 새 값 사이의 차가 최소화되도록 그 두 추정치들 간 차가 수렴하여 소정의 문턱값 미만이 될 때까지 시도한다. 일 실시예에서, 그 문턱치는 바이너리 값 0으로 세팅될 수 있다. 일례로서, 그것은 추정된 값과 피드백된 값 사이의 차가 소정 문턱치 미만이 될 때까지 7-10 회의 반복을 하게 된다. 어떤 실시예들에서, 서치 로직(32)은 바이너리 서치를 수행하도록 구성된다. 일 실시예에서, 서치 로직(32)은 선형 서치 등을 수행한다.

합산기(38)에 의해 생성된, LUT들(34 및 42)에 의해 공급된 넘버들의 합이 DAC(48)가 전형적 바이너리 DAC일 때 DAC(48)의 비트-폭 (bit-width)을 절대 초과하지 않게 하기 위해, LUT들(34 및 42)에 의해 공급된 값들은 우선 각자 관련된 2의 보수 표현들로 변환된다. 제1변환 블록(36)이 LUT(34)로부터 수신한 바이너리 데이터를 관련된 2의 보수 표현으로 변환한다. 마찬가지로, 제3변환 블록(40)은 LUT(34)로부터 수신한 바이너리 데이터를 관련된 2의 보수 형식으로 변환한다. 합산기(38)는 변환 블록들(36, 40)의 출력들을 합하고, 그 합을 포화 로직(44)으로 보내도록 구성된다. 포화 로직(46)은 그것이 수신한 넘버들보다 많은 비트를 포함하지 않게 함으로써 그 바이너리 합을 포화시킨다. 예를 들어, 변환 블록들(36 및 40) 각각이 4 비트의 넘버를 제공한다고 가정할 수 있다. 합산기(38)에 의해 생성되는 그 두 넘버들의 합은 4 비트를 초과할 수 있고 DAC(48)를 알맞게 작동시키지 못하게 할 수가 있다. 이러한 것을 막기 위해, 포화 로직(44)이, 가령 합산기(38)가 생성할 수 있는 최대값을 제한하거나 캐리-오버 (carry-over)를 무시함으로써 합산기(38)로부터 수신된 합을 유지시킨다. 예를 들어, 변환 블록들(36 및 40) 각각이 4 비트 로직 블록인 경우, 합산기(38)에 의해 생성된 그들의 합은 최대 1111의 바이너리 넘버로 유지된다. 포화 로직 블록(44)의 출력이 무부호 바이너리 넘버로 변환되어 DAC(48)로 하여금 동작 결과를 처리할 수 있게 한다.

도 5b는 본 발명의 또 다른 전형적 실시예에 따라, 교정 단계의 제1부분 중에 증폭 스테이지(12)과 관련된 DC 오프셋 값들을 교정 및 저장하는데 사용되는 시스템 구성(200)의 블록도이다. 시스템 구성(200)은, 이 시스템 구성(200) 내 DAC(148)가 2의 보수 DAC 타입이라는 것을 제외하면 시스템 구성(100)과 유사하다. 그에 따르면, 시스템(200)은 LUT들(34 및 42)에 저장된 엔트리들을 그들 각자의 2의 보수 표현들로 변환하게 하는 어떠한 로직 블록도 포함하지 않는다. 시스템(200)은 또 유부호 (signed) 바이너리 넘버들을 무부호 바이너리 넘버들로 변환하는 로직 블록을 가질 필요 역시 없다.

도 6a는 본 발명의 한 전형적 실시예에 따라, 교정 단계의 제2단계 중에 증폭기(18)와 관련된 DC 오프셋 값들을 교정 및 저장하는데 사용되는 시스템 구성(300)의 블록도이다. 시스템(300)은, 이 시스템(300) 안에서 G3 값들을 가변해 얻어진 DC 오프셋 값들이 LUT(42)를 채우는데 사용된다는 것을 제외하면, 시스템(100)과 유사하다. 그에 따라, 시스템(300)에서, LUT(42)는 서치 로직(32) 및 제1변환 로직 블록(36) 사이에 연결된다. 교정 단계의 제2부분 중에, 이득들 G2 및 G1은 고정된 값들로 세팅되고, 이득 G3는 원하는 범위 사이에서 가변 된다. 선택된 G2의 상수 값 및 G3의 여러 선택된 값들 각각에 대해 한 엔트리가 LUT(42)에 저장된다. LUT(42) 내 각 엔트리는 서로 다른 값의 이득 G3와 관련된 DC 오프셋 정정 넘버에 해당한다.

도 6b는 본 발명의 또 다른 전형적 실시예에 따라, 교정 단계의 제2부분 중에 증폭기(18)와 관련된 DC 오프셋 값들을 교정 및 저장하는데 사용되는 시스템 구성(400)의 블록도이다. 시스템 구성(400)은, 이 시스템 구성(400) 내 DAC(148)가 2의 보수 DAC 타입이라는 점을 제외하면 시스템 구성(300)과 유사하다. 따라서, 시스템 구성(400)은 LUT들(34 및 42)에 저장된 엔트리들을 그 각자의 2의 보수 표현들로 변환하는 어떠한 로직 블록도 포함하지 않는다. 시스템(400)은 또 유부호 바이너리 넘버들을 무부호 바이너리 넘버들로 변환할 로직 블록을 가질 필요 또한 없다.

위에서 기술한 바와 같이, LUT(34)에는 이득 G2와 관련된 DC 오프셋 정정 넘버들이 들어가게 되고, 한편 이득 G3 (그리고 그 LUT(42) 포인터)는 가령 그 최대 이득 값과 같은 임의의 상수 값으로 유지된다. 그런 다음, LUT(42)는 G3 이득들과 관련된 DC 오프셋 정정 넘버들로 채워지고 이득 G2 (및 그 LUT(34) 포인터)는 임의의 상수값으로 유지된다. LUT들(34 및 42)이 채워지는 순서는 변경될 수 있음을 알 수 있을 것이다. 또, 더 많은 테이블들과 교정 단계들을 이용하여 비슷한 방식으로 추가 이득 스테이지들이 제공될 수도 있을 것이다. DAC(48)에 사용되는 비트 수는 수신기에 존재하는 DC 오프셋의 크기와 같은 여러 요인들에 따라 좌우될 수 있다.

도 7은 본 발명의 일 실시예에 따라 교정 단계 중에 여러 LUT들 안에 DC 오프셋 값들을 저장하기 위해 수행되는 단계들의 흐름도(700)이다. LUT 엔트리들이 DAC의 중간 동작 포인트 같은 알려진 값들로 초기화된다(702). 증폭 (이득) 스테이지 i와 관련된 DC 오프셋 교정 값들을 생성하기 위해, 다른 모든 스테이지들의 이득이 알려진 값들로 세팅된다(706). 그 알려진 값들은 어떤 실시예들에서 그들 각자의 스테이지들의 최대 이득들일 수 있다. 교정되는 증폭 스테이지 i의 이득이 최소값으로부터 최대값까지 연속해서 증가하는 방향으로 바뀐다 (708). 스테이지 i의 각 이득마다, 교정 프로세스가 수행되어(710) 반복적으로 해당 DC 오프셋 값을 추정하도록 한다. 추정된 DC 오프셋 값이 소정 조건을 만족시킨 뒤, 그것은 관련된 LUT 엔트리 안에 저장된다(712). 그런 다음, 스테이지의 이득이 변경되고(714) 프로세스는 스테이지 i의 각각의 이득마다 하나의 엔트리가 관련 LUT i 안에 저장될 때까지 반복된다. 그런 다음 교정이 다음 스테이지 i+1로 이어지고(716) 프로세스는 각 증폭 스테이지의 각각의 선택된 이득과 관련된 DC 오프셋 값이 추정되어 대응하는 LUT 엔트리에 저장될 때까지 반복된다.

도 8은 본 발명의 일 실시예에 따른 수신기의 일부에 대한 블록도이다. LUT들(34 및 42)은 각기 증폭 스테이지들(12 및 18)과 관련되는 추정된 DC 오프셋 값들을 포함한다. LUT들(34 및 42) 내 엔트리들은 위에서 자세히 설명한 바와 같이 DC 오프셋 교정 단계 중에 저장된다. 교정 단계 뒤에, 전단 (front-end) LNA(150)이 스위치 S1을 거쳐 증폭기(10)와 연결된다. 신호 A에 따라 선택된, 증폭기(12)의 각 이득마다, 대응하는 DC 오프셋 값이 LUT(34)로부터 검색되어 변환 로직 블록(40)으로 전달된다. 다시 말해, 증폭기(12)의 이득이 신호 A를 이용해 가변될 때, 서로 다른 값이 LUT(34)로부터 검색되어 증폭기(12)의 가변된 이득으로 야기된 어떤 결과적 DC 오프셋 변화를 보상하도록 한다. 마찬가지로, 신호 B에 따라 선택된 증폭기(18)의 각 이득마다, 대응하는 DC 오프셋 값이 LUT(42)로부터 검색되어 변환 로직 블록(36)으로 전달된다. 즉, 증폭기(18)의 이득이 신호 B를 사용해 변경될 때, 사로 다른 값이 LUT(42)로부터 검색되어 증폭기(18)의 가변된 이득에 의해 야기된 어떤 결과적 DC 오프셋 변화를 보상하도록 한다.

LUT(34)로부터 검색된 DC 오프셋 값은 로직 변환 블록(40)을 이용해 그 2의 보수 표현으로 변환된다. 마찬가지로, LUT(42)로부터 검색된 DC 오프셋 값은 로직 변환 블록(36)을 이용해 그 2의 보수 표현으로 변환된다. 합산기(38)가 로직 블록들(36 및 40)의 출력들을 합하고 그 합을 포화 블록(44)으로 제공한다. 포화 블록(44)에 의해 제공된 포화된 합은 무부호 바이너리 넘버로 변환된 후 DAC(48)로 전달된다. DAC(48)는 수신된 무부호 넘버를 아날로그 신호로 변환한 후, 믹서(14)를 필터(16)에 연결하는 신호 경로 S3로 그 무부호 넘버를 공급한다.

상술한 본 발명의 실시예들은 예시적인 것으로 한정적인 것이 아니다. 다양한 대안들 및 그에 상응하는 안들이 있을 수 있다. 본 발명은 증폭 스테이지들 및 룩업 테이블들의 개수에 의해 한정되지 않는다. 본 발명은 여기 개시내용에서 배치할 수 있는 집적 회로의 종류에 의해 한정되지 않는다. 또한 상기 개시내용은 여기 개시내용을 제조하는데 사용될 수 있는 CMOS, Bipolar, 또는 BICMOS 등과 가은 어떤 특정 타입의 프로세스 기술에 한정되는 것도 아니다. 본 명세서 내용에 비춰 다른 부가사항, 삭제사항 또는 변경사항들이 있을 수 있고 그들이 첨부된 청구범위 안에 들어올 수 있다는 것은 자명한 사실이다.

Claims

직접 변환 수신기 (direct conversion receiver)에 있어서,
각각의 DC 오프셋 값이 제1증폭 스테이지의 복수의 제1이득들 가운데 서로 다른 한 이득과 연관되어 있는, 복수의 제1DC 오프셋 값들을 저장하도록 구성된 제1룩업 테이블; 및
각각의 DC 오프셋 값이 제2증폭 스테이지의 복수의 제2이득들 가운데 서로 다른 한 이득과 연관되어 있는, 복수의 제2DC 오프셋 값들을 저장하도록 구성된 제2룩업 테이블을 포함함을 특징으로 하는 직접 변환 수신기.
제1항에 있어서,
아날로그-디지털 변환기(ADC);
상기 ADC에 반응하고, 상기 제1증폭 스테이지의 제1선택 이득에 따라, 그리고 추가로 이전의 추정 반복 (estimation iteration) 중에 추정된 DC 오프셋 값을 나타내는 피드백 신호에 따라, 현재의 DC 오프셋 값을 추정하도록 구성된 서치 로직; 및
상기 서치 로직에 반응하고, 상기 이전의 반복 중에 상기 서치 로직에 의해 추정된 DC 오프셋 값을 제공하도록 구성된 피드백 루프를 더 포함하고,
상기 서치 로직은, DC 오프셋 값의 현재 추정치 및 DC 오프셋 값의 이전 추정치의 차가 소정 문턱치 미만일 때, 상기 DC 오프셋 값의 현재 추정치를 상기 제1룩업 테이블에 저장하도록 추가 구성됨을 특징으로 하는 직접 변환 수신기.
제2항에 있어서, 상기 서치 로직은, 제2증폭 스테이지의 제1선택 이득에 따라, 그리고 추가로 이전 추정 반복 중에 정해진 제2DC 오프셋의 추정치를 나타내는 피드백 신호에 따라, 제2DC 오프셋 값을 추정하도록 추가 구성되고,
상기 서치 로직은, 상기 DC 오프셋 값의 현재의 제2추정치 및 제2DC 오프셋 값의 이전 추정치의 차가 소정 문턱치 미만이면 상기 제2룩업 테이블에 상기 DC 오프셋 값의 제2추정치를 저장하도록 추가 구성됨을 특징으로 하는 직접 변환 수신기.
제3항에 있어서,
상기 제1룩업 테이블의 각각의 검색된 엔트리를 관련된 2의 보수 표현으로 변환하도록 구성된 제1변환 블록;
상기 제2룩업 테이블의 각각의 검색된 엔트리를 관련된 2의 보수 표현으로 변환하도록 구성된 제2변환 블록; 및
상기 제1 및 제2변환 블록들의 출력들을 더하도록 구성된 합산기를 더 포함함을 특징으로 하는 직접 변환 수신기.
제4항에 있어서, 상기 합산기의 출력을 포화시키도록 된 포화 (saturation) 로직 블록을 더 포함함을 특징으로 하는 직접 변환 수신기.
제5항에 있어서,
상기 포화 로직 블록의 출력을 무부호 (unsigned) 바이너리 넘버로 변환하도록 된 제3변환 블록을 더 포함함을 특징으로 하는 직접 변환 수신기.
제6항에 있어서,
상기 제3변환 블록에 응답하는 디지털-아날로그 컨버터 (DAC)를 더 포함함을 특징으로 하는 직접 변환 수신기.
제7항에 있어서,
상기 DAC에 응답하는 필터를 더 포함함을 특징으로 하는 직접 변환 수신기.
제8항에 있어서,
상기 ADC에 응답하는 딜레이 (delay) 요소를 더 포함함을 특징으로 하는 직접 변환 수신기.
제9항에 있어서,
상기 제1증폭 스테이지의 입력과 연결된 제3증폭 스테이지; 및
상기 제1증폭 스테이지의 출력에 연결된 주파수 변환 모듈을 더 포함함을 특징으로 하는 직접 변환 수신기.
직접 변환 수신기 (direct conversion receiver)에서 DC 오프셋을 추정하는 방법에 있어서,
각각의 DC 오프셋 값이 제1증폭 스테이지의 복수의 제1이득들 가운데 다른 한 이득과 연관되어 있는, 복수의 제1DC 오프셋 값들을 저장하는 단계; 및
각각의 DC 오프셋 값이 제2증폭 스테이지의 복수의 제2이득들 가운데 다른 한 이득과 연관되어 있는, 복수의 제2DC 오프셋 값들을 저장하는 단계를 포함함을 특징으로 하는 DC 오프셋 추정 방법.
제11항에 있어서,
상기 제1증폭 스테이지의 제1선택 이득에 따라, 그리고 추가로 제1추정 반복 중에 추정된 제1DC 오프셋 값을 나타내는 피드백 신호에 따라, 제2DC 오프셋 값을 추정하는 단계; 및
상기 추정된 제2DC 오프셋 값과 상기 추정된 제1DC 오프셋 값의 차가 소정 문턱치 미만일 때 상기 추정된 제2DC 오프셋을 제1룩업 테이블에 저장하는 단계; 및
상기 추정된 제2DC 오프셋 값과 상기 추정된 제1DC 오프셋 값의 차가 상기 소정 문턱치 이상이면 제3DC 오프셋 값을 추정하는 단계를 더 포함함을 특징으로 하는 DC 오프셋 추정 방법.
제12항에 있어서,
상기 제2증폭 스테이지의 제1선택 이득에 따라, 그리고 추가로 제1추정 반복 중에 추정된 제4DC 오프셋 값을 나타내는 피드백 신호에 따라, 제5DC 오프셋 값을 추정하는 단계;
상기 추정된 제5DC 오프셋 값과 상기 추정된 제4DC 오프셋 값의 차가 상기 소정 문턱치 미만일 때 상기 추정된 제5DC 오프셋 값을 제2룩업 테이블에 저장하는 단계; 및
상기 추정된 제5DC 오프셋 값과 상기 추정된 제4DC 오프셋 값의 차가 상기 소정 문턱치 이상이면 제6DC 오프셋 값을 추정하는 단계를 더 포함함을 특징으로 하는 DC 오프셋 추정 방법.
제13항에 있어서,
상기 제1룩업 테이블에 저장된 각각의 엔트리를 관련된 2의 보수 표현으로 변환하는 단계;
상기 제2룩업 테이블에 저장된 각각의 엔트리를 관련된 2의 보수 표현으로 변환하는 단계; 및
상기 제1 및 제2룩업 테이블들에 저장된 상기 엔트리들의 2의 보수 표현들을 더해 그 합을 생성하는 단계를 더 포함함을 특징으로 하는 DC 오프셋 추정 방법.
제14항에 있어서,
상기 합을 포화시키는 단계를 더 포함함을 특징으로 하는 DC 오프셋 추정 방법.
제15항에 있어서,
상기 포화 된 합을 무부호 (unsigned) 바이너리 넘버로 변환하는 단계를 더 포함함을 특징으로 하는 DC 오프셋 추정 방법.
제16항에 있어서,
상기 무부호 바이너리 넘버를 아날로그 신호로 변환하는 단계를 더 포함함을 특징으로 하는 DC 오프셋 추정 방법.
제17항에 있어서,
상기 아날로그 신호를 필터링하는 단계를 더 포함함을 특징으로 하는 DC 오프셋 추정 방법.
제18항에 있어서,
상기 제2증폭 스테이지를 이용해 상기 아날로그 신호를 증폭시키는 단계;
상기 증폭된 신호를 디지털 신호로 변환하는 단계; 및
상기 디지털 신호를 지연시키는 단계를 더 포함함을 특징으로 하는 DC 오프셋 추정 방법.
제19항에 있어서,
상기 신호가 상기 제1증폭 스테이지로 제공되기 전에 상기 신호를 증폭시키는 단계; 및
상기 제1증폭 스테이지의 출력을 주파수 변환하는 단계를 더 포함함을 특징으로 하는 DC 오프셋 추정 방법.