JP2004014780A

JP2004014780A - 平坦化処理の評価方法および半導体装置の製造方法

Info

Publication number: JP2004014780A
Application number: JP2002165635A
Authority: JP
Inventors: Toshihiko Abe; 安部　壽彦; Shinichi Nakabayashi; 中林　伸一
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-06-06
Filing date: 2002-06-06
Publication date: 2004-01-15

Abstract

【課題】研磨量の測定を的確に行い、また、研磨処理（平坦化処理）の評価を向上させる。
【解決手段】例えば、ＲＯＭ領域、ロジック領域、入出力領域やＲＡＭ領域等を有する半導体ウエハＷ上に、酸化シリコン膜等からなる層間絶縁膜を堆積し、下層の凹凸に対応する凹凸を有する層間絶縁膜の表面の高さを、原子間力顕微鏡（ＡＦＭ）を用い、測定針Ｎを半導体ウエハＷの表面上に走査し、測定針Ｎと半導体ウエハＷの表面との間に働く力を検出することにより測定し、次いで、層間絶縁膜の表面をＣＭＰ法で研磨した後、その表面の高さをＡＦＭを用いて測定し、さらに、研磨前後の高さの差を算出することにより、研磨工程の評価を行う。
【選択図】　　図１７

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、化学機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法による研磨工程（平坦化工程）を有する半導体装置の製造技術や研磨処理の評価方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
近年、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）の高集積化の要求から、素子等の微細化や積層化が進んでいる。このように素子の積層化が進むと、各層の表面の凹凸が大きくなり、リソグラフィーの精度が落ち、微細なパターンを形成することが不可能となる。
【０００３】
従って、近年の半導体集積回路装置の製造技術には、平坦化技術が欠かせないものとなっている。この平坦化技術の代表的なものとして、化学機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法がある。
【０００４】
【発明が解決しようとする課題】
このＣＭＰ法は、例えば、スラリーと呼ばれる砥粒と研磨液の混合物をウエハ（半導体基板）表面に供給しながら、硬質樹脂等からなる研磨パッドによりウエハ表面を研磨するものである。
【０００５】
この研磨を精度良く行うには、研磨量の測定を行い、個々の製品にあった研磨条件を導き出す必要がある。
【０００６】
即ち、研磨量は、研磨対象の膜の膜質やその凹凸状態によって変化する。従って、例えば、同じチップ領域内でも、素子が密に形成されているメモリ領域上や、要求される機能に応じて種々の形状の素子が形成されるロジック領域上では、その研磨量が異なる。
【０００７】
そこで、これらの領域上で、必要量の膜を残存させ、また、平坦性を維持するためには、研磨量を測定し、研磨精度を評価することや、研磨量の測定結果を半導体装置の製造プロセスにフィードバックすることが重要になる。
【０００８】
例えば、研磨量の測定方法としては、被研磨膜上に照射した光の反射光の強度によって測定する方法が挙げられる。
【０００９】
しかしながら、この方法は、膜の材質によってはその測定が不可能な場合があり、また、下層の膜の膜質（反射率）や凹凸の影響を受けやすく、正確な研磨量の測定が困難である。
【００１０】
また、被研磨膜の断面を走査型電子顕微鏡（ＳＥＭ：ｓｃａｎｎｉｎｇ　ｅｌｅｃｔｒｏｎ　ｍｉｃｒｏｓｃｏｐｅ）によって測定することも可能であるが、この場合は破壊検査となる。
【００１１】
また、反射光やＳＥＭを利用した測定方法では、ピンポイントの測定が主となるため、チップ領域内やウエハ全面の研磨状態を的確に把握することは困難である。
【００１２】
そこで、本発明者らは、チップ領域内やウエハ全面の研磨状態を的確に把握するため、原子間力顕微鏡（ＡＦＭ：ａｔｏｍｉｃ　ｆｏｒｃｅ　ｍｉｃｒｏｓｃｏｐｙ）を用いた評価方法について検討した。
【００１３】
なお、例えば、特開平１０−２１４８６８号公報には、走査型プローブ顕微鏡（ＡＦＭ）を用いて、ウエハの表面の凹凸を非破壊で検査する方法が記載されている。
【００１４】
本発明の目的は、研磨量の測定を的確に行うことを目的とする。また、研磨処理（平坦化処理）の評価を向上させることを目的とする。
【００１５】
また、本発明の他の目的は、研磨精度を向上させることにより半導体装置の特性を向上させることにある。また、半導体装置のＴＡＴ（ｔｕｒｎ　ａｒｏｕｎｄ　ｔｉｍｅ）を短縮することにある。また、半導体装置のスループットを向上させることにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
（１）本発明の研磨処理の評価方法は、半導体ウエハ上の被研磨膜の表面形状の測定を研磨の前後に行い、その結果を比較して研磨量を測定するものである。
【００１９】
この研磨は、例えば、化学機械研磨法を用いた研磨であり、また、被研磨膜の表面形状の測定は、原子間力顕微鏡を用いて行うことができる。
【００２０】
（２）本発明の半導体装置の製造方法は、半導体ウエハ上の被研磨膜の表面形状の測定を研磨の前後に行い、その結果を比較して研磨量を算出し、研磨工程を評価するものである。
【００２１】
この研磨は、例えば、化学機械研磨法を用いた研磨であり、また、被研磨膜の表面形状の測定は、原子間力顕微鏡を用いて行うことができる。
【００２２】
また、研磨工程の評価に基づき、研磨工程の条件を調整する等、半導体装置の製造工程を調整することが可能である。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
図１に、研磨処理が行われる半導体ウエハＷの斜視図を示す。図示するように、半導体ウエハＷは、略矩形状のチップ領域ＣＡを複数有する。このチップ領域ＣＡ間には、スクライブ領域ＳＡが存在する。
【００２５】
図２は、図１に示す半導体ウエハＷの部分拡大図であり、図２に示すように、チップ領域ＣＡは、フラッシュメモリ（不揮発性メモリ、電気的に書き換え可能な不揮発性メモリ（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ））が形成されるＲＯＭ領域ＦＡ、論理回路が形成されるロジック領域ＬＡの他、入出力領域Ｉ／ＯＡや、ＤＲＡＭ等のメモリが形成されるＲＡＭ領域ＭＡ等を有する。これらの領域間は、素子分離領域ＩＡによって分離されている。
【００２６】
図３（ａ）および（ｂ）に、ＲＯＭ領域ＦＡに形成されるフラッシュメモリの断面図の一例を示す。図３（ａ）は、フラッシュメモリの制御電極ＣＧに水平な方向の断面であり、図３（ｂ）は、（ａ）のＡ−Ａ断面（制御電極ＣＧに垂直な方向の断面）である。
【００２７】
図示するように、半導体基板１中には、ｐ型ウエル８が形成されており、その表面には、ゲート酸化膜９が形成されている。
【００２８】
また、ゲート酸化膜９の上部には、多結晶シリコン膜等の導電性膜よりなる浮遊電極ＦＧが形成されており、この浮遊電極ＦＧの上部には、ＯＮＯ膜２１を介して、制御電極ＣＧが形成されている。ＯＮＯ膜２１は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜よりなる。なお、２８は、窒化シリコン膜、２９は、窒化シリコン膜等よりなるサイドウォール膜である。
【００２９】
また、制御電極ＣＧの両側の半導体基板１中には、ｎ型半導体領域２５が形成されている。なお、このようなフラッシュメモリが形成されるＲＯＭ領域ＦＡの内部および外周には、必要に応じて素子分離２が形成されている。この素子分離２は、例えば、半導体基板１中の溝内に酸化シリコン膜等の絶縁膜を埋め込むことにより形成される。
【００３０】
図４に、ロジック領域ＬＡに形成され、論理回路を構成するｎチャネル型ＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）Ｑｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの断面図を示す。図示するように、半導体基板１中には、ｐ型ウエル８およびｎ型ウエル７が形成されており、その表面には、ゲート酸化膜１０が形成されている。
【００３１】
また、ゲート酸化膜１０の上部には、多結晶シリコン膜等の導電性膜よりなるゲート電極Ｇが形成されており、ゲート電極Ｇの両側の半導体基板１中には、ｎ型半導体領域２６およびｐ型半導体領域２７が形成されている。なお、ロジック領域ＬＡの内部および外周にも、必要に応じて素子分離２が形成されている。なお、図３に示したフラッシュメモリと同様の工程を用いて形成した場合には、ゲート電極Ｇ上に、ＯＮＯ膜２１や制御電極ＣＧと同層の膜２１ａ、ＣＧａが残存する。
【００３２】
また、入出力領域Ｉ／ＯＡや、ＲＡＭ領域ＭＡにも、種々の素子（ＭＩＳＦＥＴ、抵抗、配線、もしくは容量等）が形成されるが、これらの図示については省略する。
【００３３】
このように、ＲＯＭ領域ＦＡやロジック領域ＬＡ等には、種々の素子が形成され、その表面には、素子を構成する膜による凹凸を有する。
【００３４】
従って、例えば、その上部に絶縁膜を形成し、さらに、その上部に、配線等を形成する場合には、素子の凹凸に対応して、絶縁膜や配線の表面に凹凸が生じる。
【００３５】
そこで、絶縁膜の表面をＣＭＰ法により研磨した後、配線等を形成するが、以下、その工程について詳細に説明する。
【００３６】
図５および図６に、ＲＯＭ領域ＦＡのフラッシュメモリおよびロジック領域ＬＡのＭＩＳＦＥＴ上に絶縁膜として酸化シリコン膜３０を形成した状態を示す。この酸化シリコン膜は、テトラエトキシシランを原料としたＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。このようにＣＶＤ法を用いて、絶縁膜を形成する場合には、その下層の凹凸に対応した凹凸が、膜の表面に形成されやすい。
【００３７】
次いで、図７および図８に示すように、ＣＭＰ法で、酸化シリコン膜３０の表面を研磨することによりその表面を平坦化するのであるが、以下に示すように、研磨工程の前後の酸化シリコン膜３０の状態を測定することにより、研磨量を測定する。
【００３８】
この研磨量の測定を、原子間力顕微鏡（ＡＦＭ：ａｔｏｍｉｃ　ｆｏｒｃｅ　ｍｉｃｒｏｓｃｏｐｙ）を用いて行う。
【００３９】
原子間力顕微鏡とは、物質間に働く力を測定して物質表面の２次元的な観察像を得る装置であり、具体的には、測定針Ｎを半導体ウエハＷの表面上に走査し、測定針Ｎと半導体ウエハＷの表面との間に働く力を測定（検出）する。図１７に、ＡＦＭによるチップ（被研磨膜、半導体ウエハ）表面の高さの測定概念の模式図を示す。この測定針Ｎは、半導体ウエハ表面に接触させても、また、近接させるだけで、非接触としてもよい。
【００４０】
このように、ＡＦＭによれば、非破壊で半導体ウエハの表面状態を測定することができる。また、測定針を走査することにより、チップ領域もしくはウエハ全体の表面状態を把握することができる。
【００４１】
まず、被研磨膜（酸化シリコン膜３０）の成膜後の半導体基板（半導体ウエハ）の表面状態をＡＦＭを用いて測定する（測定１）。
【００４２】
図９に、図２に示したチップ領域ＣＡ上に、酸化シリコン膜等の被研磨膜４０を形成した場合のイメージ図（斜視図）を示す。図９に示すように、被研磨膜４０の表面には、その下地形状に対応した凹凸が形成されている。図１０は、ＡＦＭによって半導体ウエハの表面を走査した場合の凹凸を示す模式図である。また、図１１は、半導体ウエハ上の位置（ＸＹ座標）とその高さ（ｈｅｉｇｈｔ１）との関係を示した表である。
【００４３】
このように、被研磨膜の研磨前の表面状態を測定した後、ＣＭＰ法によりその表面を平坦化する。
【００４４】
次いで、研磨後の被研磨膜（酸化シリコン膜３０）の成膜後の半導体基板の表面状態をＡＦＭを用いて測定する（測定２）。
【００４５】
図１２に、図９に示した被研磨膜を研磨した後のイメージ図を示す。なお、研磨後も、緩やかな凹凸がみられる。図１３は、ＡＦＭによって研磨後の半導体ウエハの表面を走査した場合の凹凸を示す模式図である。また、図１４は、研磨後の半導体ウエハ上の位置（ＸＹ座標）とその高さ（ｈｅｉｇｈｔ２）との関係を示した表である。なお、図１４には、研磨前の高さ（ｈｅｉｇｈｔ１）も記載してある。また、ここでは、Ｘ座標が０（ゼロ）の場合のデータを記載してあるが、走査を繰り返し、種々のＸ座標について、その高さを測定することができるのは、言うまでもない。
【００４６】
次いで、測定１と測定２の結果に基づき、研磨量を算出する。
【００４７】
図１５は、図１０と図１３の差分（研磨量）を示す図であり、図１６は、半導体ウエハ上の位置（ＸＹ座標）に対応する研磨前後の高さの差（Δ＝ｈｅｉｇｈｔ１−ｈｅｉｇｈｔ２）を示した表である。この差が、研磨量となる。
【００４８】
このように本実施の形態に用いられるＡＭＦは、半導体ウエハの表面の凹凸（高さ）を検出し、データを格納する機能、格納されたデータの差分を算出する機能、格納データや算出結果を出力する機能を有する。出力は、図９、図１０および図１１等に示すように、チップの外観のイメージやグラフ、もしくは数値リストとすることができる。なお、差分だけでなく、格納されたデータを用い、数値の最大、最小、平均、偏差等を算出することもできる。
【００４９】
この研磨量（Δ）や研磨後の高さ（ｈｅｉｇｈｔ２）を用いて、所定の研磨量に達しているか、否か等の研磨工程の評価を行うことができる。
【００５０】
その評価に応じて、研磨の良否の判定が行え、また、過研磨である場合には、被研磨膜等を積み増しし、また、研磨不足であれば、再研磨を行うことができる。
【００５１】
また、研磨条件の調整を行うことができる。即ち、研磨時間の長短、砥粒や研磨液の材質、もしくは研磨パッドの押し圧を変える等の調節を行うことができる。
【００５２】
このように、研磨量や研磨状態を早い段階で把握でき、また、それを製造工程にフィードバックすることができる。その結果、研磨精度を向上させ、また、歩留まりやスループットを向上させることができる。また、ＴＡＴを短縮させることができる。
【００５３】
また、本実施の形態においては、研磨の前後の被研磨膜の表面状態から相対的に研磨量を測定したので、研磨量を的確に把握することができる。
【００５４】
即ち、半導体ウエハ自身が反っている場合には、その形状が被研磨膜の高さ（標高）に反映される場合がある。このような場合は、研磨後の膜厚を的確に把握することができない。例えば、ウエハが凸状に反っている場合には、ウエハの中央部の膜厚は大きく、また、ウエハの端部の膜厚は、小さく検出してしまう恐れがある。
【００５５】
これに対して、本実施の形態によれば、研磨の前後の被研磨膜の表面状態から相対的に研磨量を測定したので、ウエハに起因する形状が相殺（キャンセル）され、研磨量を的確に把握することができる。
【００５６】
また、ＡＦＭによれば、ウエハ面内の研磨ばらつきはもとより、チップ領域内での研磨ばらつきも的確に把握することができる。
【００５７】
特に、大きいパターンや、密なパターン上の被研磨膜は、研磨され難く、また、小さく、疎なパターン上の被研磨膜は、研磨されやすいという傾向がある。
【００５８】
このような場合に、大きいパターンや、密なパターン上の被研磨膜の研磨量に基づき、研磨条件を設定した場合には、小さく、疎なパターンが露出し、また、パターン自身が研磨され不良となる。
【００５９】
しかしながら、本実施の形態によれば、チップ領域内の種々の箇所（ＭＡ等）の研磨量を的確に把握でき、研磨精度を向上させることができる。
【００６０】
また、このような、チップ領域内のパターン形状は、製品毎によって異なるが、本実施の形態によれば、種々の製品の研磨工程の評価に適用可能である。
【００６１】
なお、本実施の形態においては、平坦化処理として研磨処理を例に説明したが、本発明は、この他、エッチバック等による平坦化処理にも適用可能である。
【００６２】
また、本実施の形態においては、酸化シリコン膜等よりなる層間絶縁膜の平坦化を例に説明したが、本発明は、例えば、いわゆるダマシン配線等、配線溝内に導電性膜を埋め込む際の研磨の評価にも適用可能である。
【００６３】
また、本実施の形態においては、チップ領域ＣＡ内に、フラッシュメモリ等を形成したが、かかる素子に限定されることはなく、他のＲＯＭやＲＡＭ等を形成してもよい。
【００６４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００６５】
（１）半導体ウエハ上の被研磨膜の表面形状の測定を研磨の前後に行い、その結果を比較して研磨量を測定したので、研磨量の測定を的確に行うことができる。また、研磨処理（平坦化処理）の評価を向上させることができる。
【００６６】
（２）本発明の半導体装置の製造方法は、半導体ウエハ上の被研磨膜の表面形状の測定を研磨の前後に行い、その結果を比較して研磨量を算出し、研磨工程を評価し、また、この研磨工程の評価に基づき、研磨工程の条件を調整する等、半導体装置の製造工程を調整したので、半導体装置の特性を向上させることができる。また、半導体装置のＴＡＴを短縮することができる。また、半導体装置のスループットを向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態である半導体装置の研磨処理が行われる半導体ウエハの斜視図である。
【図２】本発明の実施の形態である半導体装置の研磨処理が行われる半導体ウエハのチップ領域を示す斜視図である。
【図３】（ａ）および（ｂ）は、本発明の実施の形態である半導体装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態である半導体装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態である半導体装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態である半導体装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態である半導体装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態である半導体装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態である半導体装置の被研磨膜を形成した後のイメージ図（斜視図）である。
【図１０】本発明の実施の形態である半導体装置の被研磨膜表面（半導体ウエハ表面）をＡＦＭによって走査した場合の凹凸を示す模式図である。
【図１１】本発明の実施の形態である半導体装置の被研磨膜表面（半導体ウエハ表面）の位置とその高さとの関係を示した図（表）である。
【図１２】本発明の実施の形態である半導体装置の被研磨膜の研磨後のイメージ図（斜視図）である。
【図１３】本発明の実施の形態である半導体装置の研磨後の被研磨膜表面（半導体ウエハ表面）をＡＦＭによって走査した場合の凹凸を示す模式図である。
【図１４】本発明の実施の形態である半導体装置の研磨後の被研磨膜表面（半導体ウエハ表面）の位置とその高さとの関係を示した図（表）である。
【図１５】本発明の実施の形態である半導体装置の研磨前後の被研磨膜表面（半導体ウエハ表面）高さの差を示す模式図である。
【図１６】本発明の実施の形態である半導体装置の研磨前後の被研磨膜表面（半導体ウエハ表面）高さとその位置との関係を示した図（表）である。
【図１７】本発明の実施の形態である半導体装置の研磨処理の評価に用いられるＡＦＭによる被研磨膜表面（半導体ウエハ表面）高さの測定概念の模式図である。
【符号の説明】
１　半導体基板
２　素子分離
７　ｎ型ウエル
８　ｐ型ウエル
９　ゲート酸化膜
１０　ゲート酸化膜
２１　ＯＮＯ膜
２１ａ　ＯＮＯ膜と同層の膜
２５　ｎ型半導体領域
２６　ｎ型半導体領域
２７　ｐ型半導体領域
２８　窒化シリコン膜
２９　サイドウォール膜
３０　酸化シリコン膜
４０　被研磨膜
ＣＡ　チップ領域
ＣＧ　制御電極
ＣＧａ　制御電極と同層の膜
ＦＡ　ＲＯＭ領域
ＦＧ　浮遊電極
Ｇ　ゲート電極
Ｉ／ＯＡ　入出力領域
ＩＡ　素子分離領域
ＬＡ　ロジック領域
ＭＡ　ＲＡＭ領域
Ｑｎ　ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ　ｐチャネル型ＭＩＳＦＥＴ
ＲＡ　ロジック領域
ＳＡ　スクライブ領域
Ｗ　半導体ウエハ

Claims

（ａ）半導体ウエハ上に膜を形成する工程と、
（ｂ）前記膜の表面の凹凸形状の高低差を測定する工程と、
（ｃ）前記膜の上部を研磨する工程と、
（ｄ）前記（ｃ）工程の後、前記膜の表面の凹凸形状の高低差を測定する工程と、
（ｅ）前記（ｂ）工程の測定結果と、前記（ｄ）工程の測定結果とを比較することにより前記（ｃ）工程における前記膜の研磨量を算出する工程と、
を有することを特徴とする平坦化処理の評価方法。
（ａ）半導体ウエハ上に膜を形成する工程と、
（ｂ）前記膜の表面の凹凸形状を原子間力顕微鏡を用いて高低差を測定する工程と、
（ｃ）前記膜の上部を化学機械研磨法で、研磨する工程と、
（ｄ）前記（ｃ）工程の後、前記膜の表面の凹凸形状を原子間力顕微鏡を用いて高低差を測定する工程と、
（ｅ）前記（ｂ）工程の測定結果と、（ｄ）工程の測定結果とを比較する工程と、
を有することを特徴とする平坦化処理の評価方法。
（ａ）半導体ウエハ上に膜を形成する工程と、
（ｂ）前記膜の表面の凹凸形状の高低差を測定する工程と、
（ｃ）前記膜の上部を研磨する工程と、
（ｄ）前記（ｃ）工程の後、前記膜の表面の凹凸形状の高低差を測定する工程と、
（ｅ）前記（ｂ）工程の測定結果と、前記（ｄ）工程の測定結果とを比較し、前記（ｃ）工程における前記膜の研磨量を算出することにより前記（ｃ）工程の研磨を評価する工程と、
を有することを特徴とする半導体装置の製造方法。
（ａ）半導体ウエハ上に膜を形成する工程と、
（ｂ）前記膜の表面の凹凸形状を原子間力顕微鏡を用いて高低差を測定する工程と、
（ｃ）前記膜の上部を化学機械研磨法で、研磨する工程と、
（ｄ）前記（ｃ）工程の後、前記膜の表面の凹凸形状を原子間力顕微鏡を用いて高低差を測定する工程と、
（ｅ）前記（ｂ）工程の測定結果と、前記（ｄ）工程の測定結果とを比較し、前記（ｃ）工程における前記膜の研磨量を算出することにより前記（ｃ）工程の研磨を評価する工程と、
を有することを特徴とする半導体装置の製造方法。
（ａ）半導体ウエハ上に膜を形成する工程と、
（ｂ）前記膜の表面の凹凸形状を原子間力顕微鏡を用いて高低差を測定する工程と、
（ｃ）前記膜の上部を化学機械研磨法で、研磨する工程と、
（ｄ）前記（ｃ）工程の後、前記膜の表面の凹凸形状を原子間力顕微鏡を用いて高低差を測定する工程と、
（ｅ）前記（ｂ）工程の測定結果と、前記（ｄ）工程の測定結果とを比較することにより前記（ｃ）工程における前記膜の研磨量を算出する工程と、
（ｆ）前記（ｅ）工程において算出された研磨量に基づき研磨工程の条件を調整する工程と、
を有することを特徴とする半導体装置の製造方法。