JP2004007349A - スロット線路を利用した高周波回路デバイスおよびそれを備えた通信装置 - Google Patents
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Abstract
【課題】高周波回路のＱ値を高めて位相雑音を低減する。
【解決手段】高周波信号が導通する信号線路として、スロット線路４を基板２に形成する。スロット線路４の伝送損失はマイクロストリップ線路とほぼ同様であるが、スロット線路４は、マイクロストリップ線路に比べて回路設計を容易にすることができる。また、スロット線路４はコプレーナ線路よりも格段に導通損失が少ない。よって、スロット線路４は、高周波信号の伝送線路として、コプレーナ線路やマイクロストリップ線路よりも優れており、高周波回路のＱ値を大幅に向上させることができて、位相雑音の小さい高性能な高周波回路デバイスを提供することができる。また、高周波回路デバイスであるスロット出力の発振器は、Ａ級よりも高効率動作であるＢ級の差動型増幅器への持続性が良いという効果を得ることができる。
【選択図】 図１
【解決手段】高周波信号が導通する信号線路として、スロット線路４を基板２に形成する。スロット線路４の伝送損失はマイクロストリップ線路とほぼ同様であるが、スロット線路４は、マイクロストリップ線路に比べて回路設計を容易にすることができる。また、スロット線路４はコプレーナ線路よりも格段に導通損失が少ない。よって、スロット線路４は、高周波信号の伝送線路として、コプレーナ線路やマイクロストリップ線路よりも優れており、高周波回路のＱ値を大幅に向上させることができて、位相雑音の小さい高性能な高周波回路デバイスを提供することができる。また、高周波回路デバイスであるスロット出力の発振器は、Ａ級よりも高効率動作であるＢ級の差動型増幅器への持続性が良いという効果を得ることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、スロット線路を利用して構成された発振器などの高周波回路デバイスおよびそれを備えた通信装置に関するものである。
【０００２】
【背景技術】
例えば、通信装置などに内蔵される高周波回路の一つとして発振回路がある。この発振回路の特性を向上させるために、位相雑音の低下を図る試みがなされている。例えば、発振回路のＱ値を上げることで、位相雑音を低下できることが知られている。このことから、発振回路に共振器を接続させて発振回路のＱ値を高め、これにより、位相雑音の低減を図ったものが提案されている（例えば非特許文献１参照）。この提案の発振器（高周波回路デバイス）では、例えば、基板上に発振回路を構成し、その基板上にチップ部品である共振器を表面実装している。
【０００３】
【非特許文献１】
舟橋他、「１９９４年電子情報通信学会秋季大会要項集」、Ｃ−６０
【非特許文献２】
池松他、「１９９８年電子情報通信学会エレクトロニクスソサイエティ大会要項集」、Ｃ−２−１５
【０００４】
【発明が解決しようとする課題】
しかしながら、その提案の構成では、共振器を基板上に実装する位置精度が悪いために、発振器毎に特性のばらつきが生じてしまうという問題があった。
【０００５】
また、発振器の別の提案構成として、例えば、半導体基板に発振回路の信号線路をマイクロストリップ線路やコプレーナ線路により形成すると共に、その半導体基板の内部に増幅素子としてＦＥＴ（電界効果トランジスタ素子）を形成し、さらに、その半導体基板にマイクロストリップ共振器やコプレーナ共振器をモノリシックに形成するものが提案されている（例えば、非特許文献２参照）。
【０００６】
この構成では、回路基板として、半導体基板を利用している。発振回路のＱ値を高めるためには、誘電損失（誘電吸収）ｔａｎδが低い材料により回路基板を構成することが好ましいが、半導体材料では、満足のいくＱ値を得られる程の低い誘電損失ｔａｎδをもつものはない。このため、半導体基板を利用した提案の発振器の構成では、発振回路のＱ値の向上に限界があった。
【０００７】
本発明は上記課題を解決するために成されたものであり、その目的は、より一層のＱ値向上が可能で、位相雑音を大幅に低減できる性能の良い高周波回路デバイスおよびそれを備えた通信装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、この発明は次に示す構成をもって前記課題を解決するための手段としている。すなわち、この発明の高周波回路デバイスは、基板に高周波回路が形成されて成る高周波回路デバイスであって、高周波回路を構成する信号線路は、基板上に対向配置された電極間の間隔線路により成るスロット線路であることを特徴としている。また、この発明の通信装置は、本発明において特有な、スロット線路を利用した高周波回路デバイスが設けられていることを特徴としている。
【０００９】
【発明の実施の形態】
以下に、この発明に係る実施形態例を図面に基づいて説明する。
【００１０】
図１（ａ）には第１実施形態例の高周波回路デバイスである発振器が平面図により示され、図１（ｂ）にはその発振器の回路図が示されている。この第１実施形態例の発振器１は基板２に発振回路３が構成されて成るものである。
【００１１】
この第１実施形態例では、基板２は誘電体により構成されている。また、発振回路３は、基板２に形成された信号線路であるスロット線路４と、増幅素子である電界効果トランジスタ素子（ＦＥＴ）５とを有して構成されている。この発振回路３は、例えばマイクロ波以上の高周波信号が流れる高周波回路と成している。ＦＥＴ５は、表面実装型のチップ部品であり、この第１実施形態例では、ソース接地タイプのものが用いられている。このＦＥＴ５は、基板２に例えば金（Ａｕ）バンプを介して表面実装されている。
【００１２】
スロット線路４は、例えば、図２（ａ）の模式的な断面図に示されるように、基板２上に対向配置された電極６ａ，６ｂ間の間隔線路により構成され、それら電極６ａ，６ｂ間に電磁界Ｅを閉じ込めながら、信号を伝送する線路である。このスロット線路４は、例えばマイクロ波以上の高周波信号の伝送に適したものである。
【００１３】
なお、スロット線路４には、基板２の裏面側にグランド電極が形成されていないものと、図２（ａ）の点線に示されるように基板２の裏面側にグランド電極９が形成されている接地導体付きタイプのものと、基板２の表裏両面に対称的にスロット線路が形成される両面スロット構造タイプのもの（これをＰＤＴＬ（Ｐｌａｎｅｒ Ｄｉｅｌｅｃｔｒｉｃ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ）という）とがある。この第１実施形態例では、スロット線路４のタイプを特に限定するものではなく、何れのタイプのスロット線路４を採用してもよい。
【００１４】
第１実施形態例では、基板２には、ＦＥＴ５のゲートＧに接続するゲート接続用電極６ｇと、ＦＥＴ５のソースＳに接続するソース接続用電極６ｓと、ＦＥＴ５のドレインＤに接続するドレイン接続用電極６ｄとが形成されている。ゲート接続用電極６ｇとドレイン接続用電極６ｄは互いに一部分が間隔を介し対向配置してゲート−ドレイン間スロット線路４ｇｄを構成している。また、ゲート接続用電極６ｇは別の一部分においてソース接続用電極６ｓと間隔を介し対向配置してゲート−ソース間スロット線路４ｇｓを構成している。さらに、ドレイン接続用電極６ｄとソース接続用電極６ｓは互いに一部分が間隔を介し対向配置してドレイン−ソース間スロット線路４ｄｓを構成している。これらゲート−ソース間スロット線路４ｇｓとゲート−ドレイン間スロット線路４ｇｄとドレイン−ソース間スロット線路４ｄｓはＦＥＴ５の実装領域で接続している。
【００１５】
また、基板２の表面には電極６ｚが形成されている。この電極６ｚは一部分がドレイン接続用電極６ｄと間隔を介し対向配置してスロット線路４ｄを構成している。さらに、電極６ｚは別の一部分がソース接続用電極６ｓと間隔を介し対向配置して出力用スロット線路４ｏｕｔを構成している。
【００１６】
ＦＥＴ５は、ゲートＧとソースＳとドレインＤがそれぞれ対応するゲート接続用電極６ｇ、ソース接続用電極６ｓ、ドレイン接続用電極６ｄに例えばＡｕバンプによって接続されており、当該ＦＥＴ５は、発振回路３のスロット線路４に介設されている。
【００１７】
この第１実施形態例では、ゲート接続用電極６ｇには外部からゲートバイアス電圧が印加され、また、ソース接続用電極６ｓには外部からソースバイアス電圧が印加され、さらに、ドレイン接続用電極６ｄには外部からドレインバイアス電圧が印加されて、ゲート−ソース間スロット線路４ｇｓからＦＥＴ５に信号が入力すると、その入力信号はＦＥＴ５の動作によって増幅される。そして、その増幅信号は、ＦＥＴ５からドレイン−ソース間スロット線路４ｄｓに出力され出力用スロット線路４ｏｕｔを通って外部に出力される。その出力信号の一部は、ドレイン接続用電極６ｄとゲート接続用電極６ｇ間の結合を利用して、ＦＥＴ５の入力信号に帰還される。この帰還信号と入力信号は強め合いＦＥＴ５により増幅され当該信号（発振信号）が出力用スロット線路４ｏｕｔから出力されることとなる。
【００１８】
つまり、この第１実施形態例では、ゲート−ソース間スロット線路４ｇｓとゲート−ドレイン間スロット線路４ｇｄとドレイン−ソース間スロット線路４ｄｓによって、発振回路３の帰還回路が構成されている。また、ゲート−ソース間スロット線路４ｇｓとドレイン−ソース間スロット線路４ｄｓは、発振回路３全体の位相が発振器１の位相条件を満たす長さとなっている。さらに、ゲート−ドレイン間スロット線路４ｇｄとスロット線路４ｄは、ＤＣカット用として機能する線路である。
【００１９】
さらにまた、ゲート−ドレイン間スロット線路４ｇｄは、帰還回路の帰還量を決定する帰還量制御部と成している。つまり、ゲート−ドレイン間スロット線路４ｇｄは、例えば、線路幅（つまり、ゲート接続用電極６ｇとドレイン接続用電極６ｄ間の間隔）や、スタブの形成の有無や、スタブを形成する場合にはその形成位置によって、ゲート接続用電極６ｇとドレイン接続用電極６ｄ間の結合度を可変制御することができる。そのゲート接続用電極６ｇとドレイン接続用電極６ｄ間の結合度によって、帰還回路の帰還量が定まる。このことから、ゲート−ドレイン間スロット線路４ｇｄは、発振器１の設定の発振周波数などが考慮された適宜な帰還量となるように形成されて、帰還量制御部として機能する。例えば、ゲート−ドレイン間スロット線路４ｇｄにおいて、ドレイン−ソース間スロット線路４ｄｓおよびゲート−ソース間スロット線路４ｇｓとの接続部から約λ／４の位置にショートスタブ４ｓｖを設けることにより、帰還量および帰還量が最大となる周波数の制御が容易となる。また、そのショートスタブ４ｓｖを設けることにより、帰還信号の周波数が規制されるために所定の発振周波数範囲から外れた寄生発振を抑制することができる。
【００２０】
この第１実施形態例では、ドレイン−ソース間スロット線路４ｄｓと出力用スロット線路４ｏｕｔとの間には、線路幅を広げたインピーダンス変換部１５が形成されている。このインピーダンス変換部１５は、ドレイン−ソース間スロット線路４ｄｓと、出力用スロット線路４ｏｕｔとを、振幅条件を崩さない程度の弱い結合度でもって結合させるためのものである。
【００２１】
ところで、高周波信号を伝送する線路として、スロット線路４以外に、例えば図２（ｂ）の断面図に示されるようなコプレーナ線路７や、図２（ｃ）の断面図に示されるようなマイクロストリップ線路８がある。コプレーナ線路７は、基板２上に形成された信号線１０をグランド電極１１ａ，１１ｂが間隔を介し挟み込む形態で配置されて成る線路である。マイクロストリップ線路８は、基板２上に信号線１２が形成され、この信号線１２に対向する基板裏面側にグランド電極１３が形成されて成る線路である。スロット線路４は、高周波回路を構成する信号線路としては、それらコプレーナ線路７やマイクロストリップ線路８よりも下記のような理由により優れた線路である。
【００２２】
例えば、スロット線路４は、コプレーナ線路７よりも信号の導通損失を大幅に低減することができ、この導通損失低減によってＱ値を向上させることができる。このことは、図３（ａ）、（ｂ）に示されるシミュレーションの結果にも示されている。図３（ａ）は、スロット線路４を用いた場合のＱ値と信号周波数の関係例を示し、図３（ｂ）は、コプレーナ線路７を用いた場合のＱ値と信号周波数の関係例を示している。そのＱ値と信号周波数の関係例を求めたシミュレーションでは、信号線路の形態がスロット線路４であるかコプレーナ線路７であるかの違い以外の条件はほぼ等しい。例えば、Ｑ値に関与する基板２の誘電損失ｔａｎδの逆数Ｑｄが等しく（グラフ中の実線Ｑｄ参照）、また、線路幅に周波数を乗算した値が一定となる条件の下で計算が行われている。
【００２３】
図３（ａ）、（ｂ）に示す実線ＱはＱ値を示し、実線ＱｃはＱ値を決定する要素の一つであり導通損失が関与するＱｃ値を示している。このシミュレーションの結果にも示されているように、スロット線路４は、導通損失の面で、コプレーナ線路７よりも優れている。
【００２４】
また、コプレーナ線路７を利用して、高いＱ値を持つ高周波回路を構成するためには、誘電体基板２の厚みを厚くする必要がある。しかしながら、その厚い基板２上に素子を搭載して回路を構成すると、基板２の肉厚のために、素子が発して基板２に吸収された熱が外部に放熱され難くなる。これにより、放熱性の問題が生じてしまう。これに対して、スロット線路４は、基板２を厚くしなくともＱ値を高めることが容易であるので、Ｑ値低下を回避しつつ基板２を薄くすることができて放熱性の問題を防止することができる。
【００２５】
さらに、コプレーナ線路７は信号線１０を中心にした対称動作を基本としており、信号線１０の両側の電極１１ａ，１１ｂは電位が等しくて基準となる電位を持つグランド電極として存在している状態が理想的である。このため、例えば電極１１ａ側と電極１１ｂ側のうちの何れか一方側に分岐部などを設けたことによって信号線１０を中心とした電磁界Ｅの対称性が崩れた場合には、不要波が発生してしまい、これに起因してＱ値を低減させてしまう。
【００２６】
これに対して、スロット線路４（接地導体付きタイプのものや、ＰＤＴＬタイプのものも含む）は差動動作を基本としているため、必ずしも基準電位を持つグランド電極を設けなければならないものではなく、不要波が発生する要因が少ない線路であるので、不要波発生を抑制することができ、これにより不要波に起因したＱ値低下を回避し易い。
【００２７】
また、マイクロストリップ線路８は、導通損失に関してはスロット線路４と同様であるが、このマイクロストリップ線路８も、コプレーナ線路７と同様に、誘電体基板２の厚みを厚くする必要がある。このため、上記同様に、基板２に搭載した素子の放熱性の問題が発生する。
【００２８】
さらに、マイクロストリップ線路８においては、理想的には基板表面の信号線１２と基板裏面側の導体１３とが高周波的に接続し当該導体１３がグランド電極として機能しなければならないが、Ｑ値を高めるために基板２の厚みを厚くすると、信号線１２と導体１３間に寄生成分が発生してしまうこととなる。このため、回路を設計する際に、その寄生成分を考慮しなければならないので、回路設計が難しくなるという問題が生じる。特に、バイアスを印加する必要がある半導体素子を用いた高周波回路では、回路の設計性が悪くなる。
【００２９】
これに対して、スロット線路４はグランド電極を設けなくともよいし、また、Ｑ値を高めるために基板２の厚みを厚くしなくともよいので、上記のような信号線とグランド電極間の寄生成分の発生を抑制でき、これにより、回路設計の難しさを緩和することができる。
【００３０】
さらにまた、マイクロストリップ線路８に素子をバンプ実装によって介設したとしても、マイクロストリップ線路８に接続するスルーホール等が持つインダクタンス成分（Ｌ成分）が大きいために、マイクロストリップ線路８を流れる信号の周波数が高いと、マイクロストリップ線路８のグランド電極１３は理想状態から乖離してしまう。この場合、マイクロストリップ線路８は、高周波信号を良好に伝送することができない虞がある。信号の周波数がミリ波帯である場合には、その現象は顕著である。
【００３１】
これに対して、スロット線路４は、前記の如く、グランド電極を設けなくて済むので、そのようなグランド電極に起因した問題発生の懸念を無くすことができる。つまり、スロット線路４は、ミリ波帯などの高周波信号であっても、良好に信号を伝送することができる線路である。
【００３２】
以上のように、スロット線路４は、コプレーナ線路７やマイクロストリップ線路８に比べて、高周波信号の伝送線路として優れた線路である。
【００３３】
このスロット線路４を用いて発振回路を構成することにより、発振器１のＱ値を格段に向上させることができる。例えばマイクロストリップ線路８やコプレーナ線路７を用いて発振器を構成した場合には、その発振器のＱ値は例えば５０〜２００程度となるのに対して、スロット線路４を用いて発振器１を構成することにより、発振器１のＱ値を例えば３００〜６００程度にまで向上させることが可能である。
【００３４】
ところで、発振回路３のＱ値には信号線路の導通損失だけでなく、基板２の誘電損失ｔａｎδも関与している。例えば、図４（ａ）には基板２の誘電損失ｔａｎδと発振回路３のＱ値との関係例が示されている。この関係例はシミュレーションにより得られたものであり、実線Ａは信号周波数が１０ＧＨｚの場合であり、実線Ｂは信号周波数が３０ＧＨｚの場合であり、実線Ｃは信号周波数が１００ＧＨｚの場合である。そのシミュレーションでは、信号線路がスロット線路４であり、線路幅に信号周波数を乗算した値が一定となる条件の下で、計算が成されている。
【００３５】
このシミュレーションの結果によれば、半導体の誘電損失ｔａｎδはおおよそ０．００１〜０．０１の範囲内であるのに対して、誘電材料の中には誘電損失ｔａｎδが０．００１よりも小さいものがあり、その誘電損失ｔａｎδが０．００１よりも小さい誘電材料により基板２を構成することによって、半導体を用いて基板２を構成する場合に比べて、発振回路３のＱ値を向上させることができる。
【００３６】
この第１実施形態例では、例えば次に示すようにして基板２の適切な誘電材料を選択している。例えば、シミュレーションの結果にも示されるように、基板２の誘電損失ｔａｎδが小さくなるに従って発振回路３のＱ値は高くなっていくが、基板２の誘電損失ｔａｎδがある程度低下すると、発振回路３のＱ値は信号周波数に応じた一定の値にほぼ安定する。基板２の誘電損失ｔａｎδだけを考慮する場合には、その最大のＱ値を得ることができる小さい誘電損失ｔａｎδを持つ誘電材料を基板２の構成材料として選択すればよいが、基板２を構成する誘電材料は、誘電損失ｔａｎδだけで選択できるものではなく、製造し易さやコスト面などの様々なことを考慮して選択されるものである。このことから、例えば、信号周波数毎のＱ値の最大値に対するＱ値の許容下限低下率を定める。そして、信号周波数毎のＱ値の最大値に対するＱ値の低下率がその定めた許容下限低下率以内となる誘電損失ｔａｎδを持つ誘電材料を選択する。
【００３７】
例えば、具体的には、図４（ａ）に示したシミュレーション結果に基づいて図４（ｂ）に示すような誘電損失ｔａｎδと、信号周波数毎にＱ値の最大値に対するＱ値の低下率との関係例を得ることができる。Ｑ値の最大値に対するＱ値の許容下限低下率を１０％と定めた場合には、図４（ｂ）に基づくと、例えば、信号周波数が１０ＧＨｚであるとき（実線Ａ参照）には、誘電損失ｔａｎδが０．０００１４以下の誘電材料を基板２の構成材料として採用する。また、信号周波数が３０ＧＨｚであるとき（実線Ｂ参照）には、誘電損失ｔａｎδが０．０００２８以下の誘電材料を基板２の構成材料として採用する。さらに、信号周波数が１００ＧＨｚであるとき（実線Ｃ参照）には、誘電損失ｔａｎδが０．０００４７以下の誘電材料を基板２の構成材料として採用する。
【００３８】
ところで、基板２自体の特性を表す指数の一つとして、ｆ×Ｑ値がある。このｆ×Ｑ値とは、信号の周波数ｆに、誘電損失ｔａｎδの逆数であるＱｄ（Ｑｄ＝１／ｔａｎδ）を乗算した値である。このｆ×Ｑ値を利用すると、例えば、Ｑ値の最大値に対するＱ値の許容下限低下率を１０％と定めた場合には、信号周波数が１０ＧＨｚであるときには、ｆ×Ｑ値が約７００００以上となる誘電材料を基板２の構成材料として採用する。また、信号周波数が３０ＧＨｚであるときには、ｆ×Ｑ値が約１０００００以上となる誘電材料を基板２の構成材料として採用する。さらに、信号周波数が１００ＧＨｚであるときには、ｆ×Ｑ値が約２０００００以上となる誘電材料を基板２の構成材料として採用する。この第１実施形態例では、マイクロ波帯以上の高周波の信号の導通を想定しているので、Ｑ値の向上を図るためには、基板２の構成材料として、ｆ×Ｑ値が約５００００以上となる誘電材料を採用することが好ましい。
【００３９】
この第１実施形態例では、以上のように、発振回路３の信号線路として、スロット線路４を採用して、高周波信号の導通損失を小さく抑制できる構成とした。かつ、基板２を誘電体基板とすることにより、高いＱ値を得ることができる小さい誘電損失ｔａｎδを持つ誘電材料を基板２の構成材料として選択できる構成とした。このように、導通損失と誘電損失を両方共に大幅に低減することが可能な構成としたので、今までの発振器に比べて、発振器１のＱ値を格段に向上させることができる。これにより、位相雑音の少ない高性能な発振器１を提供することができる。
【００４０】
また、この第１実施形態例では、非常に簡単な構成であるので、発振器１の小型化を図ることができる。例えば、発振回路３に導通する信号の周波数を３０ＧＨｚとし、基板２の比誘電率を２４とした場合に、基板２は、厚みが０．６ｍｍ、横が８ｍｍ、縦が５ｍｍ程度のサイズとすることができる。また、ＦＥＴ５は薄いチップ部品であるので、発振器１の薄型化を図ることができる。
【００４１】
さらに、この第１実施形態例の発振器１はスロット出力であるので、Ａ級よりも高効率動作であるＢ級の差動型（Ｐｕｓｈ−Ｐｕｌｌ）増幅器への持続性が良いという効果を得ることができる。
【００４２】
以下に、第２実施形態例を説明する。なお、この第２実施形態例の説明において、第１実施形態例と同一構成部分には同一符号を付し、その共通部分の重複説明は省略する。
【００４３】
この第２実施形態例では、図５に示されるように、スロット線路４ｇｓからスロット線路４ｄｓを介しスロット線路４ｏｕｔまでの高周波信号が導通するスロット線路のうちの一部分に幅広部１７が形成されている。このように線路幅を広げることによって導通損失を低減することができるので、発振回路３のＱ値をさらに向上させることができる。この幅広部以外の構成は第１実施形態例とほぼ同様である。
【００４４】
なお、出力用スロット線路４ｏｕｔの線路幅は、その発振器１の出力部に接続する後段の回路の信号線路を考慮して定められたものであり、第２実施形態例では、その後段の回路により規制された線路幅となっている。しかし、例えば、後段の回路の構成に規制されない場合等には、出力用スロット線路４ｏｕｔも線路幅を広げてもよいものである。また、この第２実施形態例では、ＦＥＴ５の実装領域に形成されているスロット線路４の線路幅は、ＦＥＴ５に形成されている信号入力用のスロット線路や信号出力用のスロット線路に応じた線路幅となっている。
【００４５】
以下に、第３実施形態例を説明する。なお、この第３実施形態例の説明においても、前に述べた第１や第２の各実施形態例と同一構成部分には同一符号を付し、その共通部分の重複説明は省略する。
【００４６】
第３実施形態例では、図６〜図９に示されるように、発振器１は、第１や第２の各実施形態例の構成に加えて、共振器１８を有している。この共振器１８は基板２上の導体パターンにより構成されている。その共振器１８に関わる構成以外の構成は前記各実施形態例と同様である。
【００４７】
図６に示される共振器１８（１８ａ）は、反射型のＴＥ０１０モード平板型共振器であり、ゲート−ソース間スロット線路４ｇｓの端部に接続されている。また、図７に示す共振器１８（１８ｂ）は、反作用型のＴＥ０１０モード平板型共振器であり、ゲート−ソース間スロット線路４ｇｓの途中に接続されている。なお、図７中の符号１９は終端抵抗体であるチップ部品を示している。また、図７のように反作用型のＴＥ０１０モード平板型共振器１８を接続する場合には、共振器１８の接続部をほぼオープンとして考えて、発振器１の位相条件を求めるとよい。
【００４８】
さらに、図８に示す共振器１８（１８ｃ）は、透過型のスロット型共振器であり、ドレイン−ソース間スロット線路４ｄｓと出力用スロット線路４ｏｕｔとの間に介設されている。この例では、そのスロット型共振器１８ｃは、基板２の表裏両面に対称的に共振器の導体パターンが形成されて成るＰＤＴＬ型のものとなっている。さらにまた、図９に示す共振器１８（１８ｄ）は、反射型のスロット型共振器であり、ゲート−ドレイン間スロット線路４ｇｄに介設されている。この場合には、その共振器１８ｄが帰還回路を構成している。また、この例においても、図８の共振器１８ｃと同様に、共振器１８ｄはＰＤＴＬ型のものとなっている。
【００４９】
第３実施形態例では、共振器１８を発振回路３に接続したので、発振回路３の位相雑音をより一層低減することができる。また、ＦＥＴ５の性質上、低周波の寄生発振が発生し易いが、共振器１８は発振回路３の発振周波数を設定の周波数範囲内に規制することができるので、低周波の寄生発振の発生を抑制することができる。これにより、発振回路３の発振周波数のより一層の安定化を図ることができる。よって、より位相雑音が小さく、かつ、発振周波数の安定性が高い発振器１を提供することができる。
【００５０】
また、第３実施形態例では、共振器１８は基板２に形成された導体パターンにより構成されている。このため、スロット線路４を基板２上に形成するのと同時に、共振器１８を形成することができる。これにより、例えば共振器が表面実装型部品である場合に比べて、基板２上に共振器を実装する工程を省略できる分、製造工程の簡略化を図ることができて、量産性を向上させることができる。
【００５１】
また、共振器が表面実装型部品である場合には、スロット線路４の設定位置に精度良く共振器を実装することが困難であるので、共振器の実装位置にばらつきが生じ易く、これに起因して発振器１毎に特性にばらつきが生じるという問題発生の虞がある。これに対して、この第３実施形態例では、スロット線路４と共振器１８を同時に成膜技術により作製するので、スロット線路４と共振器１８の配置関係のばらつきを抑制することができて、スロット線路４と共振器１８の配置に起因した特性ばらつき問題を防止することができる。これにより、性能のばらつきが小さくなり、発振器１の信頼性を高めることができる。
【００５２】
なお、図６〜図９の図示の例では、スロット線路４の線路幅はほぼ等幅であるが、第２実施形態例に示したように、高周波信号が通電するスロット線路（つまり、スロット線路４ｇｓ、４ｄｓ、４ｏｕｔ）のうちの一部分に幅広部１７を設けてもよい。幅広部１７を設けることによって、導通損失の低減が図れて発振回路３のＱ値のより一層の向上を図ることができる。
【００５３】
以下に、第４実施形態例を説明する。なお、この第４実施形態例の説明において、第１〜第３の各実施形態例と同一構成部分には同一符号を付し、その共通部分の重複説明は省略する。
【００５４】
この第４実施形態例では、出力部の信号線路として、スロット線路４ｏｕｔを設けるのに代えて、図１０に示されるように、出力用コプレーナ線路２０を設けている。発振器１の出力部に接続する後段の回路には、高周波信号を導通する信号線路として、コプレーナ線路が採用される場合が多いので、出力部の信号線路をコプレーナ線路２０とすることにより、発振器１と後段の高周波回路との信号線路の接続が容易となる。
【００５５】
なお、図１０では、図８に示される発振回路３の出力部の信号線路（出力用スロット線路４ｏｕｔ）を、出力用コプレーナ線路２０に代えた発振回路３の一例が図示されているが、もちろん、図１、図５、図６、図７、図９の発振回路３の出力用スロット線路４ｏｕｔに代えて、出力用コプレーナ線路２０を設けてもよいものである。
【００５６】
以下に、第５実施形態例を説明する。この第５実施形態例の説明においても、前に説明した実施形態例と同一構成部分には同一符号を付し、その共通部分の重複説明は省略する。
【００５７】
この第５実施形態例では、発振回路３には、当該回路３の発振周波数制御用素子として、図１１や図１２に示すような外部電圧制御タイプの容量可変素子（例えばバラクタダイオード）２２が設けられている。この容量可変素子２２は、外部から印加される電圧に応じて容量が可変するものであり、ここでは、基板２にバンプ実装される表面実装型チップ部品の形態となっている。図１１に示す例では、容量可変素子２２は、ゲート−ソース間スロット線路４ｇｓの端部に接続されている。また、図１２に示す例では、容量可変素子２２は、ゲート−ドレイン間スロット線路４ｇｄのスタブ４ｓｖに介設されている。
【００５８】
このように、容量可変素子２２を発振回路３のスロット線路４に介設することにより、その容量可変素子２２の容量は発振回路３の発振周波数に関与することとなる。よって、容量可変素子２２の容量を外部電圧制御により可変制御することで、発振回路３の発振周波数を外部から可変制御することが可能となる。
【００５９】
なお、容量可変素子２２を設ける場合には、外部から容量可変素子２２に制御電圧を加えるための電極６ｑが基板２上に形成される。また、図１２の構成では、容量可変素子２２はＱ値を低下させてしまう虞があるので、その容量可変素子２２を設けたことによる悪影響が発振回路３に及ぶのを防止するために、ゲート−ドレイン間スロット線路４ｇｄ側から容量可変素子２２を見たときに容量可変素子２２を電気的に見えない状態とすべく、ゲート−ドレイン間スロット線路４ｇｄと容量可変素子２２との間のスロット線路４の一部分の線路幅を細くしてゲート−ドレイン間スロット線路４ｇｄと容量可変素子２２の結合を弱めている。
【００６０】
以下に、第６実施形態例を説明する。なお、この第６実施形態例の説明においても、前に説明した実施形態例と同一構成部分には同一符号を付し、その共通部分の重複説明は省略する。
【００６１】
第６実施形態例では、第３実施形態例に示した構成（つまり、共振器１８が設けられている発振器１の構成）に加えて、例えば図１３に示されるように、共振器１８の共振周波数を調整するための外部電圧制御タイプの可変容量素子（例えばバラクタダイオード）２４が設けられている。
【００６２】
すなわち、共振器１８には、当該共振器１８と発振回路３を接続させるためのスロット線路４（４ｈ）が接続されていると共に、そのスロット線路４（４ｈ）の接続位置とは異なる位置にスロット線路４（４ｅ）が接続されている。このスロット線路４（４ｅ）に可変容量素子２４が介設されている。この可変容量素子２４は基板２にバンプ実装される表面実装型チップ部品である。当該可変容量素子２４の容量は共振器１８の共振周波数に関与するため、可変容量素子２４の容量を可変制御することで共振器１８の共振周波数を可変制御することができる。
【００６３】
共振器１８は、第３実施形態例で述べたように、発振回路３の発振周波数を或る周波数範囲内に規制することができるものである。つまり、共振器１８が設けられている場合には、発振回路３の発振の周波数範囲の幅は、図１４に示すような共振器１８の共振特性の波形の幅ΔＰｈによって定まり、また、その発振回路３の発振の周波数範囲の位置は共振器１８の共振周波数ｆｓによって定まる。
【００６４】
このことから、この第６実施形態例では、可変容量素子２４の容量可変制御により共振器１８の共振周波数ｆｓを可変することで、発振回路３の発振の周波数範囲の位置が可変して、発振回路３の発振周波数を可変することができる。
【００６５】
前記第５実施形態例のように、発振回路３に直接的に可変容量素子２２を接続し、当該可変容量素子２２の容量可変制御によって発振回路３の発振周波数を可変制御する場合には、発振回路３の発振周波数の安定性を高めるために発振回路３に共振器１８が接続されていると、共振器１８により定められた周波数範囲内でしか発振回路３の発振周波数を可変することができない。
【００６６】
これに対して、この第６実施形態例では、発振回路３の発振周波数の周波数範囲の位置を可変することができるので、共振器１８により発振回路３の発振周波数の安定性を高めることができる上に、発振回路３の発振周波数を大きく可変することが可能となる。
【００６７】
なお、容量可変素子２４を設ける場合には、外部から容量可変素子２４に制御電圧を加えるための電極６ｐが基板２上に形成される。また、図１３に示すスロット線路４ｆ，４ｇは、それぞれ、ＤＣカット用の線路として機能するものである。
【００６８】
さらに、図１３では、図７に示すような反作用型のＴＥ０１０モード平板型共振器１８ｂに容量可変素子２４を接続させた例が示されていたが、容量可変素子２４が接続する共振器１８は特に限定されるものではなく、例えば、図６に示すような反射型のＴＥ０１０モード平板型共振器１８ａや、図８に示すような透過型のスロット型共振器１８ｃや、図９に示すような反射型のスロット型共振器１８ｄなどの他の構成の共振器に第６実施形態例と同様にスロット線路４を介して容量可変素子２４を接続させてもよいものである。
【００６９】
さらにまた、この第６実施形態例に示した共振器１８の共振周波数を可変制御する可変容量素子２４を設けると共に、第５実施形態例に示した発振回路３の発振周波数を直接的に可変制御する可変容量素子２２を設けてもよい。この場合には、共振器１８の共振周波数可変用の可変容量素子２４は、発振回路３の発振周波数の粗調整用として機能し、可変容量素子２２は、発振回路３の発振周波数の微調整用として機能することができるので、発振回路３のより高精度な発振周波数の可変制御を行うことができる。
【００７０】
さらに、この第６実施形態例に示した構成に、第２実施形態例に示した幅広部１７や、第４実施形態例に示した出力用コプレーナ線路２０の構成をも加えてよいものである。
【００７１】
以下に、第７実施形態例を説明する。なお、この第７実施形態例の説明においても、前に説明した実施形態例と同一構成部分には同一符号を付し、その共通部分の重複説明は省略する。
【００７２】
第１〜第６の各実施形態例では、ソース接地タイプのＦＥＴ５を用いる例を示したが、この第７実施形態例では、そのソース接地タイプのＦＥＴ５に代えて、例えば図１５（ａ）に示されるように、ゲート接地タイプのＦＥＴ２５を設けることを特徴としている。なお、図１５（ａ）では、第１実施形態例に示した構成にこの第７実施形態例において特有な構成（ソース接地タイプのＦＥＴ５に代えて、ゲート接地タイプのＦＥＴ２５を設ける構成）を適用した例が図示されているが、もちろん、第２〜第６の各実施形態例に示した構成に、この第７実施形態例において特有な構成を適用してもよいものである。
【００７３】
ゲート接地タイプのＦＥＴ２５のゲートＧの配置位置は、ソース接地タイプのＦＥＴ５のソースＳの配置位置に対応し、ゲート接地タイプのＦＥＴ２５のソースＳの配置位置は、ソース接地タイプのＦＥＴ５のゲートＧの配置位置に対応するので、ソース接地タイプのＦＥＴ５に代えてゲート接地タイプのＦＥＴ２５を設けた場合には、第１〜第６の各実施形態例に示したゲート接続用電極６ｇがソース接続用電極６ｓとして、また、第１〜第６の各実施形態例に示したソース接続用電極６ｓがゲート接続用電極６ｇとして、それぞれ機能することとなる。また、第１〜第６の各実施形態例に示したゲート−ドレイン間スロット線路４ｇｄはドレイン−ソース間スロット線路４ｄｓとして、また、第１〜第６の各実施形態例に示したドレイン−ソース間スロット線路４ｄｓはゲート−ドレイン間スロット線路４ｇｄとして、それぞれ、機能することとなる。図１５（ｂ）には、ソース接地タイプのＦＥＴ５に代えてゲート接地タイプのＦＥＴ２５を設けた場合の発振回路３の回路図が示されている。
【００７４】
この第７実施形態例では、ゲート−ソース間スロット線路４ｇｓが、ＦＥＴ２５に信号を入力する線路として機能する。このゲート−ソース間スロット線路４ｇｓからＦＥＴ２５に信号が入力すると、その信号はＦＥＴ２５の動作によって増幅され、当該増幅信号はＦＥＴ２５からゲート−ドレイン間スロット線路４ｇｄを介して出力され出力用スロット４ｏｕｔから外部に出力される。その出力信号の一部が、ドレイン接続用電極６ｄとソース接続用電極６ｓ間の結合を利用して、ＦＥＴ２５の入力信号に帰還される。この第７実施形態例では、ドレイン−ソース間スロット線路４ｄｓが、その帰還量を決定する帰還量制御部と成す。
【００７５】
この第７実施形態例では、上記のように、ゲート接地タイプのＦＥＴ２５を利用している。ゲート接地タイプのＦＥＴ２５を設ける場合には、ゲート接地タイプのＦＥＴ２５の構造に起因して、帰還量を決定する要素の一つであるドレイン接続用電極６ｄとソース接続用電極６ｓ間の容量を、ソース接地タイプのＦＥＴ５を設ける場合におけるゲート接続用電極６ｇとドレイン接続用電極６ｄ間の容量よりも、小さくすることができる。このため、帰還回路のバイアス依存性が小さくなり、これにより、帰還回路を安定化させることができて、発振回路３の発振状態をより良好にすることができる。
【００７６】
また、ゲート接地タイプのＦＥＴ２５は、一般的に、ソース接地タイプのＦＥＴ５に比べて、反射ゲインが高い。発振回路３に共振器１８が接続されている場合に、ゲート接地タイプのＦＥＴ２５を利用すると、ゲート接地タイプのＦＥＴ２５の高い反射ゲインによって、共振器１８と発振回路３の結合を弱めても、発振回路３を発振させることが可能となる。共振器１８と発振回路３の結合を弱めると、共振器１８が発振回路３に与える影響が小さくなるので、共振器１８を設計する際に共振器１８が発振回路３に与える影響をあまり気にすることなく、共振器１８を設計することができる。つまり、共振器１８の設計の自由度を高めることができるので、Ｑ値をより向上できるように共振器１８を設計することが容易となる。このため、共振器１８のＱ値を向上できて、発振器１のＱ値をより一層高めることができ、これにより、位相雑音のより低減された発振器１を提供することが可能となる。
【００７７】
以下に、第８実施形態例を説明する。この第８実施形態例は通信装置に関するものである。この第８実施形態例の通信装置において特徴的なことは、第１〜第７の各実施形態例の何れか１つに示した構成を有する発振器１が設けられていることである。その発振器１の構成は前述したので、その説明は省略する。また、発振器１以外の通信装置構成には様々な構成があり、ここでは、発振器１以外の構成に関しては何れの構成をも採用してよく、その説明は省略する。
【００７８】
この第８実施形態例では、第１〜第７の各実施形態例に示した発振器１を用いることにより、通信状態を安定化させることができて、通信の信頼性を高めることができる。
【００７９】
なお、この発明は第１〜第８の各実施形態例の構成に限定されるものではなく、様々な実施の形態を採り得る。例えば、第１〜第８の各実施形態例では、発振回路３の増幅素子として、ＦＥＴ５又はＦＥＴ２５が設けられていたが、例えば、ＦＥＴ５，２５に代えて、ＨＢＴなどのバイポーラトランジスタ素子を設けてもよい。バイポーラトランジスタ素子は、ＦＥＴに比べて、位相雑音の低減が容易なものであるので、主に位相雑音の低減を図りたい場合には、バイポーラトランジスタ素子を採用するとよい。
【００８０】
また、第２実施形態例では、ゲート−ソース間スロット線路４ｇｓとドレイン−ソース間スロット線路４ｄｓの各々の一部分に幅広部１７が形成されていたが、何れか一方のみのスロット線路４だけに幅広部１７を設ける構成としてもよい。
【００８１】
さらに、図１、図５〜図１３，図１５にそれぞれ示したスロット線路４のパターンは一例であって、スロット線路４のパターンは、その他の形態をも採り得るものである。例えば、ＦＥＴとして、ドレイン接地タイプなどの複数の種類があり、このＦＥＴの種類を考慮してスロット線路４のパターンを構成する。
【００８２】
さらに、第３〜第８の各実施形態例では、共振器は導体パターンにより形成されていたが、例えば大型化を許容する場合や、要求される性能が低い場合には表面実装型のチップ部品である共振器を設けてもよい。
【００８３】
さらに、第１〜第８の各実施形態例では、高周波回路デバイスとして、発振器１を例にして説明したが、この発明の高周波回路デバイスは、発振器以外の、例えば増幅器やスイッチング回路デバイスなどの高周波回路のデバイスに適用することができるものである。増幅器やスイッチング回路デバイスにおいても、信号線路としてスロット線路を用いることにより導通損失を低減させ、また、誘電体基板を利用することにより誘電損失を低減させることによって、高いＱ値をもつ回路を構成することができて、位相雑音を削減することができる。
【００８４】
【発明の効果】
この発明によれば、高周波回路を構成する信号線路はスロット線路により構成されている。スロット線路は、高周波信号を伝送するコプレーナ線路に比べて、導通損失を小さく抑制することができ、また、不要波の発生を防止することが容易である。これにより、高周波回路のＱ値を高めることができて、位相雑音を低減することができる。これにより、特性に優れた高周波回路デバイスを提供することができる。
【００８５】
また、高周波信号を伝送する伝送線路の一つであるマイクロストリップ線路は寄生成分を持ち易く、この寄生成分によって回路設計を難しくしてしまう。これに対して、スロット線路は寄生成分が生じ難く、これにより、回路設計の難しさを緩和することができて、設計性に優れたものである。
【００８６】
さらに、コプレーナ線路やマイクロストリップ線路は、回路のＱ値を高めるためには基板の厚みを厚くしなければならず、この基板の厚みに起因して放熱性の問題が発生する。これに対して、スロット線路は、基板の厚みを厚くしなくともＱ値を高めることが容易であるので、放熱性の問題を抑制することができる。
【００８７】
また、スロット線路には表面実装型部品である半導体素子が介設される構成と成し、その半導体素子はバンプ実装により基板に設けられているものにあっては、バンプ実装によりスロット線路に介設されることによって、そのスロット線路と半導体素子との接続部分での電磁界の乱れを小さく抑えることができる。これにより、不要波漏洩によるロスを抑制することができる。
【００８８】
さらに、高周波回路が形成される基板を誘電体により構成することにより、その基板を構成する誘電材料を適切に選択することにより、基板による誘電損失を大幅に低減することができて、Ｑ値を格段に向上させることができる。これにより、スロット線路を用いたことによる導通損失の低減と、誘電体基板による誘電損失の低減とが相俟って、高周波回路のＱ値を飛躍的に高めることができる。よって、位相雑音の特性に優れた高周波回路デバイスを提供することが容易となる。
【００８９】
高周波信号が導通するスロット線路の一部に幅広部を設けたものにあっては、スロット線路の導通損失の低減を図ることができて、より回路のＱ値を高めることができて、位相雑音の削減を図ることができる。
【００９０】
高周波回路の出力部の信号線路がコプレーナ線路により構成されているものにあっては、高周波回路デバイスに接続する後段の回路は信号線路がコプレーナ線路により構成されている場合が多いので、後段の回路の信号線路との接続を容易にすることができる。
【００９１】
高周波回路が発振回路であり、スロット線路には増幅素子として半導体素子が介設されているものにあっても、信号線路をスロット線路により構成することにより、発振回路の導通損失が低減して回路のＱ値を向上させることができる。また、発振回路が形成される基板を誘電体基板とすることにより、基板による誘電損失を低減することが容易となって回路のＱ値を向上させることができる。このようにＱ値を高めることができるので、位相雑音が小さく抑制された発振回路を得ることができる。
【００９２】
また、増幅素子として電界効果トランジスタ素子を用い、基板上に形成されたゲート−ソース間スロット線路と、ゲート−ドレイン間スロット線路と、ドレイン−ソース間スロット線路とにより帰還回路が形成されているものにあっては、回路構成が簡単であり、高周波回路デバイス（発振器）の小型化を図ることが容易である。また、ゲート−ドレイン間スロット線路を利用して帰還量を制御する構成とすることにより、帰還信号の周波数が規制されるので、発振回路の寄生発振を抑制することができて、発振回路の発振周波数の安定性を向上させることができる。
【００９３】
さらに、帰還回路の帰還量制御部と成すスロット線路に、ゲート−ドレイン間スロット線路と、ゲート−ソース間スロット線路とドレイン−ソース間スロット線路との接続部から略λ／４の位置にショートスタブが形成されているものにあっては、帰還量や発振周波数の制御が容易となる。
【００９４】
さらにまた、発振回路に共振器を接続したものにあっては、発振回路の位相雑音をより一層低減することができるし、また、発振回路の発振周波数のより一層の安定化を図ることができる。
【００９５】
さらに、その共振器を導体パターンにより構成することにより、発振器の小型化を図ることができる。また、共振器とスロット線路を同時に形成することができるので、スロット線路と共振器の配置関係のばらつきを防止できて、スロット線路と共振器の配置関係のばらつきに起因する特性のばらつきを防止することができる。これにより、製品の特性の信頼性を向上させることができる。
【００９６】
共振器がＴＥモード平板型共振器やスロット線路型共振器であるものにあっては、それら共振器はＱ値を高めることが容易なものであることから、より一層のＱ値向上を図ることができて、位相雑音の低減を達成することができる。
【００９７】
増幅素子としてバイポーラトランジスタ素子が設けられているものにあっては、バイポーラトランジスタ素子は電界効果トランジスタ素子に比べて、低周波の雑音が小さいので、位相雑音の低減が容易となる。
【００９８】
発振回路に外部電圧制御タイプの容量可変素子が設けられているものにあっては、容量可変素子の容量を外部からの電圧制御により可変制御することができ、その容量可変素子の容量によって発振回路の発振周波数が可変するので、発振回路の発振周波数を外部から制御することが可能となる。
【００９９】
共振器が設けられている場合に、その共振器の共振周波数を可変制御する外部電圧制御タイプの可変容量素子を接続したものにあっては、その可変容量素子の容量を外部からの電圧制御により可変することで共振器の共振周波数を可変することができ、この共振器の共振周波数の可変により、発振回路の発振周波数を可変することができる。この場合には、発振回路に容量可変素子を設ける場合よりも、発振回路の発振周波数の可変制御範囲を広くすることができる。
【０１００】
基板のｆ×Ｑ値が５００００以上であるものにあっては、高周波回路のＱ値を高めることが容易となり、上記のように位相雑音の低下を図ることができる。
【０１０１】
この発明の高周波回路デバイスが設けられている通信装置にあっては、その高周波回路デバイスの高性能によって通信装置の動作が安定し、通信装置の特性を向上させることができる。
【図面の簡単な説明】
【図１】第１実施形態例の高周波回路デバイス（発振器）の一例を説明するための図である。
【図２】高周波信号を伝送する線路の種類を説明するための図である。
【図３】導通損失が関与するＱｃ値、Ｑ値をスロット線路の場合とコプレーナ線路の場合とで比較するためのグラフである。
【図４】基板の誘電損失ｔａｎδと、Ｑ値との関係例を説明するためのグラフである。
【図５】第２実施形態例の高周波回路デバイスを説明するための図である。
【図６】発振回路に共振器を接続した場合の一例を説明するための図である。
【図７】発振回路に共振器を接続した場合のその他の例を説明するための図である。
【図８】さらに、発振回路に共振器を接続した場合のその他の例を説明するための図である。
【図９】さらにまた、発振回路に共振器を接続した場合のその他の例を説明するための図である。
【図１０】発振回路の出力部の信号線路として、コプレーナ線路を設けた場合の一例を説明するための図である。
【図１１】発振回路に容量可変素子を設けた場合の一例を説明するための図である。
【図１２】発振回路に容量可変素子を設けた場合のその他の例を説明するための図である。
【図１３】共振器に可変容量素子を接続した場合の一例を示した図である。
【図１４】共振器の共振特性を説明するためのグラフである。
【図１５】ソース接地タイプのＦＥＴに代えて、ゲート接地タイプのＦＥＴを設けた場合の一例を表した図である。
【符号の説明】
１ 発振器
２ 基板
３ 発振回路
４ スロット線路
４ｇｓ ゲート−ソース間スロット線路
４ｇｄ ゲート−ドレイン間スロット線路
４ｄｓ ドレイン−ソース間スロット線路
４ｓｖ スタブ
５，２５ ＦＥＴ
６ｇ ゲート接続用電極
６ｄ ドレイン接続用電極
６ｓ ソース接続用電極
１７ 幅広部
１８ 共振器
２０ 出力用コプレーナ線路
２２，２４ 容量可変素子
【発明の属する技術分野】
本発明は、スロット線路を利用して構成された発振器などの高周波回路デバイスおよびそれを備えた通信装置に関するものである。
【０００２】
【背景技術】
例えば、通信装置などに内蔵される高周波回路の一つとして発振回路がある。この発振回路の特性を向上させるために、位相雑音の低下を図る試みがなされている。例えば、発振回路のＱ値を上げることで、位相雑音を低下できることが知られている。このことから、発振回路に共振器を接続させて発振回路のＱ値を高め、これにより、位相雑音の低減を図ったものが提案されている（例えば非特許文献１参照）。この提案の発振器（高周波回路デバイス）では、例えば、基板上に発振回路を構成し、その基板上にチップ部品である共振器を表面実装している。
【０００３】
【非特許文献１】
舟橋他、「１９９４年電子情報通信学会秋季大会要項集」、Ｃ−６０
【非特許文献２】
池松他、「１９９８年電子情報通信学会エレクトロニクスソサイエティ大会要項集」、Ｃ−２−１５
【０００４】
【発明が解決しようとする課題】
しかしながら、その提案の構成では、共振器を基板上に実装する位置精度が悪いために、発振器毎に特性のばらつきが生じてしまうという問題があった。
【０００５】
また、発振器の別の提案構成として、例えば、半導体基板に発振回路の信号線路をマイクロストリップ線路やコプレーナ線路により形成すると共に、その半導体基板の内部に増幅素子としてＦＥＴ（電界効果トランジスタ素子）を形成し、さらに、その半導体基板にマイクロストリップ共振器やコプレーナ共振器をモノリシックに形成するものが提案されている（例えば、非特許文献２参照）。
【０００６】
この構成では、回路基板として、半導体基板を利用している。発振回路のＱ値を高めるためには、誘電損失（誘電吸収）ｔａｎδが低い材料により回路基板を構成することが好ましいが、半導体材料では、満足のいくＱ値を得られる程の低い誘電損失ｔａｎδをもつものはない。このため、半導体基板を利用した提案の発振器の構成では、発振回路のＱ値の向上に限界があった。
【０００７】
本発明は上記課題を解決するために成されたものであり、その目的は、より一層のＱ値向上が可能で、位相雑音を大幅に低減できる性能の良い高周波回路デバイスおよびそれを備えた通信装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、この発明は次に示す構成をもって前記課題を解決するための手段としている。すなわち、この発明の高周波回路デバイスは、基板に高周波回路が形成されて成る高周波回路デバイスであって、高周波回路を構成する信号線路は、基板上に対向配置された電極間の間隔線路により成るスロット線路であることを特徴としている。また、この発明の通信装置は、本発明において特有な、スロット線路を利用した高周波回路デバイスが設けられていることを特徴としている。
【０００９】
【発明の実施の形態】
以下に、この発明に係る実施形態例を図面に基づいて説明する。
【００１０】
図１（ａ）には第１実施形態例の高周波回路デバイスである発振器が平面図により示され、図１（ｂ）にはその発振器の回路図が示されている。この第１実施形態例の発振器１は基板２に発振回路３が構成されて成るものである。
【００１１】
この第１実施形態例では、基板２は誘電体により構成されている。また、発振回路３は、基板２に形成された信号線路であるスロット線路４と、増幅素子である電界効果トランジスタ素子（ＦＥＴ）５とを有して構成されている。この発振回路３は、例えばマイクロ波以上の高周波信号が流れる高周波回路と成している。ＦＥＴ５は、表面実装型のチップ部品であり、この第１実施形態例では、ソース接地タイプのものが用いられている。このＦＥＴ５は、基板２に例えば金（Ａｕ）バンプを介して表面実装されている。
【００１２】
スロット線路４は、例えば、図２（ａ）の模式的な断面図に示されるように、基板２上に対向配置された電極６ａ，６ｂ間の間隔線路により構成され、それら電極６ａ，６ｂ間に電磁界Ｅを閉じ込めながら、信号を伝送する線路である。このスロット線路４は、例えばマイクロ波以上の高周波信号の伝送に適したものである。
【００１３】
なお、スロット線路４には、基板２の裏面側にグランド電極が形成されていないものと、図２（ａ）の点線に示されるように基板２の裏面側にグランド電極９が形成されている接地導体付きタイプのものと、基板２の表裏両面に対称的にスロット線路が形成される両面スロット構造タイプのもの（これをＰＤＴＬ（Ｐｌａｎｅｒ Ｄｉｅｌｅｃｔｒｉｃ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ）という）とがある。この第１実施形態例では、スロット線路４のタイプを特に限定するものではなく、何れのタイプのスロット線路４を採用してもよい。
【００１４】
第１実施形態例では、基板２には、ＦＥＴ５のゲートＧに接続するゲート接続用電極６ｇと、ＦＥＴ５のソースＳに接続するソース接続用電極６ｓと、ＦＥＴ５のドレインＤに接続するドレイン接続用電極６ｄとが形成されている。ゲート接続用電極６ｇとドレイン接続用電極６ｄは互いに一部分が間隔を介し対向配置してゲート−ドレイン間スロット線路４ｇｄを構成している。また、ゲート接続用電極６ｇは別の一部分においてソース接続用電極６ｓと間隔を介し対向配置してゲート−ソース間スロット線路４ｇｓを構成している。さらに、ドレイン接続用電極６ｄとソース接続用電極６ｓは互いに一部分が間隔を介し対向配置してドレイン−ソース間スロット線路４ｄｓを構成している。これらゲート−ソース間スロット線路４ｇｓとゲート−ドレイン間スロット線路４ｇｄとドレイン−ソース間スロット線路４ｄｓはＦＥＴ５の実装領域で接続している。
【００１５】
また、基板２の表面には電極６ｚが形成されている。この電極６ｚは一部分がドレイン接続用電極６ｄと間隔を介し対向配置してスロット線路４ｄを構成している。さらに、電極６ｚは別の一部分がソース接続用電極６ｓと間隔を介し対向配置して出力用スロット線路４ｏｕｔを構成している。
【００１６】
ＦＥＴ５は、ゲートＧとソースＳとドレインＤがそれぞれ対応するゲート接続用電極６ｇ、ソース接続用電極６ｓ、ドレイン接続用電極６ｄに例えばＡｕバンプによって接続されており、当該ＦＥＴ５は、発振回路３のスロット線路４に介設されている。
【００１７】
この第１実施形態例では、ゲート接続用電極６ｇには外部からゲートバイアス電圧が印加され、また、ソース接続用電極６ｓには外部からソースバイアス電圧が印加され、さらに、ドレイン接続用電極６ｄには外部からドレインバイアス電圧が印加されて、ゲート−ソース間スロット線路４ｇｓからＦＥＴ５に信号が入力すると、その入力信号はＦＥＴ５の動作によって増幅される。そして、その増幅信号は、ＦＥＴ５からドレイン−ソース間スロット線路４ｄｓに出力され出力用スロット線路４ｏｕｔを通って外部に出力される。その出力信号の一部は、ドレイン接続用電極６ｄとゲート接続用電極６ｇ間の結合を利用して、ＦＥＴ５の入力信号に帰還される。この帰還信号と入力信号は強め合いＦＥＴ５により増幅され当該信号（発振信号）が出力用スロット線路４ｏｕｔから出力されることとなる。
【００１８】
つまり、この第１実施形態例では、ゲート−ソース間スロット線路４ｇｓとゲート−ドレイン間スロット線路４ｇｄとドレイン−ソース間スロット線路４ｄｓによって、発振回路３の帰還回路が構成されている。また、ゲート−ソース間スロット線路４ｇｓとドレイン−ソース間スロット線路４ｄｓは、発振回路３全体の位相が発振器１の位相条件を満たす長さとなっている。さらに、ゲート−ドレイン間スロット線路４ｇｄとスロット線路４ｄは、ＤＣカット用として機能する線路である。
【００１９】
さらにまた、ゲート−ドレイン間スロット線路４ｇｄは、帰還回路の帰還量を決定する帰還量制御部と成している。つまり、ゲート−ドレイン間スロット線路４ｇｄは、例えば、線路幅（つまり、ゲート接続用電極６ｇとドレイン接続用電極６ｄ間の間隔）や、スタブの形成の有無や、スタブを形成する場合にはその形成位置によって、ゲート接続用電極６ｇとドレイン接続用電極６ｄ間の結合度を可変制御することができる。そのゲート接続用電極６ｇとドレイン接続用電極６ｄ間の結合度によって、帰還回路の帰還量が定まる。このことから、ゲート−ドレイン間スロット線路４ｇｄは、発振器１の設定の発振周波数などが考慮された適宜な帰還量となるように形成されて、帰還量制御部として機能する。例えば、ゲート−ドレイン間スロット線路４ｇｄにおいて、ドレイン−ソース間スロット線路４ｄｓおよびゲート−ソース間スロット線路４ｇｓとの接続部から約λ／４の位置にショートスタブ４ｓｖを設けることにより、帰還量および帰還量が最大となる周波数の制御が容易となる。また、そのショートスタブ４ｓｖを設けることにより、帰還信号の周波数が規制されるために所定の発振周波数範囲から外れた寄生発振を抑制することができる。
【００２０】
この第１実施形態例では、ドレイン−ソース間スロット線路４ｄｓと出力用スロット線路４ｏｕｔとの間には、線路幅を広げたインピーダンス変換部１５が形成されている。このインピーダンス変換部１５は、ドレイン−ソース間スロット線路４ｄｓと、出力用スロット線路４ｏｕｔとを、振幅条件を崩さない程度の弱い結合度でもって結合させるためのものである。
【００２１】
ところで、高周波信号を伝送する線路として、スロット線路４以外に、例えば図２（ｂ）の断面図に示されるようなコプレーナ線路７や、図２（ｃ）の断面図に示されるようなマイクロストリップ線路８がある。コプレーナ線路７は、基板２上に形成された信号線１０をグランド電極１１ａ，１１ｂが間隔を介し挟み込む形態で配置されて成る線路である。マイクロストリップ線路８は、基板２上に信号線１２が形成され、この信号線１２に対向する基板裏面側にグランド電極１３が形成されて成る線路である。スロット線路４は、高周波回路を構成する信号線路としては、それらコプレーナ線路７やマイクロストリップ線路８よりも下記のような理由により優れた線路である。
【００２２】
例えば、スロット線路４は、コプレーナ線路７よりも信号の導通損失を大幅に低減することができ、この導通損失低減によってＱ値を向上させることができる。このことは、図３（ａ）、（ｂ）に示されるシミュレーションの結果にも示されている。図３（ａ）は、スロット線路４を用いた場合のＱ値と信号周波数の関係例を示し、図３（ｂ）は、コプレーナ線路７を用いた場合のＱ値と信号周波数の関係例を示している。そのＱ値と信号周波数の関係例を求めたシミュレーションでは、信号線路の形態がスロット線路４であるかコプレーナ線路７であるかの違い以外の条件はほぼ等しい。例えば、Ｑ値に関与する基板２の誘電損失ｔａｎδの逆数Ｑｄが等しく（グラフ中の実線Ｑｄ参照）、また、線路幅に周波数を乗算した値が一定となる条件の下で計算が行われている。
【００２３】
図３（ａ）、（ｂ）に示す実線ＱはＱ値を示し、実線ＱｃはＱ値を決定する要素の一つであり導通損失が関与するＱｃ値を示している。このシミュレーションの結果にも示されているように、スロット線路４は、導通損失の面で、コプレーナ線路７よりも優れている。
【００２４】
また、コプレーナ線路７を利用して、高いＱ値を持つ高周波回路を構成するためには、誘電体基板２の厚みを厚くする必要がある。しかしながら、その厚い基板２上に素子を搭載して回路を構成すると、基板２の肉厚のために、素子が発して基板２に吸収された熱が外部に放熱され難くなる。これにより、放熱性の問題が生じてしまう。これに対して、スロット線路４は、基板２を厚くしなくともＱ値を高めることが容易であるので、Ｑ値低下を回避しつつ基板２を薄くすることができて放熱性の問題を防止することができる。
【００２５】
さらに、コプレーナ線路７は信号線１０を中心にした対称動作を基本としており、信号線１０の両側の電極１１ａ，１１ｂは電位が等しくて基準となる電位を持つグランド電極として存在している状態が理想的である。このため、例えば電極１１ａ側と電極１１ｂ側のうちの何れか一方側に分岐部などを設けたことによって信号線１０を中心とした電磁界Ｅの対称性が崩れた場合には、不要波が発生してしまい、これに起因してＱ値を低減させてしまう。
【００２６】
これに対して、スロット線路４（接地導体付きタイプのものや、ＰＤＴＬタイプのものも含む）は差動動作を基本としているため、必ずしも基準電位を持つグランド電極を設けなければならないものではなく、不要波が発生する要因が少ない線路であるので、不要波発生を抑制することができ、これにより不要波に起因したＱ値低下を回避し易い。
【００２７】
また、マイクロストリップ線路８は、導通損失に関してはスロット線路４と同様であるが、このマイクロストリップ線路８も、コプレーナ線路７と同様に、誘電体基板２の厚みを厚くする必要がある。このため、上記同様に、基板２に搭載した素子の放熱性の問題が発生する。
【００２８】
さらに、マイクロストリップ線路８においては、理想的には基板表面の信号線１２と基板裏面側の導体１３とが高周波的に接続し当該導体１３がグランド電極として機能しなければならないが、Ｑ値を高めるために基板２の厚みを厚くすると、信号線１２と導体１３間に寄生成分が発生してしまうこととなる。このため、回路を設計する際に、その寄生成分を考慮しなければならないので、回路設計が難しくなるという問題が生じる。特に、バイアスを印加する必要がある半導体素子を用いた高周波回路では、回路の設計性が悪くなる。
【００２９】
これに対して、スロット線路４はグランド電極を設けなくともよいし、また、Ｑ値を高めるために基板２の厚みを厚くしなくともよいので、上記のような信号線とグランド電極間の寄生成分の発生を抑制でき、これにより、回路設計の難しさを緩和することができる。
【００３０】
さらにまた、マイクロストリップ線路８に素子をバンプ実装によって介設したとしても、マイクロストリップ線路８に接続するスルーホール等が持つインダクタンス成分（Ｌ成分）が大きいために、マイクロストリップ線路８を流れる信号の周波数が高いと、マイクロストリップ線路８のグランド電極１３は理想状態から乖離してしまう。この場合、マイクロストリップ線路８は、高周波信号を良好に伝送することができない虞がある。信号の周波数がミリ波帯である場合には、その現象は顕著である。
【００３１】
これに対して、スロット線路４は、前記の如く、グランド電極を設けなくて済むので、そのようなグランド電極に起因した問題発生の懸念を無くすことができる。つまり、スロット線路４は、ミリ波帯などの高周波信号であっても、良好に信号を伝送することができる線路である。
【００３２】
以上のように、スロット線路４は、コプレーナ線路７やマイクロストリップ線路８に比べて、高周波信号の伝送線路として優れた線路である。
【００３３】
このスロット線路４を用いて発振回路を構成することにより、発振器１のＱ値を格段に向上させることができる。例えばマイクロストリップ線路８やコプレーナ線路７を用いて発振器を構成した場合には、その発振器のＱ値は例えば５０〜２００程度となるのに対して、スロット線路４を用いて発振器１を構成することにより、発振器１のＱ値を例えば３００〜６００程度にまで向上させることが可能である。
【００３４】
ところで、発振回路３のＱ値には信号線路の導通損失だけでなく、基板２の誘電損失ｔａｎδも関与している。例えば、図４（ａ）には基板２の誘電損失ｔａｎδと発振回路３のＱ値との関係例が示されている。この関係例はシミュレーションにより得られたものであり、実線Ａは信号周波数が１０ＧＨｚの場合であり、実線Ｂは信号周波数が３０ＧＨｚの場合であり、実線Ｃは信号周波数が１００ＧＨｚの場合である。そのシミュレーションでは、信号線路がスロット線路４であり、線路幅に信号周波数を乗算した値が一定となる条件の下で、計算が成されている。
【００３５】
このシミュレーションの結果によれば、半導体の誘電損失ｔａｎδはおおよそ０．００１〜０．０１の範囲内であるのに対して、誘電材料の中には誘電損失ｔａｎδが０．００１よりも小さいものがあり、その誘電損失ｔａｎδが０．００１よりも小さい誘電材料により基板２を構成することによって、半導体を用いて基板２を構成する場合に比べて、発振回路３のＱ値を向上させることができる。
【００３６】
この第１実施形態例では、例えば次に示すようにして基板２の適切な誘電材料を選択している。例えば、シミュレーションの結果にも示されるように、基板２の誘電損失ｔａｎδが小さくなるに従って発振回路３のＱ値は高くなっていくが、基板２の誘電損失ｔａｎδがある程度低下すると、発振回路３のＱ値は信号周波数に応じた一定の値にほぼ安定する。基板２の誘電損失ｔａｎδだけを考慮する場合には、その最大のＱ値を得ることができる小さい誘電損失ｔａｎδを持つ誘電材料を基板２の構成材料として選択すればよいが、基板２を構成する誘電材料は、誘電損失ｔａｎδだけで選択できるものではなく、製造し易さやコスト面などの様々なことを考慮して選択されるものである。このことから、例えば、信号周波数毎のＱ値の最大値に対するＱ値の許容下限低下率を定める。そして、信号周波数毎のＱ値の最大値に対するＱ値の低下率がその定めた許容下限低下率以内となる誘電損失ｔａｎδを持つ誘電材料を選択する。
【００３７】
例えば、具体的には、図４（ａ）に示したシミュレーション結果に基づいて図４（ｂ）に示すような誘電損失ｔａｎδと、信号周波数毎にＱ値の最大値に対するＱ値の低下率との関係例を得ることができる。Ｑ値の最大値に対するＱ値の許容下限低下率を１０％と定めた場合には、図４（ｂ）に基づくと、例えば、信号周波数が１０ＧＨｚであるとき（実線Ａ参照）には、誘電損失ｔａｎδが０．０００１４以下の誘電材料を基板２の構成材料として採用する。また、信号周波数が３０ＧＨｚであるとき（実線Ｂ参照）には、誘電損失ｔａｎδが０．０００２８以下の誘電材料を基板２の構成材料として採用する。さらに、信号周波数が１００ＧＨｚであるとき（実線Ｃ参照）には、誘電損失ｔａｎδが０．０００４７以下の誘電材料を基板２の構成材料として採用する。
【００３８】
ところで、基板２自体の特性を表す指数の一つとして、ｆ×Ｑ値がある。このｆ×Ｑ値とは、信号の周波数ｆに、誘電損失ｔａｎδの逆数であるＱｄ（Ｑｄ＝１／ｔａｎδ）を乗算した値である。このｆ×Ｑ値を利用すると、例えば、Ｑ値の最大値に対するＱ値の許容下限低下率を１０％と定めた場合には、信号周波数が１０ＧＨｚであるときには、ｆ×Ｑ値が約７００００以上となる誘電材料を基板２の構成材料として採用する。また、信号周波数が３０ＧＨｚであるときには、ｆ×Ｑ値が約１０００００以上となる誘電材料を基板２の構成材料として採用する。さらに、信号周波数が１００ＧＨｚであるときには、ｆ×Ｑ値が約２０００００以上となる誘電材料を基板２の構成材料として採用する。この第１実施形態例では、マイクロ波帯以上の高周波の信号の導通を想定しているので、Ｑ値の向上を図るためには、基板２の構成材料として、ｆ×Ｑ値が約５００００以上となる誘電材料を採用することが好ましい。
【００３９】
この第１実施形態例では、以上のように、発振回路３の信号線路として、スロット線路４を採用して、高周波信号の導通損失を小さく抑制できる構成とした。かつ、基板２を誘電体基板とすることにより、高いＱ値を得ることができる小さい誘電損失ｔａｎδを持つ誘電材料を基板２の構成材料として選択できる構成とした。このように、導通損失と誘電損失を両方共に大幅に低減することが可能な構成としたので、今までの発振器に比べて、発振器１のＱ値を格段に向上させることができる。これにより、位相雑音の少ない高性能な発振器１を提供することができる。
【００４０】
また、この第１実施形態例では、非常に簡単な構成であるので、発振器１の小型化を図ることができる。例えば、発振回路３に導通する信号の周波数を３０ＧＨｚとし、基板２の比誘電率を２４とした場合に、基板２は、厚みが０．６ｍｍ、横が８ｍｍ、縦が５ｍｍ程度のサイズとすることができる。また、ＦＥＴ５は薄いチップ部品であるので、発振器１の薄型化を図ることができる。
【００４１】
さらに、この第１実施形態例の発振器１はスロット出力であるので、Ａ級よりも高効率動作であるＢ級の差動型（Ｐｕｓｈ−Ｐｕｌｌ）増幅器への持続性が良いという効果を得ることができる。
【００４２】
以下に、第２実施形態例を説明する。なお、この第２実施形態例の説明において、第１実施形態例と同一構成部分には同一符号を付し、その共通部分の重複説明は省略する。
【００４３】
この第２実施形態例では、図５に示されるように、スロット線路４ｇｓからスロット線路４ｄｓを介しスロット線路４ｏｕｔまでの高周波信号が導通するスロット線路のうちの一部分に幅広部１７が形成されている。このように線路幅を広げることによって導通損失を低減することができるので、発振回路３のＱ値をさらに向上させることができる。この幅広部以外の構成は第１実施形態例とほぼ同様である。
【００４４】
なお、出力用スロット線路４ｏｕｔの線路幅は、その発振器１の出力部に接続する後段の回路の信号線路を考慮して定められたものであり、第２実施形態例では、その後段の回路により規制された線路幅となっている。しかし、例えば、後段の回路の構成に規制されない場合等には、出力用スロット線路４ｏｕｔも線路幅を広げてもよいものである。また、この第２実施形態例では、ＦＥＴ５の実装領域に形成されているスロット線路４の線路幅は、ＦＥＴ５に形成されている信号入力用のスロット線路や信号出力用のスロット線路に応じた線路幅となっている。
【００４５】
以下に、第３実施形態例を説明する。なお、この第３実施形態例の説明においても、前に述べた第１や第２の各実施形態例と同一構成部分には同一符号を付し、その共通部分の重複説明は省略する。
【００４６】
第３実施形態例では、図６〜図９に示されるように、発振器１は、第１や第２の各実施形態例の構成に加えて、共振器１８を有している。この共振器１８は基板２上の導体パターンにより構成されている。その共振器１８に関わる構成以外の構成は前記各実施形態例と同様である。
【００４７】
図６に示される共振器１８（１８ａ）は、反射型のＴＥ０１０モード平板型共振器であり、ゲート−ソース間スロット線路４ｇｓの端部に接続されている。また、図７に示す共振器１８（１８ｂ）は、反作用型のＴＥ０１０モード平板型共振器であり、ゲート−ソース間スロット線路４ｇｓの途中に接続されている。なお、図７中の符号１９は終端抵抗体であるチップ部品を示している。また、図７のように反作用型のＴＥ０１０モード平板型共振器１８を接続する場合には、共振器１８の接続部をほぼオープンとして考えて、発振器１の位相条件を求めるとよい。
【００４８】
さらに、図８に示す共振器１８（１８ｃ）は、透過型のスロット型共振器であり、ドレイン−ソース間スロット線路４ｄｓと出力用スロット線路４ｏｕｔとの間に介設されている。この例では、そのスロット型共振器１８ｃは、基板２の表裏両面に対称的に共振器の導体パターンが形成されて成るＰＤＴＬ型のものとなっている。さらにまた、図９に示す共振器１８（１８ｄ）は、反射型のスロット型共振器であり、ゲート−ドレイン間スロット線路４ｇｄに介設されている。この場合には、その共振器１８ｄが帰還回路を構成している。また、この例においても、図８の共振器１８ｃと同様に、共振器１８ｄはＰＤＴＬ型のものとなっている。
【００４９】
第３実施形態例では、共振器１８を発振回路３に接続したので、発振回路３の位相雑音をより一層低減することができる。また、ＦＥＴ５の性質上、低周波の寄生発振が発生し易いが、共振器１８は発振回路３の発振周波数を設定の周波数範囲内に規制することができるので、低周波の寄生発振の発生を抑制することができる。これにより、発振回路３の発振周波数のより一層の安定化を図ることができる。よって、より位相雑音が小さく、かつ、発振周波数の安定性が高い発振器１を提供することができる。
【００５０】
また、第３実施形態例では、共振器１８は基板２に形成された導体パターンにより構成されている。このため、スロット線路４を基板２上に形成するのと同時に、共振器１８を形成することができる。これにより、例えば共振器が表面実装型部品である場合に比べて、基板２上に共振器を実装する工程を省略できる分、製造工程の簡略化を図ることができて、量産性を向上させることができる。
【００５１】
また、共振器が表面実装型部品である場合には、スロット線路４の設定位置に精度良く共振器を実装することが困難であるので、共振器の実装位置にばらつきが生じ易く、これに起因して発振器１毎に特性にばらつきが生じるという問題発生の虞がある。これに対して、この第３実施形態例では、スロット線路４と共振器１８を同時に成膜技術により作製するので、スロット線路４と共振器１８の配置関係のばらつきを抑制することができて、スロット線路４と共振器１８の配置に起因した特性ばらつき問題を防止することができる。これにより、性能のばらつきが小さくなり、発振器１の信頼性を高めることができる。
【００５２】
なお、図６〜図９の図示の例では、スロット線路４の線路幅はほぼ等幅であるが、第２実施形態例に示したように、高周波信号が通電するスロット線路（つまり、スロット線路４ｇｓ、４ｄｓ、４ｏｕｔ）のうちの一部分に幅広部１７を設けてもよい。幅広部１７を設けることによって、導通損失の低減が図れて発振回路３のＱ値のより一層の向上を図ることができる。
【００５３】
以下に、第４実施形態例を説明する。なお、この第４実施形態例の説明において、第１〜第３の各実施形態例と同一構成部分には同一符号を付し、その共通部分の重複説明は省略する。
【００５４】
この第４実施形態例では、出力部の信号線路として、スロット線路４ｏｕｔを設けるのに代えて、図１０に示されるように、出力用コプレーナ線路２０を設けている。発振器１の出力部に接続する後段の回路には、高周波信号を導通する信号線路として、コプレーナ線路が採用される場合が多いので、出力部の信号線路をコプレーナ線路２０とすることにより、発振器１と後段の高周波回路との信号線路の接続が容易となる。
【００５５】
なお、図１０では、図８に示される発振回路３の出力部の信号線路（出力用スロット線路４ｏｕｔ）を、出力用コプレーナ線路２０に代えた発振回路３の一例が図示されているが、もちろん、図１、図５、図６、図７、図９の発振回路３の出力用スロット線路４ｏｕｔに代えて、出力用コプレーナ線路２０を設けてもよいものである。
【００５６】
以下に、第５実施形態例を説明する。この第５実施形態例の説明においても、前に説明した実施形態例と同一構成部分には同一符号を付し、その共通部分の重複説明は省略する。
【００５７】
この第５実施形態例では、発振回路３には、当該回路３の発振周波数制御用素子として、図１１や図１２に示すような外部電圧制御タイプの容量可変素子（例えばバラクタダイオード）２２が設けられている。この容量可変素子２２は、外部から印加される電圧に応じて容量が可変するものであり、ここでは、基板２にバンプ実装される表面実装型チップ部品の形態となっている。図１１に示す例では、容量可変素子２２は、ゲート−ソース間スロット線路４ｇｓの端部に接続されている。また、図１２に示す例では、容量可変素子２２は、ゲート−ドレイン間スロット線路４ｇｄのスタブ４ｓｖに介設されている。
【００５８】
このように、容量可変素子２２を発振回路３のスロット線路４に介設することにより、その容量可変素子２２の容量は発振回路３の発振周波数に関与することとなる。よって、容量可変素子２２の容量を外部電圧制御により可変制御することで、発振回路３の発振周波数を外部から可変制御することが可能となる。
【００５９】
なお、容量可変素子２２を設ける場合には、外部から容量可変素子２２に制御電圧を加えるための電極６ｑが基板２上に形成される。また、図１２の構成では、容量可変素子２２はＱ値を低下させてしまう虞があるので、その容量可変素子２２を設けたことによる悪影響が発振回路３に及ぶのを防止するために、ゲート−ドレイン間スロット線路４ｇｄ側から容量可変素子２２を見たときに容量可変素子２２を電気的に見えない状態とすべく、ゲート−ドレイン間スロット線路４ｇｄと容量可変素子２２との間のスロット線路４の一部分の線路幅を細くしてゲート−ドレイン間スロット線路４ｇｄと容量可変素子２２の結合を弱めている。
【００６０】
以下に、第６実施形態例を説明する。なお、この第６実施形態例の説明においても、前に説明した実施形態例と同一構成部分には同一符号を付し、その共通部分の重複説明は省略する。
【００６１】
第６実施形態例では、第３実施形態例に示した構成（つまり、共振器１８が設けられている発振器１の構成）に加えて、例えば図１３に示されるように、共振器１８の共振周波数を調整するための外部電圧制御タイプの可変容量素子（例えばバラクタダイオード）２４が設けられている。
【００６２】
すなわち、共振器１８には、当該共振器１８と発振回路３を接続させるためのスロット線路４（４ｈ）が接続されていると共に、そのスロット線路４（４ｈ）の接続位置とは異なる位置にスロット線路４（４ｅ）が接続されている。このスロット線路４（４ｅ）に可変容量素子２４が介設されている。この可変容量素子２４は基板２にバンプ実装される表面実装型チップ部品である。当該可変容量素子２４の容量は共振器１８の共振周波数に関与するため、可変容量素子２４の容量を可変制御することで共振器１８の共振周波数を可変制御することができる。
【００６３】
共振器１８は、第３実施形態例で述べたように、発振回路３の発振周波数を或る周波数範囲内に規制することができるものである。つまり、共振器１８が設けられている場合には、発振回路３の発振の周波数範囲の幅は、図１４に示すような共振器１８の共振特性の波形の幅ΔＰｈによって定まり、また、その発振回路３の発振の周波数範囲の位置は共振器１８の共振周波数ｆｓによって定まる。
【００６４】
このことから、この第６実施形態例では、可変容量素子２４の容量可変制御により共振器１８の共振周波数ｆｓを可変することで、発振回路３の発振の周波数範囲の位置が可変して、発振回路３の発振周波数を可変することができる。
【００６５】
前記第５実施形態例のように、発振回路３に直接的に可変容量素子２２を接続し、当該可変容量素子２２の容量可変制御によって発振回路３の発振周波数を可変制御する場合には、発振回路３の発振周波数の安定性を高めるために発振回路３に共振器１８が接続されていると、共振器１８により定められた周波数範囲内でしか発振回路３の発振周波数を可変することができない。
【００６６】
これに対して、この第６実施形態例では、発振回路３の発振周波数の周波数範囲の位置を可変することができるので、共振器１８により発振回路３の発振周波数の安定性を高めることができる上に、発振回路３の発振周波数を大きく可変することが可能となる。
【００６７】
なお、容量可変素子２４を設ける場合には、外部から容量可変素子２４に制御電圧を加えるための電極６ｐが基板２上に形成される。また、図１３に示すスロット線路４ｆ，４ｇは、それぞれ、ＤＣカット用の線路として機能するものである。
【００６８】
さらに、図１３では、図７に示すような反作用型のＴＥ０１０モード平板型共振器１８ｂに容量可変素子２４を接続させた例が示されていたが、容量可変素子２４が接続する共振器１８は特に限定されるものではなく、例えば、図６に示すような反射型のＴＥ０１０モード平板型共振器１８ａや、図８に示すような透過型のスロット型共振器１８ｃや、図９に示すような反射型のスロット型共振器１８ｄなどの他の構成の共振器に第６実施形態例と同様にスロット線路４を介して容量可変素子２４を接続させてもよいものである。
【００６９】
さらにまた、この第６実施形態例に示した共振器１８の共振周波数を可変制御する可変容量素子２４を設けると共に、第５実施形態例に示した発振回路３の発振周波数を直接的に可変制御する可変容量素子２２を設けてもよい。この場合には、共振器１８の共振周波数可変用の可変容量素子２４は、発振回路３の発振周波数の粗調整用として機能し、可変容量素子２２は、発振回路３の発振周波数の微調整用として機能することができるので、発振回路３のより高精度な発振周波数の可変制御を行うことができる。
【００７０】
さらに、この第６実施形態例に示した構成に、第２実施形態例に示した幅広部１７や、第４実施形態例に示した出力用コプレーナ線路２０の構成をも加えてよいものである。
【００７１】
以下に、第７実施形態例を説明する。なお、この第７実施形態例の説明においても、前に説明した実施形態例と同一構成部分には同一符号を付し、その共通部分の重複説明は省略する。
【００７２】
第１〜第６の各実施形態例では、ソース接地タイプのＦＥＴ５を用いる例を示したが、この第７実施形態例では、そのソース接地タイプのＦＥＴ５に代えて、例えば図１５（ａ）に示されるように、ゲート接地タイプのＦＥＴ２５を設けることを特徴としている。なお、図１５（ａ）では、第１実施形態例に示した構成にこの第７実施形態例において特有な構成（ソース接地タイプのＦＥＴ５に代えて、ゲート接地タイプのＦＥＴ２５を設ける構成）を適用した例が図示されているが、もちろん、第２〜第６の各実施形態例に示した構成に、この第７実施形態例において特有な構成を適用してもよいものである。
【００７３】
ゲート接地タイプのＦＥＴ２５のゲートＧの配置位置は、ソース接地タイプのＦＥＴ５のソースＳの配置位置に対応し、ゲート接地タイプのＦＥＴ２５のソースＳの配置位置は、ソース接地タイプのＦＥＴ５のゲートＧの配置位置に対応するので、ソース接地タイプのＦＥＴ５に代えてゲート接地タイプのＦＥＴ２５を設けた場合には、第１〜第６の各実施形態例に示したゲート接続用電極６ｇがソース接続用電極６ｓとして、また、第１〜第６の各実施形態例に示したソース接続用電極６ｓがゲート接続用電極６ｇとして、それぞれ機能することとなる。また、第１〜第６の各実施形態例に示したゲート−ドレイン間スロット線路４ｇｄはドレイン−ソース間スロット線路４ｄｓとして、また、第１〜第６の各実施形態例に示したドレイン−ソース間スロット線路４ｄｓはゲート−ドレイン間スロット線路４ｇｄとして、それぞれ、機能することとなる。図１５（ｂ）には、ソース接地タイプのＦＥＴ５に代えてゲート接地タイプのＦＥＴ２５を設けた場合の発振回路３の回路図が示されている。
【００７４】
この第７実施形態例では、ゲート−ソース間スロット線路４ｇｓが、ＦＥＴ２５に信号を入力する線路として機能する。このゲート−ソース間スロット線路４ｇｓからＦＥＴ２５に信号が入力すると、その信号はＦＥＴ２５の動作によって増幅され、当該増幅信号はＦＥＴ２５からゲート−ドレイン間スロット線路４ｇｄを介して出力され出力用スロット４ｏｕｔから外部に出力される。その出力信号の一部が、ドレイン接続用電極６ｄとソース接続用電極６ｓ間の結合を利用して、ＦＥＴ２５の入力信号に帰還される。この第７実施形態例では、ドレイン−ソース間スロット線路４ｄｓが、その帰還量を決定する帰還量制御部と成す。
【００７５】
この第７実施形態例では、上記のように、ゲート接地タイプのＦＥＴ２５を利用している。ゲート接地タイプのＦＥＴ２５を設ける場合には、ゲート接地タイプのＦＥＴ２５の構造に起因して、帰還量を決定する要素の一つであるドレイン接続用電極６ｄとソース接続用電極６ｓ間の容量を、ソース接地タイプのＦＥＴ５を設ける場合におけるゲート接続用電極６ｇとドレイン接続用電極６ｄ間の容量よりも、小さくすることができる。このため、帰還回路のバイアス依存性が小さくなり、これにより、帰還回路を安定化させることができて、発振回路３の発振状態をより良好にすることができる。
【００７６】
また、ゲート接地タイプのＦＥＴ２５は、一般的に、ソース接地タイプのＦＥＴ５に比べて、反射ゲインが高い。発振回路３に共振器１８が接続されている場合に、ゲート接地タイプのＦＥＴ２５を利用すると、ゲート接地タイプのＦＥＴ２５の高い反射ゲインによって、共振器１８と発振回路３の結合を弱めても、発振回路３を発振させることが可能となる。共振器１８と発振回路３の結合を弱めると、共振器１８が発振回路３に与える影響が小さくなるので、共振器１８を設計する際に共振器１８が発振回路３に与える影響をあまり気にすることなく、共振器１８を設計することができる。つまり、共振器１８の設計の自由度を高めることができるので、Ｑ値をより向上できるように共振器１８を設計することが容易となる。このため、共振器１８のＱ値を向上できて、発振器１のＱ値をより一層高めることができ、これにより、位相雑音のより低減された発振器１を提供することが可能となる。
【００７７】
以下に、第８実施形態例を説明する。この第８実施形態例は通信装置に関するものである。この第８実施形態例の通信装置において特徴的なことは、第１〜第７の各実施形態例の何れか１つに示した構成を有する発振器１が設けられていることである。その発振器１の構成は前述したので、その説明は省略する。また、発振器１以外の通信装置構成には様々な構成があり、ここでは、発振器１以外の構成に関しては何れの構成をも採用してよく、その説明は省略する。
【００７８】
この第８実施形態例では、第１〜第７の各実施形態例に示した発振器１を用いることにより、通信状態を安定化させることができて、通信の信頼性を高めることができる。
【００７９】
なお、この発明は第１〜第８の各実施形態例の構成に限定されるものではなく、様々な実施の形態を採り得る。例えば、第１〜第８の各実施形態例では、発振回路３の増幅素子として、ＦＥＴ５又はＦＥＴ２５が設けられていたが、例えば、ＦＥＴ５，２５に代えて、ＨＢＴなどのバイポーラトランジスタ素子を設けてもよい。バイポーラトランジスタ素子は、ＦＥＴに比べて、位相雑音の低減が容易なものであるので、主に位相雑音の低減を図りたい場合には、バイポーラトランジスタ素子を採用するとよい。
【００８０】
また、第２実施形態例では、ゲート−ソース間スロット線路４ｇｓとドレイン−ソース間スロット線路４ｄｓの各々の一部分に幅広部１７が形成されていたが、何れか一方のみのスロット線路４だけに幅広部１７を設ける構成としてもよい。
【００８１】
さらに、図１、図５〜図１３，図１５にそれぞれ示したスロット線路４のパターンは一例であって、スロット線路４のパターンは、その他の形態をも採り得るものである。例えば、ＦＥＴとして、ドレイン接地タイプなどの複数の種類があり、このＦＥＴの種類を考慮してスロット線路４のパターンを構成する。
【００８２】
さらに、第３〜第８の各実施形態例では、共振器は導体パターンにより形成されていたが、例えば大型化を許容する場合や、要求される性能が低い場合には表面実装型のチップ部品である共振器を設けてもよい。
【００８３】
さらに、第１〜第８の各実施形態例では、高周波回路デバイスとして、発振器１を例にして説明したが、この発明の高周波回路デバイスは、発振器以外の、例えば増幅器やスイッチング回路デバイスなどの高周波回路のデバイスに適用することができるものである。増幅器やスイッチング回路デバイスにおいても、信号線路としてスロット線路を用いることにより導通損失を低減させ、また、誘電体基板を利用することにより誘電損失を低減させることによって、高いＱ値をもつ回路を構成することができて、位相雑音を削減することができる。
【００８４】
【発明の効果】
この発明によれば、高周波回路を構成する信号線路はスロット線路により構成されている。スロット線路は、高周波信号を伝送するコプレーナ線路に比べて、導通損失を小さく抑制することができ、また、不要波の発生を防止することが容易である。これにより、高周波回路のＱ値を高めることができて、位相雑音を低減することができる。これにより、特性に優れた高周波回路デバイスを提供することができる。
【００８５】
また、高周波信号を伝送する伝送線路の一つであるマイクロストリップ線路は寄生成分を持ち易く、この寄生成分によって回路設計を難しくしてしまう。これに対して、スロット線路は寄生成分が生じ難く、これにより、回路設計の難しさを緩和することができて、設計性に優れたものである。
【００８６】
さらに、コプレーナ線路やマイクロストリップ線路は、回路のＱ値を高めるためには基板の厚みを厚くしなければならず、この基板の厚みに起因して放熱性の問題が発生する。これに対して、スロット線路は、基板の厚みを厚くしなくともＱ値を高めることが容易であるので、放熱性の問題を抑制することができる。
【００８７】
また、スロット線路には表面実装型部品である半導体素子が介設される構成と成し、その半導体素子はバンプ実装により基板に設けられているものにあっては、バンプ実装によりスロット線路に介設されることによって、そのスロット線路と半導体素子との接続部分での電磁界の乱れを小さく抑えることができる。これにより、不要波漏洩によるロスを抑制することができる。
【００８８】
さらに、高周波回路が形成される基板を誘電体により構成することにより、その基板を構成する誘電材料を適切に選択することにより、基板による誘電損失を大幅に低減することができて、Ｑ値を格段に向上させることができる。これにより、スロット線路を用いたことによる導通損失の低減と、誘電体基板による誘電損失の低減とが相俟って、高周波回路のＱ値を飛躍的に高めることができる。よって、位相雑音の特性に優れた高周波回路デバイスを提供することが容易となる。
【００８９】
高周波信号が導通するスロット線路の一部に幅広部を設けたものにあっては、スロット線路の導通損失の低減を図ることができて、より回路のＱ値を高めることができて、位相雑音の削減を図ることができる。
【００９０】
高周波回路の出力部の信号線路がコプレーナ線路により構成されているものにあっては、高周波回路デバイスに接続する後段の回路は信号線路がコプレーナ線路により構成されている場合が多いので、後段の回路の信号線路との接続を容易にすることができる。
【００９１】
高周波回路が発振回路であり、スロット線路には増幅素子として半導体素子が介設されているものにあっても、信号線路をスロット線路により構成することにより、発振回路の導通損失が低減して回路のＱ値を向上させることができる。また、発振回路が形成される基板を誘電体基板とすることにより、基板による誘電損失を低減することが容易となって回路のＱ値を向上させることができる。このようにＱ値を高めることができるので、位相雑音が小さく抑制された発振回路を得ることができる。
【００９２】
また、増幅素子として電界効果トランジスタ素子を用い、基板上に形成されたゲート−ソース間スロット線路と、ゲート−ドレイン間スロット線路と、ドレイン−ソース間スロット線路とにより帰還回路が形成されているものにあっては、回路構成が簡単であり、高周波回路デバイス（発振器）の小型化を図ることが容易である。また、ゲート−ドレイン間スロット線路を利用して帰還量を制御する構成とすることにより、帰還信号の周波数が規制されるので、発振回路の寄生発振を抑制することができて、発振回路の発振周波数の安定性を向上させることができる。
【００９３】
さらに、帰還回路の帰還量制御部と成すスロット線路に、ゲート−ドレイン間スロット線路と、ゲート−ソース間スロット線路とドレイン−ソース間スロット線路との接続部から略λ／４の位置にショートスタブが形成されているものにあっては、帰還量や発振周波数の制御が容易となる。
【００９４】
さらにまた、発振回路に共振器を接続したものにあっては、発振回路の位相雑音をより一層低減することができるし、また、発振回路の発振周波数のより一層の安定化を図ることができる。
【００９５】
さらに、その共振器を導体パターンにより構成することにより、発振器の小型化を図ることができる。また、共振器とスロット線路を同時に形成することができるので、スロット線路と共振器の配置関係のばらつきを防止できて、スロット線路と共振器の配置関係のばらつきに起因する特性のばらつきを防止することができる。これにより、製品の特性の信頼性を向上させることができる。
【００９６】
共振器がＴＥモード平板型共振器やスロット線路型共振器であるものにあっては、それら共振器はＱ値を高めることが容易なものであることから、より一層のＱ値向上を図ることができて、位相雑音の低減を達成することができる。
【００９７】
増幅素子としてバイポーラトランジスタ素子が設けられているものにあっては、バイポーラトランジスタ素子は電界効果トランジスタ素子に比べて、低周波の雑音が小さいので、位相雑音の低減が容易となる。
【００９８】
発振回路に外部電圧制御タイプの容量可変素子が設けられているものにあっては、容量可変素子の容量を外部からの電圧制御により可変制御することができ、その容量可変素子の容量によって発振回路の発振周波数が可変するので、発振回路の発振周波数を外部から制御することが可能となる。
【００９９】
共振器が設けられている場合に、その共振器の共振周波数を可変制御する外部電圧制御タイプの可変容量素子を接続したものにあっては、その可変容量素子の容量を外部からの電圧制御により可変することで共振器の共振周波数を可変することができ、この共振器の共振周波数の可変により、発振回路の発振周波数を可変することができる。この場合には、発振回路に容量可変素子を設ける場合よりも、発振回路の発振周波数の可変制御範囲を広くすることができる。
【０１００】
基板のｆ×Ｑ値が５００００以上であるものにあっては、高周波回路のＱ値を高めることが容易となり、上記のように位相雑音の低下を図ることができる。
【０１０１】
この発明の高周波回路デバイスが設けられている通信装置にあっては、その高周波回路デバイスの高性能によって通信装置の動作が安定し、通信装置の特性を向上させることができる。
【図面の簡単な説明】
【図１】第１実施形態例の高周波回路デバイス（発振器）の一例を説明するための図である。
【図２】高周波信号を伝送する線路の種類を説明するための図である。
【図３】導通損失が関与するＱｃ値、Ｑ値をスロット線路の場合とコプレーナ線路の場合とで比較するためのグラフである。
【図４】基板の誘電損失ｔａｎδと、Ｑ値との関係例を説明するためのグラフである。
【図５】第２実施形態例の高周波回路デバイスを説明するための図である。
【図６】発振回路に共振器を接続した場合の一例を説明するための図である。
【図７】発振回路に共振器を接続した場合のその他の例を説明するための図である。
【図８】さらに、発振回路に共振器を接続した場合のその他の例を説明するための図である。
【図９】さらにまた、発振回路に共振器を接続した場合のその他の例を説明するための図である。
【図１０】発振回路の出力部の信号線路として、コプレーナ線路を設けた場合の一例を説明するための図である。
【図１１】発振回路に容量可変素子を設けた場合の一例を説明するための図である。
【図１２】発振回路に容量可変素子を設けた場合のその他の例を説明するための図である。
【図１３】共振器に可変容量素子を接続した場合の一例を示した図である。
【図１４】共振器の共振特性を説明するためのグラフである。
【図１５】ソース接地タイプのＦＥＴに代えて、ゲート接地タイプのＦＥＴを設けた場合の一例を表した図である。
【符号の説明】
１ 発振器
２ 基板
３ 発振回路
４ スロット線路
４ｇｓ ゲート−ソース間スロット線路
４ｇｄ ゲート−ドレイン間スロット線路
４ｄｓ ドレイン−ソース間スロット線路
４ｓｖ スタブ
５，２５ ＦＥＴ
６ｇ ゲート接続用電極
６ｄ ドレイン接続用電極
６ｓ ソース接続用電極
１７ 幅広部
１８ 共振器
２０ 出力用コプレーナ線路
２２，２４ 容量可変素子
Claims (14)
- 基板に高周波回路が形成されて成る高周波回路デバイスであって、高周波回路を構成する信号線路は、基板上に対向配置された電極間の間隔線路により成るスロット線路であることを特徴とする高周波回路デバイス。
- スロット線路には半導体素子が介設される構成と成し、その半導体素子は、基板上のスロット線路にバンプ実装により設けられる表面実装型部品であることを特徴とする請求項１記載の高周波回路デバイス。
- 高周波信号が導通するスロット線路の一部には、線路幅を広げて導通損失を低減するための幅広部が設けられていることを特徴とする請求項１又は請求項２記載の高周波回路デバイス。
- 高周波回路の出力部の信号線路は、スロット線路に代えて、コプレーナ線路により構成されていることを特徴とする請求項１又は請求項２又は請求項３記載の高周波回路デバイス。
- 高周波回路は発振回路であり、スロット線路には増幅素子としての半導体素子が介設されていることを特徴とする請求項１乃至請求項４の何れか１つに記載の高周波回路デバイス。
- 増幅素子はソース接地タイプの電界効果トランジスタ素子により構成されており、基板上には、電界効果トランジスタ素子のゲートに接続するゲート接続用電極と、電界効果トランジスタ素子のドレインに接続するドレイン接続用電極と、電界効果トランジスタ素子のソースに接続するソース接続用電極とが形成され、ゲート接続用電極とドレイン接続用電極は間隔を介し対向配置してゲート−ドレイン間スロット線路を構成し、ゲート接続用電極とソース接続用電極は間隔を介し対向配置してゲート−ソース間スロット線路を構成し、ドレイン接続用電極とソース接続用電極は間隔を介し対向配置してドレイン−ソース間スロット線路を構成し、それらゲート−ドレイン間スロット線路と、ゲート−ソース間スロット線路と、ドレイン−ソース間スロット線路とは、電界効果トランジスタ素子の実装領域で接続されており、電界効果トランジスタ素子からドレイン−ソース間スロット線路に出力される信号の一部が、ゲート接続用電極とドレイン接続用電極間の結合を利用して、ゲート−ソース間スロット線路から電界効果トランジスタ素子に入力する信号に帰還するための帰還回路が構成され、ゲート−ドレイン間スロット線路は、ゲート接続用電極とドレイン接続用電極間の結合度を定めて帰還回路の帰還量を決定する帰還量制御部と成していることを特徴とする請求項５記載の高周波回路デバイス。
- 増幅素子はゲート接地タイプの電界効果トランジスタ素子により構成されており、基板上には、電界効果トランジスタ素子のゲートに接続するゲート接続用電極と、電界効果トランジスタ素子のドレインに接続するドレイン接続用電極と、電界効果トランジスタ素子のソースに接続するソース接続用電極とが形成され、ゲート接続用電極とドレイン接続用電極は間隔を介し対向配置してゲート−ドレイン間スロット線路を構成し、ゲート接続用電極とソース接続用電極は間隔を介し対向配置してゲート−ソース間スロット線路を構成し、ドレイン接続用電極とソース接続用電極は間隔を介し対向配置してドレイン−ソース間スロット線路を構成し、それらゲート−ドレイン間スロット線路と、ゲート−ソース間スロット線路と、ドレイン−ソース間スロット線路とは、電界効果トランジスタ素子の実装領域で接続されており、電界効果トランジスタ素子からゲート−ドレイン間スロット線路に出力される信号の一部が、ドレイン接続用電極とソース接続用電極間の結合を利用して、ゲート−ソース間スロット線路から電界効果トランジスタ素子に入力する信号に帰還するための帰還回路が構成され、ドレイン−ソース間スロット線路は、ドレイン接続用電極とソース接続用電極間の結合度を定めて帰還回路の帰還量を決定する帰還量制御部と成していることを特徴とする請求項５記載の高周波回路デバイス。
- 帰還回路の帰還量制御部と成すスロット線路には、ゲート−ドレイン間スロット線路と、ゲート−ソース間スロット線路と、ドレイン−ソース間スロット線路との接続部分から略λ／４の位置にショートスタブが形成されていることを特徴とする請求項６又は請求項７記載の高周波回路デバイス。
- 基板には発振回路に接続して発振回路の発振周波数を安定化するための共振器が設けられていることを特徴とする請求項５乃至請求項８の何れか１つに記載の高周波回路デバイス。
- 発振回路には、当該回路の発振周波数制御用素子として、外部電圧制御タイプの容量可変素子が設けられていることを特徴とする請求項５乃至請求項９の何れか１つに記載の高周波回路デバイス。
- 発振回路に接続する共振器には、当該共振器の共振周波数を可変制御する外部電圧制御タイプの容量可変素子が接続されていることを特徴とする請求項９又は請求項１０記載の高周波回路デバイス。
- 半導体素子として電界効果トランジスタ素子を設けるのに代えて、バイポーラトランジスタ素子が設けられていることを特徴とする請求項５乃至請求項１１の何れか１つに記載の高周波回路デバイス。
- 基板は誘電体により構成され、この誘電体基板は、高周波回路を流れる高周波信号の周波数に、誘電体基板の誘電吸収ｔａｎδの逆数Ｑを乗算したｆ×Ｑ値が５００００以上であることを特徴とする請求項１乃至請求項１２の何れか１つに記載の高周波回路デバイス。
- 請求項１乃至請求項１３の何れか１つに記載の高周波回路デバイスが設けられていることを特徴とする通信装置。
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