JP2004004376A - ドットクロック再生装置 - Google Patents

Abstract

【課題】精度の高いドットクロック周波数の自動調整が可能なドットクロック再生装置を提供するである。
【解決手段】ＰＬＬ回路１４により同期信号に基づいてドットクロックＤＣＫが発生され、ドットクロックＤＣＫに応答して、Ａ／Ｄ変換器１１により入力される映像信号がサンプリングされサンプル値が得られる。サンプル値を順次受け、ドットクロックの１周期幅でサンプル値がパルス状に変化する複数のサンプル点を検出し、１周期幅のパルス状の変化を構成する隣り合うサンプル点でのサンプル値の差の絶対値が累積加算回路２４により順次累算される。所定期間ごとに得られた複数の累算結果のうち最大値と最小値との比に基づいてドットクロック発生回路により発生されるドットクロックの位相が制御回路２８により制御される。その結果、ドットクロックを制御でき、高精度の制御を行うことができる。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、コンピュータ等に接続される液晶表示装置等のマトリクス表示装置に用いられるドットクロック再生装置に関する。
【０００２】
【従来の技術】
コンピュータやＥＷＳ（エンジニアリングワークステーション：Ｅｎｇｉｎｅｅｒｉｎｇ　Ｗｏｒｋ　Ｓｔａｔｉｏｎ）における映像信号は、水平同期信号の周期よりも短い一定の画素周期（以下、ドット周期と呼ぶ。）で信号レベルが変化しており、液晶表示装置等のマトリクス表示装置に表示する場合や、メモリへ書き込んで信号処理を行う場合に、ドット周期に一致したクロック（以下、ドットクロックと呼ぶ。）が必要となる。
【０００３】
しかし、自らドットクロックを出力しているコンピュータ等は少ない。そのため、一般的なマトリクス表示装置では、映像信号に含まれる水平同期信号をＰＬＬ（位相同期ループ：Ｐｈａｓｅ　Ｌｏｃｋ　Ｌｏｏｐ）回路を用いて逓倍し、ドットクロックとして使用している。
【０００４】
しかし、マトリクス表示装置は、入力された映像信号の水平ブランキング期間を認識できないため、再生されるドットクロックの周波数（以下、ドットクロック周波数と呼ぶ。）と、映像信号に含まれるドット周期の周波数とを完全に一致させることが困難であった。そのため、従来の表示装置では、ユーザが映像信号の表示を確認しながら、ＰＬＬ回路の分周比を手動で調整することによりドットクロック周波数を調整していた。
【０００５】
特開２０００−２７６０９２号公報に開示されたドットクロック再生装置によれば、再生されるドットクロック周波数を映像信号に含まれるドット周期の周波数に自動的に一致させることができる。その結果、ユーザは、再生されるドットクロック周波数の調整を行う必要がなく、困難な作業から開放される。
【０００６】
図１０は特開２０００−２７６０９２号公報に開示されたドットクロック再生装置の構成を示す図である。
【０００７】
図１０のドットクロック再生装置は、Ａ／Ｄ（アナログ／デジタル）変換器１１、ＰＬＬ（位相同期ループ：Ｐｈａｓｅ　Ｌｏｃｋ　Ｌｏｏｐ）回路１４、ラッチ回路２１，２５、差分回路２２、絶対値回路２３、累算加算回路２４、最大値検出回路２６、最小値検出回路２７および制御回路２８を含む。
【０００８】
図１０のＡ／Ｄ変換器１１には、映像信号ＶＳが入力される。また、ＰＬＬ回路１４には同期信号が入力される。ＰＬＬ回路１４は、入力された同期信号、後述する制御回路２８より与えられる位相制御信号Ｐｃおよび周波数制御信号ｆｃに応じてドットクロックＤＣＫを生成しＡ／Ｄ変換器１１、ラッチ回路２１および絶対値回路２３に与える。Ａ／Ｄ変換器１１は、ＰＬＬ回路１４より与えられるドットクロックＤＣＫを用いて入力される映像信号ＶＳのサンプリングを行い、デジタル信号ＤＳに変換する。Ａ／Ｄ変換器１１は、デジタル信号ＤＳをラッチ回路２１および差分回路２２に出力する。
【０００９】
ラッチ回路２１は、Ａ／Ｄ変換器１１より出力されたデジタル信号ＤＳをＰＬＬ回路１４より与えられるドットクロックＤＣＫに応じて、１ドットクロック周期分遅延させる。ラッチ回路２１は、１ドットクロック周期分遅延させたデジタル信号ＤＳを差分回路２２に出力する。差分回路２２は、Ａ／Ｄ変換器１１より出力されたデジタル信号ＤＳとラッチ回路２１により１ドットクロック周期分（１サンプル周期分）遅延されたデジタル信号ＤＳとの差分を算出し、その差分値を絶対値回路２３に与える。絶対値回路２３は、差分回路２２より出力された差分値の絶対値をＰＬＬ回路１４より与えられるドットクロックＤＣＫに応じて累積加算回路２４に与える。
【００１０】
累積加算回路２４は、絶対値回路２３より与えられる出力を逐次累積加算し、ラッチ回路２５に与える。ラッチ回路２５は、１フレーム（１垂直周期）ごとに累積加算回路２４より与えられる出力信号を遅延させ、遅延させた出力信号を最大値検出回路２６および最小値検出回路２７に与える。最大値検出回路２６は、ラッチ回路２５より与えられる出力信号のうち最も大きな値を示す最大値を検出し記憶する。最大値検出回路２６は、検出された最大値を制御回路２８に出力する。最小値検出回路２７は、ラッチ回路２５より与えられる出力信号のうち最も小さな値を示す最小値を検出し記憶する。最小値検出回路２７は、検出された最小値を制御回路２８に出力する。
【００１１】
制御回路２８は、最大値検出回路２６および最小値検出回路２７より与えられた最大値と最小値との比に応じて、周波数制御信号ｆｃおよび位相制御信号Ｐｃを生成し、ＰＬＬ回路１４に出力する。
【００１２】
ここで、制御回路２８は、位相制御信号ＰｃをＰＬＬ回路１４に出力することによりドットクロックＤＣＫの位相を制御することができる。また、制御回路２８は、周波数制御信号ｆｃをＰＬＬ回路１４に出力することによりドットクロックＤＣＫの周波数を制御することができる。
【００１３】
一般に、再生されるドットクロックＤＣＫの周波数が映像信号に含まれるドット周期の周波数と一致していない場合には、ドットクロックＤＣＫの位相を変化させても、変化前後の隣り合うサンプル間でのサンプル値の差が増減しにくい。一方、再生されるドットクロックＤＣＫの周波数が映像信号に含まれるドット周期の周波数と一致している場合には、ドットクロックＤＣＫの位相を変化させることにより、変化前後の隣り合うサンプル間でのサンプル値の差が増減する。
【００１４】
制御回路２８は、この特性を利用し、最大値と最小値との比が所定の条件を満たすように位相制御信号Ｐｃおよび周波数制御信号ｆｃを制御し、ドットクロックＤＣＫの自動調整を行う。その結果、再生されたドットクロックＤＣＫの周波数を映像信号に含まれるドット周期と一致させるように調整することができる。
【００１５】
【発明が解決しようとする課題】
しかしながら、特開２０００−２７６０９２号公報に開示されたドットクロック再生装置では、ドットクロックＤＣＫがドット周期と一致した状態で位相を変化させることにより隣り合うサンプル間でサンプル値の差の絶対値の累算結果の増減が生じることを利用しているが、実際には、ドットクロックＤＣＫがドット周期と一致した状態でもサンプル値の差が生じず、絶対値の累算結果に期待する増減が生じないことがある。
【００１６】
すなわち、２ドットクロック周期以上の幅を有するパルスパターンの場合、例えば、２ドットクロック周期で変化する映像信号の場合には、ドットクロックＤＣＫがドット周期と一致した状態で位相を変化させても、隣り合ったサンプル値の差の絶対値の累算結果に増減が発生しない。
【００１７】
その結果、累算結果の最大値と最小値との差がつき難く、再生されるドットクロック周波数を映像信号に含まれるドット周期の周波数に一致させるように調整することができない場合がある。
【００１８】
本発明の目的は、精度の高いドットクロック周波数の自動調整が可能なドットクロック再生装置を提供することである。
【００１９】
【課題を解決するための手段】
（第１の発明）
本発明に係るドットクロック再生装置は、入力される映像信号を画素ごとにサンプリングするためのドットクロックを再生するドットクロック再生装置であって、同期信号に基づいてドットクロックを発生するドットクロック発生回路と、ドットクロック発生回路により発生されたドットクロックに応答して、入力される映像信号をサンプリングしてサンプル値を得るサンプリング回路と、サンプリング回路により得られるサンプル値を順次受け、ドットクロックの１周期幅でサンプル値がパルス状に変化する複数のサンプル点を検出し、１周期幅のパルス状の変化を構成する隣り合うサンプル点でのサンプル値の差の絶対値を順次累算する演算回路と、演算回路により所定期間ごとに得られた複数の累算結果のうち最大値と最小値との比に基づいてドットクロック発生回路により発生されるドットクロックの位相を制御する制御回路とを備えたものである。
【００２０】
第１の発明に係るドットクロック再生装置においては、ドットクロック発生装置により同期信号に基づいてドットクロックが発生され、ドットクロック発生回路により発生されたドットクロックに応答して、サンプリング回路により入力される映像信号がサンプリングされサンプル値が得られる。そして、サンプリング回路により得られるサンプル値を順次受け、ドットクロックの１周期幅でサンプル値がパルス状に変化する複数のサンプル点を検出し、１周期幅のパルス状の変化を構成する隣り合うサンプル点でのサンプル値の差の絶対値が演算回路により順次累算される。演算回路により所定期間ごとに得られた複数の累算結果のうち最大値と最小値との比に基づいてドットクロック発生回路により発生されるドットクロックの位相が制御回路により制御される。
【００２１】
この場合、ドットクロックの１周期幅でサンプル値がパルス状に変化する複数のサンプル点におけるサンプル値の差の絶対値を順次累算するため、複数の周期幅で変化する複数のサンプル点でのサンプル値の差の絶対値を累算することにより生じる誤差を低減することができる。その結果、所定期間ごとに得られた複数の累積結果のうち最大値と最小値との比を用いることで、ドットクロック発生回路により発生されるドットクロックの位相が映像信号のドットクロックの位相と一致するように高精度に自動調整することができる。
【００２２】
（第２の発明）
第２の発明に係るドットクロック装置は、第１の発明に係るドットクロック装置の構成において、サンプリング回路は、入力される映像信号をドットクロックに応答してサンプリングしてデジタル信号に変換するアナログ／デジタル変換器を含み、演算回路は、アナログ／デジタル変換器により得られるデジタル信号をドットクロックの１周期分遅延させる第１のラッチ回路と、第１のラッチ回路の出力信号とアナログ／デジタル変換器の出力信号との差を出力する差分回路と、差分回路の出力信号の絶対値を出力する第１の絶対値回路と、第１の絶対値回路の出力信号をドットクロックの１周期分遅延させる第２のラッチ回路と、第２のラッチ回路の出力信号と第１の絶対値回路の出力信号との和を出力する第１の加算回路と、第１の絶対値回路の出力信号と第１の設定値とを比較する第１の比較回路と、差分回路の出力信号をドットクロックの１周期分遅延させる第３のラッチ回路と、第３のラッチ回路の出力信号と差分回路の出力信号との和を出力する第２の加算回路と、第２の加算回路の出力信号の絶対値を出力する第２の絶対値回路と、第２の絶対値回路の出力信号と第２の設定値とを比較する第２の比較回路と、第１の比較回路の出力信号と第２の比較回路の出力信号との論理積を出力する条件判別回路と、条件判別回路の出力信号が真のときに第１の加算回路の出力信号を逐次累算する累算回路とを含み、制御回路は、累算回路による累算結果の最大値を検出して記憶する最大値記憶回路と、累算回路による累算結果の最小値を検出して記憶する最小値記憶回路と、最大値記憶回路に記憶される最大値と最小値記憶回路に記憶される最小値との比を算出する振幅検出回路と、振幅検出回路により算出された比に基づいてドットクロック発生回路により発生されるドットクロックの位相および周波数を制御するドットクロック制御回路とを含むものである。
【００２３】
この場合、ドットクロックの１周期幅でサンプル値がパルス状に変化する複数のサンプル点におけるサンプル値の差の絶対値を順次累算するため、複数の周期幅で変化する複数のサンプル点でのサンプル値の差の絶対値を累算することにより生じる誤差を低減することができる。その結果、所定期間ごとに得られた複数の累積結果のうち最大値と最小値との比を用いることで、ドットクロック発生回路により発生されるドットクロックの位相および周波数が映像信号のドットクロックの位相および周波数と一致するように高精度に自動調整することができる。さらに、最大値と最小値との比を算出する最大値記憶回路、最小値記憶回路および振幅検出回路については、比較的簡単な回路構成で実現できるため、コストの増加を抑制することができる。
【００２４】
（第３の発明）
第３の発明に係るドットクロック再生装置は、入力される映像信号を画素ごとにサンプリングするためのドットクロックを再生するドットクロック再生装置であって、同期信号に基づいてドットクロックを発生するドットクロック発生回路と、ドットクロック発生回路により発生されたドットクロックに応答して、入力される映像信号を時間軸上での複数のサンプル点でサンプリングしてサンプル値を得るサンプリング回路と、サンプリング回路により得られるサンプル値を順次受け、隣り合うサンプル点でのサンプル値の差の正負の符号が変化した場合に、サンプル値の差の絶対値を順次累算する演算回路と、演算回路により所定期間ごとに得られた複数の累算結果のうち最大値と最小値との比に基づいてドットクロック発生回路により発生されるドットクロックの位相を制御する制御回路とを備えたものである。
【００２５】
第３の発明に係るドットクロック発生装置においては、ドットクロック発生回路により同期信号に基づいてドットクロックが発生され、ドットクロック発生回路により発生されたドットクロックに応答して、サンプリング回路により入力される映像信号が時間軸上での複数のサンプル点でサンプリングされてサンプル値が得られる。そして、サンプリング回路により得られるサンプル値を順次受け、隣り合うサンプル点でのサンプル値の差の正負の符号が変化した場合に、演算回路によりサンプル値の差の絶対値が順次累算される。演算回路により所定期間ごとに得られた複数の累算結果のうち最大値と最小値との比に基づいて制御回路によりドットクロック発生回路により発生されるドットクロックの位相が制御される。
【００２６】
この場合、サンプル値の差の正負の符号が変化した場合、すなわちサンプル値の差が正から負、または負から正に変わる場合にサンプル値の差の絶対値を順次累積することにより位相検出可能な累算結果の差を明確にすることができる。その結果、所定期間ごとに得られた複数の累積結果のうち最大値と最小値との比を用いることで、ドットクロック発生回路により発生されるドットクロックの位相が映像信号のドットクロックの位相と一致するように高精度に自動調整することができる。
【００２７】
（第４の発明）
第４の発明に係るドットクロック再生装置は、第３の発明に係るドットクロック再生装置の構成において、サンプリング回路は、入力される映像信号をドットクロックに応答してサンプリングしてデジタル信号に変換するアナログ／デジタル変換器を含み、演算回路は、アナログ／デジタル変換器により得られるデジタル信号をドットクロックの１周期分遅延させる第１のラッチ回路と、第１のラッチ回路の出力信号とアナログ／デジタル変換器の出力信号との差を出力する差分回路と、差分回路の出力信号の絶対値を出力する絶対値回路と、差分回路の出力信号をドットクロックの１周期分遅延させる第２のラッチ回路と、差分回路の出力信号と第２のラッチ回路の出力信号を比較することにより、差分回路の出力信号の正負の符号が変化したことを判別する増減方向判別回路と、増減方向判別回路の判別結果が真のときに絶対値回路の出力信号を逐次累算する累算回路とを含み、制御回路は、累算回路による累算結果の最大値を検出して記憶する最大値記憶回路と、累算回路による累算結果の最小値を検出して記憶する最小値記憶回路と、最大値記憶回路に記憶される最大値と最小値記憶回路に記憶される最小値との比を算出する振幅検出回路と、振幅検出回路により算出された比に基づいてドットクロック発生回路により発生されるドットクロックの位相および周波数を制御するドットクロック制御回路とを含むものである。
【００２８】
この場合、サンプル値の差の正負の符号が変化した場合、すなわちサンプル値の差が正から負、または負から正に変わる場合にサンプル値の差の絶対値を順次累積することにより位相検出可能な累算結果の差を明確にすることができる。その結果、所定期間ごとに得られた複数の累積結果のうち最大値と最小値との比を用いることで、ドットクロック発生回路により発生されるドットクロックの位相および周波数が映像信号のドットクロックの位相および周波数と一致するように高精度に自動調整することができる。さらに、最大値と最小値との比を算出する最大値記憶回路、最小値記憶回路および振幅検出回路については、比較的簡単な回路構成で実現できるため、コストの増加を抑制することができる。
【００２９】
（第５の発明）
第５の発明に係るドットクロック再生装置は、入力される映像信号を画素ごとにサンプリングするためのドットクロックを再生するドットクロック再生装置であって、同期信号に基づいてドットクロックを発生するドットクロック発生回路と、ドットクロック発生回路により発生されたドットクロックに応答して、入力される映像信号を時間軸上での複数のサンプル点でサンプリングしてサンプル値を得るサンプリング回路と、サンプリング回路により得られるサンプル値を順次受け、隣り合うサンプル点でのサンプル値の差の絶対値に重み付けを行い、重み付けられた絶対値を順次累算する演算回路と、演算回路により所定期間ごとに得られた複数の累算結果のうち最大値と最小値との比に基づいてドットクロック発生回路により発生されるドットクロックの位相を制御する制御回路とを備えたものである。
【００３０】
第５の発明に係るドットクロック再生装置においては、ドットクロック発生回路により同期信号に基づいてドットクロックが発生され、ドットクロック発生回路により発生されたドットクロックに応答して、サンプリング回路により入力される映像信号を時間軸上での複数のサンプル点でサンプリングしてサンプル値が得られ、サンプリング回路により得られるサンプル値を順次受け、隣り合うサンプル点でのサンプル値の差の絶対値に重み付けを行い、重み付けられた絶対値を演算回路により順次累算される。演算回路により所定期間ごとに得られた複数の累算結果のうち最大値と最小値との比に基づいてドットクロック発生回路により発生されるドットクロックの位相が制御回路により制御される。
【００３１】
この場合、サンプル値の差に対して重み付けを行い、サンプル値の差の絶対値を順次累積することにより位相検出可能な累算結果を増加させるとともに差を明確にすることができる。その結果、所定期間ごとに得られた複数の累積結果のうち最大値と最小値との比を用いることで、ドットクロック発生回路により発生されるドットクロックの位相が映像信号のドットクロックの位相と一致するように高精度に自動調整することができる。
【００３２】
（第６の発明）
第６の発明に係るドットクロック再生装置は、第５の発明に係るドットクロック再生装置の構成において、サンプリング回路は、入力される映像信号をドットクロックに応答してサンプリングしてデジタル信号に変換するアナログ／デジタル変換器を含み、演算回路は、アナログ／デジタル変換器により得られるデジタル信号をドットクロックの１周期分遅延させるラッチ回路と、第１のラッチ回路の出力信号とアナログ／デジタル変換器の出力信号との差を出力する差分回路と、差分回路の出力信号の絶対値を出力する絶対値回路と、絶対値回路の出力信号を２乗する２乗回路と、２乗回路の出力信号を逐次累算する累算回路とを含み、制御回路は、累算回路による累算結果の最大値を検出して記憶する最大値記憶回路と、累算回路による累算結果の最小値を検出して記憶する最小値記憶回路と、最大値記憶回路に記憶される最大値と最小値記憶回路に記憶される最小値との比を算出する振幅検出回路と、振幅検出回路により算出された比に基づいてドットクロック発生回路により発生されるドットクロックの位相および周波数を制御するドットクロック制御回路とを含むものである。
【００３３】
この場合、サンプル値の差に対して２乗の重み付けを行い、サンプル値の差の絶対値を順次累積することにより位相検出可能な累算結果を増加させるとともに差を明確にすることができる。その結果、所定期間ごとに得られた複数の累積結果のうち最大値と最小値との比を用いることで、ドットクロック発生回路により発生されるドットクロックの位相および周波数が映像信号のドットクロックの位相および周波数と一致するように高精度に自動調整することができる。さらに、最大値と最小値との比を算出する最大値記憶回路、最小値記憶回路および振幅検出回路については、比較的簡単な回路構成で実現できるため、コストの増加を抑制することができる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態におけるドットクロック再生装置について図面を用いて説明する。
【００３５】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係るドットクロック再生装置の構成を示すブロック図である。
【００３６】
図１のドットクロック再生装置は、Ａ／Ｄ（アナログ／デジタル）変換器１１、ラッチ回路１２，１５，２１，２５、加算器１３，１６、ＰＬＬ（位相同期ループ：Ｐｈａｓｅ　ｌｏｃｋ　ｌｏｏｐ）回路１４、絶対値回路１７，２３、比較器１８，１９、アンド回路２０、差分回路２２、累積加算回路２４、最大値検出回路２６、最小値検出回路２７、制御回路２８、振幅検出回路２９、第１の設定値回路３０および第２の設定値回路３１を含む。
【００３７】
図１のＡ／Ｄ変換器１１には、コンピュータ等により出力される映像信号ＶＳが入力される。また、ＰＬＬ回路１４にはコンピュータ等により出力される同期信号が入力される。
【００３８】
ＰＬＬ回路１４は、入力された同期信号、後述する制御回路２８より与えられる位相制御信号Ｐｃおよび周波数制御信号ｆｃに応じてドットクロックＤＣＫを生成しＡ／Ｄ変換器１１、ラッチ回路２１および絶対値回路２３に与える。
【００３９】
Ａ／Ｄ変換器１１は、ＰＬＬ回路１４より与えられるドットクロックＤＣＫを用いて入力される映像信号ＶＳのサンプリングを行い、デジタル信号ＤＳに変換する。すなわち、ドットクロックＤＣＫを用いてアナログデジタル変換のサンプリングを行うため、ドットクロック周波数とサンプリング周波数とは同一となる。Ａ／Ｄ変換器１１は、デジタル信号ＤＳをラッチ回路２１および差分回路２２に出力する。
【００４０】
ラッチ回路２１は、Ａ／Ｄ変換器１１より出力されたデジタル信号ＤＳをＰＬＬ回路１４より与えられるドットクロックＤＣＫに応じて、１ドットクロック周期分遅延させる。ラッチ回路２１は、１ドットクロック周期分遅延させたデジタル信号ＤＳを差分回路２２に出力する。
【００４１】
差分回路２２は、Ａ／Ｄ変換器１１より出力されたデジタル信号ＤＳとラッチ回路２１により１ドットクロック周期分遅延されたデジタル信号ＤＳとの差分を算出し、その差分値をラッチ回路１５、加算器１６および絶対値回路２３に与える。
【００４２】
絶対値回路２３は、ＰＬＬ回路１４より与えられるドットクロックＤＣＫに応じて差分回路２２より出力された差分値の絶対値を算出し、ラッチ回路１２、加算器１３および比較器１８に与える。
【００４３】
ラッチ回路１２は、絶対値回路２３より与えられる出力信号を１サンプリングクロック周期分遅延させ、加算器１３に与える。
【００４４】
加算器１３は、絶対値回路２３より与えられる差分値の絶対値とラッチ回路１２より与えられる１サンプリングクロック周期分遅延された差分値の絶対値とを加算し、累積加算回路２４に出力する。
【００４５】
この加算器１３より出力される値は、一のサンプリングクロック周期における差分値（サンプリング量の立上り量と立下り量）と、一のサンプリングクロック周期の前の差分値（サンプリング量の立上り量と立下り量）との絶対値の和を示す。
【００４６】
一方、第１の設定値回路３０は、比較器１８に予め設定された第１の設定値を与える。この第１の設定値は、ノイズ等の影響を低減するために予め設定された値である。比較器１８は、絶対値回路２３より与えられる差分値の絶対値と第１の設定値回路３０より与えられる第１の設定値との大小関係を比較し、比較結果をアンド回路２０に与える。ここで、比較器１８は、差分値の絶対値が第１の設定値よりも大きい場合、１をアンド回路２０に出力する。
【００４７】
また、ラッチ回路１５は、差分回路２２より与えられる差分値を１サンプリングクロック周期分遅延させ、加算器１６に与える。
【００４８】
加算器１６は、差分回路２２より与えられる差分値とラッチ回路１５より与えられる１サンプリングクロック周期分遅延された差分値とを加算し、絶対値回路１７に出力する。
【００４９】
この加算器１６より出力される値は、一のサンプリングクロック周期における差分値（サンプリング量の立上り量と立下り量）と、一のサンプリングクロック周期の前の差分値（サンプリング量の立上り量と立下り量）との和を示す。この値が０に近いほど１サンプリングクロック幅のパルスを構成していると考えられる。
【００５０】
絶対値回路１７は、加算器１６より与えられる値の絶対値を算出し、比較器１９に与える。第２の設定値回路３１は、予め設定された第２の設定値を比較器１９に与える。この第２の設定値は、サンプリングクロックのパルス幅に応じて予め設定された値である。
【００５１】
比較器１９は、第２の設定値回路３１より与えられる第２の設定値との絶対値回路１７より与えられる値との大小関係を比較する。この場合、比較器１９の働きにより絶対値回路１７より与えられる値が第２の設定値よりも小さい場合、絶対値回路１７より与えられる値が１サンプリングクロックのパルス幅に相当すると判定され、１（真）が出力される。
【００５２】
一方、比較器１９の働きにより絶対値回路１７より与えられる値が第２の設定値よりも大きい場合、絶対値回路１７より与えられる値は、１サンプリングクロックのパルス幅に相当しないと判定され、０が出力される。
【００５３】
比較器１９は、比較結果である１または０をアンド回路２０に与える。
アンド回路２０は、比較器１８より与えられる値と比較器１９より与えられる値との論理積を算出し累積加算回路２４に与える。
【００５４】
累積加算回路２４は、アンド回路２０より与えられる出力信号が１（真）のときのみ加算器１３より与えられる値を累積加算する。
【００５５】
この累積加算回路２４の働きにより、本来必要な１クロック周期幅のパルスを構成する隣り合ったサンプルの差分値の絶対値のみを累積加算することができる。累積加算回路２４は、累積加算した出力信号をラッチ回路２５に与える。
【００５６】
ラッチ回路２５は、１フレーム（１垂直周期）ごとに累積加算回路２４より与えられる出力信号を遅延させ、最大値検出回路２６および最小値検出回路２７に与える。また、累積加算回路２４には、ラッチ回路２５が出力信号を遅延させた後に、クリアパルスが入力される。それにより、後述する最大値検出回路２６、最小値検出回路２７、制御回路２８および振幅検出回路２９には、１垂直周期ごとの累積結果が入力される。
【００５７】
最大値検出回路２６は、ラッチ回路２５より与えられる出力信号のうち最も大きな値を示す最大値を検出し記憶する。最大値検出回路２６は、検出された最大値を振幅検出回路２９に出力する。
【００５８】
最小値検出回路２７は、ラッチ回路２５より与えられる出力信号のうち最も小さな値を示す最小値を検出し記憶する。最小値検出回路２７は、検出された最小値を振幅検出回路２９に出力する。
【００５９】
振幅検出回路２９は、最大値検出回路２６より与えられる最大値と、最小値検出回路２７より与えられる最小値との比を算出し記憶する。振幅検出回路２９は、算出した最大値と最小値との比を制御回路２８に与える。制御回路２８は、振幅検出回路２９より与えられた最大値と最小値との比に応じて、周波数制御信号ｆｃおよび位相制御信号Ｐｃを生成し、ＰＬＬ回路１４に出力する。
【００６０】
また、制御回路２８は、位相制御信号ＰｃをＰＬＬ回路１４に出力することによりドットクロックＤＣＫの位相を制御することができる。さらに、制御回路２８は、周波数制御信号ｆｃをＰＬＬ回路１４に出力することによりドットクロックＤＣＫの周波数を制御することができる。
【００６１】
次に、図２は図１のドットクロック再生装置の動作を示す説明図である。
図２（ａ）は１ドットクロック周期幅信号パターンを示し、図２（ｂ）は３ドットクロック周期幅信号パターンを示す。図２（ａ１）および図２（ｂ１）は図１のＰＬＬ回路１４において再生されたドットクロックＤＣＫの１水平期間の総ドットクロック数と、入力された映像信号の１水平期間の総ドット数とが一致している場合で、かつ最適な位相でサンプリングしている状態を示し、図２（ａ２）および図２（ｂ２）は図１のＰＬＬ回路１４において再生されたドットクロックＤＣＫの１水平期間の総ドットクロック数と、入力された映像信号の１水平期間の総ドット数とが一致している場合で、かつ最適な位相からずれた状態でサンプリングしている状態を示す。さらに、図２（ａ３）、（ｂ３）は図１の差分回路２２より出力される出力値を示し、図２（ａ４）、（ｂ４）は図１の累積加算回路２４より出力される累積加算の出力値を示す。
【００６２】
図２（ａ１）に示すように、位相が最適の状態（黒丸）の場合には、ＰＬＬ回路１４より与えられるドットクロックＤＣＫの位相が、映像信号のドットの変化点と変化点との中央に位置しており、入力された映像信号を安定してサンプリングすることができる。
【００６３】
一方、図２（ａ２）に示すように、位相が最適でない状態（黒三角）の場合には、ＰＬＬ回路１４より与えられるドットクロックＤＣＫの位相が、映像信号のドットの変化点に位置しており、入力された映像信号を安定してサンプリングすることができない。
【００６４】
この場合、図２（ａ３）に示すように、位相が最適の状態（黒丸）の場合には、差分回路２２の出力値が最大値および最小値を示す。一方、位相が最適でない状態（黒三角）の場合には、差分回路２２の出力値が、位相が最適の状態（黒丸）と比較して相対的に小さな値を示す。
【００６５】
その結果、図２（ａ４）に示すように、図１の累積加算回路２４より出力される累積加算の出力値は、位相が最適の状態の場合（黒丸）と位相が最適でない状態（黒三角）とで差を有する。この差により、位相が最適の状態であるか否かを判定することができる。
【００６６】
次に、図２（ｂ）に示すように、３ドットクロック周期幅信号パターンの場合には、アンド回路２０より累積加算回路２４に与えられる信号が、０であるため、図２（ｂ４）に示すように、累積加算回路２４は、加算器１３より与えられる値を累積加算しない。その結果、累積加算回路２４は、不必要な累積加算の出力値を出力しない。
【００６７】
次に、図３は静止画の映像信号に対して図１の制御回路２８より出力される位相制御信号Ｐｃとラッチ回路２５から出力される出力信号との関係を示す図である。
【００６８】
図３に示すように、横軸は制御回路２８より出力される位相制御信号Ｐｃを示し、縦軸は図１のラッチ回路２５より出力される出力信号を示す。
【００６９】
図３に示す波形（プロット曲線）３５は、入力された映像信号の１水平期間の総ドット数とＰＬＬ回路１４により生成されるドットクロックＤＣＫの１水平期間の総ドットクロック数とが一致している状態を示し、図３に示す波形（プロット曲線）３６は、入力された映像信号の１水平期間の総ドット数とＰＬＬ回路１４により生成されるドットクロックＤＣＫの１水平期間の総クロック数が２ドットクロック多い状態を示し、図３に示す波形（プロット曲線３７）は、入力された映像信号の１水平期間の総ドット数とＰＬＬ回路１４により生成されるドットクロックＤＣＫの１水平期間の総クロック数が２ドットクロック少ない状態を示す。
【００７０】
この場合、図３の波形３５のポイントＡ点およびポイントＣ点では、ＰＬＬ回路１４により再生されたドットクロックＤＣＫの位相が、入力された映像信号の変化位置と一致している状態を示している。すなわち、図２（ａ２）に示すように、入力された映像信号のドット周期の周波数と再生されたドットクロック周波数とが一致せず、ドット周期の変化位置でＡ／Ｄ変換器１１においてサンプリングされていることを示す。ここで、累積加算回路２４およびラッチ回路２５は、１フレーム内での差分回路２２の平均を求める目的を有する。したがって、ラッチ回路２５の出力結果は、図３に示すように、小さい値となる。
【００７１】
一方、図３の波形３５のポイントＤ点では、ＰＬＬ回路１４によって再生されたドットクロックＤＣＫの位相が、入力された映像信号の変化点と変化点との中央に位置しており最も適切に映像信号をサンプリングしている状態を示している。
【００７２】
理論上では、ポイントＢ点において累積加算回路２４より出力される累積出力値が最も大きい値を示すはずである。しかし、図３に示すように、実際にはポイントＤ点が最も大きい値を示す。これは、伝送路による波形歪やノイズ混入、またはアナログ回路の非線形性等の影響によるものであり、必ずしも、ポイントＢ点が最も大きな値を示すこととはならないことを示している。
【００７３】
また、図３の波形３６および波形３７においては入力された映像信号Ａ／Ｄ変換器１１のドットとＰＬＬ回路１４により再生されるドットクロックＤＣＫ周波数とが一致していないため画面の一部を除いて位相があっていない状態となる。したがって、入力された映像信号のドットとＰＬＬ回路１４により再生されるドットクロックＤＣＫ数とが一致していない場合には、位相を変化させても殆ど影響を受けない状態となる。
【００７４】
振幅検出回路２９は、図３に示す位相の変化にラッチ回路２５の出力の変化を検出するために振幅検出回路２９において最大値検出回路２６より与えられる最大値および最小値検出回路２７より与えられる最小値に基づいて、振幅を検出するための比を算出する。例えば、図３におけるポイントＡ点またはポイントＣ点と、ポイントＢ点またはポイントＤ点との比を算出する。
【００７５】
そして、制御回路２８は、この比が最大となるよう周波数制御信号ｆｃおよび位相制御信号ＰｃをＰＬＬ回路１４に与える。ＰＬＬ回路１４は、周波数制御信号ｆｃおよび位相制御信号Ｐｃに応じてドットクロックＤＣＫを再生し出力する。
【００７６】
以上のことから、１ドットクロック幅の変化がある信号パターンのみをラッチ回路１５、加算器１６、絶対値回路１７、比較器１８，１９、第１の設定値回路３０および第２の設定値回路３１により選択し、複数のドットクロック周期幅の信号パターンを使用せず、１ドットクロック周期幅の信号パターンのみを抽出して累積加算して位相制御信号Ｐｃおよび周波数制御信号ｆｃの制御を行うことにより、ドットクロックＤＣＫの自動調整を行うことができ、より高精度の制御を行うことができる。また、最大値および最小値の比を算出する最大値検出回路２６、最小値検出回路２７および振幅検出回路２９については、比較的簡単な回路構成で実現できるため、コストの増加を抑制することができる。
【００７７】
なお、本実施の形態に係るドットクロック再生装置では、最大値検出回路２６の最大値と最小値検出回路２７の最小値との比を用いたが、これに限定されず、振幅検出回路２９において任意の他の最大値と最小値との相関関係を用いてもよい。また、設定値２を固定値として設定したが、これに限定されず、例えば初めの立上がり量や立下り量に応じた比で決定することとしてもよく、また、画素ごとに可変させるようにしてもよい。
【００７８】
第１の実施の形態においては、Ａ／Ｄ変換器１１がサンプリング回路およびアナログデジタル変換器に相当し、ラッチ回路１２が第２のラッチ回路に相当し、加算器１３が第１の加算回路に相当し、ＰＬＬ回路１４がドットクロック発生回路に相当し、ラッチ回路１５が第３のラッチ回路に相当し、加算器１６が第２の加算回路に相当し、絶対値回路１７が第２の絶対値回路に相当し、比較器１８が第１の比較回路に相当し、比較器１９が第２の比較回路に相当し、アンド回路２０が条件判別回路に相当し、ラッチ回路２１が第１のラッチ回路に相当し、差分回路２２が差分回路に相当し、絶対値回路２３が第１の絶対値回路に相当し、累積加算回路２４が累積回路に相当し、ラッチ回路２５が第３のラッチ回路に相当し、最大値検出回路２６が最大値記憶回路に相当し、最小値検出回路２７が最小値記憶回路に相当し、制御回路２８がドットクロック制御回路に相当し、振幅検出回路２９が振幅検出回路に相当し、ラッチ回路１２，１５，２１，２５、差分回路２２、絶対値回路２３、加算器１３，１６、絶対値回路１７、比較器１８，１９、アンド回路２０、累積加算回路２４、第１の設定値回路３０、第２の設定値回路３１が演算回路に相当し、最大値検出回路２６、最小値検出回路２７、制御回路２８、振幅検出回路２９が制御回路に相当する。
【００７９】
（第２の実施の形態）
図４は本発明の第２の実施の形態に係るドットクロック再生装置の構成を示すブロック図である。
【００８０】
図４に示すドットクロック再生装置の構成が、第１の実施の形態に係るドットクロック再生装置の構成と異なるのは、以下の点である。
【００８１】
図４のドットクロック再生装置は、Ａ／Ｄ（アナログ／デジタル）変換器１１、ラッチ回路２１，２５，３２、ＰＬＬ（位相同期ループ：Ｐｈａｓｅ　ｌｏｃｋ　ｌｏｏｐ）回路１４、差分回路２２、絶対値回路２３、累積加算回路２４、最大値検出回路２６、最小値検出回路２７、制御回路２８、振幅検出回路２９および増減方向判別回路３３を含む。
【００８２】
図４の差分回路２２は、Ａ／Ｄ変換器１１より出力されたデジタル信号ＤＳとラッチ回路２１により１ドットクロック周期分遅延されたデジタル信号ＤＳとの差分を算出し、その差分値を絶対値回路２３、ラッチ回路３２および増減方向判別回路３３に与える。
【００８３】
絶対値回路２３は、差分回路２２より出力された差分値の絶対値をＰＬＬ回路１４より与えられるドットクロックＤＣＫに応じて累積加算回路２４に与える。
【００８４】
一方、ラッチ回路３２は、差分回路２２より与えられる差分値を１サンプリングクロック周期分遅延させ、増減方向判別回路３３に与える。
【００８５】
増減方向判別回路３３は、差分回路２２より与えられる差分値と、ラッチ回路３２より与えられる１サンプリングクロック周期分遅延された差分値とに応じて、隣り合うサンプル間での差分値の変化を検出する。例えば、増減方向判別回路３３は、隣り合うサンプル間での差分値を１サンプルクロック周期前の差分値と比較して、増減方向が正から負、および負から正に変わるポイントを検出することにより、１ドットクロック幅でエッジを構成するサンプルであるか否か、および１ドットクロック幅でパルスを構成するサンプルであるか否かを判定する。
【００８６】
増減方向判別回路３３は、１ドットクロック幅でエッジを構成するサンプルである、または１ドットクロック幅でパルスを構成するサンプルであると判定した場合には、１（真）の出力信号を累積加算回路２４に与える。
【００８７】
累積加算回路２４は、増減方向判別回路３３より与えられる出力信号が１（真）のときのみ絶対値回路２３より与えられる出力信号を累積加算する。累積加算回路２４は、累積加算した出力信号をラッチ回路２５に与える。
【００８８】
次に、図５および図６は図４のドットクロック再生装置の動作を示す説明図である。
【００８９】
図５は１ドットクロック周期幅信号パターンの場合を示し、図６は３ドットクロック周期幅信号パターンを示す。図５（ａ１）および図６（ｂ１）は図４のＰＬＬ回路１４において再生されたドットクロックＤＣＫの１水平期間の総ドットクロック数と、入力された映像信号の１水平期間の総ドット数とが一致している場合で、かつ最適な位相でサンプリングしている状態を示し、図５（ａ２）および図６（ｂ２）は図４のＰＬＬ回路１４において再生されたドットクロックＤＣＫの１水平期間の総ドットクロック数と、入力された映像信号の１水平期間の総ドット数とが一致している場合で、かつ最適な位相からずれた状態でサンプリングしている状態を示す。さらに、図５（ａ３）、図６（ｂ３）は図４の差分回路２２より出力される出力値を示し、図５（ａ３α）、図６（ｂ３α）は図４の増減方向判別回路３３より出力される出力値を示し、図５（ａ４）、図６（ｂ４）は図４の累積加算回路２４より出力される累積加算の出力値を示す。
【００９０】
図５（ａ１）に示すように、位相が最適の状態（黒丸）の場合には、ＰＬＬ回路１４より与えられるドットクロックＤＣＫの位相が、映像信号のドットの変化点と変化点との中央に位置しており、入力された映像信号を安定してサンプリングすることができる。
【００９１】
一方、図５（ａ２）に示すように、位相が最適でない状態（黒三角）の場合には、ＰＬＬ回路１４より与えられるドットクロックＤＣＫの位相が、映像信号のドットの変化点に位置しており、入力された映像信号を安定してサンプリングすることができない。
【００９２】
この場合、図５（ａ３）に示すように、位相が最適の状態（黒丸）の場合には、差分回路２２の出力値が最大値および最小値を示す。一方、位相が最適でない状態（黒三角）の場合には、差分回路２２の出力値が、位相が最適の状態（黒丸）と比較して相対的に小さな値を示す。
【００９３】
また、図５（ａ３α）に示すように、増減方向判別回路３３においては、位相が最適の状態（黒丸）および位相が最適でない状態（黒三角）の場合でも図５（ａ１），（ａ２）に示す変化点のエッジを確実に抽出することができる。
【００９４】
その結果、図５（ａ４）に示すように、図４の累積加算回路２４より出力される累積加算の出力値は、位相が最適の状態の場合（黒丸）と位相が最適でない状態（黒三角）とで差を有する。この差により、位相が最適の状態であるか否かを判定することができる。
【００９５】
また、図６（ｂ１）に示すように、位相が最適の状態（黒丸）の場合には、ＰＬＬ回路１４より与えられるドットクロックＤＣＫの位相が、映像信号のドットの変化点と変化点との中央に位置しており、入力された映像信号を安定してサンプリングすることができる。
【００９６】
一方、図６（ｂ２）に示すように、位相が最適でない状態（黒三角）の場合には、ＰＬＬ回路１４より与えられるドットクロックＤＣＫの位相が、映像信号のドットの変化点に位置しており、入力された映像信号を安定してサンプリングすることができない。
【００９７】
この場合、図６（ｂ３）に示すように、位相が最適の状態（黒丸）の場合には、差分回路２２の出力値が最大値および最小値を示す。一方、位相が最適でない状態（黒三角）の場合には、差分回路２２の出力値が、位相が最適の状態（黒丸）と比較して相対的に小さな値を示す。
【００９８】
また、図６（ｂ３α）に示すように、増減方向判別回路３３においては、位相が最適の状態（黒丸）および位相が最適でない状態（黒三角）の場合でも図６（ｂ１），（ｂ２）に示す変化点のエッジのみを確実に抽出している。
【００９９】
その結果、図６（ｂ４）に示すように、図４の累積加算回路２４より出力される累積加算の出力値は、位相が最適の状態の場合（黒丸）と位相が最適でない状態（黒三角）とで差を有する。この差により、位相が最適の状態であるか否かを判定することができる。
【０１００】
以上のことから、複数のドットクロック周期幅の信号パターンの場合であっても、増減方向判別回路３３の働きにより累算加算の出力値の差を明らかにすることができるため、ＰＬＬ回路１４により映像信号のドット周期の周波数と一致するドットクロック周波数を自動的に調整することができ、より高精度の制御を行うことができる。また、最大値および最小値の比を算出する最大値検出回路２６、最小値検出回路２７および振幅検出回路２９については、比較的簡単な回路構成で実現できるため、コストの増加を抑制することができる。
【０１０１】
第２の実施の形態においては、Ａ／Ｄ変換器１１がサンプリング回路およびアナログデジタル変換器に相当し、ＰＬＬ回路１４がドットクロック発生回路に相当し、ラッチ回路２１が第１のラッチ回路に相当し、差分回路２２が差分回路に相当し、絶対値回路２３が第１の絶対値回路に相当し、累積加算回路２４が累積回路に相当し、ラッチ回路２５が第３のラッチ回路に相当し、最大値検出回路２６が最大値記憶回路に相当し、最小値検出回路２７が最小値記憶回路に相当し、制御回路２８がドットクロック制御回路に相当し、振幅検出回路２９が振幅検出回路に相当し、ラッチ回路３２が第２のラッチ回路に相当し、増減方向判別回路３３が増減方向判別回路に相当し、ラッチ回路２１，２５，３２、差分回路２２、絶対値回路２３、増減方向判別回路３３、累積加算回路２４が演算回路に相当し、最大値検出回路２６、最小値検出回路２７、制御回路２８、振幅検出回路２９が制御回路に相当する。
【０１０２】
（第３の実施の形態）
図７は本発明の第３の実施の形態に係るドットクロック再生装置の構成を示すブロック図である。
【０１０３】
図７に示すドットクロック再生装置の構成が、第１または図２の実施の形態に係るドットクロック再生装置の構成と異なるのは、以下の点である。
【０１０４】
図７のドットクロック再生装置は、Ａ／Ｄ（アナログ／デジタル）変換器１１、ラッチ回路２１，２５、ＰＬＬ（位相同期ループ：Ｐｈａｓｅ　ｌｏｃｋ　ｌｏｏｐ）回路１４、絶対値回路２３、差分回路２２、累積加算回路２４、最大値検出回路２６、最小値検出回路２７、制御回路２８、振幅検出回路２９および重み付け回路３４を含む。
【０１０５】
図７の差分回路２２は、Ａ／Ｄ変換器１１より出力されたデジタル信号ＤＳとラッチ回路２１により１ドットクロック周期分遅延されたデジタル信号ＤＳとの差分を算出し、その差分値を絶対値回路２３に与える。
【０１０６】
絶対値回路２３は、差分回路２２より出力された差分値の絶対値をＰＬＬ回路１４より与えられるドットクロックＤＣＫに応じて重み付け回路３４に与える。
【０１０７】
重み付け回路３４は、絶対値回路２３より与えられる差分値の絶対値の２乗を算出し、累積加算回路２４に与える。
【０１０８】
累積加算回路２４は、重み付け回路３４により与えられる非線型の重み付けが行われた出力信号を累積加算する。累積加算回路２４は、累積加算した出力信号をラッチ回路２５に与える。
【０１０９】
次に、図８および図９は図７のドットクロック再生装置の動作を示す説明図である。
【０１１０】
図８は１ドットクロック周期幅信号パターンの場合を示し、図９は３ドットクロック周期幅信号パターンを示す。図８（ａ１）および図９（ｂ１）は図７のＰＬＬ回路１４において再生されたドットクロックＤＣＫの１水平期間の総ドットクロック数と、入力された映像信号の１水平期間の総ドット数とが一致している場合で、かつ最適な位相でサンプリングしている状態を示し、図８（ａ２）および図９（ｂ２）は図７のＰＬＬ回路１４において再生されたドットクロックＤＣＫの１水平期間の総ドットクロック数と、入力された映像信号の１水平期間の総ドット数とが一致している場合で、かつ最適な位相からずれた状態でサンプリングしている状態を示す。さらに、図８（ａ３）、図９（ｂ３）は図７の差分回路２２より出力される出力値を示し、図８（ａ３β）、図９（ｂ３β）は図７の重み付け回路３４より出力される出力値を示し、図８（ａ４）、図９（ｂ４）は図７の累積加算回路２４より出力される累積加算の出力値を示す。
【０１１１】
図８（ａ１）に示すように、位相が最適の状態（黒丸）の場合には、ＰＬＬ回路１４より与えられるドットクロックＤＣＫの位相が、映像信号のドットの変化点と変化点との中央に位置しており、入力された映像信号を安定してサンプリングすることができる。
【０１１２】
一方、図８（ａ２）に示すように、位相が最適でない状態（黒三角）の場合には、ＰＬＬ回路１４より与えられるドットクロックＤＣＫの位相が、映像信号のドットの変化点に位置しており、入力された映像信号を安定してサンプリングすることができない。
【０１１３】
この場合、図８（ａ３）に示すように、位相が最適の状態（黒丸）の場合には、差分回路２２の出力値が最大値および最小値を示す。一方、位相が最適でない状態（黒三角）の場合には、差分回路２２の出力値が、位相が最適の状態（黒丸）と比較して相対的に小さな値を示す。
【０１１４】
また、図８（ａ３β）に示すように、重み付け回路３４においては、位相が最適の状態（黒丸）および位相が最適でない状態（黒三角）の場合でも図８（ａ１）、（ａ２）に示す変化点のエッジを抽出することができる。例えば、重み付け回路３４の働きにより出力値に対して２乗の演算を行う。それにより、位相が最適の状態（黒丸）の場合が、位相が最適でない状態（黒三角）の場合よりも重み付けの効果が大きくなる。
【０１１５】
その結果、図８（ａ４）に示すように、図７の累積加算回路２４より出力される累積加算の出力値は、位相が最適の状態の場合（黒丸）と位相が最適でない状態（黒三角）とで差を有する。この差により、位相が最適の状態であるか否かを判定することができる。
【０１１６】
また、図９（ｂ１）に示すように、位相が最適の状態（黒丸）の場合には、ＰＬＬ回路１４より与えられるドットクロックＤＣＫの位相が、映像信号のドットの変化点と変化点との中央に位置しており、入力された映像信号を安定してサンプリングすることができる。
【０１１７】
一方、図９（ｂ２）に示すように、位相が最適でない状態（黒三角）の場合には、ＰＬＬ回路１４より与えられるドットクロックＤＣＫの位相が、映像信号のドットの変化点に位置しており、入力された映像信号を安定してサンプリングすることができない。
【０１１８】
この場合、図９（ｂ３）に示すように、位相が最適の状態（黒丸）の場合には、差分回路２２の出力値が最大値および最小値を示す。一方、位相が最適でない状態（黒三角）の場合には、差分回路２２の出力値が、位相が最適の状態（黒丸）と比較して相対的に小さな値を示す。
【０１１９】
また、図９（ｂ３β）に示すように、重み付け回路３４においては、位相が最適の状態（黒丸）および位相が最適でない状態（黒三角）の場合でも図９（ｂ１）、（ｂ２）に示す変化点のエッジのみを抽出することができる。例えば、重み付け回路３４の働きにより出力値に対して２乗の演算を行う。それにより、位相が最適の状態（黒丸）の場合が、位相が最適でない状態（黒三角）の場合よりも重み付けの効果が大きくなる。
【０１２０】
その結果、図９（ｂ４）に示すように、図７の累積加算回路２４より出力される累積加算の出力値は、位相が最適の状態の場合（黒丸）と位相が最適でない状態（黒三角）とで差が発生する。この差により、位相が最適の状態であるか否かを判定することができる。
【０１２１】
以上のことから、複数のドットクロック周期幅信号パターンの場合には、重み付け回路３４の働きにより累算加算を増加させるとともに出力値の差を明らかにすることができるため、ＰＬＬ回路１４により映像信号のドット周期の周波数と一致するドットクロック周波数を自動的に調整することができ、より高精度の制御を行うことができる。また、最大値および最小値の比を算出する最大値検出回路２６、最小値検出回路２７および振幅検出回路２９については、比較的簡単な回路構成で実現できるため、コストの増加を抑制することができる。
【０１２２】
第３の実施の形態においては、Ａ／Ｄ変換器１１がサンプリング回路およびアナログデジタル変換器に相当し、ＰＬＬ回路１４がドットクロック発生回路に相当し、ラッチ回路２１が第１のラッチ回路に相当し、差分回路２２が差分回路に相当し、絶対値回路２３が第１の絶対値回路に相当し、累積加算回路２４が累積回路に相当し、ラッチ回路２５が第３のラッチ回路に相当し、最大値検出回路２６が最大値記憶回路に相当し、最小値検出回路２７が最小値記憶回路に相当し、制御回路２８がドットクロック制御回路に相当し、振幅検出回路２９が振幅検出回路に相当し、重み付け回路３４が２乗回路に相当し、ラッチ回路２１，２５、差分回路２２、絶対値回路２３、重み付け回路３４、累積加算回路２４が演算回路に相当し、最大値検出回路２６、最小値検出回路２７、制御回路２８、振幅検出回路２９が制御回路に相当する。
【０１２３】
なお、本実施の形態に係る重み付け回路３４においては、出力値を２乗することとしたが、これに限定されず、出力値を他の任意のべき乗を用いてもよく、または他の任意の数を有する出力に応じたデーブル等を用いてもよい。
【０１２４】
【発明の効果】
本発明によれば、ドットクロックの１周期幅でサンプル値がパルス状に変化する複数のサンプル点におけるサンプル値の差の絶対値を順次累算するため、複数の周期幅で変化する複数のサンプル点でのサンプル値の差の絶対値を累算することにより生じる誤差を低減することができる。その結果、所定期間ごとに得られた複数の累積結果のうち最大値と最小値との比を用いることで、ドットクロック発生回路により発生されるドットクロックの位相が映像信号のドットクロックの位相と一致するように高精度に自動調整することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るドットクロック再生装置の構成を示すブロック図
【図２】図１のドットクロック再生装置の動作を示す説明図
【図３】静止画の映像信号に対して図１の制御回路より出力される位相制御信号とラッチ回路から出力される出力信号との関係を示す図
【図４】本発明の第２の実施の形態に係るドットクロック再生装置の構成を示すブロック図
【図５】図４のドットクロック再生装置の動作を示す説明図
【図６】図４のドットクロック再生装置の動作を示す説明図
【図７】本発明の第３の実施の形態に係るドットクロック再生装置の構成を示すブロック図
【図８】図７のドットクロック再生装置の動作を示す説明図
【図９】図７のドットクロック再生装置の動作を示す説明図
【図１０】特開２０００−２７６０９２号公報に開示されたドットクロック再生装置の構成を示す図
【符号の説明】
１１　Ａ／Ｄ変換器
１２，１５，２１，２５，３２　ラッチ回路
１３　加算器
１４　ＰＬＬ回路
１６　加算器
１７，２３　絶対値回路
１８，２９　比較器
２０　アンド回路
２２　差分回路
２４　累積加算回路
２６　最大値検出回路
２７　最小値検出回路
２８　制御回路
２９　振幅検出回路
３０　第１の設定値回路
３１　第２の設定値回路
３３　増減方向判別回路
３４　重み付け回路

Claims (6)

1. 入力される映像信号を画素ごとにサンプリングするためのドットクロックを再生するドットクロック再生装置であって、
   同期信号に基づいてドットクロックを発生するドットクロック発生回路と、
   前記ドットクロック発生回路により発生されたドットクロックに応答して、入力される映像信号をサンプリングしてサンプル値を得るサンプリング回路と、
   前記サンプリング回路により得られるサンプル値を順次受け、ドットクロックの１周期幅でサンプル値がパルス状に変化する複数のサンプル点を検出し、前記１周期幅のパルス状の変化を構成する隣り合うサンプル点でのサンプル値の差の絶対値を順次累算する演算回路と、
   前記演算回路により所定期間ごとに得られた複数の累算結果のうち最大値と最小値との比に基づいて前記ドットクロック発生回路により発生されるドットクロックの位相を制御する制御回路とを備えたことを特徴とするドットクロック再生装置。
2. 前記サンプリング回路は、
   入力される映像信号を前記ドットクロックに応答してサンプリングしてデジタル信号に変換するアナログ／デジタル変換器を含み、
   前記演算回路は、
   前記アナログ／デジタル変換器により得られるデジタル信号をドットクロックの１周期分遅延させる第１のラッチ回路と、
   前記第１のラッチ回路の出力信号と前記アナログ／デジタル変換器の出力信号との差を出力する差分回路と、
   前記差分回路の出力信号の絶対値を出力する第１の絶対値回路と、
   前記第１の絶対値回路の出力信号をドットクロックの１周期分遅延させる第２のラッチ回路と、
   前記第２のラッチ回路の出力信号と前記第１の絶対値回路の出力信号との和を出力する第１の加算回路と、
   前記第１の絶対値回路の出力信号と第１の設定値とを比較する第１の比較回路と、
   前記差分回路の出力信号をドットクロックの１周期分遅延させる第３のラッチ回路と、
   前記第３のラッチ回路の出力信号と前記差分回路の出力信号との和を出力する第２の加算回路と、
   前記第２の加算回路の出力信号の絶対値を出力する第２の絶対値回路と、
   前記第２の絶対値回路の出力信号と第２の設定値とを比較する第２の比較回路と、
   前記第１の比較回路の出力信号と前記第２の比較回路の出力信号との論理積を出力する条件判別回路と、
   前記条件判別回路の出力信号が真のときに前記第１の加算回路の出力信号を逐次累算する累算回路とを含み、
   前記制御回路は、
   前記累算回路による累算結果の最大値を検出して記憶する最大値記憶回路と、前記累算回路による累算結果の最小値を検出して記憶する最小値記憶回路と、前記最大値記憶回路に記憶される最大値と前記最小値記憶回路に記憶される最小値との比を算出する振幅検出回路と、
   前記振幅検出回路により算出された比に基づいて前記ドットクロック発生回路により発生されるドットクロックの位相および周波数を制御するドットクロック制御回路とを含むことを特徴とする請求項１記載のドットクロック再生装置。
3. 入力される映像信号を画素ごとにサンプリングするためのドットクロックを再生するドットクロック再生装置であって、
   同期信号に基づいてドットクロックを発生するドットクロック発生回路と、
   前記ドットクロック発生回路により発生されたドットクロックに応答して、入力される映像信号を時間軸上での複数のサンプル点でサンプリングしてサンプル値を得るサンプリング回路と、
   前記サンプリング回路により得られるサンプル値を順次受け、隣り合うサンプル点でのサンプル値の差の正負の符号が変化した場合に、前記サンプル値の差の絶対値を順次累算する演算回路と、
   前記演算回路により所定期間ごとに得られた複数の累算結果のうち最大値と最小値との比に基づいて前記ドットクロック発生回路により発生されるドットクロックの位相を制御する制御回路とを備えたことを特徴とするドットクロック再生装置。
4. 前記サンプリング回路は、
   入力される映像信号を前記ドットクロックに応答してサンプリングしてデジタル信号に変換するアナログ／デジタル変換器を含み、
   前記演算回路は、
   前記アナログ／デジタル変換器により得られるデジタル信号をドットクロックの１周期分遅延させる第１のラッチ回路と、
   前記第１のラッチ回路の出力信号と前記アナログ／デジタル変換器の出力信号との差を出力する差分回路と、
   前記差分回路の出力信号の絶対値を出力する絶対値回路と、
   前記差分回路の出力信号をドットクロックの１周期分遅延させる第２のラッチ回路と、
   前記差分回路の出力信号と前記第２のラッチ回路の出力信号を比較することにより、前記差分回路の出力信号の正負の符号が変化したことを判別する増減方向判別回路と、
   前記増減方向判別回路の判別結果が真のときに前記絶対値回路の出力信号を逐次累算する累算回路とを含み、
   前記制御回路は、
   前記累算回路による累算結果の最大値を検出して記憶する最大値記憶回路と、
   前記累算回路による累算結果の最小値を検出して記憶する最小値記憶回路と、
   前記最大値記憶回路に記憶される最大値と前記最小値記憶回路に記憶される最小値との比を算出する振幅検出回路と、
   前記振幅検出回路により算出された比に基づいて前記ドットクロック発生回路により発生されるドットクロックの位相および周波数を制御するドットクロック制御回路とを含むことを特徴とする請求項３記載のドットクロック再生装置。
5. 入力される映像信号を画素ごとにサンプリングするためのドットクロックを再生するドットクロック再生装置であって、
   同期信号に基づいてドットクロックを発生するドットクロック発生回路と、
   前記ドットクロック発生回路により発生されたドットクロックに応答して、入力される映像信号を時間軸上での複数のサンプル点でサンプリングしてサンプル値を得るサンプリング回路と、
   前記サンプリング回路により得られるサンプル値を順次受け、隣り合うサンプル点でのサンプル値の差の絶対値に重み付けを行い、重み付けられた絶対値を順次累算する演算回路と、
   前記演算回路により所定期間ごとに得られた複数の累算結果のうち最大値と最小値との比に基づいて前記ドットクロック発生回路により発生されるドットクロックの位相を制御する制御回路とを備えたことを特徴とするドットクロック再生装置。
6. 前記サンプリング回路は、
   入力される映像信号を前記ドットクロックに応答してサンプリングしてデジタル信号に変換するアナログ／デジタル変換器を含み、
   前記演算回路は、
   前記アナログ／デジタル変換器により得られるデジタル信号をドットクロックの１周期分遅延させるラッチ回路と、
   前記第１のラッチ回路の出力信号と前記アナログ／デジタル変換器の出力信号との差を出力する差分回路と、
   前記差分回路の出力信号の絶対値を出力する絶対値回路と、
   前記絶対値回路の出力信号を２乗する２乗回路と、
   前記２乗回路の出力信号を逐次累算する累算回路とを含み、
   前記制御回路は、
   前記累算回路による累算結果の最大値を検出して記憶する最大値記憶回路と、
   前記累算回路による累算結果の最小値を検出して記憶する最小値記憶回路と、
   前記最大値記憶回路に記憶される最大値と前記最小値記憶回路に記憶される最小値との比を算出する振幅検出回路と、
   前記振幅検出回路により算出された比に基づいて前記ドットクロック発生回路により発生されるドットクロックの位相および周波数を制御するドットクロック制御回路とを含むことを特徴とする請求項５記載のドットクロック再生装置。

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