JP2010016718A

JP2010016718A - 信号処理回路

Info

Publication number: JP2010016718A
Application number: JP2008176238A
Authority: JP
Inventors: Masaaki Wada; 政明和田
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2008-07-04
Filing date: 2008-07-04
Publication date: 2010-01-21

Abstract

【課題】入力信号のサンプリングを行う際のサンプリングのタイミングを好適に設定する。
【解決手段】入力信号での同一の位相における信号値の差を複数の位相についてそれぞれ振幅として求め、同一の位相について求めた複数の振幅のうち最大の振幅と最小の振幅の差を前記複数の位相毎に振幅差として算出し、複数の位相毎に算出された振幅差が連続して所定の閾値以下となる期間を候補期間として求め、候補期間に含まれる位相を入力信号のサンプリングのタイミングとして設定する。
【選択図】図１

Description

本発明は、サンプリングのタイミングを決定するための信号処理回路に関する。

周期的に変化する信号をサンプリングする際に、サンプリングのタイミングを適切に設定するために位相調整回路が用いられる。例えば、ＮＴＳＣ方式、ＰＡＬ方式のテレビジョン放送から得られたＲＧＢデジタル信号を所定の周期でサンプリングして出力する際に、サンプリングの位相を設定するために用いられている。

図７は、従来のサンプリングのための位相設定方法について説明する図である。周期的に変化するパルス状の入力信号ＳＩＧに対して、入力信号ＳＩＧの半周期を１周期とする基準クロックＣＬＫの立ち上がりの時点（図中、白丸で示した時点）でサンプリングを行う。このとき、入力信号ＳＩＧが各周期において最大値と最小値となるタイミングがサンプリングのタイミングとなるように入力信号ＳＩＧと基準クロックＣＬＫの位相を整合させる。そこで、図７に示すように、入力信号ＳＩＧに対する基準クロックＣＬＫの位相θを所定量（例えば２０°）ずつ変化させつつ、連続して得られたサンプリング値の差が最大となる位相θｍを求める。この位相θｍを、サンプリングの際の入力信号ＳＩＧと基準クロックＣＬＫの位相とする。

また、映像信号の水平同期信号に同期したクロックを生成し、そのクロックの位相を設定された遅延量に応じて遅延させ、サンプリング用のアナログ／デジタル変換器において遅延されたクロックに同期させて映像信号のサンプリングを行う際に、画像を複数の領域に分割し、分割された画像領域毎に表示ラインの隣接する信号レベル間の差分データの絶対値を累積加算し、累積加算値が最も大きな画像領域の遅延量を最適遅延量とする技術が開示されている（特許文献１）。

また、差分レベルと基準レベルとの差分の一致を検出し、部分的な一致検出を複数画像分集めて位相の一致判定を行い、判定結果を積分して探索用の位相制御信号を生成すると共に、位相一致点のほぼ中心位置に対応する位相制御信号を出力し、探索用の位相制御信号と位相一致点のほぼ中心位置に対応する位相制御信号とを切り替えてサンプリングクロックの位相を調整する技術が開示されている（特許文献２）。

また、映像データの所定期間における平均値が最大となるサンプリング位相を検出し、その位相を最良のサンプリング位相点として設定する手段と、映像データの所定期間における積分値が最小となるようなサンプリング位相を検出し、その位相を最良のサンプリング位相点として設定する手段と、いずれか一方又は両方を具備するサンプリング位相調整回路が開示されている（特許文献３）。

特開２００８−９２５９号公報特開２００３−８９３３号公報特開２００２−２７８４９５号公報

しかしながら、従来のサンプリング位相の決定方法では、図８に示すように、入力信号ＳＩＧがパルス状であるので一般的に立ち上がり部の付近にオーバーシュートや立ち下がり部の付近にアンダーシュートが発生した場合、オーバーシュートやアンダーシュートの影響を受けて最適でない位相にサンプリングのタイミングが設定されることがある。

サンプリングの位相が最適値からずれてしまった場合、映像を表示した際にちらつきを生ずるなどの問題を発生する場合がある。

本発明の１つの態様は、入力信号をサンプリングするタイミングを決定する信号処理回路であって、前記入力信号での同一の位相における信号値の差を複数の位相についてそれぞれ振幅として求める振幅抽出手段と、前記振幅抽出手段において同一の位相について求めた複数の振幅のうち最大の振幅と最小の振幅の差を前記複数の位相毎に振幅差として算出する振幅差算出手段と、前記振幅差算出手段において前記複数の位相毎に算出された前記振幅差が連続して所定の閾値以下となる期間を候補期間として求めるサンプリング期間抽出手段と、を備え、前記候補期間に含まれる位相を前記入力信号のサンプリングのタイミングとして設定することを特徴とする。

ここで、前記候補期間の中点となる位相を前記入力信号のサンプリングのタイミングとして設定することが好適である。

また、前記入力信号が離散的な画素からなる画像を構成する画像信号であり、前記入力信号の連続する画素に対応する値が最大となる２画素を選択する画素選択手段をさらに備え、前記振幅抽出手段は、前記画素選択手段において選択された２画素での同一の位相における信号値の差を前記複数の位相についてそれぞれ前記振幅として求めることが好適である。

また、前記振幅抽出手段において同一の位相における信号値の差を求める回数を変更可能であることが好適である。例えば、前記回数を保持する測定回数設定レジスタを備え、前記振幅抽出手段において前記測定回数設定レジスタに設定されている前記回数だけ同一の位相における信号値の差を求める。

本発明によれば、入力信号のサンプリングを行う際のサンプリングのタイミングを好適にすることができる。

本実施の形態では、離散的な画素をマトリクス状に配置した画像を表示するディスプレイに映像を表示させる信号処理回路について説明する。すなわち、赤（Ｒ）成分，緑（Ｇ）成分，青（Ｂ）成分に分離して入力されるアナログのビデオ信号を受けて、そのビデオ信号をサンプリングすることによってディスプレイの各画素に対応する画素値を生成して出力する信号処理回路について説明する。

本発明の実施の形態における信号処理回路１００は、図１に示すように、アナログ／デジタル変換部（Ａ／Ｄコンバータ）１０ａ，１０ｂ，１０ｃ、解像度変換部１２、画質調整部１４、パネルインターフェース１６、パネル用フェーズロックループ回路（ＰＬＬ）１８、クロック位相調整回路２０、閾値設定レジスタ２２、測定回数設定レジスタ２４、ＣＰＵ２６、クロック調整用レジスタ２８、サンプリング用フェーズロックループ回路（ＰＬＬ）３０及び遅延回路３２を含んで構成される。信号処理回路１００は、ディスプレイ２００に接続される。

ディスプレイ２００は、信号処理回路１００から出力されるイネーブル信号（Ｅｎａｂｌｅ）、デジタル映像信号（Ｒ，Ｇ，Ｂ）及びパネルクロックＰＣＫを受けて、イネーブル信号を同期信号としてパネルクロックＰＣＫに同期させて、デジタル映像信号（Ｒ，Ｇ，Ｂ）のビット数に応じたダイナミックレンジで各画素を発光させて映像を表示する。

Ａ／Ｄ変換部１０ａは、遅延回路３２から出力される調整済サンプリングクロックＤＣＫを受けて、調整済サンプリングクロックＤＣＫの所定の位相に同期して赤（Ｒ）成分の映像信号をサンプリングして出力する。入力信号の所定の位相は、調整済サンプリングクロックＤＣＫの立ち上がり又は立ち下がりのタイミングとすることが好適である。Ａ／Ｄ変換部１０ａのサンプリングのビット数はディスプレイ２００のダイナミックレンジに応じて設定される。

Ａ／Ｄ変換部１０ｂ，１０ｃもＡ／Ｄ変換部１０ａと同様の機能を有し、Ａ／Ｄ変換部１０ｂは緑（Ｇ）成分の映像信号をサンプリングし、Ａ／Ｄ変換部１０ｃは青（Ｂ）成分の映像信号をサンプリングする。

解像度変換部１２は、Ａ／Ｄ変換部１０ａ，１０ｂ，１０ｃでデジタル化された映像信号の赤（Ｒ）成分、緑（Ｇ）成分、青（Ｂ）成分を受けて、１水平ライン分の映像信号がディスプレイ２００の水平ラインの画素に対応するサンプリング数となるようにサンプリング周期を変換する。また、１フレーム分の映像信号がディスプレイ２００の水平ライン数に対応するように補間処理する。これにより、解像度変換部１２から出力される映像信号はディスプレイ２００の解像度に対応した信号となる。

画質調整部１４は、解像度変換部１２から出力された映像信号の赤（Ｒ）成分、緑（Ｇ）成分、青（Ｂ）成分に対して画質調整処理を施す。画質調整処理は、例えば、Γ補正処理、ノーマライズ補正処理等が挙げられる。これらの処理については既知であるのでここでの説明を省略する。

パネルインターフェース１６は、画質調整部１４で画質調整処理を施された映像信号の赤（Ｒ）成分、緑（Ｇ）成分、青（Ｂ）成分を受けて、ディスプレイ２００に対応するプロトコルで映像信号をディスプレイ２００へ出力する。また、パネルインターフェース１６は、映像信号の水平同期信号（Ｈｓｙｎｃ）及び垂直同期信号（Ｖｓｙｎｃ）を受けて、ディスプレイ２００において映像信号を映像として表示する際の同期信号を生成して出力する。

パネル用ＰＬＬ１８は、位相検波回路（ＰＤ）、低域フィルタ回路（ＬＰＦ）、電圧制御発振器（ＶＣＯ）及び分周期（ＤＶ）を含むフェーズロックループ回路を備える。パネル用ＰＬＬ１８は、ディスプレイ２００の表示周波数に対応するパネルクロックＰＣＫを生成して出力する。

次に、入力信号のサンプリングを行う際のサンプリングのタイミング（位相）を調整する処理について説明する。サンプリングのタイミング（位相）調整処理は、クロック位相調整回路２０、閾値設定レジスタ２２、測定回数設定レジスタ２４、ＣＰＵ２６、クロック調整用レジスタ２８、サンプリング用フェーズロックループ回路（ＰＬＬ）３０及び遅延回路３２を用いて行われる。

サンプリングのタイミング（位相）の調整処理は、図２のフローチャートに沿って行われる。以下では、図２のフローチャートを参照して説明する。

ステップＳ１０では、入力信号である映像信号において連続する２画素の差分を算出する。クロック位相調整回路２０は、隣接画素差分算出部４０ａ，４０ｂ，４０ｃ、水平クロックカウンタ４２、画素クロックカウンタ４４、位置・振幅抽出部４６、振幅格納レジスタ４８を含んで構成される。

隣接画素差分算出部４０ａは、図３に示すように、フリップフロップ４０ａ−１，減算器４０ａ−２を含んで構成される。隣接画素差分算出部４０ａは、Ａ／Ｄ変換部１０ａからデジタル化された映像信号の赤（Ｒ）成分を受けて、フリップフロップ４０ａ−１にラッチされている１画素前の信号値と、現在入力されている画素の信号値との差分を減算器４０ａ−２により算出して出力する。その後、現在入力されている画素の信号値をフリップフロップ４０ａ−１にラッチする。このようにして、隣接画素差分算出部４０ａは映像信号において隣り合う画素に対応する信号値間の差分を隣接画素差分値として算出して出力する。

隣接画素差分算出部４０ｂ，４０ｃも同様の構成を有する。隣接画素差分算出部４０ｂは、Ａ／Ｄ変換部１０ｂからデジタル化された映像信号の緑（Ｇ）成分を受けて、隣り合う画素に対応する信号値間の差分を隣接画素差分値として算出して出力する。隣接画素差分算出部４０ｃは、Ａ／Ｄ変換部１０ｃからデジタル化された映像信号の青（Ｂ）成分を受けて、隣り合う画素に対応する信号値間の差分を隣接画素差分値として算出して出力する。

ステップＳ１２では、ステップＳ１０で差分を算出した２画素の位置情報を取得する。水平クロックカウンタ４２は、映像信号の垂直同期信号（Ｖｓｙｎｃ）及び水平同期信号（Ｈｓｙｎｃ）を受けて、垂直同期信号を受けるとカウンタ値をリセットし、その後、水平同期信号を受ける度にカウンタ値を１ずつ加算することによって、クロック位相調整回路２０において現在処理されている映像信号の水平ライン数を出力する。

画素クロックカウンタ４４は、映像信号の水平同期信号（Ｈｓｙｎｃ）及び遅延回路３２から調整済サンプリングクロックＤＣＫを受けて、水平同期信号を受けるとカウンタ値をリセットし、その後、調整済サンプリングクロックＤＣＫを受ける度にカウンタ値を１ずつ加算することによって、クロック位相調整回路２０において現在処理されている映像信号の水平ライン内の画素位置（ドット位置）を出力する。

ステップＳ１４では、１画面分の差分算出処理が終了したか否かが判定される。ステップＳ１２で得られた画素の位置が１画面の最後の位置であればステップＳ１６に処理を移行させ、そうでなければステップＳ１０へ処理を戻す。

ステップＳ１６では、映像信号の１画面（１フレーム）内において差分値が最大となる連続する２画素の位置及びその差分値を求める。位置・振幅抽出部４６は、隣接画素差分算出部４０ａ，４０ｂ，４０ｃからの赤（Ｒ）成分，緑（Ｇ）成分及び青（Ｂ）成分の隣接画素差分値、水平クロックカウンタ４２から現在処理されている映像信号の水平ライン数、画素クロックカウンタ４４から現在処理されている映像信号の水平ライン内の画素位置を受けて、映像信号の１画面（１フレーム）内において差分値が最大となる連続する２画素の位置を抽出する。

具体的には、隣接画素差分算出部４０ａ，４０ｂ，４０ｃから入力される赤（Ｒ）成分，緑（Ｇ）成分及び青（Ｂ）成分の隣接画素差分値ＤＲ，ＤＧ，ＤＢについて数式（１）のように二乗平均値を算出し、２画素の組み合わせ毎に対する映像信号の二乗平均値を１画面（１フレーム）に亘って比較し、二乗平均値が最大となったときの水平ライン数及び水平ライン内の画素位置を求める。これによって、映像信号の１画面内において差分値（振幅）を最大とする連続した２画素の位置を抽出する。抽出された２画素の位置及びその差分値（振幅）は振幅格納レジスタ４８に格納及び保持される。
（ＤＲ^２＋ＤＧ^２＋ＤＢ^２）^１／２・・・・・（１）

ステップＳ１８では、抽出した画素位置の映像信号について位相をシフトさせつつ、複数の位相についてそれぞれ２画素間の信号値の差分値の絶対値を振幅として求める処理を行う。ＣＰＵ２６は、クロック調整用レジスタ２８の設定値を変更することによって、サンプリング用ＰＬＬ３０で生成されるサンプリングクロックＣＫの遅延時間（位相シフト量）を設定する。遅延回路３２は、クロック調整用レジスタ２８の設定値に応じてサンプリングクロックＣＫを遅延（位相シフト）させて調整済サンプリングクロックＤＣＫを出力する。例えば、クロック調整用レジスタ２８の設定値を１増加させる毎に、遅延回路３２ではサンプリングクロックＣＫの位相を＋３０°遅延させる。なお、遅延幅（位相シフトの幅）は適宜設定することができる。

なお、サンプリング用ＰＬＬ３０は、図１に示すように、位相検波回路（ＰＤ）、低域フィルタ回路（ＬＰＦ）、電圧制御発振器（ＶＣＯ）、分周期（ＤＶ）を含むフェーズロックループ回路を備える。サンプリング用ＰＬＬ３０は、例えば、映像信号の一水平周期をディスプレイ２００の一水平ラインの画素数で除算した周期を有するサンプリングクロックＣＫを生成して出力する。

次に、位置・振幅抽出部４６は、振幅格納レジスタ４８に保持されている２画素の位置まで入力信号をスキップし、ステップＳ１６で抽出された２画素の位置の信号値の差分を振幅として算出する。このとき、位相シフトされている調整済サンプリングクロックＤＣＫに同期してサンプリングが行われるので、クロック調整用レジスタ２８の設定値が変更される毎に異なる位相で２画素の位置の信号値の差分が求められる。算出された振幅は振幅格納レジスタ４８に格納及び保持される。

このように、クロック調整用レジスタ２８の設定値を変更して調整済サンプリングクロックＤＣＫを順に変更しつつ、ステップＳ１６で抽出された２画素の位置の信号値の差分を振幅として算出する処理を全位相について行う。

例えば、図４（ａ）に示すように、位相シフトが０°である調整済サンプリングクロックＤＣＫの立ち下がりに同期させて、抽出された２画素の一方の画素における位相０°のサンプリング値Ｓ１から他方の画素における位相０°のサンプリング値Ｓ２を減算して絶対値をとることによって振幅｜Ｓ１−Ｓ２｜を算出する。次に、図４（ｂ）に示すように、クロック調整用レジスタ２８の設定値を１増加させ、サンプリングクロックＣＫの位相を＋３０°遅延させた調整済サンプリングクロックＤＣＫを生成する。そして、調整済サンプリングクロックＤＣＫの立ち下がりに同期させて、抽出された２画素の一方の画素における位相＋３０°のサンプリング値Ｓ３から他方の画素における位相＋３０°のサンプリング値Ｓ４を減算して絶対値をとることによって振幅｜Ｓ３−Ｓ４｜を算出する。同様に、位相＋６０°，＋９０°，＋１２０°・・・３３０°とサンプリングクロックＣＫの位相をシフトさせた調整済サンプリングクロックＤＣＫに同期させながら振幅を複数の位相について求める。

このような処理により、同一の連続した２画素の映像信号において複数の位相に対する２画素間の信号値の差の絶対値が振幅として算出される。

ステップＳ２０では、複数の位相毎に振幅を算出する処理が所定回数繰り返されたか否かが判定される。ＣＰＵ２６は、測定回数設定レジスタ２４に予め登録されている測定回数だけステップＳ１８の処理が繰り返されたか否かを判定する。測定回数は少なくとも２回とし、測定回数設定レジスタ２４の設定値を変更することによって容易に設定変更可能である。ステップＳ１８の処理が登録測定回数だけ繰り返されていればステップＳ２２に処理を移行させ、そうでない場合にはステップＳ１８の処理を繰り返す。

このようにして、ステップＳ１８の処理を複数回繰り返し、複数の画面（フレーム）に対して複数の位相のそれぞれについて複数の振幅を算出する。算出された各位相に対する振幅は、図５に示すように、各位相に対応付けて振幅格納レジスタ４８に格納及び保持される。

ステップＳ２２では、同一の位相について算出された複数の振幅から最大の振幅と最小の振幅を抽出し、最大の振幅と最小の振幅との差を位相毎に振幅差として算出する。ＣＰＵ２６は、振幅格納レジスタ４８に保持されている各位相に対する複数の振幅を読み出し、各位相毎に最大の振幅と最小の振幅を抽出する。そして、各位相毎に抽出された最大の振幅と最小の振幅の差分を振幅差として算出する。

例えば、図５の例では、位相０°に対して最大の振幅は２００であり、最小の振幅は１５であるので、位相０°に対する振幅差は１８５となる。また、位相＋３０°に対して最大の振幅は１８０であり、最小の振幅は４０であるので、位相＋３０°に対する振幅差は１４０となる。同様に各位相について振幅差を算出することができる。

ステップＳ２４では、位相毎に算出された最大の振幅と最小の振幅の差分である振幅差が所定の閾値以下となる期間を求める。ＣＰＵ２６は、ステップＳ２２で算出された振幅差と閾値設定レジスタ２２に予め設定された閾値とを比較し、振幅差が閾値以下となる位相を抽出する。そして、振幅差が閾値以下となる位相が連続する期間を候補期間として求める。

例えば、図６に示すように各位相に対する最大の振幅と最小の振幅との振幅差が求められた場合、その振幅差が閾値ＴＨ以下となる位相＋６０°から位相＋３００°までの期間が候補期間とされる。振幅差が閾値ＴＨ以下となる期間が２区間以上ある場合には最も長い期間を候補期間とする。

ステップＳ２６では、クロック調整用レジスタ２８にサンプリングタイミングを調整するための値が設定される。ＣＰＵ２６は、ステップＳ２４で抽出された候補期間に含まれる位相を示す値をクロック調整用レジスタ２８に設定する。例えば、ステップＳ２４で抽出された候補期間の中心となる位相を示す値をクロック調整用レジスタ２８に設定することが好適である。

これにより、遅延回路３２は、クロック調整用レジスタ２８に設定された位相だけサンプリングクロックＣＫを遅延させた調整済サンプリングクロックＤＣＫを出力する。Ａ／Ｄ変換部１０ａ，１０ｂ，１０ｃは、位相が調整された調整済サンプリングクロックＤＣＫに同期してサンプリングが行われることになる。ここで、サンプリングのタイミング（位相）は、各位相に対する最大の振幅と最小の振幅との振幅差が閾値ＴＨ以下となる期間内に設定されており、サンプリング値が大きくばらつかないサンプリングタイミング（位相）に調整されている。

以上のように、信号処理回路１００では、入力信号のパルスの変動点（立ち上がり部や立ち下がり部）から離れたタイミングでサンプリングを行うことが可能となる。また、サンプリングのタイミング（位相）を変更して各位相について振幅を求め、それを複数回繰り返すことによって、位相毎の振幅のばらつきを知ることができる。そして、位相毎の最大の振幅と最小の振幅との振幅差からサンプリング値にばらつきが少ない期間を求め、その期間にサンプリングのタイミング（位相）を設定することによって、入力信号のサンプリングを行う際のサンプリングのタイミングを好適にすることができる。これにより、立ち上がり部のオーバーシュートや立ち下がり部のアンダーシュートの影響を避けることもできる。

本発明の実施の形態における信号処理回路の構成を示す図である。本発明の実施の形態におけるサンプリングタイミング設定処理を示すフローチャートである。本発明の実施の形態における隣接画素差分算出部の構成を示す図である。本発明の実施の形態における振幅算出処理を説明する図である。本発明の実施の形態における振幅格納レジスタの登録例を示す図である。本発明の実施の形態における候補期間の決定処理を説明する図である。従来のサンプリングのタイミングを示す位相差を説明するタイミングチャートである。従来のオーバーシュートによるサンプリングのタイミングへの影響を説明する図である。

符号の説明

１０ａ，１０ｂ，１０ｃアナログ／デジタル変換部、１２解像度変換部、１４画質調整部、１６パネルインターフェース、２０クロック位相調整回路、２２閾値設定レジスタ、２４測定回数設定レジスタ、２８クロック調整用レジスタ、３２遅延回路、４０ａ，４０ｂ，４０ｃ隣接画素差分算出部、４０ａ−１フリップフロップ、４０ａ−２減算器、４２水平クロックカウンタ、４４画素クロックカウンタ、４６位置・振幅抽出部、４８振幅格納レジスタ、１００信号処理回路、２００ディスプレイ。

Claims

入力信号をサンプリングするタイミングを決定する信号処理回路であって、
前記入力信号での同一の位相における信号値の差を複数の位相についてそれぞれ振幅として求める振幅抽出手段と、
前記振幅抽出手段において同一の位相について求めた複数の振幅のうち最大の振幅と最小の振幅の差を前記複数の位相毎に振幅差として算出する振幅差算出手段と、
前記振幅差算出手段において前記複数の位相毎に算出された前記振幅差が連続して所定の閾値以下となる期間を候補期間として求めるサンプリング期間抽出手段と、
を備え、
前記候補期間に含まれる位相を前記入力信号のサンプリングのタイミングとして設定することを特徴とする信号処理回路。
請求項１に記載の信号処理回路であって、
前記候補期間の中点となる位相を前記入力信号のサンプリングのタイミングとして設定することを特徴とする信号処理回路。
請求項１又は２に記載の信号処理回路であって、
前記入力信号が離散的な画素からなる画像を構成する画像信号であり、
前記入力信号の連続する画素に対応する値が最大となる２画素を選択する画素選択手段をさらに備え、
前記振幅抽出手段は、前記画素選択手段において選択された２画素での同一の位相における信号値の差を前記複数の位相についてそれぞれ前記振幅として求めることを特徴とする信号処理回路。
請求項１〜３のいずれか１つに記載の信号処理回路であって、
前記振幅抽出手段において同一の位相における信号値の差を求める回数を変更可能であることを特徴とする信号処理回路。
請求項４に記載の信号処理回路であって、
前記回数を保持する測定回数設定レジスタを備え、
前記振幅抽出手段において前記測定回数設定レジスタに設定されている前記回数だけ同一の位相における信号値の差を求めることを特徴とする信号処理回路。