JP2003526976A - デジタルフエーズドアレーのアーキテクチャーと付随する方法 - Google Patents
デジタルフエーズドアレーのアーキテクチャーと付随する方法Info
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Abstract
Description
l phased arrays)に関する。特に、本発明は無線周波数(radio-frequency){
アールエフ(RF)}信号を送受信するデジタル的にプログラム可能なフエーズド
アレー(digitally programmable phased arrays)に関する。
が望まれる波頭(wave-front)方向に沿って送、受信されることを可能にする、
アナログ移相器(analog phase shifters)と接続された多数アンテナ(multipl
e antennas)を有する。アンテナ素子のアレー(array of antenna elements)
の有効な指向性パターン(directivity pattern)、すなわちビーム形状(beam
shape)は各素子に到着する、又は各素子から放射されるコヒーレント(coheren
t)なアールエフエネルギーの相対的位相を変えることにより変更出来る。例え
ば、等間隔の同一素子の平面内素子の全てが同じアールエフ信号を供給されたな
らば、放射電磁的エネルギーの強度はこの平面に直角なラインに沿って最も大き
い。代わって、もし該素子が逐次移相されたアールエフ信号(progressively ph
ase-shifted RF signal)を各々が供給されれば、最大放射強度の方向は該法線
の、又はブロードサイド(broadside)の方向から離れた或る角度にある。相対
的素子位相の電子的移相(electronic shifting)を使用して素子アレーのビー
ム方向が操向(steered)されるアンテナシステムは電子的操向アンテナ(elect
ronically steered antenna){イーエスエイ(ESA)}と呼ばれることが多い。
多種類の移相器(phase shifters)が利用可能である。これらはフエライト(fe
rrites)、ダイオードスイッチド遅延ライン(diode-switched delay lines)そ
して微少電気機械的スイッチ(micro-electromechnical switches){エムイー
エムエス(MEMS)}を含む。これらの技術は全て、該素子の位相特性を調節する
ためにデジタルに重み付けされた制御信号を使用することによりデジタルにプロ
グラム可能な位相遅延(phase delay){又は移相(shift)}を各素子に供給す
るように配備される。しかしながら、これらの移相器回路は該エネルギー源(例
えば、送信器)と該アンテナ素子の間のアナログアールエフ信号路(analog RF
signal path)内に置かれねばならないので、幾らかのアールエフエネルギーが
該移相器内で放散(dissipation)及び放射(radiation)に失われる場合が常で
ある。典型的移相器は、例えば、移相制御のビット当たり0.5dBの挿入損失
(insertion loss)を招くかも知れない。多くのレーダーシステムで典型的な、
5ビット移相器はそれにより、この様な装置を使用して最小2.5dBの挿入損
失をこうむるであろう。挿入損失は該アンテナ素子からの与えられた放射電力を
達成するためにより高い送信器電力を要する。
エーズドアレー受信器の感度及び雑音指数を劣化させる。これは今度は高い増幅
器利得を要し、使用可能帯域幅(usable bandwidth)の減少に帰着する。更に、
多くの移相器は挿入損失を使用可能帯域幅と交換せねばならない。例えば、Xバ
ンド(8−12GHz)に亘り有用な移相器は、もしそれが加えて2−30GH
zから動作させられねばならないなら過剰な損失をこうむることになるかも知れ
ない。低損失移相器の移相特性は殆ど常に周波数依存的であるため、レーダーパ
ルスの様な廣帯域幅信号はそれらが移相器を通過時位相歪みを受けるかも知れな
い。
向するために有用であるが、それらはそれらが低損失か又は廣帯域幅動作か何れ
かの要求を充たさねばならない時問題がある。
ては、低損失及びより広い帯域幅の移相器技術の開発を含む。1つのこの様な技
術は該移相器回路用に微少電気機械的スイッチ(エムイーエムエス)を使用する
ことに焦点を当てている。エムイーエムエス装置は他の種類の移相器より少ない
電力を要する電気制御の機械的スイッチを利用する。大きなアレー内で全体の移
相を制御するためにエムイーエムエス移相器を使用することは面倒であるので、
1つの信号チャンネルが得られるまで該アレーの多数セクションを位相組合せす
る(phase-combine multiple sections of the array)ために第2移相器が通常
使用される。この組合せ技術はそれにより該エムイーエムエス移相器装置により
要求される移相範囲を減じる。アナログ移相器の多数層の該シリーズ組合せによ
り該信号レベルとSN比が劣化され得るので、この組合せ技術は、該信号をそれ
が該組合せネットワーク進行時再生するために多くのブロードバンド増幅器(br
oadband amplifiers)の追加的使用を要する。
ナ素子に付随するフエーズドアレー受信器及び送信器を作ることが提案した。例
えば、受信モードで、各別々の素子により集められたアールエフ信号をデジタル
化するために別のA−D変換器{エイデーシー(ADC)}が使用され、これらの
多くのデジタルデータストリームは該アンテナ全体により集められた多くの信号
の特徴を示す1つの信号を提供するために電子的に組み合わされる。送信モード
では、D−A変換器{デーエイシー(DAC)}が、デジタルデータストリームが
アナログアールエフ信号にこのデーエイシーにより変換され得るように各アンテ
ナ素子に置かれる。各デーエイシーから発生されたアールエフ信号は次いで増幅
されその付随アンテナ素子へ供給される。該アンテナ素子と該フエーズドアレー
システムの残りとの間の全デジタル(all-digital)のインターフエースのため
に、このフエーズドアレー概念は”デジタル”アンテナと考えられてもよい。
を描いている。アンテナ140はスイッチ136に接続され、該スイッチは今度
は該受信路信号134か又は送信路信号132か何れかを該出力ライン138へ
接続する。該受信路を見ると、該受信路信号134は、低雑音増幅器{エルエヌ
エイ(LNA)}114、次いで移相器102、そして究極的にA−D変換器{エ
イデーシー(ADC)}108に接続する。エイデーシー108は更に進んでビー
ム形成回路により使用されるMビット受信データ信号128を提供する。該送信
路を見ると、D−A変換器{デーエイシー(DAC)}112はMビット送信デー
タ信号130を受信し、アナログ信号を移相器104に提供する。該移相器10
4の出力は電力増幅器{ピーエイ(PA)}116へそして次いで該送信路信号1
32へ接続する。該エイデーシー108と該デーエイシー112はクロック回路
110により提供されるクロック信号{エスシーエルケー(SCLK)}124及び
126により制御されるサンプリング速度(sampling rate)を有する。
な遅延を付加する。かくして、移相器102は信号140に対し信号142をプ
ログラムされた量だけ遅延させ、移相器104は信号146に対し信号144を
プログラムされた量だけ遅延させる。該遅延量は制御レジスター106により決
定される。制御レジスター106により提供される遅延値118に基づき、該制
御レジスター106は移相器102及び104にそれぞれXビットデジタル制御
ワード(X-bit digital control words)120及び122を供給する。これら
の制御ワード120及び122は該移相器102及び104を通過するアナログ
信号に付加される遅延量を決定する。
が、それは全体的アンテナパターンを精細操向(fine-steer)するために要する
精細移相機能(fine phase shifting function)を提供するには該アンテナ素子
と該エイデーシー又はデーエイシー間になおアナログ移相器を要する。換言すれ
ば、該アンテナ素子近くにエイデーシー又はデーエイシーを含むことはアレー性
能への移相器の負のインパクトを和らげない。
たデジタルフエーズドアレーアーキテクチャーと付随する方法が開示される。代
わりに望まれた遅延は該受、送信信号路内のA−D変換器(エイデーシーエス)
及びD−A変換器(デーエイシーエス)へ送られるサンプリング信号のタイミン
グを調整することにより発生される。
、該複数のアンテナ素子の各々に接続された受信モジュールと、を有する電磁的
エネルギー受信用デジタルフエーズドアレーである。各受信モジュールは遅延回
路に接続されたクロック回路により発生されるクロック信号により制御されたA
−D変換器を有し、各遅延回路は、該複数のアンテナ素子の受信方向が電子的に
制御されるように該クロック回路からの基本クロック信号(base clock signal
)を望まれる量だけ遅延させる。加えて、該複数のアンテナ素子はアンテナ素子
の集合にグループ分けされ、該同じ集合内の各アンテナ素子は同じ量のプログラ
ムされた遅延を有する。
(digital phased array receive-path module)であり、該モジュールは、受信
電磁的エネルギーを表すアナログ入力信号を有するA−D変換器と、クロック出
力信号を有するクロック回路と、そして該クロック出力信号に相対遅延を供給す
るが、該遅延されたクロック出力信号が該A−D変換器用サンプリング速度(sa
mpling rate)を制御するよう該A−D変換器に接続されるように、該供給する
ために該クロック出力回路に接続された時間遅延回路(time delay circuitry)
と、を備える。加えて、データを受信し、次いで出力クロック速度で該A−D変
換器から出力するために同期化回路が該A−D変換器に接続されてもよい。更に
、該同期化回路用出力クロック速度は該A−D変換器を制御するクロック信号と
整合してもよい。
テナ素子と、該複数の送信アンテナの各々と接続された送信モジュール(transm
it module)とを有する、電磁的エネルギー送信用デジタルフエーズドアレーで
ある。各送信モジュールは遅延回路に接続されたクロック回路により発生される
クロック信号により制御されるD−A変換器を有し、各遅延回路は該複数のアン
テナ素子の送信方向が電子的に制御されるように該クロック回路からの基本クロ
ック信号(base clock signal)を望まれる量だけ遅延させてもよい。加えて、
該複数のアンテナ素子はアンテナ素子の集合(sets)にグループ分けされてもよ
く、そこでは該同じ集合内の各アンテナ素子は同じ量のプログラムされた遅延を
有する。
ジュール(digital phased array transmit-path module)であり、該モジュー
ルは送信されるべき電磁的エネルギーを表すデジタル入力信号を有するA−D変
換器と、クロック出力信号を有するクロック回路と、該クロック出力信号に相対
的遅延を供給するが、該遅延クロック出力信号が該D−A変換器に該D−A変換
器用動作速度を制御するために接続されるように、該供給するために該クロック
出力信号に接続されるプログラム可能な時間遅延回路と、を備える。加えて、デ
ータを受信し、次いで或る出力クロック速度で該D−A変換器に出力するために
同期化回路が該D−A変換器に接続されてもよい。なお更に、該同期化回路用の
該出力クロック速度は該D−A変換器を制御するクロック信号と整合するのがよ
い。
来る複数のアンテナ素子と、該複数のアンテナ素子の各々に接続された受信モジ
ュールと、そして該複数のアンテナ素子の各々に接続された送信モジュールとを
有する、電磁的エネルギーを受、送信するためのデジタルフエーズドアレーであ
る。各受信モジュールはプログラム可能な遅延回路に接続されたクロック回路に
より発生されるクロック信号により制御されるA−D変換器を有し、そこでは各
プログラム可能な遅延回路は、該複数のアンテナ素子の受信方向が電子的に制御
されるように該クロック回路からの基本クロック信号を望まれる量だけ遅延させ
る。各送信モジュールはプログラム可能な遅延回路に接続されたクロック回路に
より発生されるクロック信号により制御されるD−A変換器を有してもよく、そ
こでは各プログラム可能な遅延回路は、該複数のアンテナ素子の送信方向が電子
的に制御されるように該クロック回路からの基本クロック信号を望まれる量だけ
遅延させる。
、該モジュールは、受信された電磁的エネルギーを表すアナログ入力信号を有す
るA−D変換器と、送信されるべき電磁的エネルギーを表すデジタル入力信号を
有するD−A変換器と、クロック出力信号を有するクロック回路と、そして該ク
ロック出力信号に相対的遅延を供給するが、該遅延したクロック出力信号が該A
−D変換器用サンプリング速度を制御するよう該A−D変換器に接続され、該D
−A変換器用動作速度を制御するために該D−A変換器に接続されるように、該
供給するために該クロック出力信号に接続されたプログラム可能な時間遅延回路
と、を備える。特に、該プログラム可能な遅延回路は該A−D変換器用クロック
出力を有する第1時間遅延回路と、該D−A変換器用クロック出力を有する第2
時間遅延回路と、を有する。又、該プログラム可能な遅延回路は該A−D変換器
及び該D−A変換器の両者用に1つのクロック出力を有する1つの時間遅延回路
を備えてもよい。
が、該方法は、複数のアンテナ素子を用いてアナログ電磁的エネルギーを受信す
る過程と、該アンテナ素子に付随するA−D変換器を利用して該複数のアンテナ
素子からのアナログ情報をデジタル情報に変換する過程と、そして遅延回路に接
続されたクロック回路であるが、該複数のアンテナ素子の受信方向が電子的に制
御されるように各遅延回路が該クロック回路からの基本クロック信号を望まれる
量だけ遅延させるような該遅延回路に接続されるクロック回路により発生される
クロック信号を用いて各A−D変換器を制御する過程とを具備している。
該方法は、複数のアンテナ素子に付随する複数のD−A変換器を利用してデジタ
ル情報をアナログ情報に変換する過程と、遅延回路に接続されたクロック回路に
より発生されるクロック信号であるが、各遅延回路は該複数のアンテナ素子の送
信方向が電子的に制御されるように該クロック回路からの基本クロック信号を望
まれる量だけ遅延させるように該発生されるクロック信号を用いて各D−A変換
器を制御する過程と、そして該送信方向に電磁的エネルギーを送信する過程とを
具備している。
器(デーエイシー)のサンプリング速度の時間遅延制御を有するデジタルフエー
ズドアレーモジュールのブロック図が示されている。該デジタルフエーズドアレ
ーモジュール200はスイッチ136,受信路回路200A、そして送信路回路
200Bを有する。該スイッチ136は外部アンテナ140に接続される。受信
路回路200Aは受信信号路134を通して該スイッチ136に接続される。受
信路回路200Aは又クロック信号111と、遅延値204を受信するが、該値
は該受信路回路200Aを用いてエイデーシー回路用サンプリング速度を制御す
る。送信路回路200Bは送信信号路132を通してスイッチ136に接続され
る。送信路回路200Bも又クロック信号111と、遅延値304を受信するが
、該値は該送信路回路200Bを用いてデーエイシー用サンプリング速度を制御
する。
路200Aの実施例である。該受信信号路134は低雑音増幅器{エルエヌエイ
(LNA)}114にそしてA−D変換器(エイデーシー)108に接続する。該
エイデーシー108は該受信路信号をクロック信号210{エスシーエルケー+
遅延(SCLK+DELAY)}により決定される速度でサンプルする。クロック信号21
0{エスシーエルケー+遅延(SCLK+DELAY)}はクロック回路110により提供
されるクロック信号{エスシーエルケー(SCLK)}124プラス時間遅延回路2
08により付加されるプログラム可能な時間遅延により決定される。クロック回
路110は又外部クロック信号111を受信する。該遅延回路208は今度は制
御レジスター202からのXビットデジタルワード(X-bit digital word)20
6により制御される。制御レジスター202は望まれる遅延値204をロードさ
れてもよい。
ー214に供給される。レジスター214は多数の異なるアンテナ(図5参照)
に接続されてもよい種々のモジュール200から来るデジタルデータを同期化す
るため利用されてもよい。該同期化レジスター214は該クロック回路110か
らのクロック信号124{エスシーエルケー(SCLK)}により制御される。モジ
ュール200から来る該デジタル受信データ128は、従って、他のモジュール
200から来るデジタル受信データと時間整合(time aligned)される。
200Bの実施例を描いている。該送信路信号132は電力増幅器{ピーエイ(
PA)}116を通してD−A変換器(デーエイシー)112に接続される。該デ
ーエイシー112はクロック信号310(エスシーエルケー+遅延)により決定
される速度で変化するアナログ信号を提供する。クロック信号310(エスシー
エルケー+遅延)はクロック回路110により供給されるクロック信号(エスシ
ーエルケー)126プラス時間遅延回路308により付加されるプログラム可能
な時間遅延により決定される。クロック回路110は又外部クロック信号111
を受信する。該遅延回路308は今度は制御レジスター302からのXビットデ
ジタルワード306により制御される。該制御レジスター302は望まれる遅延
値304をロードされる。
ー314により供給される。レジスター314は該Mビットデジタル送信データ
130を受信し、該クロック回路110からの該クロック信号126(エスシー
エルケー)により制御される。該レジスター314は各モジュール200への送
信信号を同期化するため利用される。かくして、各モジュール200内の該デー
エイシー112へ行くデジタル値312は時間整合される。該レジスター314
はデーエイシー112のサンプリング時間中送信されるデータ用の安定値を保持
する傾向があり、それによりもしデーエイシー112がグローバルなデータ破壊
ネットワークへ直接接続された場合導入される雑音と誤差を減じるのを助ける。
ず、寧ろ、該エイデーシー又はデーエイシー回路を制御するため使用される該ク
ロック信号の通路内には遅延回路が置かれる。この時間遅延回路は該エイデーシ
ー又はデーエイシーへの該クロック信号の到着を制御するプログラム可能な遅延
を提供するため使用される。この方法で、例えば、該アンテナ素子信号は該モジ
ュールへのマスターシステムクロックの到着から遅延した時刻にサンプル(又は
発生)される。該クロック信号に対する遅延調整を通して、該クロック信号の3
60度までの相対的移相が望まれるどんな位相精度ででも可能にされる。
タイミング遅延の導入出来るどんな望まれる回路で実施されてもよい。例えば、
遅延回路は、デジタルにプログラム可能な微少電気機械的スイッチ(エムイーエ
ムエス)移相器、デジタルにプログラム可能なピーアイエヌ(p-i-n)ダイオー
ド移相器、そしてデジタルにプログラム可能な電界効果トランジスター{エフイ
ーテー(FET)}スイッチング装置を使用して実施されてもよい。
テナ信号がデジタイズされるかを決定するので、この遅延は、移相器を使用して
該エイデーシーへの該素子信号の到着を遅延させると丁度同じ電子的効果を提供
する。加えて、該エイデーシーは普通固定クロック周波数を使用して動作するの
で、該クロック遅延回路はこの1つの周波数で動作するよう設計される必要があ
るのみである。この遅延素子での損失は重要でないが、それは該クロック信号の
振幅は簡単なデジタル回路を使用して容易に回復出来るからである。該結果は複
雑さの遙かに少ない遅延回路、そして厳しい帯域幅又は損失の要求を充たす必要
がないものとなる。
素子へ供給されるアナログ信号が何時変わるかを決定するので、このクロック遅
延は従来のアナログ移相器と丁度同じ電子的効果を提供する。しかしながら、該
デーエイシーは普通固定クロック周波数を使用して動作するので、該クロック遅
延回路はこの1つの周波数で動作するよう設計される必要があるのみである。こ
の遅延素子の損失は重要でなく、それは該クロック信号の振幅は簡単なデジタル
回路を使用して容易に回復されるからである。該結果は複雑さの遙かに少ない遅
延回路、そして厳しい帯域幅又は損失の要求を充たす必要のないものとなる。
受信及び送信される信号について、移相より寧ろ、真の時間遅延(true time de
lay)を提供する追加的利点を有する。この方策では該アンテナ寸法又は帯域幅
へ依存しない。精細な移相に粗い真の時間遅延を混合する多くの現在のシステム
と異なり、本発明のデジタルアンテナ全体は全ての周波数で真の時間遅延に依り
動作してもよく、それにより任意の寸法と任意の瞬時帯域幅のフエーズドアレー
を作ることを可能にする。
むように行えてそしてなお本発明のエイデーシー及びデーエイシーサンプリング
時間制御を利用することが出来ることを注意しておく。
の時間遅延制御を有するデジタルフエーズドアレーモジュールの送信路及び受信
路回路の代わりの実施例のブロック図である。この実施例では、1つの制御レジ
スター350と共通の時間遅延回路356とが該エイデーシー108及びデーエ
イシー112の両者用に利用される。従って、該遅延値352は該エイデーシー
108及び該デーエイシー112の両者に送られる該クロック信号358(エス
シーエルケー+遅延)を制御する。このクロック信号358(エスシーエルケー
+遅延)はクロック回路110により供給される該クロック信号(エスシーエル
ケー)360プラス時間遅延回路356により付加されるプログラム可能な時間
遅延を含む。該クロック信号358(エスシーエルケー+遅延)は又、該送信及
び受信信号を同期化するため利用されるレジスター214及び314にも供給さ
れる。従って、このアーキテクチャーでは、該受信及び送信ビームが同じ形と主
ローブ(main lobe)配向とを持つように該同じ時間遅延が該受信路エイデーシ
ー及び該送信路デーエイシーに印加される。
共に利用されてもよいデータ変換回路400のブロック回路が描かれている。こ
のデータ変換回路400は、該アンテナ素子から来るデータの伝送速度(transm
ission rate)を減じるために使用されてもよい回路の実施例を提供する。該入
力データレジスター408は、該クロック回路(エスシーエルケー)110から
該エスシーエルケークロック信号404により調時(timed)される入力クロッ
ク速度(input clock rate)で該Mビット受信データ信号128を受信する。該
入力データレジスター408は該アンテナ素子から来る多数(N)ワードのデー
タを記憶する。該入力データレジスター408からの出力信号は次いでN×Mビ
ット信号であるがそれは該クロック回路(エスシーエルケー/エヌ)414から
のエスシーエルケー/エヌ(SCLK/N)クロック信号419により調時されたクロ
ック速度で出力される。それをデジタルデータ入力/出力インターフエース41
6を通して進める前に望まれる様に該デジタル情報を処理するためにデジタルプ
ロセサー420が含まれてもよい。該デジタルプロセサー420は又該クロック
回路(エスシーエルケー/エヌ)414からエスシーエルケー/エヌクロック信
号418を受信してもよい。エスシーエルケーからエスシーエルケー/エヌへの
このデータ速度変換(data rate conversion)は該下流デジタル処理回路がより
低いクロック速度で動作することを可能にする。
出力インターフエース416を通してデジタルプロセサーから供給されてもよい
。該出力データレジスター406への該入力信号410はN×Mビット信号であ
ってもよい。該出力データレジスター406はこのN×Mビット信号410を、
該クロック回路414からの該エスシーエルケー/エヌクロック信号417によ
り調時されたクロック速度で受信する。該出力データレジスター406からの該
送信データ信号130はMビット信号であってもよい。該Mビット送信データ信
号130は該クロック回路(エスシーエルケー)110からの該エスシーエルケ
ークロック信号402により調時されたクロック速度で出力されてもよい。エス
シーエルケー/エヌからエスシーエルケーへのこのデータ変換は該上流のデジタ
ル処理回路がより低いクロック速度で動作することを可能にする。
ー500のブロック図であるが、該モジュールは本実施例では受信及び送信モジ
ュール200A及び200Bの組合せである。描かれる様に、該アンテナ素子1
40は4つのアンテナ素子のグループに分けられている。各デジタルフエーズド
アレーモジュール200はそれぞれのデータ変換回路400に接続される。ビー
ムフオーマー(beam former)512は全てのアンテナ素子から情報を受信し、
到来情報を再構築するか又は出て行く情報を準備するために望まれる様に該デー
タを処理する。該アンテナ素子数、それらのアンテナ素子を如何にグループ分け
するか、そして利用される処理回路は、望まれる最終システムに依り望まれる様
に選択されてもよい。
ネルギーの到来する又は出て行く波頭を表す。該ライン504,506,508
...510は該アンテナ素子140に対する該波頭502の到着又は出発に付
随する時間遅延を表す。特に、ライン504は該波頭500と、モジュール及び
処理回路514に付随する4つのアンテナ素子の第1グループと、の間の基本遅
延量(base delay amount)(τ)を表す。ライン506は該波頭500と、モ
ジュール及び処理回路516に付随する4つのアンテナ素子の第2グループと、
の間の2X遅延量(2τ)を表す。ライン508は該波頭500と、モジュール
及び処理回路518に付随する4つのアンテナ素子の第3グループと、の間の3
X遅延量(3τ)を表す。ライン510は該波頭500と、モジュール及び処理
回路520に付随する4つのアンテナ素子の第Nグループと、の間のNX遅延量
(Nτ)を表す。
に付随する該遅延量は該受信路の時間遅延回路208と該送信路の時間遅延回路
308によりプログラムされそして付加される遅延量に対応する。図5に示す該
フエーズドアレー実施例500では、該第1グループ514内の該デジタルフエ
ーズドアレーモジュール200の各は同じ遅延量を有してプログラムされる。該
第2グループ516内の該デジタルフエーズドアレーモジュール200の各は同
じ遅延量を有してプログラムされ、以下同様である。各グループ514,516
,518,...520はそれぞれのデータグループ524,526,528.
..530をビームフオーマー512に供給する。これは、例えば、各グループ
から来るデータがアンテナ素子のそのグループ用の組合せデジタル値を形成する
よう加算されてもよい。本発明のデジタルフエーズドアレーモジュールをなお利
用しながら、アンテナ素子の数とグループ分け、そして該データが究極的に如何
に処理され、組み合わされるかは望まれる様に変型されてもよいことを再び注意
する。
ある。従って、本説明は単に図解として解釈されるべきであり、本発明を実行す
る仕方を当業者に開示する目的のためである。ここで示され説明された本発明の
形式は現在の好ましい実施例と取られるべきことは理解されるべきである。等価
な要素又は材料がここで図解され説明されたそれらと交換されてもよく、本発明
の或る特徴は他の特徴の使用から独立に利用されてもよいが、これら全ては本発
明のこの説明の特典を有した後、当業者には明らかになったものである。
有効な実施例を認めているので、従って、該付属図面は本発明の範囲を限定する
と考えられるべきでないことを注意する。
びD−A変換器(デーエイシー)を有する前に提案されたデジタルフエーズドア
レーモジュールのブロック図である。
用のサンプリング速度の時間遅延制御を有するデジタルフエーズドアレーモジュ
ールのブロック図である。
を有するデジタルフエーズドアレーモジュールの受信路のブロック図である。
を有するデジタルフエーズドアレーモジュールの送信路のブロック図である。
を有するデジタルフエーズドアレーモジュールの送信路及び受信路用の代わりの
実施例のブロック図である。
タ変換回路のブロック図である。
のブロック図である。
Claims (63)
- 【請求項1】 電磁的エネルギーを受信するためのデジタルフエーズドアレ
ーに於いて、 電磁的エネルギーを受信することが出来る複数のアンテナ素子と、そして 該複数のアンテナ素子の各に接続された受信モジュールとを具備しており、該
受信モジュールは遅延回路に接続されたクロック回路により発生されるクロック
信号により制御されるA−D変換器を備えており、 各遅延回路は、該複数のアンテナ素子の受信方向が電子的に制御されるように
、該クロック回路からの基本クロック信号を望まれる量だけ遅延させることを特
徴とする電磁的エネルギーを受信するためのデジタルフエーズドアレー。 - 【請求項2】 請求項1の該デジタルフエーズドアレーに於いて、各A−D
変換器は出力として多数ビットデジタル値を有することを特徴とする該デジタル
フエーズドアレー。 - 【請求項3】 請求項1の該デジタルフエーズドアレーに於いて、各A−D
変換器が出力としての1ビットデジタル値であることを特徴とする該デジタルフ
エーズドアレー。 - 【請求項4】 請求項1の該デジタルフエーズドアレーが更に、各A−D変
換器の出力を第1クロック速度で受信し、出力信号を第2クロック速度で有する
よう接続された多数のデータ変換回路を具備することを特徴とする該デジタルフ
エーズドアレー。 - 【請求項5】 請求項4の該デジタルフエーズドアレーに於いて、該第1ク
ロック速度は該基本クロック信号と整合し、該第2クロック速度は該第1クロッ
ク速度より遅いことを特徴とする該デジタルフエーズドアレー。 - 【請求項6】 請求項1の該デジタルフエーズドアレーに於いて、各遅延回
路により供給される遅延量がプログラム可能であることを特徴とする該デジタル
フエーズドアレー。 - 【請求項7】 請求項6の該デジタルフエーズドアレーに於いて、該複数の
アンテナ素子はアンテナ素子の集合にグループ分けされており、該同じ集合内の
各アンテナ素子は同じ量のプログラムされた遅延を有することを特徴とする該デ
ジタルフエーズドアレー。 - 【請求項8】 請求項1の該デジタルフエーズドアレーに於いて、該電磁的
エネルギーは無線周波数のエネルギーであることを特徴とする該デジタルフエー
ズドアレー。 - 【請求項9】 デジタルフエーズドアレー受信路モジュールに於いて、 受信された電磁的エネルギーを表すアナログ入力信号を有するA−D変換器と
、 クロック出力信号を有するクロック回路と、そして 該クロック出力信号に相対的遅延を供給するために該クロック出力信号に接続
された時間遅延回路とを具備しており、該遅延されたクロック出力信号は該A−
D変換器用サンプリング速度を制御するために該A−D変換器に接続されている
ことを特徴とするデジタルフエーズドアレー受信路モジュール。 - 【請求項10】 請求項9の該デジタルフエーズドアレー受信路モジュール
に於いて、該A−D変換器は出力として多数ビットデジタル値を有することを特
徴とする該デジタルフエーズドアレー受信路モジュール。 - 【請求項11】 請求項9の該デジタルフエーズドアレー受信路モジュール
に於いて、該A−D変換器が出力としては1ビットデジタル値であることを特徴
とする該デジタルフエーズドアレー受信路モジュール。 - 【請求項12】 請求項9の該デジタルフエーズドアレー受信路モジュール
に於いて、該遅延回路により供給される遅延量はプログラム可能であることを特
徴とする該デジタルフエーズドアレー受信路モジュール。 - 【請求項13】 請求項12の該デジタルフエーズドアレー受信路モジュー
ルに於いて、該遅延回路は、望まれる遅延値をロードされてもよい制御レジスタ
ーにより提供されるデジアルワードにより制御されることを特徴とする該デジタ
ルフエーズドアレー受信路モジュール。 - 【請求項14】 請求項9の該デジタルフエーズドアレー受信路モジュール
が更に、該A−D変換器からのデータを受信しそして出力クロック速度で出力す
るために該A−D変換器に接続された同期化回路を具備することを特徴とする該
デジタルフエーズドアレー受信路モジュール。 - 【請求項15】 請求項14の該デジタルフエーズドアレー受信路モジュー
ルに於いて、該同期化回路用出力クロック速度は該A−D変換器を制御する該ク
ロック信号と整合することを特徴とする該デジタルフエーズドアレー受信路モジ
ュール。 - 【請求項16】 請求項9の該デジタルフエーズドアレー受信路モジュール
に於いて、該電磁的エネルギーは無線周波数のエネルギーであることを特徴とす
る該デジタルフエーズドアレー受信路モジュール。 - 【請求項17】 電磁的エネルギーを送信するためのデジタルフエーズドア
レーに於いて、 電磁的エネルギーを送信することが出来る複数のアンテナ素子と、そして 該複数のアンテナ素子の各に接続された送信モジュールとを具備しており、該
送信モジュールは遅延回路に接続されたクロック回路により発生されるクロック
信号により制御されるD−A変換器を備えており、 各遅延回路は、該複数のアンテナ素子の送信方向が電子的に制御されるように
、該クロック回路からの基本クロック信号を望まれる量だけ遅延させることを特
徴とする電磁的エネルギーを送信するためのデジタルフエーズドアレー。 - 【請求項18】 請求項17の該デジタルフエーズドアレーに於いて、各D
−A変換器は入力として多数ビットデジタル値を有することを特徴とする該デジ
タルフエーズドアレー。 - 【請求項19】 請求項17の該デジタルフエーズドアレーに於いて、各D
−A変換器が入力としては1ビットデジタル値であることを特徴とする該デジタ
ルフエーズドアレー。 - 【請求項20】 請求項17の該デジタルフエーズドアレーが更に、各A−
D変換器に第1クロック速度で出力信号を供給するよう、そして第2クロック速
度で入力信号を有するよう接続された多数のデータ変換回路を具備することを特
徴とする該デジタルフエーズドアレー。 - 【請求項21】 請求項20の該デジタルフエーズドアレーに於いて、該第
1クロック速度は該基本クロック信号と整合し、第2クロック速度は該第1クロ
ック速度より遅いことを特徴とする該デジタルフエーズドアレー。 - 【請求項22】 請求項17の該デジタルフエーズドアレーに於いて、各遅
延回路により供給される遅延量はプログラム可能であることを特徴とする該デジ
タルフエーズドアレー。 - 【請求項23】 請求項22の該デジタルフエーズドアレーに於いて、該複
数のアンテナ素子はアンテナ素子の集合にグループ分けされ、該同じ集合内の各
アンテナ素子は同じ量のプログラムされた遅延を有することを特徴とする該デジ
タルフエーズドアレー。 - 【請求項24】 請求項17の該デジタルフエーズドアレーに於いて、該電
磁的エネルギーは無線周波数のエネルギーであることを特徴とする該デジタルフ
エーズドアレー。 - 【請求項25】 デジタルフエーズドアレー送信路モジュールに於いて、 送信されるべき電磁的エネルギーを表すデジタル入力信号を有するD−A変換
器と、 クロック出力信号を有するクロック回路と、そして 該クロック出力信号に相対的遅延を供給するために該クロック出力信号に接続
されたプログラム可能な時間遅延回路とを具備しており、該遅延されたクロック
出力信号は該D−A変換器用動作速度を制御するために該D−A変換器に接続さ
れていることを特徴とするデジタルフエーズドアレー送信路モジュール。 - 【請求項26】 請求項25の該デジタルフエーズドアレー送信路モジュー
ルに於いて、該D−A変換器は出力として多数ビットデジタル値を有することを
特徴とする該デジタルフエーズドアレー送信路モジュール。 - 【請求項27】 請求項25の該デジタルフエーズドアレー送信路モジュー
ルに於いて、該D−A変換器が出力としては1ビットデジタル値であることを特
徴とする該デジタルフエーズドアレー送信路モジュール。 - 【請求項28】 請求項25の該デジタルフエーズドアレー送信路モジュー
ルに於いて、該遅延回路により供給される遅延量がプログラム可能であることを
特徴とする該デジタルフエーズドアレー送信路モジュール。 - 【請求項29】 請求項28の該デジタルフエーズドアレー送信路モジュー
ルに於いて、該遅延回路は、望まれる遅延値をロードされてもよい制御レジスタ
ーにより供給されるデジタルワードにより制御されることを特徴とする該デジタ
ルフエーズドアレー送信路モジュール。 - 【請求項30】 請求項25の該デジタルフエーズドアレー送信路モジュー
ルが更に、該D−A変換器へのデータを受信し次いで出力クロック速度で出力す
るために該D−A変換器に接続された同期化回路を具備することを特徴とする該
デジタルフエーズドアレー送信路モジュール。 - 【請求項31】 請求項30の該デジタルフエーズドアレー送信路モジュー
ルに於いて、該同期化回路用該出力クロック速度は該D−A変換器を制御する該
クロック信号と整合することを特徴とする該デジタルフエーズドアレー送信路モ
ジュール。 - 【請求項32】 請求項25の該デジタルフエーズドアレー送信路モジュー
ルに於いて、該電磁的エネルギーは無線周波数のエネルギーであることを特徴と
する該デジタルフエーズドアレー送信路モジュール。 - 【請求項33】 電磁的エネルギーを受信及び送信するためのデジタルフエ
ーズドアレーに於いて、 電磁的エネルギーを受信及び送信出来る複数のアンテナ素子と、 該複数のアンテナ素子の各に接続された受信モジュールとを具備しており、各
受信モジュールはプログラム可能な遅延回路と接続されたクロック回路により発
生されるクロック信号により制御されるA−D変換器を備えており、各プログラ
ム可能な遅延回路は、該複数のアンテナ素子の受信方向が電子的に制御されるよ
う、該クロック回路からの基本クロック信号を望まれる量だけ遅延させており、
そして該フエーズドアレーは又 該複数のアンテナ素子の各に接続された送信モジュールを具備しており、各送
信モジュールはプログラム可能な遅延回路に接続されたクロック回路により発生
されるクロック信号により制御されるD−A変換器を備えており、各プログラム
可能な遅延回路は、該複数のアンテナ素子の送信方向が電子的に制御されるよう
に、該クロック回路からの基本クロック信号を望まれる量だけ遅延させることを
特徴とする電磁的エネルギーを受信及び送信するためのデジタルフエーズドアレ
ー。 - 【請求項34】 請求項33の該デジタルフエーズドアレーに於いて、該電
磁的エネルギーは無線周波数のエネルギーであることを特徴とする該デジタルフ
エーズドアレー。 - 【請求項35】 デジタルフエーズドアレー送/受信モジュールに於いて、 受信された電磁的エネルギーを表すアナログ入力信号を有するA−D変換器と
、 送信されるべき電磁的エネルギーを表すデジタル入力信号を有するD−A変換
器と、 クロック出力信号を有するクロック回路と、そして 該クロック出力信号に相対的遅延を供給するために該クロック出力信号に接続
されたプログラム可能な時間遅延回路とを具備しており、該遅延されたクロック
出力信号は、該A−D変換器用サンプリング速度を制御するために該A−D変換
器に接続され、そして該D−A変換器用動作速度を制御するために該D−A変換
器に接続されていることを特徴とするデジタルフエーズドアレー送/受信モジュ
ール。 - 【請求項36】 請求項35の該デジタルフエーズドアレーに於いて、該電
磁的エネルギーが無線周波数エネルギーであることを特徴とする該デジタルフエ
ーズドアレー。 - 【請求項37】 請求項35の該デジタルフエーズドアレーに於いて、該プ
ログラム可能な遅延回路は該A−D変換器用クロック出力を有する第1時間遅延
回路と該D−A変換器用クロック出力を有する第2時間遅延回路とを備えること
を特徴とする該デジタルフエーズドアレー。 - 【請求項38】 請求項35の該デジタルフエーズドアレーに於いて、該プ
ログラム可能な遅延回路は該A−D変換器及び該D−A変換器の両者用の1つの
クロック出力を有する1つの時間遅延回路を備えることを特徴とする該デジタル
フエーズドアレー。 - 【請求項39】 請求項35の該デジタルフエーズドアレーに於いて、該プ
ログラム可能な遅延回路はデジタル的にプログラム可能な微少電気機械的スイッ
チ(エムイーエムエス)移相器を備えることを特徴とする該デジタルフエーズド
アレー。 - 【請求項40】 請求項35の該デジタルフエーズドアレーに於いて、該プ
ログラム可能な遅延回路はデジタル的にプログラム可能なダイオード移相器を備
えることを特徴とする該デジタルフエーズドアレー。 - 【請求項41】 請求項35の該デジタルフエーズドアレーに於いて、該プ
ログラム可能な遅延回路はデジタル的にプログラム可能な電界効果トランジスタ
ー(エフイーテー)スイッチング装置を備えることを特徴とする該デジタルフエ
ーズドアレー。 - 【請求項42】 電磁的エネルギーを受信する方法に於いて、 複数のアンテナ素子を用いてアナログ電磁的エネルギーを受信する過程と、 該アンテナ素子に付随するA−D変換器を利用して該複数のアンテナ素子から
のアナログ情報をデジタル情報に変換する過程と、そして 遅延回路に接続されたクロック回路により発生されるクロック信号を用いて各
A−D変換器を、該複数のアンテナ素子の受信方向が電子的に制御されるよう、
各遅延回路が該クロック回路からの基本クロック信号を望まれる量だけ遅延させ
るように、制御する過程とを具備することを特徴とする電磁的エネルギーを受信
する方法。 - 【請求項43】 請求項42の該方法に於いて、各A−D変換器は出力とし
て多数ビットデジタル値を有することを特徴とする該方法。 - 【請求項44】 請求項42の該方法に於いて、各A−D変換器が出力とし
て1ビットデジタル値を有することを特徴とする該方法。 - 【請求項45】 請求項42の該方法に於いて、各遅延回路に供給される遅
延量はプログラム可能であることを特徴とする該方法。 - 【請求項46】 請求項45の該方法が更に、該複数のアンテナ素子をアン
テナ素子の集合にグループ分けする過程と、該同じ集合内の各アンテナ素子用に
同じ量のプログラム可能な遅延を設定する過程とを具備することを特徴とする該
方法。 - 【請求項47】 請求項37の該方法に於いて、該電磁的エネルギーは無線
周波数のエネルギーであることを特徴とする該方法。 - 【請求項48】 受信された電磁的エネルギーを処理する方法に於いて、 A−D変換器を利用して受信された電磁的エネルギーを表すアナログ情報をデ
ジタル情報に変換する過程と、 遅延を含むクロック信号を発生する過程と、そして 該クロック信号を用いて該A−D変換器用サンプリング速度を制御する過程と
を具備することを特徴とする受信された電磁的エネルギーを処理する方法。 - 【請求項49】 請求項48の該方法に於いて、該A−D変換器は出力とし
て多数ビットデジタル値を有することを特徴とする該方法。 - 【請求項50】 請求項48の該方法に於いて、該A−D変換器は出力とし
て1ビットデジタル値を有することを特徴とする該方法。 - 【請求項51】 請求項48の該方法が更に、該クロック信号に含まれる該
遅延量をプログラムする過程を具備することを特徴とする該方法。 - 【請求項52】 請求項48の該方法に於いて、該電磁的エネルギーは無線
周波数のエネルギーであることを特徴とする該方法。 - 【請求項53】 電磁的エネルギーを送信する方法に於いて、 複数のアンテナ素子に付随する複数のD−A変換器を利用してデジタル情報を
アナログ情報に変換する過程と、 遅延回路に接続されたクロック回路により発生されたクロック信号を用いて各
D−A変換器を、該複数のアンテナ素子の送信方向が電子的に制御されるよう、
各遅延回路は該クロック回路からの基本クロック信号を望まれる量だけ遅延させ
るように、制御する過程と、そして 該送信方向に電磁的エネルギーを送信する過程とを具備することを特徴とする
電磁的エネルギーを送信する方法。 - 【請求項54】 請求項53の該方法に於いて、各D−A変換器は入力とし
て多数ビットデジタル値を有することを特徴とする該方法。 - 【請求項55】 請求項53の該方法に於いて、各D−A変換器は入力とし
て1ビットデジタル値を有することを特徴とする該方法。 - 【請求項56】 請求項53の該方法に於いて、各遅延回路により供給され
る遅延量はプログラム可能であることを特徴とする該方法。 - 【請求項57】 請求項56の該方法が更に、該複数のアンテナ素子をアン
テナ素子の集合にグループ分けする過程と同じ集合内の各アンテナ素子用に同じ
量のプログラムされた遅延を設定する過程とを具備することを特徴とする該方法
。 - 【請求項58】 請求項53の該方法に於いて、該電磁的エネルギーは無線
周波数のエネルギーであることを特徴とする該方法。 - 【請求項59】 送信用電磁的エネルギーを処理する方法に於いて、 D−A変換器を利用して送信用電磁的エネルギーを表すデジタル情報をアナロ
グ情報に変換する過程と、 遅延を含むクロック信号を発生する過程と、そして 該クロック信号を用いて該D−A変換器を制御する過程とを具備することを特
徴とする送信用電磁的エネルギーを処理する方法。 - 【請求項60】 請求項59の該方法に於いて、該D−A変換器は入力とし
て多数ビットデジタル値を有することを特徴とする該方法。 - 【請求項61】 請求項59の該方法に於いて、該D−A変換器は入力とし
て1ビットデジタル値を有することを特徴とする該方法。 - 【請求項62】 請求項59の該方法が更に、該クロック信号内に含まれる
該遅延量をプログラムする過程を具備することを特徴とする該方法。 - 【請求項63】 請求項59の該方法に於いて、該電磁的エネルギーは無線
周波数のエネルギーであることを特徴とする該方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/519,069 US7123882B1 (en) | 2000-03-03 | 2000-03-03 | Digital phased array architecture and associated method |
US09/519,069 | 2000-03-03 | ||
PCT/US2001/006734 WO2001067548A2 (en) | 2000-03-03 | 2001-03-02 | Digital phased array architecture and associated method |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2003526976A true JP2003526976A (ja) | 2003-09-09 |
JP2003526976A5 JP2003526976A5 (ja) | 2008-04-17 |
JP4533572B2 JP4533572B2 (ja) | 2010-09-01 |
Family
ID=24066665
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001566216A Expired - Fee Related JP4533572B2 (ja) | 2000-03-03 | 2001-03-02 | デジタルフエーズドアレーのアーキテクチャーと付随する方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7123882B1 (ja) |
EP (1) | EP1266427B1 (ja) |
JP (1) | JP4533572B2 (ja) |
AU (1) | AU2001245387A1 (ja) |
DE (1) | DE60125735D1 (ja) |
WO (1) | WO2001067548A2 (ja) |
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- 2001-03-02 AU AU2001245387A patent/AU2001245387A1/en not_active Abandoned
- 2001-03-02 WO PCT/US2001/006734 patent/WO2001067548A2/en active IP Right Grant
- 2001-03-02 JP JP2001566216A patent/JP4533572B2/ja not_active Expired - Fee Related
- 2001-03-02 DE DE60125735T patent/DE60125735D1/de not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
DE60125735D1 (de) | 2007-02-15 |
WO2001067548A2 (en) | 2001-09-13 |
JP4533572B2 (ja) | 2010-09-01 |
US7123882B1 (en) | 2006-10-17 |
WO2001067548A3 (en) | 2002-03-07 |
EP1266427B1 (en) | 2007-01-03 |
AU2001245387A1 (en) | 2001-09-17 |
EP1266427A2 (en) | 2002-12-18 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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