JP2003523570A - 自由にプログラム可能なブロックのためのシステムキャリア - Google Patents
自由にプログラム可能なブロックのためのシステムキャリアInfo
- Publication number
- JP2003523570A JP2003523570A JP2001560533A JP2001560533A JP2003523570A JP 2003523570 A JP2003523570 A JP 2003523570A JP 2001560533 A JP2001560533 A JP 2001560533A JP 2001560533 A JP2001560533 A JP 2001560533A JP 2003523570 A JP2003523570 A JP 2003523570A
- Authority
- JP
- Japan
- Prior art keywords
- system carrier
- buses
- bus
- connectors
- connector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/16—Constructional details or arrangements
- G06F1/18—Packaging or power distribution
- G06F1/183—Internal mounting support structures, e.g. for printed circuit boards, internal connecting means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
- Circuits Of Receivers In General (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Electrotherapy Devices (AREA)
- Programmable Controllers (AREA)
- Exchange Systems With Centralized Control (AREA)
- Bus Control (AREA)
- Stored Programmes (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
この発明はバスによって互いに接続される自由にプログラム可能なブロック(ゲートアレイ)のためのシステムキャリアに関する。自由にプログラム可能なブロック(18)を有するモジュール(12)を受けるための少なくとも3つの同様に構成されたコネクタ(24)がシステムキャリア(10)上に配置される。モジュールはコネクタ(24)に結合することができ、その位置は変更可能であり、したがって、コネクタ(24)は3つのグループのバス(28、30、32)によって互いに固定的に接続される。
Description
【0001】
本発明は、バスによって互いに接続された自由にプログラム可能なブロック(
ゲートアレイ)のためのシステムキャリアに関する。
ゲートアレイ)のためのシステムキャリアに関する。
【0002】
複雑な集積回路(IC)の開発においては最初に論理設計が作成されるが、こ
れは、ハードウェア記述言語(HDL)として知られているプログラミング言語
によるスピーチベースの記述に基づいている。高集積超小型電子回路の機能検証
の目的で、通常、開発段階で論理シミュレーションが用いられる。このシミュレ
ーションを補うものとして、近年、論理エミュレーションのための特定的なプラ
ットフォームが使用されている。ネットワークリストとして存在しかつ検証対象
である回路は、複数の特定的なプログラマブルスイッチマトリクスによって接続
された複数の自由にプログラム可能なロジックブロック(FPGA)に区分され
る。この技術は高速プロトタイプ法として知られている。開発者はこれにより、
回路がシリコン内に成型される前に、論理設計の早期開発段階において、プラッ
トフォーム上の当該回路のテストをすることができる。
れは、ハードウェア記述言語(HDL)として知られているプログラミング言語
によるスピーチベースの記述に基づいている。高集積超小型電子回路の機能検証
の目的で、通常、開発段階で論理シミュレーションが用いられる。このシミュレ
ーションを補うものとして、近年、論理エミュレーションのための特定的なプラ
ットフォームが使用されている。ネットワークリストとして存在しかつ検証対象
である回路は、複数の特定的なプログラマブルスイッチマトリクスによって接続
された複数の自由にプログラム可能なロジックブロック(FPGA)に区分され
る。この技術は高速プロトタイプ法として知られている。開発者はこれにより、
回路がシリコン内に成型される前に、論理設計の早期開発段階において、プラッ
トフォーム上の当該回路のテストをすることができる。
【0003】
このシステムは、スイッチマトリクスのために相当長い伝搬時間遅延を容認せ
ねばならないという欠点を有し、このため論理設計の検証は非常に困難であり、
不可能な場合さえある。これに加えて、プログラマブルブロックはプラットフォ
ーム上に固定され、同様に固定された接続によってスイッチマトリクスを介して
互いに接続されている。
ねばならないという欠点を有し、このため論理設計の検証は非常に困難であり、
不可能な場合さえある。これに加えて、プログラマブルブロックはプラットフォ
ーム上に固定され、同様に固定された接続によってスイッチマトリクスを介して
互いに接続されている。
【0004】
本発明は、スイッチマトリクスを必要としない、広く利用可能なシステムキャ
リアを提供することを目的としており、それにより、非常に短くかつ常に固定的
に予め決定可能な信号伝搬時間が達成され、該システムはリアルタイムで検証す
ることが可能となる。
リアを提供することを目的としており、それにより、非常に短くかつ常に固定的
に予め決定可能な信号伝搬時間が達成され、該システムはリアルタイムで検証す
ることが可能となる。
【0005】
最初に概略を述べた一般的なタイプのシステムキャリアの場合、本発明に従っ
てその目的は以下により達成される。すなわち、自由にプログラム可能なブロッ
ク(ゲートアレイ)を有するモジュールを各々1つ受けるための少なくとも3つ
の同様に構成されたコネクタが該システムキャリア上に配置され、前記モジュー
ルは該コネクタに結合可能でありかつその位置は変更可能であり、該コネクタは
3つのグループのバスによって互いに固定的に接続される。
てその目的は以下により達成される。すなわち、自由にプログラム可能なブロッ
ク(ゲートアレイ)を有するモジュールを各々1つ受けるための少なくとも3つ
の同様に構成されたコネクタが該システムキャリア上に配置され、前記モジュー
ルは該コネクタに結合可能でありかつその位置は変更可能であり、該コネクタは
3つのグループのバスによって互いに固定的に接続される。
【0006】
これにより、最初は未構成のボードとして存在するシステムキャリアが固定さ
れたバスシステムを含むにすぎないという、顕著な利点が達成される。該システ
ムボードは、自由にプログラム可能なブロックを含有しかつ一致するアーキテク
チャを有するモジュールと組合せられて初めて、プログラミングの結果としての
論理関数が与えられて直ちに使用可能となる。可変位置に配置することのできる
別個に構成可能なブロックのおかげで、該バスシステムを介して所期の目的に合
致した最適な接続を素早く実現することが可能であり、それにより、該ボードの
複数の電子機能に対する異なるアクセスが可能となる。該システムのモジュラ構
造の結果、さらなる利点として、異なるサイズの利用可能なFPGAブロックに
対して資源を常に与えることが可能となり、また、技術的に最も新しい世代のF
PGAブロックを使用することが可能になる。
れたバスシステムを含むにすぎないという、顕著な利点が達成される。該システ
ムボードは、自由にプログラム可能なブロックを含有しかつ一致するアーキテク
チャを有するモジュールと組合せられて初めて、プログラミングの結果としての
論理関数が与えられて直ちに使用可能となる。可変位置に配置することのできる
別個に構成可能なブロックのおかげで、該バスシステムを介して所期の目的に合
致した最適な接続を素早く実現することが可能であり、それにより、該ボードの
複数の電子機能に対する異なるアクセスが可能となる。該システムのモジュラ構
造の結果、さらなる利点として、異なるサイズの利用可能なFPGAブロックに
対して資源を常に与えることが可能となり、また、技術的に最も新しい世代のF
PGAブロックを使用することが可能になる。
【0007】
各モジュールにおいて、自由にプログラム可能なブロックは回路基板に固定的
に接続され、該基板の裏側からプラグインピンが突出し、それらのピンはコネク
タ内の対応する受け座に差込むことができる。プラグインピンおよび受け座の構
成は、この場合、対称である。
に接続され、該基板の裏側からプラグインピンが突出し、それらのピンはコネク
タ内の対応する受け座に差込むことができる。プラグインピンおよび受け座の構
成は、この場合、対称である。
【0008】
プラグインピンおよび受け座の構成が点対称であれば、各モジュールは、18
0°回転させることによって、コネクタに2つの異なる位置で結合することがで
きる。また、コネクタ上で長手方向に変位させることにより、モジュールを異な
る位置に配置することが考えられ得る。
0°回転させることによって、コネクタに2つの異なる位置で結合することがで
きる。また、コネクタ上で長手方向に変位させることにより、モジュールを異な
る位置に配置することが考えられ得る。
【0009】
バスの各グループは異なるタスクを有し、適宜、データ伝送機能も有する。第
1のグループのバス(プライベートバス)において、各バスはそれぞれ、2つの
コネクタを互いに直接接続する。第2のグループのバス(ローカルバス)によっ
て、すべてのコネクタが互いに接続される。第3のグループのバス(グローバル
バス)は、すべてのコネクタを互いに接続するのに加えて、さらなるシステムキ
ャリアとのリンクを実現する。したがって、該システムキャリアのアーキテクチ
ャにより、容量を拡張する目的で複数のシステムキャリアを並列に接続すること
ができる。
1のグループのバス(プライベートバス)において、各バスはそれぞれ、2つの
コネクタを互いに直接接続する。第2のグループのバス(ローカルバス)によっ
て、すべてのコネクタが互いに接続される。第3のグループのバス(グローバル
バス)は、すべてのコネクタを互いに接続するのに加えて、さらなるシステムキ
ャリアとのリンクを実現する。したがって、該システムキャリアのアーキテクチ
ャにより、容量を拡張する目的で複数のシステムキャリアを並列に接続すること
ができる。
【0010】
複数のバスのうちいくつかのバスはさらに、メモリにも接続可能である。
【0011】
以下に本発明を図面に示される実施例を用いて説明する。
【0012】
図2は、既に説明した先行技術をシステムキャリア(ボード10)で示す。該
ボード上には合計3つのプログラムされたブロックA、B、Cが固定される。該
ブロック(モジュール12)は、同様に固定された接続線14(バス)を介して
互いにかつスイッチマトリクス16に接続される。上述のように、このようなシ
ステムはフレキシブルではなく、そのため、製造およびエミュレーション目的の
応用に費用および時間がかかる。さらに、スイッチマトリクス16による伝搬時
間遅延が予測できないためにリアルタイム機能を実現することができない、とい
う深刻な欠点がある。
ボード上には合計3つのプログラムされたブロックA、B、Cが固定される。該
ブロック(モジュール12)は、同様に固定された接続線14(バス)を介して
互いにかつスイッチマトリクス16に接続される。上述のように、このようなシ
ステムはフレキシブルではなく、そのため、製造およびエミュレーション目的の
応用に費用および時間がかかる。さらに、スイッチマトリクス16による伝搬時
間遅延が予測できないためにリアルタイム機能を実現することができない、とい
う深刻な欠点がある。
【0013】
図1に、本発明に従って構築された2つのシステムキャリア(ボード10、1
0′)を概略的に示す。各キャリアは同様に、自由にプログラム可能なFPGA
ブロックA、B、Cを有する3つのモジュール12を担持するが、後者はボード
10上に固定されているのではなく、置換したり、さらに位置を変えたりするこ
とができる。
0′)を概略的に示す。各キャリアは同様に、自由にプログラム可能なFPGA
ブロックA、B、Cを有する3つのモジュール12を担持するが、後者はボード
10上に固定されているのではなく、置換したり、さらに位置を変えたりするこ
とができる。
【0014】
図4から図6に、各モジュール12が回路基板20に永久的に固定された自由
にプログラム可能なゲートアレイブロック(FPGA)18を含むことが概略的
に示される。回路基板20の裏側からプラグインピン22が突出しており、それ
らのピンは、システムキャリア(ボード10)の上に設けられたコネクタ24の
対応する受け座26に差込むことができる(図7もまた参照)。
にプログラム可能なゲートアレイブロック(FPGA)18を含むことが概略的
に示される。回路基板20の裏側からプラグインピン22が突出しており、それ
らのピンは、システムキャリア(ボード10)の上に設けられたコネクタ24の
対応する受け座26に差込むことができる(図7もまた参照)。
【0015】
図7は、システムキャリア10の可能な一実施例を、電気配線を含まず3つの
コネクタ24を含めて示す平面図である。受け座26を有するコネクタ24が図
7の下方に示される。他の2つのコネクタはそれぞれモジュール12によって占
有されている。図6および図7を比較して、モジュール12の裏側にあるプラグ
インピン22の構成とコネクタ24の受け座26の構成とが互いに対応すること
がわかる。これらは2つの軸に対しても中心に対しても対称であり、各モジュー
ル12をコネクタ24の上に、少なくとも2つの異なる位置に設置することがで
きるという、非常に有利な可能性をもたらす。点対称の場合には、モジュール1
2を180°回転させることによって、コネクタ22上に2つの異なる位置を実
現することができるが、これについては後により詳細に説明する。加えて、コネ
クタ24およびプラグインピン22を適切に構成することにより、コネクタ24
に対してモジュール12を変位することによって異なる位置付けを実現すること
が考えられ得る。
コネクタ24を含めて示す平面図である。受け座26を有するコネクタ24が図
7の下方に示される。他の2つのコネクタはそれぞれモジュール12によって占
有されている。図6および図7を比較して、モジュール12の裏側にあるプラグ
インピン22の構成とコネクタ24の受け座26の構成とが互いに対応すること
がわかる。これらは2つの軸に対しても中心に対しても対称であり、各モジュー
ル12をコネクタ24の上に、少なくとも2つの異なる位置に設置することがで
きるという、非常に有利な可能性をもたらす。点対称の場合には、モジュール1
2を180°回転させることによって、コネクタ22上に2つの異なる位置を実
現することができるが、これについては後により詳細に説明する。加えて、コネ
クタ24およびプラグインピン22を適切に構成することにより、コネクタ24
に対してモジュール12を変位することによって異なる位置付けを実現すること
が考えられ得る。
【0016】
システムキャリア10を広範囲で利用できるようにするには、それが固定バス
システムを備えることもまた重要である。図1は、ボード10上にモジュール1
2のために設けられた3つすべてのコネクタ24が、リング形状で示されるプラ
イベートバス28によって、互いに2つずつ接続されることを示す。プライベー
トバス28は種々の機能およびタスクを有し得るが、これは図3において、連続
線として示されるバス28、点線として示されるバス28′、および1点鎖線と
して示されるバス28″によって表わされる。
システムを備えることもまた重要である。図1は、ボード10上にモジュール1
2のために設けられた3つすべてのコネクタ24が、リング形状で示されるプラ
イベートバス28によって、互いに2つずつ接続されることを示す。プライベー
トバス28は種々の機能およびタスクを有し得るが、これは図3において、連続
線として示されるバス28、点線として示されるバス28′、および1点鎖線と
して示されるバス28″によって表わされる。
【0017】
第2のグループのバスは、公知のローカルバス30によって形成され、これら
のバスがボード10上のすべてのコネクタ22を互いに接続する。これらのロー
カルバス30は図3においてジグザグ線で示される。
のバスがボード10上のすべてのコネクタ22を互いに接続する。これらのロー
カルバス30は図3においてジグザグ線で示される。
【0018】
最後に、第3のグループのバスは、公知のグローバルバス32によって形成さ
れ、図3においては波線で表わされている。これらはすべてのコネクタ24を互
いに接続し、さらに、別のシステムキャリア、図1の例においてはシステムキャ
リア10′との接続を実現する。したがって、これらグローバルバス32によっ
て複数のシステムキャリアを、システム全体の拡張のために接続することができ
る。
れ、図3においては波線で表わされている。これらはすべてのコネクタ24を互
いに接続し、さらに、別のシステムキャリア、図1の例においてはシステムキャ
リア10′との接続を実現する。したがって、これらグローバルバス32によっ
て複数のシステムキャリアを、システム全体の拡張のために接続することができ
る。
【0019】
最後に、図3は、プライベートバス28″がメモリ34に接続され、ローカル
バス30のうち1つのバスが別のメモリ34に接続されることを示す。
バス30のうち1つのバスが別のメモリ34に接続されることを示す。
【0020】
図8は、3つのコネクタ24を含む図7の右側部分を詳細に示す。それらのコ
ネクタはプライベートバス28(連続線)、28′(点線)および28″(1点
鎖線)によって互いに接続されている。図3に基づき、ローカルバス30はジグ
ザグ線で、グローバルバス32は波線で示されている。
ネクタはプライベートバス28(連続線)、28′(点線)および28″(1点
鎖線)によって互いに接続されている。図3に基づき、ローカルバス30はジグ
ザグ線で、グローバルバス32は波線で示されている。
【0021】
図8に示す3つすべてのコネクタ24はモジュール12によって占有され、そ
れらモジュールの自由にプログラム可能なブロック18(FPGA)は、結果的
にフルに利用されるようにプログラムされる。これは、図8において、接続され
たバスのグレイトーンに対応する異なるグレイトーンで示される、完全に占有さ
れたピンのグループによって示される。
れらモジュールの自由にプログラム可能なブロック18(FPGA)は、結果的
にフルに利用されるようにプログラムされる。これは、図8において、接続され
たバスのグレイトーンに対応する異なるグレイトーンで示される、完全に占有さ
れたピンのグループによって示される。
【0022】
図9および図10は応用例を示すが、それぞれの場合において、結果的にバス
は最大利用されず、異なる部分のみが部分的に利用されている。ここでもまた、
FPGAブロック18のすべてのプラグインピン22はバスによって互いに接続
されるが、電気的に完全に占有されてはおらず、占有されていない領域が黒で示
される。たとえば、図9では、モジュールA、B、Cの左半分が部分的にしか占
有されていないので、プライベートバス28、28′、28″は部分的にしか利
用されておらず、これに対して、ローカルバス30およびグローバルバス32は
完全に利用されている(図9の各コネクタ24の右側部分)。
は最大利用されず、異なる部分のみが部分的に利用されている。ここでもまた、
FPGAブロック18のすべてのプラグインピン22はバスによって互いに接続
されるが、電気的に完全に占有されてはおらず、占有されていない領域が黒で示
される。たとえば、図9では、モジュールA、B、Cの左半分が部分的にしか占
有されていないので、プライベートバス28、28′、28″は部分的にしか利
用されておらず、これに対して、ローカルバス30およびグローバルバス32は
完全に利用されている(図9の各コネクタ24の右側部分)。
【0023】
もし、図10に示すように、モジュールA、B、Cが180°回転されれば、
先に左側にあった部分的にのみ占有された領域がプライベートバス28、28′
、28″に接続され、後者は今やフルに利用されるようになる。
先に左側にあった部分的にのみ占有された領域がプライベートバス28、28′
、28″に接続され、後者は今やフルに利用されるようになる。
【0024】
このことから、モジュール12を単に回転することにより、または示されるよ
うに変位することにより、容量およびバスの異なる用途を最適とすることが可能
となる。複数の用途の1つとして、たとえば、メモリ34へのアクセスが挙げら
れる。
うに変位することにより、容量およびバスの異なる用途を最適とすることが可能
となる。複数の用途の1つとして、たとえば、メモリ34へのアクセスが挙げら
れる。
【0025】
本発明において、システムを1つまたは2つのモジュールのみで動作させるか
、または、コネクタ24よりも小さいモジュールを使用することが可能であり、
それにより、示されるように、回転ではなく変位によって異なる位置付けを実現
することができる。
、または、コネクタ24よりも小さいモジュールを使用することが可能であり、
それにより、示されるように、回転ではなく変位によって異なる位置付けを実現
することができる。
【0026】
本発明の利点は、主に、広範囲に及ぶリアルタイム機能が実現されることにあ
る。これにより、多種多様の回路設計のシミューレーションが可能になり、後に
実現される半導体回路の機能および時間動作をシミュレートすることが可能にな
る。クリティカルシグナルパスを接続するのにスイッチマトリクスが不要である
ため、非常に短い信号伝搬時間が予測可能である。
る。これにより、多種多様の回路設計のシミューレーションが可能になり、後に
実現される半導体回路の機能および時間動作をシミュレートすることが可能にな
る。クリティカルシグナルパスを接続するのにスイッチマトリクスが不要である
ため、非常に短い信号伝搬時間が予測可能である。
【0027】
固定バス構造により、自由にプログラム可能なゲートアレイの互いに対する最
適な信号接続が可能になる。そのモジュラ構造の結果として、FPGAは自由に
選択可能であり、互いに置換可能であり、さらに、内部バス構造が最適に利用さ
れるように位置付けることが可能である。
適な信号接続が可能になる。そのモジュラ構造の結果として、FPGAは自由に
選択可能であり、互いに置換可能であり、さらに、内部バス構造が最適に利用さ
れるように位置付けることが可能である。
【図1】 本発明に従った、各々が固定バスシステムを有する2つのシステ
ムキャリア(ボード)を示す概略図である。
ムキャリア(ボード)を示す概略図である。
【図2】 複数のブロックが固定配線を介して共通のスイッチマトリクスに
接続される、従来のボードを示す概略図である。
接続される、従来のボードを示す概略図である。
【図3】 図1に示す例に従ったシステムキャリアの概略図である。
【図4】 コネクタにモジュールが接続される様子を示す、該システムキャ
リアの部分断面図である。
リアの部分断面図である。
【図5】 図4に示すモジュールの平面図である。
【図6】 該モジュールの裏面図である。
【図7】 システムキャリア(ボード)の可能なレイアウトを電気配線なし
で示す平面図である。
で示す平面図である。
【図8】 図7のボードをバスシステムとともに示す詳細図であって、すべ
てのバスを最大限に利用するモジュールとの組合せを示す図である。
てのバスを最大限に利用するモジュールとの組合せを示す図である。
【図9】 図8の変形を示す図であって、バスの部分利用を示す図である。
【図10】 図9に対応する図であって、モジュールの異なる位置付けを示
す図である。
す図である。
Claims (8)
- 【請求項1】 バスによって互いに接続された自由にプログラム可能なブロ
ック(ゲートアレイ)のためのシステムキャリアであって、該システムキャリア
(10)上に、各々が自由にプログラム可能なブロック(18)を有するモジュ
ール(12)を受けるための少なくとも3つの同様に構成されたコネクタ(24
)が配置され、前記モジュールは該コネクタ(24)に結合され得、その位置は
変更され得、該コネクタ(24)は3つのグループのバス(28、30、32)
によって互いに固定的に接続されることを特徴とする、システムキャリア。 - 【請求項2】 各自由にプログラム可能なブロック(FPGA18)が回路
基板(20)に固定的に接続され、該回路基板の裏側からプラグピン(22)が
突出し、該プラグピンは該コネクタ(24)内の対応する受け座(26)に差込
まれ得ることを特徴とする、請求項1に記載のシステムキャリア。 - 【請求項3】 該プラグインピン(22)および該受け座(26)の構成は
対称的であることを特徴とする、請求項2に記載のシステムキャリア。 - 【請求項4】 該プラグインピン(22)および該受け座(26)の構成が
点対称であり、その結果、該モジュール(12)を180°回転させることによ
り該コネクタ(24)に対して2つの異なる位置で結合することができることを
特徴とする、請求項3に記載のシステムキャリア。 - 【請求項5】 第1のグループのバス(プライベートバス)において、各バ
ス(28)はそれぞれ2つのコネクタ(24)を互いに直接に接続することを特
徴とする、前掲の請求項のいずれかに記載のシステムキャリア。 - 【請求項6】 第2のグループのバス(ローカルバス30)により、すべて
のコネクタ(24)が互いに接続されることを特徴とする、前掲の請求項のいず
れかに記載のシステムキャリア。 - 【請求項7】 第3のグループのバス(グローバルバス32)がすべてのコ
ネクタ(24)を互いに対して接続し、加えて、さらなるシステムキャリア(1
0′)との接続を実現することを特徴とする、前掲の請求項のいずれかに記載の
システムキャリア。 - 【請求項8】 個別のバス(28、30)がメモリ(34)に接続されるこ
とを特徴とする、前掲の請求項のいずれかに記載のシステムキャリア。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE20003010.8 | 2000-02-18 | ||
DE20003010U DE20003010U1 (de) | 2000-02-18 | 2000-02-18 | Systemträger für frei programmierbare Bausteine |
PCT/EP2000/012712 WO2001061852A2 (de) | 2000-02-18 | 2000-12-14 | Systemträger für frei programmierbare bausteine |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003523570A true JP2003523570A (ja) | 2003-08-05 |
Family
ID=7937572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001560533A Withdrawn JP2003523570A (ja) | 2000-02-18 | 2000-12-14 | 自由にプログラム可能なブロックのためのシステムキャリア |
Country Status (9)
Country | Link |
---|---|
US (1) | US6874051B2 (ja) |
EP (1) | EP1256168B1 (ja) |
JP (1) | JP2003523570A (ja) |
AT (1) | ATE261632T1 (ja) |
AU (1) | AU2001223655A1 (ja) |
CA (1) | CA2400231A1 (ja) |
DE (2) | DE20003010U1 (ja) |
IL (1) | IL151023A0 (ja) |
WO (1) | WO2001061852A2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10159480B4 (de) * | 2001-12-04 | 2006-05-24 | Daimlerchrysler Ag | Steuervorrichtung |
US8004855B2 (en) * | 2006-07-07 | 2011-08-23 | Itt Manufacturing Enterprises, Inc. | Reconfigurable data processing system |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62150404A (ja) | 1985-12-25 | 1987-07-04 | Mitsubishi Electric Corp | プログラムコントロ−ラ |
US5000692A (en) * | 1988-09-14 | 1991-03-19 | Matsushita Electric Works, Ltd. | I/O relay interface module |
DE69221341T2 (de) * | 1991-02-04 | 1998-02-12 | Ibm | Multimedienerweiterungseinheit |
US5424589A (en) * | 1993-02-12 | 1995-06-13 | The Board Of Trustees Of The Leland Stanford Junior University | Electrically programmable inter-chip interconnect architecture |
US5935232A (en) * | 1995-11-20 | 1999-08-10 | Advanced Micro Devices, Inc. | Variable latency and bandwidth communication pathways |
US5703759A (en) | 1995-12-07 | 1997-12-30 | Xilinx, Inc. | Multi-chip electrically reconfigurable module with predominantly extra-package inter-chip connections |
US6351786B2 (en) * | 1998-08-24 | 2002-02-26 | Racal Instr Inc | VXI backplane system improvements and methods |
US6563922B1 (en) * | 1998-08-28 | 2003-05-13 | Teltronics, Inc. | Arbitration mechanism |
-
2000
- 2000-02-18 DE DE20003010U patent/DE20003010U1/de not_active Expired - Lifetime
- 2000-12-14 WO PCT/EP2000/012712 patent/WO2001061852A2/de active IP Right Grant
- 2000-12-14 IL IL15102300A patent/IL151023A0/xx unknown
- 2000-12-14 CA CA002400231A patent/CA2400231A1/en not_active Abandoned
- 2000-12-14 US US10/204,024 patent/US6874051B2/en not_active Expired - Fee Related
- 2000-12-14 AT AT00987400T patent/ATE261632T1/de not_active IP Right Cessation
- 2000-12-14 JP JP2001560533A patent/JP2003523570A/ja not_active Withdrawn
- 2000-12-14 DE DE50005636T patent/DE50005636D1/de not_active Expired - Fee Related
- 2000-12-14 AU AU2001223655A patent/AU2001223655A1/en not_active Abandoned
- 2000-12-14 EP EP00987400A patent/EP1256168B1/de not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
WO2001061852A2 (de) | 2001-08-23 |
ATE261632T1 (de) | 2004-03-15 |
DE20003010U1 (de) | 2000-05-04 |
WO2001061852A3 (de) | 2002-01-03 |
IL151023A0 (en) | 2003-02-12 |
DE50005636D1 (de) | 2004-04-15 |
EP1256168A2 (de) | 2002-11-13 |
AU2001223655A1 (en) | 2001-08-27 |
US20030005198A1 (en) | 2003-01-02 |
CA2400231A1 (en) | 2001-08-23 |
US6874051B2 (en) | 2005-03-29 |
EP1256168B1 (de) | 2004-03-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6035117A (en) | Tightly coupled emulation processors | |
US6211697B1 (en) | Integrated circuit that includes a field-programmable gate array and a hard gate array having the same underlying structure | |
US6975138B2 (en) | Method and apparatus for universal program controlled bus architecture | |
JP3049048B2 (ja) | エミュレ―ション・モジュ―ル | |
US6504399B2 (en) | Method and apparatus for universal program controlled bus architecture | |
US6526461B1 (en) | Interconnect chip for programmable logic devices | |
US7383478B1 (en) | Wireless dynamic boundary-scan topologies for field | |
US8107311B2 (en) | Software programmable multiple function integrated circuit module | |
US6275975B1 (en) | Scalable mesh architecture with reconfigurable paths for an on-chip data transfer network incorporating a network configuration manager | |
JP4664056B2 (ja) | 電子機器の動作をエミュレートする装置 | |
WO2014059169A1 (en) | Clock network fishbone architecture for a structured asic manufactured on a 28 nm cmos process lithographic node | |
US5257166A (en) | Configurable electronic circuit board adapter therefor, and designing method of electronic circuit using the same board | |
US7036095B2 (en) | Clock generation system for a prototyping apparatus | |
JP2006510980A (ja) | 単一の試験アクセス・ポートを介する複数の試験アクセス・ポート・コントローラの接続 | |
WO2005109220A2 (en) | Network with programmable interconnect nodes adapted to large integrated circuits | |
US20030025132A1 (en) | Inputs and outputs for embedded field programmable gate array cores in application specific integrated circuits | |
US6696856B1 (en) | Function block architecture with variable drive strengths | |
US6964574B2 (en) | Daughter board for a prototyping system | |
JP2003523570A (ja) | 自由にプログラム可能なブロックのためのシステムキャリア | |
US5622770A (en) | Printed circuit board design utilizing flexible interconnects for programmable logic components | |
KR960006089B1 (ko) | 배치 가능한 전자회로 기판 | |
US5502400A (en) | Logically configurable impedance matching input terminators for VLSI | |
US7287238B2 (en) | Method and apparatus for exposing pre-diffused IP blocks in a semiconductor device for prototyping based on hardware emulation | |
JPH0237749A (ja) | マスタースライス型半導体装置 | |
JPH11289322A (ja) | 半導体集積回路装置および電子装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080304 |